JP3988555B2

JP3988555B2 - Class D amplifier

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Publication number: JP3988555B2
Application number: JP2002207226A
Authority: JP
Inventors: 泰臣田中; 正夫野呂
Original assignee: Yamaha Corp
Current assignee: Yamaha Corp
Priority date: 2002-07-16
Filing date: 2002-07-16
Publication date: 2007-10-10
Anticipated expiration: 2022-07-16
Also published as: JP2004056211A

Description

【０００１】
【発明の属する技術分野】
この発明は、半導体装置に関し、特にＤ級増幅器（デジタルアンプ）の出力段に設けられたパワーＭＯＳトランジスタを駆動するためのドライバに関する。
【０００２】
【従来の技術】
従来、音楽信号などのアナログ信号を入力信号とし、これをパルス信号に変換して電力増幅するＤ級増幅器が知られており、その出力端子には、ローパスフィルタを介してスピーカの入力端子が接続される。このＤ級増幅器によれば、入力信号の振幅（情報成分）がパルス幅に反映されて電力増幅されたパルス信号が出力される。そして、このパルス信号がローパスフィルタを通過することにより、電力増幅されたアナログ量の音楽信号が抽出され、この音楽信号がスピーカを駆動する。Ｄ級増幅器は、シリコンチップ上に形成することができるため、小型かつ安価に実現することができ、低消費電力が要求される携帯端末やパソコンなどに多用されている。
【０００３】
図７に、従来技術に係るＤ級増幅器９００の構成例を示す。同図において、信号源ＳＩＧは、接地電位（０Ｖ）を振幅の中点とするアナログ量の音楽信号ＶＩＮの発生源であり、図示しない入力コンデンサを介してＤ級増幅器９００の入力端子ＴＩに接続される。Ｄ級増幅器９００は、いわゆるＰＷＭ増幅器（ＰＷＭ；Pulse Width Modulation）であって、入力段９０１、変調回路９０２、駆動回路９０３、および出力用のパワーＭＯＳトランジスタ９０４，９０５（ｎ型）からなる。
【０００４】
入力段９０１は、音楽信号ＶＩＮの中点を移動させて、電源ＶＤＤ（例えば１０Ｖ）で動作する変調回路９０２の入力特性に適合する波形に音楽信号ＶＩＮを変換するものである。変調回路９０２は、入力段９０１から出力された音楽信号をパルス信号に変換するものであり、ＰＷＭ変調により音楽信号の情報成分をパルス幅に反映させる。駆動制御回路９０３は、変調回路９０２により変調されたパルス信号に基づき、出力用のパワーＭＯＳトランジスタ９０４，９０５を相補的に駆動制御するものである。
【０００５】
パワーＭＯＳトランジスタ９０４は、ハイレベルを出力するためのものであり、正電源ＶＰＰ＋（例えば＋５０Ｖ）と出力端子ＴＯとの間に電流経路が接続される。また、パワーＭＯＳトランジスタ９０５は、ローレベルを出力するためのものであり、負電源ＶＰＰ−（例えば−５０Ｖ）と出力端子ＴＯとの間に電流経路が接続される。出力端子ＴＯには、インダクタＬとコンデンサＣとからなるローパスフィルタを介してスピーカＳＰＫの入力端子が接続される。
【０００６】
このＤ級増幅器９００によれば、信号源ＳＩＧから入力された音楽信号ＶＩＮが、入力段９０１および変調回路９０２を経てパルス信号に変換される。このパルス信号は、音楽信号ＶＩＮに応じてキャリア信号をパルス幅変調することにより生成される。駆動回路９０３は、パルス幅変調されたパルス信号に基づきパワーＭＯＳトランジスタ９０４，９０５を相補的に導通制御し、出力端子ＴＯに電力増幅されたパルス信号を出力する。この電力増幅されたパルス信号は、インダクタＬおよびコンデンサＣからなるローパスフィルタによりキャリア周波数成分が除去され、アナログ量の音楽信号となってスピーカＳＰＫに供給される。
【０００７】
【発明が解決しようとする課題】
ところで、一般には上述した例のように、単一のパワーＭＯＳトランジスタ９０４によりハイレベルを出力し、同じく単一のパワーＭＯＳトランジスタ９０５によりローレベルを出力している。各パワーＭＯＳトランジスタのオン抵抗は、耐圧が高くなるほど大きくなる傾向を有しており、このオン抵抗は出力段での損失の原因となる。出力電力が１００Ｗ程度のＤ級増幅器の場合、出力段のパワーＭＯＳトランジスタの耐圧は１００Ｖ程度で足りるため、そのオン抵抗は小さく、出力段での損失は顕在化しない。これに対し、出力電力が１ｋＷ程度にまで高くなると、出力電力が１００Ｗの場合に比較して出力段のパワーＭＯＳトランジスタに数倍の電流を流す必要があり、出力段の電源電圧が高く設定される。従って、出力段には高耐圧のパワーＭＯＳトランジスタが用いられる。このため、出力段において、オン抵抗の大きな単一のパワーＭＯＳトランジスタに大きな出力電流が集中的に流れることとなり、損失が大きくなるという不都合がある。
【０００８】
この種の問題を回避するための手法として、複数のパワーＭＯＳトランジスタを並列接続してＤ級増幅器の出力段を構成する手法が考えられる。この手法によれば、出力電流が複数のパワーＭＯＳトランジスタに分散されるため、パワーＭＯＳトランジスタのオン抵抗による損失を抑えることが可能になる。
このように並列接続された複数のパワーＭＯＳトランジスタを駆動する手法として、図７に示す駆動制御回路９０３の駆動能力を、並列接続された複数のパワーＭＯＳトランジスタのゲートを駆動し得る能力に設定し、各パワーＭＯＳトランジスタのゲートを並列接続する手法が考えられる。この手法の場合、パワーＭＯＳトランジスタの並列接続数に応じて複数の駆動制御回路９０３を用意するか、或いは駆動制御回路９０３の駆動能力を、想定するパワーＭＯＳトランジスタの最大並列接続数に合わせて設定する必要がある。何れにしても、出力電力に応じた製品の最適化設計の観点からすれば構成が冗長となり、無駄が多くなる。
そこで、単一のパワーＭＯＳトランジスタを前提として駆動能力が最適化された駆動制御回路９０３を各パワーＭＯＳトランジスタ毎に設ける手法が考えられる。しかし、この手法によれば、各パワーＭＯＳトランジスタのスイッチングのタイミングに大きなずれが存在すると、出力電流が１つのパワーＭＯＳトランジスタに集中する。この結果、パワーＭＯＳトランジスタのオン抵抗が顕在化し、損失を有効に抑えることができなくなる虞がある。
【０００９】
この発明は、上記事情に鑑みてなされたもので、Ｄ級増幅器の出力段に互いに並列接続して設けられた複数のパワーＭＯＳトランジスタをほぼ同時的にスイッチングさせるようにパワーＭＯＳトランジスタの駆動回路を構成し、Ｄ級増幅器の出力段に互いに並列接続して設けられた複数のパワーＭＯＳトランジスタがスイッチングするタイミングのずれを小さく抑えることが可能なＤ級増幅器を提供することを目的とする。
【００１０】
【課題を解決するための手段】
上記課題を解決するため、この発明は以下の構成を有する。
即ち、本発明に係るＤ級増幅器が備える半導体装置は、低インピーダンス負荷を駆動する当該Ｄ級増幅器の出力用トランジスタを駆動するためのドライバとして使用される半導体装置であって、当該Ｄ級増幅器の内部でＰＷＭ変調されたパルス信号の同相信号および逆相信号をそれぞれ入力するための第１および第２の入力端子（例えば後述する入力端子ＴＩＮＰ，ＴＩＮＮに相当する構成要素）と、前記第１および第２の入力端子に入力部が接続されたコンパレータ（例えば後述するコンパレータＣＭ１に相当する構成要素）と、前記コンパレータの出力部に接続され、前記コンパレータの出力信号を当該半導体装置の外部に引き出すための第１の出力端子（例えば後述する出力端子ＴＣＫＯＵＴに相当する構成要素）と、前記コンパレータの出力信号に相当する信号を当該半導体装置の外部から入力するための第３の入力端子（例えば後述する入力端子ＴＣＫＩＮに相当する構成要素）と、前記第３の入力端子に入力部が接続されたバッファ（例えば後述するバッファＢ１４に相当する構成要素）と、前記パワーＭＯＳトランジスタのゲートが接続されるべき出力端子であって前記バッファの出力部に接続された第２の出力端子（例えば後述する出力端子ＴＯＵＴに相当する構成要素）と、を備えたことを特徴とする。
【００１１】
この構成によれば、コンパレータの出力を外部に引き出すことが可能になり、またバッファの入力を外部から引き込むことが可能になる。このため、この発明に係る半導体装置を複数用いることにより、一つの半導体装置のコンパレータを、他の半導体装置のバッファで共用することが可能になる。従って、仮にコンパレータに遅延が存在していても、各バッファの出力信号にコンパレータの遅延が同様に反映されるので、結果として各バッファの出力信号間でタイミング上のずれが小さく抑えられる。よって、各バッファに接続された複数の出力用トランジスタのスイッチングのタイミングを合わせることが可能になり、一つの出力用トランジスタに出力電流が集中することがなくなる。
【００１２】
請求項１に記載された発明に係るＤ級増幅器は、互いに並列接続された複数の出力用トランジスタを有してなり、外部から入力された信号に含まれる情報成分をパルス幅に反映させてパルス信号に変調し、該パルス信号に基づき前記複数の出力用トランジスタを導通させて外部の低インピーダンス負荷を駆動するＤ級増幅器において、前記複数の出力用トランジスタを駆動するための駆動回路として、前記複数の出力用トランジスタの何れか一つを駆動するための第１の半導体装置と、前記複数の出力用トランジスタの他を駆動するための複数の第２の半導体装置と、を備え、前記第１および第２の半導体装置のそれぞれは、第１および第２の入力端子と、前記第１および第２の入力端子に入力部が接続されたコンパレータと、前記コンパレータの出力部に接続され、前記コンパレータの出力信号を当該半導体装置の外部に引き出すための第１の出力端子と、前記コンパレータの出力信号に相当する信号を当該半導体装置の外部から入力するための第３の入力端子と、前記第３の入力端子に入力部が接続されたバッファと、前記出力用トランジスタのゲートが接続されるべき出力端子であって前記バッファの出力部に接続された第２の出力端子と、を備えて構成され、前記第１の半導体装置は、前記第１および第２の入力端子に、前記情報成分がパルス幅に反映されたパルス信号の同相信号および逆相信号が与えられ、前記第１の出力端子と前記第３の入力端子とが接続され、前記第２の出力端子に前記複数の出力用トランジスタの何れか一つのゲートが接続され、前記第２の半導体装置は、前記第１および第２の入力端子が所定の電圧に共通に固定され、前記第３の入力端子に前記第１の半導体装置をなす前記第１の出力端子が接続され、前記第２の出力端子に前記複数の出力用トランジスタの他のゲートが接続されたことを特徴とする。
【００１３】
請求項２に記載された発明に係るＤ級増幅器は、互いに並列接続された複数の出力用トランジスタを有してなり、前記出力トランジスタにより外部の低インピーダンス負荷を駆動するように構成されたＤ級増幅器において、外部から入力された信号に含まれる情報成分をパルス幅に反映させてパルス信号に変調する変調回路と、前記パルス信号の同相信号および逆相信号からなる第１の相補信号を生成して出力する相補信号生成回路と、前記同相信号と前記逆相信号との間の大小関係を維持したまま、前記第１の相補信号を、前記出力用トランジスタのソース電圧を基準とした所定の電圧に追従する第２の相補信号にレベル変換する信号変換回路と、前記ソース電圧を基準とした内部電源で作動し、前記第２の相補信号を入力して該第２の相補信号に含まれる同相信号と逆相信号との大小関係に基づき前記複数の出力用トランジスタを駆動する駆動回路と、を備え、前記駆動回路として、前記複数の出力用トランジスタの何れか一つを駆動するための第１の半導体装置と、前記複数の出力用トランジスタの他を駆動するための複数の第２の半導体装置と、を備え、前記第１および第２の半導体装置のそれぞれは、第１および第２の入力端子と、前記第１および第２の入力端子に入力部が接続されたコンパレータと、前記コンパレータの出力部に接続され、前記コンパレータの出力信号を当該半導体装置の外部に引き出すための第１の出力端子と、前記コンパレータの出力信号に相当する信号を当該半導体装置の外部から入力するための第３の入力端子と、前記第３の入力端子に入力部が接続されたバッファと、前記出力用トランジスタのゲートが接続されるべき出力端子であって前記バッファの出力部に接続された第２の出力端子と、を備えて構成され、前記第１の半導体装置は、前記第１および第２の入力端子に前記第２の相補信号に含まれる同相信号および逆相信号が与えられ、前記第１の出力端子と前記第３の入力端子とが接続され、前記第２の出力端子に前記複数の出力用トランジスタの何れか一つのゲートが接続され、前記第２の半導体装置は、前記第１および第２の入力端子が所定の電圧に共通に固定され、前記第３の入力端子に前記第１の半導体装置をなす前記第１の出力端子が接続され、前記第２の出力端子に前記複数の出力用トランジスタの他のゲートが接続されたことを特徴とする。
【００１４】
請求項３に記載された発明は、請求項２に記載されたＤ級増幅器において、前記信号変換回路が、前記第１の相補信号が現れる前記相補信号生成回路の一対の出力部と前記第２の相補信号が現れる前記駆動回路の一対の入力部との間に接続された一対の第１の抵抗と、一端側が前記駆動回路の一対の入力部に接続された一対の第２の抵抗と、前記一対の第２の抵抗の他端側を前記所定の電圧にバイアスするバイアス回路と、を備えたことを特徴とする。
【００１５】
【発明の実施の形態】
図１に、この実施の形態に係るＤ級増幅器ＤＡＭＰの構成例を示す。同図において、信号源ＳＩＧは、接地電位（０Ｖ）を振幅の中点とした振幅を有する音楽信号（アナログ量）の発生源であり、この音楽信号は入力コンデンサＣＩＮを介して音楽信号ＶＩＮとしてＤ級増幅器ＤＡＭＰの入力端子ＴＩに与えられる。Ｄ級増幅器ＤＡＭＰは、低インピーダンス負荷を駆動するいわゆるＰＷＭ増幅器であって、入力段１００、変調回路２００、駆動制御回路３００、および複数のｎ型のパワーＭＯＳトランジスタ４０１Ａ〜４０１Ｃ，４０２Ａ〜４０２Ｃから構成される。
【００１６】
以下、構成を詳細に説明する。初段には入力段１００が設けられ、この入力段１００は入力抵抗Ｒ１と帰還抵抗Ｒ２（＝Ｒ１）とオペアンプＯＰとから構成される。ここで、入力抵抗Ｒ１の一端はオペアンプＯＰの反転入力部（−）に接続され、その他端は入力端子ＴＩに接続される。帰還抵抗Ｒ２は、オペアンプＯＰの反転入力部と出力部との間に接続される。また、オペアンプＯＰの非反転入力部には、基準電圧ＶＲＥＦが印加される。この基準電圧ＶＲＥＦは、図示しない電圧発生部で発生されたもので、例えば標準の電源ＶＤＤが供給する電圧を抵抗分割して発生され、電源ＶＤＤの２分の１に設定される。
【００１７】
この入力段１００は、増幅率「（Ｒ２／Ｒ１＝）１」の反転増幅器として機能し、基準信号ＶＲＥＦを中点として音楽信号ＶＩＮの位相を反転させた信号を出力する。これにより、信号原ＳＩＧから入力した音楽信号ＶＩＮを、後段側の変調回路２００の入力特性に適合する信号に変換する。
なお、この実施の形態では、電源ＶＤＤの電圧を「＋１０Ｖ」とし、この技術分野において標準的な電源電圧とする。また、入力段１００の後段には変調回路２００が設けられる。この変調回路２００は、前述の従来技術に係る変調回路９０２と同様に構成され、前段の入力段１００から出力された音楽信号をパルス信号に変換するものであり、この音楽信号の情報成分をパルス幅に反映させてＰＷＭ変調を行う。以下の説明では、ＰＷＭ変調されて変調回路２００から出力されたパルス信号を「ＰＷＭ信号」と称す。
【００１８】
さらに、変調回路２００の後段には駆動制御回路３００が設けられる。この駆動制御回路３００は、後述するドライバ用の半導体装置を用いて構成され、変調回路２００から出力されたＰＷＭ信号から相補信号（同相信号および逆相信号）を生成し、この相補信号をなす同相信号と逆相信号とに基づきパワーＭＯＳトランジスタ４０１Ａ〜４０１ＣとパワーＭＯＳトランジスタ４０２Ａ〜４０２Ｃを相補的に駆動制御する。この詳細については後述する。
そして、出力段として複数のパワーＭＯＳトランジスタ４０１Ａ〜Ｃおよび複数のパワーＭＯＳトランジスタ４０２Ａ〜４０２Ｃが設けられる。このうち、パワーＭＯＳトランジスタ４０１Ａ〜４０１Ｃは、出力端子ＴＯにハイレベルを出力するためのものであり、正電源ＶＰＰ＋と出力端子ＴＯとの間に並列接続される。一方のパワーＭＯＳトランジスタ４０２Ａ〜４０２Ｃは、出力端子ＴＯにローレベルを出力するためのものであって、出力端子ＴＯと負電源ＶＰＰ−との間に並列接続される。この実施の形態１では、正電源ＶＰＰ＋の電圧を「＋５０Ｖ」とし、負電源ＶＰＰ−の電圧を「−５０Ｖ」とする。
【００１９】
なお、出力端子ＴＯには、インダクタＬおよびコンデンサＣからなるローパスフィルタを介してスピーカＳＰＫの一方の入力端子が接続され、このスピーカＳＰＫの他方の入力端子は接地される。インダクタＬおよびコンデンサＣからなるローパスフィルタの定数は、出力端子ＴＯを介してＤ級増幅器ＤＡＭＰから出力されるパルス信号からキャリア周波数成分を除去し、かつ音楽信号成分を通過させるように設定される。
上述のように、このＤ級増幅器ＤＡＭＰは、標準の電源ＶＤＤ、正電源ＶＰＰ＋、負電源ＶＰＰ−の３電源で動作する。
【００２０】
次に、駆動制御回路３００の構成を詳細に説明する。図２に、駆動制御回路３００の構成を示す。同図において図１に示す構成要素と共通する要素には同一符号を付す。同図に示すように、駆動制御回路３００は、一方のパワーＭＯＳトランジスタ４０１Ａ〜４０１Ｃを駆動するための回路系（以下、ハイサイドドライバと称す。）として、相補信号生成回路３０１Ｈ、信号変換回路３０２Ｈ、および駆動回路３０３Ｈを備え、他方のパワーＭＯＳトランジスタ４０２Ａ〜４０２Ｃを駆動するための回路系（以下、ローサイドドライバと称す。）として、相補信号生成回路３０１Ｌ、信号変換回路３０２Ｌ、および駆動回路３０３Ｌを備える。パワーＭＯＳトランジスタ４０１Ａ〜４０１ＣのソースとパワーＭＯＳトランジスタ４０２Ａ〜４０２Ｃのドレインとの接続点に現れる信号は、このＤ級増幅器ＤＡＭＰの出力信号ＯＵＴとされ、上述の出力端子ＴＯを介して外部に出力される。
【００２１】
続いて、ハイサイドドライバの構成を詳細に説明する。相補信号生成回路３０１Ｈは、上述の変調回路２００から出力されたＰＷＭ信号の同相信号Ｈ１および逆相信号Ｈ２を生成するものであり、ＣＭＯＳ(Complementary Metal Oxide Semiconductor)構成のバッファＢ１１，Ｂ１２および反転入力型のバッファ（インバータ）Ｂ１３から構成される。ここで、バッファＢ１１の入力部には、変調回路２００からＰＷＭ信号が与えられ、その出力部はバッファＢ１２，Ｂ１３の入力部に共通に接続される。これらバッファＢ１１，Ｂ１２，Ｂ１３は電源ＶＤＤが供給されて作動し、バッファＢ１２，Ｂ１３からＰＷＭ信号の同相信号Ｈ１と逆相信号Ｈ２とがそれぞれ出力される。これら同相信号Ｈ１および逆相信号Ｈ２は、相補信号（Ｈ１，Ｈ２）として信号変換回路３０２Ｈに出力される。
【００２２】
信号変換回路３０２Ｈは、同相信号Ｈ１および逆相信号Ｈ２を、パワーＭＯＳトランジスタ４０１Ａ〜４０１Ｃのソース電圧ＶＳ（即ち出力信号ＯＵＴの信号レベル）を基準とした所定電圧ＶＲ１に追従する同相信号Ｈ３および逆相信号Ｈ４にレベル変換するものであり、一対の抵抗Ｒ１１，Ｒ１２、一対の抵抗Ｒ１３，Ｒ１４、およびバイアス回路Ｐ１１から構成される。同相信号Ｈ３および逆相信号Ｈ４は、後段側の駆動回路３０３ＨをなすコンパレータＣＭ１の一対の入力部（非反転入力部および反転入力部）に与えられる。
【００２３】
ここで、同相信号Ｈ１および逆相信号Ｈ２が現れるバッファＢ１２，Ｂ１３の一対の出力部と、同相信号Ｈ３および逆相信号Ｈ４が現れるコンパレータＣＭ１の一対の入力部との間には、一対の抵抗Ｒ１１，Ｒ１２が接続される。即ち、抵抗Ｒ１１の一端はバッファＢ１２の出力部に接続され、その他端はコンパレータＣＭ１の非反転入力部に接続される。また、抵抗Ｒ１２の一端はバッファＢ１３の出力部に接続され、その他端はコンパレータＣＭ１の反転入力部に接続される。これら抵抗Ｒ１１，Ｒ１２は、相補信号生成回路３０１Ｈから駆動回路３０３Ｈに同相信号Ｈ１および逆相信号Ｈ２を伝送するための線路を形成する。
【００２４】
また、コンパレータＣＭ１の一対の入力部には、一対の抵抗Ｒ１３，Ｒ１４の一端がそれぞれ接続され、この抵抗Ｒ１３，Ｒ１４の他端はバイアス回路Ｐ１１によりパワーＭＯＳトランジスタ４０１のソース電圧ＶＳを基準とした所定電圧ＶＲ１にバイアスされている。この実施の形態では、所定電圧ＶＲ１は、ソース電圧ＶＳに電源ＶＤＤの２分の１を加えた値（＝ＶＳ＋ＶＤＤ／２）に設定するものとする。いま、電源ＶＤＤは１０Ｖであるから、その半分の５Ｖをソース電圧ＶＳに加算した電圧が所定電圧ＶＲ１となる。
【００２５】
図３に、バイアス回路Ｐ１１の構成例を示す。同図に示すように、正電源ＶＰＰ＋と上述のソース電圧ＶＳが現れるノード（即ちパワーＭＯＳトランジスタ４０１のソース）との間に、抵抗ＰＲおよび定電圧ダイオードＰＤが直列接続され、定電圧ダイオードＰＤと並列に安定化コンデンサＰＣが接続され、抵抗ＰＲと定電圧ダイオードＰＤとの接続点に現れる電圧が所定電圧ＶＲ１とされる。この実施の形態１では、定電圧ダイオードＰＤの降伏電圧は電源ＶＤＤ（１０Ｖ）の２分の１に相当する５Ｖに設定されており、これにより、上述の所定電圧ＶＲ１としてソース電圧ＶＳに電源ＶＤＤの２分の１を加えた値（＝ＶＳ＋ＶＤＤ／２）を発生するものとなっている。
【００２６】
ここで、説明を図２に戻し、駆動回路３０３Ｈの構成を説明する。
駆動回路３０３Ｈは、パワーＭＯＳトランジスタ４０１Ａ〜４０１Ｃを駆動制御するものであり、コンパレータＣＭ１、バッファＢ１４Ａ〜Ｂ１４Ｃ、および内部電源Ｐ１２から構成される。ここで、コンパレータＣＭ１の非反転入力部は抵抗Ｒ１１を介してバッファＢ１２の出力部に接続され、その反転入力部は抵抗Ｒ１２を介してバッファＢ１３の出力部に接続される。またコンパレータＣＭ１の出力部はバッファＢ１４Ａ〜Ｂ１４Ｃの入力部に共通接続され、これらバッファＢ１４Ａ〜Ｂ１４Ｃの出力部は上述のパワーＭＯＳトランジスタ４０１Ａ〜４０１Ｃのゲートにそれぞれ接続される。
【００２７】
内部電源Ｐ１２は、パワーＭＯＳトランジスタ４０１Ａ〜４０１Ｃのソース電圧ＶＳを基準として、電源ＶＤＤの電圧に相当する電圧ＶＤ１を発生するものであり、基本的には上述の図３に示すバイアス回路と同様に構成される。ただしこの場合の定電圧ダイオードＰＤの降伏電圧は電源ＶＤＤの電圧に相当する１０Ｖに設定される。この内部電源Ｐ１２は、ソース電圧ＶＳを基準として電源ＶＤＤに相当する電圧ＶＤ１（１０Ｖ）を発生し、上述のコンパレータＣＭ１とバッファＢ１４Ａ〜Ｂ１４Ｃに供給する。従って、駆動回路３０３Ｈの電源系は、パワーＭＯＳトランジスタ４０１Ａ〜４０１Ｃのソース電圧ＶＳに追従して変化すると共に、ソース電圧ＶＳを基準として動作するコンパレータＣＭ１およびバッファＢ１４Ａ〜Ｂ１４Ｃに関する限り電源ＶＤＤと等価な電源として振る舞う。以上により、パワーＭＯＳトランジスタ４０１Ａ〜４０１Ｃを駆動するためのハイサイドドライバの構成を説明した。
【００２８】
続いて、パワーＭＯＳトランジスタ４０２Ａ〜４０２Ｃを駆動するためのローサイドドライバの構成を説明する。ローサイドドライバを構成する相補信号生成回路３０１Ｌ、信号変換回路３０２Ｌ、駆動回路３０３Ｌは、上述のハイサイドドライバを構成する相補信号生成回路３０１Ｈ、信号変換回路３０２Ｈ、駆動回路３０３Ｈとそれぞれ同様に構成される。即ち、信号生成回路３０１Ｌは、変調回路２００から出力されたＰＷＭ信号の逆相信号Ｌ１および同相信号Ｌ２を生成するもので、バッファＢ２１，Ｂ２２，Ｂ２３から構成され、これらバッファは上述の信号生成回路３０１Ｈを構成するバッファＢ１１，Ｂ１２，Ｂ１３にそれぞれ対応する。ただし、バッファＢ１２，Ｂ１３がそれぞれ正論理入力型および負論理入力型であるのに対し、バッファＢ２２，Ｂ２３はそれぞれ負論理入力型および正論理入力型となっている。
【００２９】
また、信号変換回路３０２Ｌは、抵抗Ｒ２１，Ｒ２２，Ｒ２３，Ｒ２４、およびバイアス回路Ｐ２１から構成され、これらは上述の信号変換回路３０２Ｈを構成する抵抗Ｒ１１，Ｒ１２，Ｒ１３，Ｒ１４、およびバイアス回路Ｐ１１にそれぞれ対応する。ただし、バイアス回路Ｐ２１は、負電源ＶＰＰ−を基準として、電源ＶＤＤの２分の１に相当する電圧ＶＲ２を発生する。さらに、駆動回路３０３Ｌは、コンパレータＣＭ２、バッファＢ２４Ａ〜Ｂ２４Ｃ、および内部電源Ｐ２２から構成され、これらは上述の駆動回路３０３Ｈを構成するコンパレータＣＭ１、バッファＢ１４Ａ〜Ｂ１４Ｃ、内部電源Ｐ１２にそれぞれ対応する。ここで、コンパレータＣＭ２の出力部はバッファＢ２４Ａ〜Ｂ２４Ｃの入力部に共通接続され、これらバッファＢ２４Ａ〜Ｂ２４Ｃの出力部はパワーＭＯＳトランジスタ４０２Ａ〜４０２Ｃのゲートにそれぞれ接続される。内部電源Ｐ２２は、パワーＭＯＳトランジスタ４０２Ａ〜４０２Ｃのソース電圧（即ち負電源ＶＰＰ−）を基準として電源ＶＤＤに相当する電圧ＶＤ２を発生し、コンパレータＣＭ２およびバッファＢ２４Ａ〜Ｂ２４Ｃに供給する。
【００３０】
続いて、図４を参照して、駆動回路３０３Ｈ，３０３Ｌの具体的な構成を説明する。同図に示す半導体装置３０３ＨＡ〜３０３ＨＣ，３０３ＬＡ〜３０３ＬＣは、Ｄ級増幅器ＤＡＭＰの出力段に設けられたパワーＭＯＳトランジスタ４０１Ａ〜４０１Ｃ，４０２Ａ〜４０２Ｃを駆動するためのドライバとして機能するものであって、半導体装置３０３ＨＡ〜３０３ＨＣは、上述のハイサイドドライバ内の駆動回路３０３Ｈを構成し、半導体装置３０３ＬＡ〜３０３ＬＣはローサイドドライバ内の駆動回路３０３Ｌを構成する。
なお、図４において図２に示す要素と共通する要素には同一符号を付す。
【００３１】
半導体装置３０３ＨＡは、コンパレータＣＭおよびバッファＢＦから構成され、入力端子ＴＩＮＰ，ＴＩＮＮ，ＴＣＫＩＮおよび出力端子ＴＯＵＴ，ＴＣＫＯＵＴが設けられている。入力端子ＴＩＮＰおよび入力端子ＴＩＮＮには、コンパレータＣＭの非反転入力部（＋）および反転入力部（−）がそれぞれ接続され、このコンパレータＣＭの出力部は出力端子ＴＣＫＯＵＴに接続される。入力端子ＴＣＫＩＮは、コンパレータＣＭの出力信号に相当する信号を外部から入力するためのものであり、この入力端子ＴＣＫＩＮにはバッファＢＦの入力部が接続され、このバッファＢＦの出力部には出力端子ＴＯＵＴが接続される。他の半導体装置３０３ＨＢ，３０３ＨＣ，３０３ＬＡ〜３０３ＬＣの構成は、半導体装置３０３ＨＡと同一である。
【００３２】
ここで、ハイサイドドライバ内の駆動回路３０３Ｈを構成する半導体装置３０３ＨＡの入力端子ＴＩＮＰ，ＴＩＮＮには、Ｄ級増幅器ＤＡＭＰの内部でＰＷＭ変調されたパルス信号の同相信号Ｈ３および逆相信号Ｈ４がそれぞれ与えられる。また、出力端子ＴＣＫＯＵＴと入力端子ＴＣＫＩＮとが配線を介して接続され、さらに、出力端子ＴＯＵＴにはパワーＭＯＳトランジスタ４０１Ａのゲート（複数の出力用トランジスタの何れか一つのゲート）が接続される。
【００３３】
また、半導体装置３０３ＨＢの入力端子ＴＩＮＰ，ＴＩＮＮは前述の所定電圧ＶＲ１に固定され、入力端子ＴＣＫＩＮは半導体装置３０３ＨＡをなす出力端子ＴＣＫＯＵＴに接続され、出力端子ＴＯＵＴにはパワーＭＯＳトランジスタ４０１Ｂのゲート（複数の出力用トランジスタの他のゲート）が接続される。半導体装置３０３ＨＣの入力端子ＴＩＮＰ，ＴＩＮＮは所定電圧ＶＲ１に固定され、入力端子ＴＣＫＩＮは半導体装置３０３ＨＡをなす出力端子ＴＣＫＯＵＴに接続され、出力端子ＴＯＵＴにはパワーＭＯＳトランジスタ４０１Ｃのゲート（複数の出力用トランジスタの他のゲート）が接続される。
【００３４】
また、半導体装置３０３ＨＡ〜３０３ＨＣのグランド端子ＴＶＳＳは出力端子ＴＯに共通に接続され、図示しない各電源端子には前述の内部電源Ｐ１２の正電極が接続され、コンパレータＣＭおよびバッファＢＦは内部電源Ｐ１２により給電される。
上述のように半導体装置３０３ＨＡ〜３０３ＨＣにより駆動回路３０３Ｈを構成した場合、図４に示す半導体装置３０３ＨＡ内のコンパレータＣＭと、この半導体装置３０３ＨＡ内のバッファＢＦと、別の半導体装置３０３ＨＢ内のバッファＢＦと、さらに別の半導体装置３０３ＨＣ内のバッファＢＦ（図示なし）は、図２に示す駆動回路３０３Ｈ内のコンパレータＣＭ１、バッファＢ１４Ａ、バッファＢ１４Ｂ、バッファＢ１４Ｃにそれぞれ相当する。
【００３５】
上述のハイサイドドライバと同様に、ローサイドドライバ内の駆動回路３０３Ｌを構成する半導体装置３０３ＬＡの入力端子ＴＩＮＰ，ＴＩＮＮには、逆相信号Ｌ３および同相信号Ｌ４がそれぞれ与えられる。また、出力端子ＴＣＫＯＵＴが入力端子ＴＣＫＩＮと配線を介して接続され、出力端子ＴＯＵＴにはパワーＭＯＳトランジスタ４０２Ａのゲートが接続される。半導体装置３０３ＬＢの入力端子ＴＩＮＰ，ＴＩＮＮは前述の所定電圧ＶＲ２に固定され、入力端子ＴＣＫＩＮは半導体装置３０３ＬＡの出力端子ＴＣＫＯＵＴに接続され、出力端子ＴＯＵＴにはパワーＭＯＳトランジスタ４０２Ｂのゲートが接続される。半導体装置３０３ＬＣも半導体装置３０３ＬＢと同様である。
【００３６】
ただし、半導体装置３０３ＬＣの出力端子ＴＯＵＴはパワーＭＯＳトランジスタ４０２Ｃのゲートに接続される。半導体装置３０３ＬＡ〜３０３ＬＣのグランド端子ＴＶＳＳは負電源ＶＰＰ−に共通に接続され、各電源端子には前述の内部電源Ｐ２２の正電極が接続される。
上述のように半導体装置３０３ＬＡ〜３０３ＬＣにより駆動回路３０３Ｌを構成した場合、図４に示す半導体装置３０３ＬＡ内のコンパレータＣＭと、この半導体装置３０３ＬＡ内のバッファＢＦと、別の半導体装置３０３ＬＢ内のバッファＢＦ（図示なし）と、さらに別の半導体装置３０３ＬＣ内のバッファＢＦ（図示なし）は、図２に示す駆動回路３０３Ｌ内のコンパレータＣＭ２、バッファＢ２４Ａ、バッファＢ２４Ｂ、バッファＢ２４Ｃにそれぞれ相当する。
【００３７】
以下、この実施の形態の動作について説明する。この説明では、図２に示す駆動制御回路３００に着目して全体動作を説明した後、駆動制御回路３００内の駆動回路３０３Ｈ，３０３Ｌを構成する図４に示す半導体装置３０３ＨＡ〜３０３ＨＣ，３０３ＬＡ〜３０３ＬＣの動作を説明する。
（Ａ）駆動制御回路３００の動作
駆動制御回路３００内のハイサイドドライバの動作を、図５に示す波形図を参照して説明する。図５では、変調回路２００から出力されたＰＷＭ信号は、同相信号Ｈ１と位相が同一であるから、同相信号Ｈ１の波形を流用して表現している。図２に示す信号生成回路３０１Ｈは、前述の変調回路２００から出力されたＰＷＭ信号に応答して、このＰＷＭ信号と同じ位相を有する同相信号Ｈ１と、逆の位相を有する逆相信号Ｈ２を生成する。換言すれば、相補信号生成回路３０１Ｈは、ＰＷＭ信号の信号レベルを同相信号Ｈ１と逆相信号Ｈ２との信号レベルの組み合わせに変換し、これら信号レベルの大小関係として表現し直す。
【００３８】
図５に示す波形図では、初期状態において、変調回路２００から出力されたＰＷＭ信号はハイレベルにあり、これを入力する相補信号生成回路３０１Ｈは、同相信号Ｈ１としてハイレベルを出力し、逆相信号Ｈ２としてローレベルを出力する。従って、初期状態において同相信号Ｈ１と逆相信号Ｈ２との間には、電源ＶＤＤに相当するレベル差が存在し、同相信号Ｈ１が逆相信号Ｈ２よりも電源ＶＤＤに相当する電圧分だけ高くなっている。
【００３９】
相補信号生成回路３０１Ｈから出力された同相信号Ｈ１と逆相信号Ｈ２は、信号変換回路３０２Ｈを構成する抵抗Ｒ１１，Ｒ１２を介し、同相信号Ｈ３および逆相信号Ｈ４として駆動回路３０３Ｈ側に供給される。このとき、駆動回路３０３Ｈを構成するコンパレータＣＭ１の入力部は、抵抗Ｒ１３，Ｒ１４を介してバイアス回路Ｐ１１に接続されているので、同相信号Ｈ３の信号レベルは、バイアス回路Ｐ１１が発生する電圧ＶＲ１と同相信号Ｈ１との間の電位差を抵抗Ｒ１１，Ｒ１３により分圧して得られる電圧を示し、逆相信号Ｈ４の信号レベルは、電圧ＶＲ１と逆相信号Ｈ２との間の電位差を抵抗Ｒ１２，Ｒ１４により分圧して得られる電圧を示す。従って、同相信号Ｈ３および逆相信号Ｈ４は、大小関係を維持したまま電圧ＶＲ１に追従して変化するものとなる。
【００４０】
駆動回路３０３ＨのコンパレータＣＭ１は、同相信号Ｈ３と逆相信号Ｈ４との大小関係に応じた信号レベルを出力する。初期状態では、同相信号Ｈ３が逆相信号Ｈ４よりも信号レベルが大きいので、コンパレータＣＭ１はハイレベルを出力し、これを入力するバッファＢ１４Ａ〜Ｂ１４Ｃは、パワーＭＯＳトランジスタ４０１Ａ〜４０１Ｃのソースを基準として電源（ＶＤ１＝）ＶＤＤに相当する信号レベルを有する信号Ｈ５（Ｈ５Ａ〜Ｈ５Ｃ）を各ゲートに出力する。これにより、パワーＭＯＳトランジスタ４０１Ａ〜４０１Ｃはオン状態となる。後述するように、パワーＭＯＳトランジスタ４０１Ａ〜４０１ＣとパワーＭＯＳトランジスタ４０２Ａ〜４０２Ｃは相補的に導通するように制御されるから、パワーＭＯＳトランジスタ４０１Ａ〜４０１Ｃがオン状態になると、パワーＭＯＳトランジスタ４０２Ａ〜４０２Ｃがオフ状態となり、出力信号ＯＵＴの信号レベル（即ちソース電圧ＶＳ）が正電源ＶＰＰ＋の電源電圧にまで上昇する。
【００４１】
このとき、駆動回路３０３Ｈは、内部電源Ｐ１２から、ソース電圧ＶＳを基準とした電圧ＶＤ１を供給されるので、この駆動回路３０３Ｈの電源系がパワーＭＯＳトランジスタ４０１Ａ〜４０１Ｃのソース電圧ＶＳに追従して上昇する。このため、コンパレータＣＭ１の入力閾値もソース電圧ＶＳと共に上昇するが、バイアス回路Ｐ１１が発生する電圧ＶＲ１もソース電圧ＶＳに追従して上昇するので、同相信号Ｈ３と逆相信号Ｈ４の各信号レベルは駆動回路３０３ＨをなすコンパレータＣＭ１の入力特性に適合した状態を維持し、従ってパワーＭＯＳトランジスタ４０１はオン状態に維持される。この状態では、信号Ｈ５の信号レベルは正電源ＶＰＰ＋より電圧ＶＤ１（＝ＶＤＤ）分だけ高い状態となる。
【００４２】
即ち、内部電源Ｐ１２は、図３に示す内部電源Ｐ１１と同様に構成されているので、出力信号ＯＵＴの信号レベルが正電源ＶＰＰ＋にまで上昇すると、安定化コンデンサＰＣに相当するコンデンサを介して電圧ＶＤ１が昇圧され、これを受けて信号Ｈ５の信号レベルが正電源ＶＰＰ＋より電圧ＶＤ１（＝ＶＤＤ）分だけ高くなる。この状態では、図３に示す抵抗ＰＲに相当する抵抗の存在により電圧ＶＤ１は正電源ＶＰＰ＋の電圧に低下しようとするが、この種の増幅器では出力信号ＯＵＴの周波数が高いので、安定化コンデンサＰＣに相当するコンデンサにより、電圧ＶＤ１が昇圧された状態に維持され、信号Ｈ５の信号レベルが正電源ＶＰＰ＋よりも高い状態に維持される。
【００４３】
一方のローサイドドライバでは、初期状態においてハイレベルにあるＰＷＭ信号を入力する相補信号生成回路３０１Ｌは、逆相信号Ｌ１としてローレベルを出力し、同相信号Ｌ２としてハイレベルを出力する。従って、初期状態では逆相信号Ｌ１と同相信号Ｌ２との間には、その大小関係に応じて電源ＶＤＤに相当するレベル差が存在し、逆相信号Ｌ１が同相信号Ｌ２よりも電源ＶＤＤに相当する電圧分だけ低くなっている。
【００４４】
相補信号生成回路３０１Ｌから出力された逆相信号Ｌ１と同相信号Ｌ２は、信号変換回路３０２Ｌを構成する抵抗Ｒ２１，Ｒ２２を介して逆相信号Ｌ３および同相信号Ｌ４として駆動回路３０３Ｌ側に供給される。このとき、逆相信号Ｌ３の信号レベルは、バイアス回路Ｐ２１が発生する電圧ＶＲ２と逆相信号Ｌ１との間の電位差を抵抗Ｒ２１，Ｒ２３により分圧して得られた電圧を示し、同相信号Ｌ４の信号レベルは、電圧ＶＲ２と同相信号Ｌ２との間の電位差を抵抗Ｒ２２，Ｒ２４により分圧して得られた電圧を示す。従って、逆相信号Ｌ３および同相信号Ｌ４は、大小関係を維持したまま電圧ＶＲ２に追従して低下する。
【００４５】
駆動回路３０３ＬのコンパレータＣＭ２は、初期状態では逆相信号Ｌ３が同相信号Ｌ４よりも信号レベルが小さいのでローレベルを出力し、これを入力するバッファＢ２４は、パワーＭＯＳトランジスタ４０２のソース電圧（ＶＰＰ−）に等しい信号レベルを有する信号Ｌ５をそのゲートに出力する。このため、パワーＭＯＳトランジス４０２はオフ状態となる。
このとき、内部電源Ｐ２２は、負電源ＶＰＰ−を基準とした電圧ＶＤ２を発生している。従って、駆動回路３０３Ｌの電源系は低い状態にあり、この駆動回路３０３Ｌの入力閾値が低下した状態にある。しかし、バイアス回路Ｐ２１が発生する電圧ＶＲ２もパワーＭＯＳトランジスタ４０２のソース電圧に追従して低下した状態にあるため、逆相信号Ｌ３と同相信号Ｌ４の各信号レベルは駆動回路３０３ＬをなすコンパレータＣＭ２の入力特性に適合したものとなり、パワーＭＯＳトランジスタ４０２はオフ状態に維持される。
従って、初期状態では、パワーＭＯＳトランジスタ４０１がオン状態となり、パワーＭＯＳトランジスタ４０２がオフ状態となって、出力信号ＯＵＴとして正電源ＶＰＰ＋の電圧に相当するハイレベルが出力端子ＴＯに出力された状態となっている。
【００４６】
このような初期状態から、図５に示す時刻ｔ１においてＰＷＭ信号がローレベルに遷移すると、これに応答して同相信号Ｈ１がローレベルとなり逆相信号Ｈ２がハイレベルになる。このため、同相信号Ｈ１と逆相信号Ｈ２との大小関係が逆転し、時刻ｔ２において同相信号Ｈ３と逆相信号Ｈ４の大小関係も逆転する。従って、同相信号Ｈ３と逆相信号Ｈ４を入力するコンパレータＣＭ１の出力信号がハイレベル（正電源ＶＰＰ＋より電圧ＶＤ１分だけ高い電圧状態）からローレベル（正電源ＶＰＰ＋に相当する電圧状態）に変化し、これを入力するバッファＢ１４Ａ〜Ｂ１４Ｃの出力信号Ｈ５Ａ〜Ｈ５Ｃもローレベル（正電源ＶＰＰ＋に相当する電圧状態）に変化する。この結果、パワーＭＯＳトランジスタ４０１Ａ〜４０１Ｃのゲート電圧がソース電圧ＶＳ（＝正電源ＶＰＰ＋）と等しくなり、これらパワーＭＯＳトランジスタ４０１Ａ〜４０１Ｃがオフ状態となる。
【００４７】
一方、時刻ｔ１においてＰＷＭ信号がローレベルに遷移すると、これに応答して逆相信号Ｌ１がハイレベルとなり、同相信号Ｌ２がローレベルになる。このため、逆相信号Ｌ１と同相信号Ｌ２との大小関係が逆転し、これに応じて逆相信号Ｌ３と同相信号Ｌ４の大小関係も逆転する。したがって、コンパレータＣＭ２の出力信号がローレベル（負電源ＶＰＰ−に相当する電圧状態）からハイレベル（負電源ＶＰＰ−より電圧ＶＤ２分だけ高い電圧状態）に変化し、これを入力するバッファＢ２４Ａ〜Ｂ２４Ｃの出力信号Ｌ５Ａ〜Ｌ５Ｃもハイレベルに変化する。この結果、パワーＭＯＳトランジスタ４０２Ａ〜４０２Ｃのゲート電圧がソース電圧に対して電圧ＶＤ２だけ高くなり、これらパワーＭＯＳトランジスタ４０２Ａ〜４０２Ｃがオン状態となる。
【００４８】
パワーＭＯＳトランジスタ４０２Ａ〜４０２Ｃがオン状態になると、パワーＭＯＳトランジスタ４０１Ａ〜４０１Ｃのソース電圧ＶＳは（出力信号ＯＵＴに伴って）低下し、これを基準として内部電源Ｐ１２が発生する電圧ＶＤ１も低下する。このとき、バイアス回路Ｐ１１が発生する電圧ＶＲ１もパワーＭＯＳトランジスタ４０１のソース電圧ＶＳの変化に伴って低下するので、同相信号Ｈ１と逆相信号Ｈ２の大小関係が維持されたまま、これら信号レベルが駆動回路３０３Ｈの電源系と共に低下する。従って、コンパレータＣＭ１が出力する信号レベルはローレベル（ソース電圧ＶＳ）を維持する。よって、出力信号ＯＵＴがローレベル（負電源ＶＰＰ−）に遷移する過程において、パワーＭＯＳトランジスタ４０１Ａ〜４０１Ｃはオフ状態を維持する。
以上により、初期状態から時刻ｔ１においてＰＷＭ信号がローレベルに遷移すると、一方のパワーＭＯＳトランジスタ４０１Ａ〜４０１Ｃがオフ状態となり、他方のパワーＭＯＳトランジスタ４０２Ａ〜４０２Ｃがオン状態となって、出力信号ＯＵＴが正電源ＶＰＰ＋から負電源ＶＰＰ−に遷移し、出力端子ＴＯにローレベルが出力される。
【００４９】
次に、時刻ｔ３においてＰＷＭ信号がハイレベルに回復すると、これに応答して時刻ｔ４においてハイサイドドライバ側の同相信号Ｈ３がハイレベルとなり逆相信号Ｈ４がローレベルとなる。従って、これら同相信号Ｈ３と逆相信号Ｈ４を入力するコンパレータＣＭ１はハイレベルを出力し、パワーＭＯＳトランジスタ４０１Ａ〜４０１Ｃがオン状態となる。一方のローサイドドライバ側では、逆相信号Ｌ３がローレベルになり、同相信号Ｌ４がハイレベルになる。従って、これら逆相信号Ｌ３と同相信号Ｌ４を入力するコンパレータＣＭ２はローレベルを出力し、パワーＭＯＳトランジスタ４０２Ａ〜４０２Ｃがオフ状態となる。
【００５０】
ここで、パワーＭＯＳトランジスタ４０１Ａ〜４０１Ｃがオン状態になると、そのソース電圧ＶＳが（出力信号ＯＵＴに伴って）上昇し、これを基準として内部電源Ｐ１２が発生する電圧ＶＤ１も上昇する。しかし、バイアス回路Ｐ１１が発生する電圧ＶＲ１もソース電圧ＶＳに追従して上昇し、同相信号Ｈ１と逆相信号Ｈ２の大小関係が維持されるので、コンパレータＣＭ１が出力する出力信号の信号レベルはハイレベル（ソース電圧ＶＳに対して電圧ＶＤ１分だけ高い電圧状態）を保つ。従って、出力信号ＯＵＴがハイレベルに遷移する過程において、パワーＭＯＳトランジスタ４０１Ａ〜４０１Ｃはオン状態を維持する。
以上により、時刻ｔ３においてＰＷＭ信号がハイレベルになると、パワーＭＯＳトランジスタ４０１Ａ〜４０１Ｃがオン状態となり、パワーＭＯＳトランジスタ４０２Ａ〜４０２Ｃがオフ状態となって、出力信号ＯＵＴとして正電源ＶＰＰ＋に相当するハイレベルが出力端子ＴＯに出力される。
【００５１】
（Ｂ）半導体装置３０３ＨＡ等の動作
次に、ハイサイドドライバ内の駆動回路３０３Ｈを構成する図４に示す半導体装置３０３ＨＡ〜３０３ＨＣの動作について、図６に示す波形図を参照して説明する。図６は、図５に示す時刻ｔ４で同相信号Ｈ３と逆相信号Ｈ４が切り替わった場合に半導体装置３０３ＨＡ〜３０３ＨＣから出力される信号ＳＡ〜ＳＣの波形を示す。説明の便宜上、図６では、グランド端子ＴＶＳＳの電位を一定とし、ソース電圧ＶＳを与える出力信号ＯＵＴの変化を無視している。また、同図において、応答時間ｔｄ１は、コンパレータＣＭにおける遅延時間を表し、応答時間ｔｄ２はバッファＢＦにおける遅延時間を表す。
【００５２】
図６において、時刻ｔ４までは信号Ｈ３および信号Ｈ４はそれぞれローレベルおよびハイレベルにあり、図４に示す半導体装置３０３ＨＡ，３０３ＨＢ，３０３ＨＣ内の各バッファＢＦから信号ＳＡ，ＳＢ，ＳＣとしてローレベルが出力されている。この状態から、時刻ｔ４において信号Ｈ３，Ｈ４の信号レベルが切り替わると、これら信号Ｈ３，Ｈ４を入力する半導体装置３０３ＨＡ内のコンパレータＣＭ（図２に示すコンパレータＣＭ１）が、応答時間ｔｄ１を経た後に出力端子ＴＣＫＯＵＴを介し信号ＳＫとしてハイレベルを出力する。この信号ＳＫは半導体装置３０３ＨＡの出力端子ＴＣＫＯＵＴから入力端子ＴＣＫＩＮに与えられると共に、他の半導体装置３０３ＨＢ，３０３ＨＣの入力端子ＴＣＫＩＮに共通に与えられる。従って、半導体装置３０３ＨＡ内のコンパレータＣＭから、半導体装置３０３ＨＡ，３０３ＨＢ，３０３ＨＣ内の各バッファＢＦの入力部に信号ＳＫが共通に与えられ、この信号ＳＫがハイレベルに遷移してから各バッファＢＦの応答時間ｔｄ２を経た後に、信号ＳＡ，ＳＢ，ＳＣとしてハイレベルが出力される。
【００５３】
ここで、３個の半導体装置３０３ＨＡ，３０３ＨＢ，３０３ＨＣを用いてパワーＭＯＳトランジスタ４０１Ａ，４０１Ｂ，４０１Ｃを駆動しているので、これらパワーＭＯＳトランジスタのスイッチングのタイミングは各半導体装置の特性のバラツキの影響を受け、各スイッチングのタイミングにずれが発生する。この点について検討すると、半導体装置３０３ＨＡ内の１個のコンパレータＣＭは各半導体装置内のバッファで共通に用いられているので、このコンパレータＣＭの応答時間は信号ＳＡ，ＳＢ，ＳＣに等しく反映される。このため、半導体装置３０３ＨＡ内のコンパレータＣＭの応答時間ｔｄ１が各スイッチングのタイミングのずれの原因を与えることはない。
【００５４】
これに対し、半導体装置３０３ＨＡ，３０３ＨＢ，３０３ＨＣ内の各バッファＢＦの応答時間ｔｄ２は、信号ＳＡ，ＳＢ，ＳＣに個別に反映されるので、これらバッファの特性のバラツキが、パワーＭＯＳトランジスタ４０１Ａ〜４０１Ｃのスイッチングのタイミングのずれとなって現れる。
しかしながら、一般にバッファＢＦの応答時間ｔｄ２はコンパレータＣＭの応答時間ｔｄ１に対して十分に小さな値をとる。一例として、コンパレータＣＭの応答時間ｔｄ１が数１００ナノ秒程度であるのに対し、バッファＢＦの応答時間ｔｄ２は数１０ナノ秒程度である。このため、半導体装置３０３ＨＡ，３０３ＨＢ，３０３ＨＣ内の各バッファＢＦの応答時間ｔｄ２にバラツキが存在していても、そのバラツキは小さい。従って、パワーＭＯＳトランジスタ４０１Ａ〜４０１Ｃのスイッチングのタイミングのずれが小さく抑えられる。
【００５５】
このように、各パワーＭＯＳトランジスタ間でスイッチングのタイミングのずれが小さくなると、パワーＭＯＳトランジスタ４０１Ａ〜４０１Ｃがオフ状態からほぼ同時的にオン状態に移行することとなり、出力電流が各トランジスタに均等に分散される。従って、通常の電流容量のパワーＭＯＳトランジスタを用いて大出力に対応することが可能になる。また、１個のパワーＭＯＳトランジスタに出力電流が集中することがなくなるので、仮に出力段に高耐圧のパワーＭＯＳトランジスタを用いたとしても、パワーＭＯＳトランジスタのオン抵抗に起因する損失を有効に抑えることが可能になる。
なお、ローサイドドライバ内の駆動回路３０３Ｌを構成する半導体装置ＬＡ〜ＬＣの動作については、基本的には上述の半導体装置３０３ＨＡ〜３０３ＨＣと同様であるので省略する。
【００５６】
【発明の効果】
以上説明したように、この発明によれば、Ｄ級増幅器の内部でＰＷＭ変調されたパルス信号の同相信号および逆相信号をそれぞれ入力する第１および第２の入力端子に入力部が接続されると共に出力部が第１の出力端子に接続されたコンパレータと、入力部が第３の入力端子に接続されると共に出力部が第２の出力端子に接続されたバッファとを備えたので、Ｄ級増幅器の出力段に互いに並列接続して設けられた複数のパワーＭＯＳトランジスタをほぼ同時的にスイッチングさせるようにパワーＭＯＳトランジスタの駆動回路を構成することが可能になる。
【００５７】
また、第１の半導体装置において、第１および第２の入力端子に同相信号および逆相信号を与え、第１の出力端子と第３の入力端子とを接続し、第２の出力端子に出力用トランジスタの何れか一つのゲートを接続し、第２の半導体装置において、第１および第２の入力端子に所定の電圧を共通に与え、第３の入力端子に第１の半導体装置をなす第１の出力端子を接続し、第２の出力端子に他の出力用トランジスタのゲートを接続したので、Ｄ級増幅器の出力段に互いに並列接続して設けられた複数のパワーＭＯＳトランジスタがスイッチングするタイミングのずれを小さく抑えることが可能になる。
【図面の簡単な説明】
【図１】この発明の実施の形態に係るＤ級増幅器の構成図である。
【図２】この発明の実施の形態に係る駆動制御回路の構成図である。
【図３】この発明の実施の形態に係るバイアス回路の構成図である。
【図４】この発明の実施の形態に係る駆動回路および該駆動回路をなす半導体装置の構成図である。
【図５】この発明の実施の形態に係るＤ級増幅器の動作を説明するための波形図である。
【図６】この発明の実施の形態に係る駆動回路をなす半導体装置の動作を説明するための波形図である。
【図７】従来技術に係るＤ級増幅器の構成図である。
【符号の説明】
１００：入力段、２００：変調回路、３００：駆動制御回路、３０１Ｈ，３０１Ｌ：信号生成回路、３０２Ｈ，３０２Ｌ：信号変換回路、３０３Ｈ，３０３Ｌ：駆動回路、３０３ＨＡ，３０３ＨＢ，３０３ＨＣ，３０３ＬＡ，３０３ＬＢ，３０３ＬＣ：半導体装置、４０１Ａ，４０１Ｂ，４０１Ｃ，４０２Ａ，４０２Ｂ，４０２Ｃ：パワーＭＯＳトランジスタ、Ｂ１１，Ｂ１２，Ｂ１３，Ｂ１４Ａ，Ｂ１４Ｂ，Ｂ１４Ｃ，Ｂ２１，Ｂ２２，Ｂ２３，Ｂ２４Ａ，Ｂ２４Ｂ，Ｂ２４Ｃ，ＢＦ：バッファ、ＣＭ，ＣＭ１，ＣＭ２：コンパレータ、ＤＡＭＰ：Ｄ級増幅器、Ｐ１１，Ｐ２１：バイアス回路、Ｐ１２，Ｐ２２：内部電源、Ｒ１１，Ｒ１２，Ｒ１３，Ｒ１４，Ｒ２１，Ｒ２２，Ｒ２３，Ｒ２４：抵抗、ＴＩＮＰ，ＴＩＮＮ，ＴＣＫＩＮ：入力端子、ＴＯＵＴ，ＴＣＫＯＵＴ：出力端子、ＴＶＳＳ：グランド端子。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor device, and more particularly to a driver for driving a power MOS transistor provided in an output stage of a class D amplifier (digital amplifier).
[0002]
[Prior art]
Conventionally, class D amplifiers that use analog signals such as music signals as input signals and convert them into pulse signals to amplify the power are known. The output terminals are connected to the speaker input terminals via a low-pass filter. Is done. According to this class D amplifier, a pulse signal whose power is amplified with the amplitude (information component) of the input signal reflected in the pulse width is output. Then, the pulse signal passes through the low-pass filter to extract the power-amplified analog music signal, and this music signal drives the speaker. Since the class D amplifier can be formed on a silicon chip, the class D amplifier can be realized in a small size and at a low cost, and is widely used in portable terminals and personal computers that require low power consumption.
[0003]
FIG. 7 shows a configuration example of a class D amplifier 900 according to the prior art. In the figure, a signal source SIG is a source for generating an analog music signal VIN having a ground potential (0 V) as a midpoint of amplitude, and is connected to an input terminal TI of a class D amplifier 900 via an input capacitor (not shown). Is done. The class D amplifier 900 is a so-called PWM amplifier (PWM; Pulse Width Modulation), and includes an input stage 901, a modulation circuit 902, a drive circuit 903, and output power MOS transistors 904 and 905 (n-type).
[0004]
The input stage 901 moves the midpoint of the music signal VIN to convert the music signal VIN into a waveform that matches the input characteristics of the modulation circuit 902 that operates with the power supply VDD (for example, 10 V). The modulation circuit 902 converts the music signal output from the input stage 901 into a pulse signal, and reflects the information component of the music signal in the pulse width by PWM modulation. Drive control The circuit 903 complementarily drives and controls the output power MOS transistors 904 and 905 based on the pulse signal modulated by the modulation circuit 902.
[0005]
The power MOS transistor 904 is for outputting a high level, and a current path is connected between the positive power supply VPP + (for example, +50 V) and the output terminal TO. The power MOS transistor 905 is for outputting a low level, and a current path is connected between the negative power supply VPP− (for example, −50V) and the output terminal TO. An input terminal of the speaker SPK is connected to the output terminal TO through a low-pass filter composed of an inductor L and a capacitor C.
[0006]
According to the class D amplifier 900, the music signal VIN input from the signal source SIG is converted into a pulse signal through the input stage 901 and the modulation circuit 902. This pulse signal is generated by subjecting the carrier signal to pulse width modulation in accordance with the music signal VIN. The driving circuit 903 complementarily controls the power MOS transistors 904 and 905 based on the pulse signal subjected to pulse width modulation, and outputs a power amplified pulse signal to the output terminal TO. The pulse signal thus amplified is subjected to removal of the carrier frequency component by a low-pass filter including an inductor L and a capacitor C, and is supplied to the speaker SPK as an analog music signal.
[0007]
[Problems to be solved by the invention]
Incidentally, generally, as in the example described above, a single power MOS transistor 904 outputs a high level, and similarly, a single power MOS transistor 905 outputs a low level. The on-resistance of each power MOS transistor tends to increase as the withstand voltage increases, and this on-resistance causes a loss in the output stage. In the case of a class D amplifier with an output power of about 100 W, since the withstand voltage of the power MOS transistor in the output stage is sufficient to be about 100 V, the on-resistance is small and the loss in the output stage does not become obvious. On the other hand, when the output power is increased to about 1 kW, it is necessary to pass a current several times through the power MOS transistor in the output stage as compared with the case where the output power is 100 W, and the output stage power supply voltage is set high. The Therefore, a high-breakdown-voltage power MOS transistor is used for the output stage. For this reason, in the output stage, a large output current flows intensively through a single power MOS transistor having a large on-resistance, and there is a disadvantage that the loss increases.
[0008]
As a technique for avoiding this type of problem, a technique in which a plurality of power MOS transistors are connected in parallel to form an output stage of a class D amplifier is conceivable. According to this method, since the output current is distributed to the plurality of power MOS transistors, it is possible to suppress a loss due to the on-resistance of the power MOS transistor.
As a method for driving a plurality of power MOS transistors connected in parallel in this way, the drive capability of the drive control circuit 903 shown in FIG. 7 is set to the capability of driving the gates of the plurality of power MOS transistors connected in parallel. A method of connecting the gates of the power MOS transistors in parallel can be considered. In the case of this method, a plurality of drive control circuits 903 are prepared according to the number of parallel connection of power MOS transistors, or the drive capability of the drive control circuit 903 is set according to the assumed maximum number of parallel connection of power MOS transistors. There is a need to. In any case, the configuration becomes redundant and wasteful from the viewpoint of optimization design of the product according to the output power.
In view of this, it is conceivable to provide a drive control circuit 903 having an optimized drive capability for each power MOS transistor on the premise of a single power MOS transistor. However, according to this method, if there is a large shift in the switching timing of each power MOS transistor, the output current is concentrated on one power MOS transistor. As a result, there is a possibility that the on-resistance of the power MOS transistor becomes obvious and the loss cannot be effectively suppressed.
[0009]
The present invention has been made in view of the above circumstances. A drive circuit for a power MOS transistor is provided so that a plurality of power MOS transistors provided in parallel with each other at the output stage of a class D amplifier are switched almost simultaneously. Structure Completion To provide a class D amplifier capable of suppressing a shift in timing at which a plurality of power MOS transistors provided in parallel to each other at the output stage of the class D amplifier are switched. Eyes Target.
[0010]
[Means for Solving the Problems]
In order to solve the above problems, the present invention has the following configuration.
That is, Semiconductor device provided in class D amplifier according to the present invention Drive low impedance load Concerned Class D amplifier For output A semiconductor device used as a driver for driving a transistor, Concerned First and second input terminals (for example, constituent elements corresponding to input terminals TINP and TINN, which will be described later) for inputting the in-phase signal and the reverse-phase signal of the PWM modulated pulse signal inside the class D amplifier, respectively A comparator having an input unit connected to the first and second input terminals (for example, a component corresponding to a comparator CM1 described later), and an output signal of the comparator connected to an output unit of the comparator. A first output terminal (for example, a component corresponding to an output terminal TCKOUT, which will be described later) for drawing out to the outside of the semiconductor device, and a third input for inputting a signal corresponding to the output signal of the comparator from the outside of the semiconductor device A terminal (for example, a component corresponding to an input terminal TCKIN, which will be described later) and a bar having an input unit connected to the third input terminal A second output terminal (for example, an output to be described later) connected to an output portion of the buffer to which a gate (for example, a component corresponding to a buffer B14 to be described later) and a gate of the power MOS transistor are to be connected. A component corresponding to the terminal TOUT).
[0011]
According to this configuration, the output of the comparator can be extracted to the outside, and the input of the buffer can be extracted from the outside. For this reason, by using a plurality of semiconductor devices according to the present invention, the comparator of one semiconductor device can be shared by buffers of other semiconductor devices. Therefore, even if there is a delay in the comparator, the delay of the comparator is similarly reflected in the output signal of each buffer. As a result, the timing deviation between the output signals of each buffer can be suppressed to a small value. Therefore, it becomes possible to match the switching timing of the plurality of output transistors connected to each buffer, and the output current is not concentrated on one output transistor.
[0012]
Claim 1 Invention described in Class D amplifier according to Includes a plurality of output transistors connected in parallel to each other, modulates an information component included in an externally input signal into a pulse signal by reflecting the information in a pulse width, and based on the pulse signal As a drive circuit for driving the plurality of output transistors, in a class D amplifier that conducts the output transistors and drives an external low impedance load, A first semiconductor device for driving any one of the plurality of output transistors; and a plurality of second semiconductor devices for driving the other of the plurality of output transistors. Each of the first and second semiconductor devices is connected to first and second input terminals, a comparator having an input unit connected to the first and second input terminals, and an output unit of the comparator, A first output terminal for extracting an output signal of the comparator to the outside of the semiconductor device; a third input terminal for inputting a signal corresponding to the output signal of the comparator from the outside of the semiconductor device; And a second output terminal connected to the output section of the buffer, to which the gate of the output transistor is to be connected. Is configured with, when said first semiconductor device, An in-phase signal and a reverse-phase signal of a pulse signal in which the information component is reflected in a pulse width are given to the first and second input terminals, and the first output terminal and the third input terminal are connected to each other. One of the plurality of output transistors is connected to the second output terminal. The second semiconductor device is The first and second input terminals are commonly fixed to a predetermined voltage, the first output terminal constituting the first semiconductor device is connected to the third input terminal, and the second output terminal Are connected to other gates of the plurality of output transistors. Octopus And features.
[0013]
Claim 2 Invention described in Class D amplifier according to Includes a plurality of output transistors connected in parallel to each other, and in the class D amplifier configured to drive an external low-impedance load by the output transistor, information included in the signal input from the outside A modulation circuit that reflects a component in a pulse width and modulates the pulse signal; a complementary signal generation circuit that generates and outputs a first complementary signal composed of an in-phase signal and a reverse-phase signal of the pulse signal; and the in-phase The first complementary signal is level-converted into a second complementary signal that follows a predetermined voltage based on the source voltage of the output transistor while maintaining the magnitude relationship between the signal and the negative phase signal. And a signal conversion circuit that operates with an internal power supply based on the source voltage, and receives the second complementary signal and inputs a large amount of an in-phase signal and a reverse-phase signal included in the second complementary signal. And a driving circuit for driving the plurality of output transistor based on the relationship, as the drive circuit, A first semiconductor device for driving any one of the plurality of output transistors; and a plurality of second semiconductor devices for driving the other of the plurality of output transistors. Each of the first and second semiconductor devices is connected to first and second input terminals, a comparator having an input unit connected to the first and second input terminals, and an output unit of the comparator, A first output terminal for extracting an output signal of the comparator to the outside of the semiconductor device; a third input terminal for inputting a signal corresponding to the output signal of the comparator from the outside of the semiconductor device; And a second output terminal connected to the output section of the buffer, to which the gate of the output transistor is to be connected. Is configured with, when said first semiconductor device, An in-phase signal and a reverse-phase signal included in the second complementary signal are given to the first and second input terminals, the first output terminal and the third input terminal are connected, and the first One of the plurality of output transistors is connected to the two output terminals. The second semiconductor device is The first and second input terminals are commonly fixed to a predetermined voltage, the first output terminal constituting the first semiconductor device is connected to the third input terminal, and the second output terminal Are connected to other gates of the plurality of output transistors. Octopus And features.
[0014]
Claim 3 The invention described in claim 1 2 In the class D amplifier, the signal conversion circuit includes a pair of output portions of the complementary signal generation circuit in which the first complementary signal appears and a pair of input portions of the drive circuit in which the second complementary signal appears. A pair of first resistors connected to each other, a pair of second resistors whose one ends are connected to a pair of input portions of the driving circuit, and the other ends of the pair of second resistors are And a bias circuit for biasing to a predetermined voltage.
[0015]
DETAILED DESCRIPTION OF THE INVENTION
FIG. 1 shows a configuration example of a class D amplifier DAMP according to this embodiment. In the figure, a signal source SIG is a generation source of a music signal (analog amount) having an amplitude with the ground potential (0 V) being the midpoint of the amplitude, and this music signal is converted into a music signal VIN via an input capacitor CIN. It is given to the input terminal TI of the class D amplifier DAMP. The class D amplifier DAMP is a so-called PWM amplifier that drives a low impedance load, and includes an input stage 100, a modulation circuit 200, a drive control circuit 300, and a plurality of n-type power MOS transistors 401A to 401C and 402A to 402C. Is done.
[0016]
Hereinafter, the configuration will be described in detail. An input stage 100 is provided in the first stage, and this input stage 100 is composed of an input resistor R1, a feedback resistor R2 (= R1), and an operational amplifier OP. Here, one end of the input resistor R1 is connected to the inverting input part (−) of the operational amplifier OP, and the other end is connected to the input terminal TI. The feedback resistor R2 is connected between the inverting input unit and the output unit of the operational amplifier OP. The reference voltage VREF is applied to the non-inverting input part of the operational amplifier OP. The reference voltage VREF is generated by a voltage generator (not shown). For example, the reference voltage VREF is generated by dividing the voltage supplied by the standard power supply VDD and set to one half of the power supply VDD.
[0017]
The input stage 100 functions as an inverting amplifier having an amplification factor “(R2 / R1 =) 1”, and outputs a signal obtained by inverting the phase of the music signal VIN with the reference signal VREF as a midpoint. As a result, the music signal VIN input from the signal source SIG is converted into a signal suitable for the input characteristics of the modulation circuit 200 on the rear stage side.
In this embodiment, the voltage of the power supply VDD is “+10 V”, which is a standard power supply voltage in this technical field. A modulation circuit 200 is provided after the input stage 100. The modulation circuit 200 is configured in the same manner as the modulation circuit 902 according to the above-described prior art, and converts a music signal output from the previous input stage 100 into a pulse signal. The information component of the music signal is converted into a pulse signal. PWM modulation is performed by reflecting the width. In the following description, a pulse signal that is PWM-modulated and output from the modulation circuit 200 is referred to as a “PWM signal”.
[0018]
Further, a drive control circuit 300 is provided at the subsequent stage of the modulation circuit 200. The drive control circuit 300 is configured by using a driver semiconductor device, which will be described later, generates complementary signals (in-phase signal and reverse-phase signal) from the PWM signal output from the modulation circuit 200, and forms the complementary signal. Based on the in-phase signal and the anti-phase signal, the power MOS transistors 401A to 401C and the power MOS transistors 402A to 402C are driven and controlled in a complementary manner. Details of this will be described later.
A plurality of power MOS transistors 401A to 401C and a plurality of power MOS transistors 402A to 402C are provided as output stages. Among these, the power MOS transistors 401A to 401C are for outputting a high level to the output terminal TO, and are connected in parallel between the positive power supply VPP + and the output terminal TO. One of the power MOS transistors 402A to 402C is for outputting a low level to the output terminal TO, and is connected in parallel between the output terminal TO and the negative power supply VPP−. In the first embodiment, the voltage of the positive power supply VPP + is “+50 V”, and the voltage of the negative power supply VPP− is “−50 V”.
[0019]
Note that one input terminal of the speaker SPK is connected to the output terminal TO through a low-pass filter including an inductor L and a capacitor C, and the other input terminal of the speaker SPK is grounded. The constant of the low-pass filter composed of the inductor L and the capacitor C is set so as to remove the carrier frequency component from the pulse signal output from the class D amplifier DAMP via the output terminal TO and pass the music signal component.
As described above, the class D amplifier DAMP operates with three power sources, that is, the standard power source VDD, the positive power source VPP +, and the negative power source VPP−.
[0020]
Next, the configuration of the drive control circuit 300 will be described in detail. FIG. 2 shows the configuration of the drive control circuit 300. In the figure, the same reference numerals are given to elements common to the constituent elements shown in FIG. As shown in the figure, the drive control circuit 300 has a complementary signal generation circuit 301H and a signal conversion circuit 302H as a circuit system for driving one of the power MOS transistors 401A to 401C (hereinafter referred to as a high-side driver). As a circuit system (hereinafter referred to as a low side driver) for driving the other power MOS transistors 402A to 402C, a complementary signal generation circuit 301L, a signal conversion circuit 302L, and a drive circuit 303L are provided. Prepare. A signal appearing at a connection point between the sources of the power MOS transistors 401A to 401C and the drains of the power MOS transistors 402A to 402C is set as an output signal OUT of the class D amplifier DAMP and is output to the outside via the output terminal TO. The
[0021]
Next, the configuration of the high side driver will be described in detail. The complementary signal generation circuit 301H generates an in-phase signal H1 and a negative-phase signal H2 of the PWM signal output from the modulation circuit 200, and includes buffers B11 and B12 having a CMOS (Complementary Metal Oxide Semiconductor) configuration and inversion. It is composed of an input type buffer (inverter) B13. Here, the PWM signal is supplied from the modulation circuit 200 to the input section of the buffer B11, and the output section is connected in common to the input sections of the buffers B12 and B13. These buffers B11, B12, and B13 operate by being supplied with the power supply VDD, and the in-phase signal H1 and the negative-phase signal H2 of the PWM signal are output from the buffers B12 and B13, respectively. The in-phase signal H1 and the anti-phase signal H2 are output to the signal conversion circuit 302H as complementary signals (H1, H2).
[0022]
The signal conversion circuit 302H causes the in-phase signal H3 and the anti-phase signal H2 to follow a predetermined voltage VR1 based on the source voltage VS (that is, the signal level of the output signal OUT) of the power MOS transistors 401A to 401C. In addition, the signal level is converted into a reverse-phase signal H4, and includes a pair of resistors R11 and R12, a pair of resistors R13 and R14, and a bias circuit P11. The in-phase signal H3 and the reverse-phase signal H4 are given to a pair of input units (non-inverted input unit and inverted input unit) of the comparator CM1 forming the driving circuit 303H on the rear stage side.
[0023]
Here, there is a pair between the pair of output parts of the buffers B12 and B13 in which the in-phase signal H1 and the anti-phase signal H2 appear and the pair of input parts of the comparator CM1 in which the in-phase signal H3 and the anti-phase signal H4 appear. Resistors R11 and R12 are connected. That is, one end of the resistor R11 is connected to the output part of the buffer B12, and the other end is connected to the non-inverting input part of the comparator CM1. One end of the resistor R12 is connected to the output part of the buffer B13, and the other end is connected to the inverting input part of the comparator CM1. These resistors R11 and R12 form lines for transmitting the in-phase signal H1 and the anti-phase signal H2 from the complementary signal generation circuit 301H to the drive circuit 303H.
[0024]
One end of a pair of resistors R13 and R14 is connected to the pair of input portions of the comparator CM1, respectively, and the other end of the resistors R13 and R14 is based on the source voltage VS of the power MOS transistor 401 by the bias circuit P11. Biased to a predetermined voltage VR1. In this embodiment, the predetermined voltage VR1 is set to a value (= VS + VDD / 2) obtained by adding one half of the power supply VDD to the source voltage VS. Now, since the power supply VDD is 10V, a voltage obtained by adding half of 5V to the source voltage VS is the predetermined voltage VR1.
[0025]
FIG. 3 shows a configuration example of the bias circuit P11. As shown in the figure, a resistor PR and a constant voltage diode PD are connected in series between a positive power supply VPP + and a node where the source voltage VS appears (that is, the source of the power MOS transistor 401). A stabilization capacitor PC is connected in parallel, and a voltage appearing at a connection point between the resistor PR and the constant voltage diode PD is set to a predetermined voltage VR1. In the first embodiment, the breakdown voltage of the constant voltage diode PD is set to 5 V corresponding to one half of the power supply VDD (10 V), whereby the source voltage VS is set to the power supply VDD as the predetermined voltage VR1. A value obtained by adding one half of (= VS + VDD / 2) is generated.
[0026]
Here, the description returns to FIG. 2 to describe the configuration of the drive circuit 303H.
The drive circuit 303H controls driving of the power MOS transistors 401A to 401C, and includes a comparator CM1, buffers B14A to B14C, and an internal power supply P12. Here, the non-inverting input portion of the comparator CM1 is connected to the output portion of the buffer B12 via the resistor R11, and the inverting input portion thereof is connected to the buffer B13 via the resistor R12. output Connected to the part. The output part of the comparator CM1 is commonly connected to the input parts of the buffers B14A to B14C, and the output parts of these buffers B14A to B14C are connected to the gates of the power MOS transistors 401A to 401C, respectively.
[0027]
The internal power supply P12 generates a voltage VD1 corresponding to the voltage of the power supply VDD with reference to the source voltage VS of the power MOS transistors 401A to 401C. FIG. The same configuration as the bias circuit shown in FIG. However, the breakdown voltage of the constant voltage diode PD in this case is set to 10 V corresponding to the voltage of the power supply VDD. The internal power supply P12 generates a voltage VD1 (10V) corresponding to the power supply VDD with reference to the source voltage VS, and supplies the voltage VD1 (10V) to the above-described comparator CM1 and buffers B14A to B14C. Therefore, the power supply system of the drive circuit 303H changes following the source voltage VS of the power MOS transistors 401A to 401C, and is equivalent to the power supply VDD as far as the comparator CM1 and the buffers B14A to B14C operating with the source voltage VS as a reference are concerned. Act as a power source. The configuration of the high side driver for driving the power MOS transistors 401A to 401C has been described above.
[0028]
Next, the configuration of the low side driver for driving the power MOS transistors 402A to 402C will be described. The complementary signal generation circuit 301L, signal conversion circuit 302L, and drive circuit 303L that constitute the low-side driver are configured in the same manner as the complementary signal generation circuit 301H, signal conversion circuit 302H, and drive circuit 303H that constitute the high-side driver, respectively. . That is, the signal generation circuit 301L generates a reverse phase signal L1 and an in-phase signal L2 of the PWM signal output from the modulation circuit 200, and is configured by buffers B21, B22, and B23. These buffers generate the signal generation described above. This corresponds to the buffers B11, B12, and B13 constituting the circuit 301H, respectively. However, buffers B12 and B13 are a positive logic input type and a negative logic input type, respectively, whereas buffers B22 and B23 are a negative logic input type and a positive logic input type, respectively.
[0029]
The signal conversion circuit 302L includes resistors R21, R22, R23, and R24, and a bias circuit P21, which are connected to the resistors R11, R12, R13, and R14 and the bias circuit P11 that form the signal conversion circuit 302H. Each corresponds. However, the bias circuit P21 generates a voltage VR2 corresponding to a half of the power supply VDD with reference to the negative power supply VPP−. Furthermore, the drive circuit 303L includes a comparator CM2, buffers B24A to B24C, and an internal power supply P22, which correspond to the comparator CM1, the buffers B14A to B14C, and the internal power supply P12 that constitute the drive circuit 303H, respectively. Here, the output part of the comparator CM2 is commonly connected to the input parts of the buffers B24A to B24C, and the output parts of these buffers B24A to B24C are connected to the gates of the power MOS transistors 402A to 402C, respectively. The internal power supply P22 generates a voltage VD2 corresponding to the power supply VDD with reference to the source voltage (that is, the negative power supply VPP−) of the power MOS transistors 402A to 402C, and supplies the voltage VD2 to the comparator CM2 and the buffers B24A to B24C.
[0030]
Next, a specific configuration of the drive circuits 303H and 303L will be described with reference to FIG. The semiconductor devices 303HA to 303HC and 303LA to 303LC shown in the figure function as drivers for driving the power MOS transistors 401A to 401C and 402A to 402C provided in the output stage of the class D amplifier DAMP. The semiconductor devices 303HA to 303HC constitute a drive circuit 303H in the above-described high side driver, and the semiconductor devices 303LA to 303LC constitute a drive circuit 303L in the low side driver.
In FIG. 4, elements that are the same as those shown in FIG.
[0031]
The semiconductor device 303HA includes a comparator CM and a buffer BF, and is provided with input terminals TINP, TINN, TCKIN and output terminals TOUT, TCKOUT. A non-inverting input portion (+) and an inverting input portion (−) of the comparator CM are connected to the input terminal TINP and the input terminal TINN, respectively, and an output portion of the comparator CM is connected to the output terminal TCKOUT. The input terminal TCKIN is for inputting a signal corresponding to the output signal of the comparator CM from the outside. The input terminal TCKIN is connected to the input part of the buffer BF, and the output part of the buffer BF is an output terminal. TOUT is connected. The configurations of the other semiconductor devices 303HB, 303HC, and 303LA to 303LC are the same as those of the semiconductor device 303HA.
[0032]
Here, the in-phase signal H3 and the anti-phase signal H4 of the pulse signal PWM-modulated inside the class D amplifier DAMP are input to the input terminals TINP and TINN of the semiconductor device 303HA constituting the drive circuit 303H in the high-side driver. Given each. Further, the output terminal TCKOUT and the input terminal TCKIN are connected via a wiring, and the gate of the power MOS transistor 401A (any one of a plurality of output transistors) is connected to the output terminal TOUT.
[0033]
Further, the input terminals TINP and TINN of the semiconductor device 303HB have the above-mentioned predetermined voltage. VR1 The input terminal TCKIN is connected to the output terminal TCKOUT forming the semiconductor device 303HA, and the gate of the power MOS transistor 401B (other gates of the plurality of output transistors) is connected to the output terminal TOUT. The input terminals TINP and TINN of the semiconductor device 303HC have a predetermined voltage VR1 The input terminal TCKIN is connected to the output terminal TCKOUT forming the semiconductor device 303HA, and the gate of the power MOS transistor 401C (the other gates of the plurality of output transistors) is connected to the output terminal TOUT.
[0034]
The ground terminals TVSS of the semiconductor devices 303HA to 303HC are commonly connected to the output terminal TO, the positive electrodes of the internal power supply P12 are connected to the power terminals (not shown), and the comparator CM and the buffer BF are connected to the internal power supply P12. Power is supplied.
When the drive circuit 303H is configured by the semiconductor devices 303HA to 303HC as described above, the comparator CM in the semiconductor device 303HA shown in FIG. 4, the buffer BF in the semiconductor device 303HA, and the buffer BF in another semiconductor device 303HB. Further, a buffer BF (not shown) in another semiconductor device 303HC corresponds to the comparator CM1, the buffer B14A, the buffer B14B, and the buffer B14C in the drive circuit 303H shown in FIG.
[0035]
Similar to the high-side driver described above, the anti-phase signal L3 and the in-phase signal L4 are respectively applied to the input terminals TINP and TINN of the semiconductor device 303LA constituting the driving circuit 303L in the low-side driver. The output terminal TCKOUT is connected to the input terminal TCKIN via a wiring, and the gate of the power MOS transistor 402A is connected to the output terminal TOUT. The input terminals TINP and TINN of the semiconductor device 303LB have the above-mentioned predetermined voltage VR2 The input terminal TCKIN is connected to the output terminal TCKOUT of the semiconductor device 303LA, and the gate of the power MOS transistor 402B is connected to the output terminal TOUT. The semiconductor device 303LC is similar to the semiconductor device 303LB.
[0036]
However, the output terminal TOUT of the semiconductor device 303LC is connected to the gate of the power MOS transistor 402C. The ground terminals TVSS of the semiconductor devices 303LA to 303LC are commonly connected to the negative power supply VPP−, and the positive electrode of the internal power supply P22 is connected to each power supply terminal.
When the drive circuit 303L is configured by the semiconductor devices 303LA to 303LC as described above, the comparator CM in the semiconductor device 303LA illustrated in FIG. 4, the buffer BF in the semiconductor device 303LA, and the buffer BF in another semiconductor device 303LB. A buffer BF (not shown) in another semiconductor device 303LC corresponds to the comparator CM2, the buffer B24A, the buffer B24B, and the buffer B24C in the drive circuit 303L shown in FIG.
[0037]
The operation of this embodiment will be described below. In this description, the overall operation is described focusing on the drive control circuit 300 shown in FIG. 2, and then the semiconductor devices 303HA to 303HC and 303LA to 303LC shown in FIG. 4 that constitute the drive circuits 303H and 303L in the drive control circuit 300. The operation of will be described.
(A) Operation of drive control circuit 300
The operation of the high side driver in the drive control circuit 300 will be described with reference to the waveform diagram shown in FIG. In FIG. 5, since the PWM signal output from the modulation circuit 200 has the same phase as the in-phase signal H1, the waveform of the in-phase signal H1 is used. In response to the PWM signal output from the modulation circuit 200, the signal generation circuit 301H illustrated in FIG. 2 generates an in-phase signal H1 having the same phase as the PWM signal and an anti-phase signal H2 having the opposite phase. Generate. In other words, the complementary signal generation circuit 301H converts the signal level of the PWM signal into a combination of signal levels of the in-phase signal H1 and the anti-phase signal H2, and re-expresses them as a magnitude relationship between these signal levels.
[0038]
In the waveform diagram shown in FIG. 5, in the initial state, the PWM signal output from the modulation circuit 200 is at a high level, and the complementary signal generation circuit 301H that receives the PWM signal outputs a high level as the in-phase signal H1 and reversely A low level is output as the phase signal H2. Accordingly, there is a level difference corresponding to the power supply VDD between the in-phase signal H1 and the negative-phase signal H2 in the initial state, and the in-phase signal H1 is equal to the voltage corresponding to the power supply VDD rather than the negative-phase signal H2. It is high.
[0039]
The in-phase signal H1 and the anti-phase signal H2 output from the complementary signal generation circuit 301H are supplied to the drive circuit 303H side as the in-phase signal H3 and the anti-phase signal H4 through the resistors R11 and R12 constituting the signal conversion circuit 302H. Is done. At this time, since the input part of the comparator CM1 constituting the drive circuit 303H is connected to the bias circuit P11 via the resistors R13 and R14, the signal level of the in-phase signal H3 is the voltage VR1 generated by the bias circuit P11. Represents the voltage obtained by dividing the potential difference between the voltage VR1 and the in-phase signal H1 by the resistors R11 and R13, and the signal level of the negative-phase signal H4 indicates the potential difference between the voltage VR1 and the negative-phase signal H2 as the resistance R12, The voltage obtained by dividing by R14 is shown. Therefore, the in-phase signal H3 and the negative-phase signal H4 change following the voltage VR1 while maintaining the magnitude relationship.
[0040]
The comparator CM1 of the drive circuit 303H outputs a signal level corresponding to the magnitude relationship between the in-phase signal H3 and the reverse-phase signal H4. In the initial state, since the signal level of the in-phase signal H3 is higher than that of the anti-phase signal H4, the comparator CM1 outputs a high level, and the buffers B14A to B14C for inputting the comparator CM1 reference the sources of the power MOS transistors 401A to 401C. The signal H5 (H5A to H5C) having a signal level corresponding to the power supply (VD1 =) VDD is output to each gate. As a result, the power MOS transistors 401A to 401C are turned on. As will be described later, since the power MOS transistors 401A to 401C and the power MOS transistors 402A to 402C are controlled so as to be complementary, when the power MOS transistors 401A to 401C are turned on, the power MOS transistors 402A to 402C are turned on. The signal is turned off and the signal level of the output signal OUT (that is, the source voltage VS) rises to the power supply voltage of the positive power supply VPP +.
[0041]
At this time, since the drive circuit 303H is supplied with the voltage VD1 based on the source voltage VS from the internal power supply P12, the power supply system of the drive circuit 303H follows the source voltage VS of the power MOS transistors 401A to 401C. To rise. For this reason, the input threshold value of the comparator CM1 also increases with the source voltage VS, but the voltage VR1 generated by the bias circuit P11 also increases following the source voltage VS, so that the signal levels of the in-phase signal H3 and the negative-phase signal H4 Maintains a state adapted to the input characteristics of the comparator CM1 forming the drive circuit 303H, and thus the power MOS transistor 401 is maintained in the ON state. In this state, the signal level of the signal H5 is higher than the positive power supply VPP + by the voltage VD1 (= VDD).
[0042]
That is, since the internal power supply P12 is configured in the same manner as the internal power supply P11 shown in FIG. 3, when the signal level of the output signal OUT rises to the positive power supply VPP +, the voltage is passed through the capacitor corresponding to the stabilization capacitor PC. VD1 is boosted, and in response to this, the signal level of the signal H5 becomes higher than the positive power supply VPP + by the voltage VD1 (= VDD). In this state, the voltage VD1 tends to decrease to the voltage of the positive power supply VPP + due to the presence of the resistor corresponding to the resistor PR shown in FIG. 3, but since this type of amplifier has a high frequency of the output signal OUT, the stabilizing capacitor PC The voltage VD1 is maintained in a boosted state by the capacitor corresponding to, and the signal level of the signal H5 is maintained higher than the positive power supply VPP +.
[0043]
In one low-side driver, the complementary signal generation circuit 301L that inputs a PWM signal that is at a high level in the initial state outputs a low level as the reverse phase signal L1 and outputs a high level as the in-phase signal L2. Therefore, in the initial state, there is a level difference corresponding to the power supply VDD depending on the magnitude relationship between the antiphase signal L1 and the inphase signal L2, and the antiphase signal L1 is more than the power supply VDD than the inphase signal L2. It is lower by the voltage corresponding to.
[0044]
The anti-phase signal L1 and the in-phase signal L2 output from the complementary signal generation circuit 301L are supplied to the drive circuit 303L side as the anti-phase signal L3 and the in-phase signal L4 through the resistors R21 and R22 constituting the signal conversion circuit 302L. Is done. At this time, the signal level of the negative phase signal L3 indicates a voltage obtained by dividing the potential difference between the voltage VR2 generated by the bias circuit P21 and the negative phase signal L1 by the resistors R21 and R23, and the common phase signal L4. The signal level indicates a voltage obtained by dividing the potential difference between the voltage VR2 and the in-phase signal L2 by the resistors R22 and R24. Therefore, the anti-phase signal L3 and the in-phase signal L4 decrease following the voltage VR2 while maintaining the magnitude relationship.
[0045]
The comparator CM2 of the drive circuit 303L outputs a low level because the reverse-phase signal L3 is lower in signal level than the in-phase signal L4 in the initial state, and the buffer B24 for inputting this outputs the source voltage (VPP) of the power MOS transistor 402. A signal L5 having a signal level equal to-) is output to its gate. For this reason, the power MOS transistor 402 is turned off.
At this time, the internal power supply P22 generates a voltage VD2 with reference to the negative power supply VPP−. Therefore, the power supply system of the drive circuit 303L is in a low state, and the input threshold value of the drive circuit 303L is in a reduced state. However, the voltage VR2 generated by the bias circuit P21 is also a power MOS transistor. 402 The signal levels of the anti-phase signal L3 and the in-phase signal L4 are the comparators that make up the drive circuit 303L. CM2 Therefore, the power MOS transistor 402 is maintained in the off state.
Therefore, in the initial state, the power MOS transistor 401 is turned on, the power MOS transistor 402 is turned off, and a high level corresponding to the voltage of the positive power supply VPP + is output to the output terminal TO as the output signal OUT. It has become.
[0046]
When the PWM signal transitions to the low level at the time t1 shown in FIG. 5 from such an initial state, the in-phase signal H1 becomes the low level in response to this, and the reverse phase signal H2 becomes the high level. For this reason, the magnitude relationship between the in-phase signal H1 and the anti-phase signal H2 is reversed, and the magnitude relationship between the in-phase signal H3 and the anti-phase signal H4 is also reversed at time t2. Therefore, the output signal of the comparator CM1 that inputs the in-phase signal H3 and the negative-phase signal H4 changes from a high level (voltage state higher than the positive power supply VPP + by the voltage VD1) to a low level (voltage state corresponding to the positive power supply VPP +). Then, the output signals H5A to H5C of the buffers B14A to B14C that input this also change to a low level (voltage state corresponding to the positive power supply VPP +). As a result, the gate voltages of the power MOS transistors 401A to 401C become equal to the source voltage VS (= positive power supply VPP +), and these power MOS transistors 401A to 401C are turned off.
[0047]
On the other hand, when the PWM signal transitions to the low level at time t1, the negative phase signal L1 becomes high level and the in-phase signal L2 becomes low level in response. For this reason, the magnitude relationship between the reverse phase signal L1 and the in-phase signal L2 is reversed, and accordingly, the magnitude relationship between the opposite-phase signal L3 and the in-phase signal L4 is also reversed. Therefore, the output signal of the comparator CM2 changes from a low level (a voltage state corresponding to the negative power supply VPP-) to a high level (a voltage state higher than the negative power supply VPP- by a voltage VD2), and buffers B24A to B24C for inputting this change. Output signals L5A to L5C also change to high level. As a result, the gate voltages of the power MOS transistors 402A to 402C become higher than the source voltage by the voltage VD2, and the power MOS transistors 402A to 402C are turned on.
[0048]
When the power MOS transistors 402A to 402C are turned on, the source voltage VS of the power MOS transistors 401A to 401C decreases (with the output signal OUT), and the voltage VD1 generated by the internal power supply P12 also decreases with this as a reference. At this time, the voltage VR1 generated by the bias circuit P11 also decreases with the change in the source voltage VS of the power MOS transistor 401. Therefore, the signal level is maintained while maintaining the magnitude relationship between the in-phase signal H1 and the anti-phase signal H2. Decreases with the power supply system of the drive circuit 303H. Therefore, the signal level output from the comparator CM1 is maintained at a low level (source voltage VS). Therefore, the power MOS transistors 401A to 401C maintain the off state in the process in which the output signal OUT transitions to the low level (negative power supply VPP−).
As described above, when the PWM signal transitions to the low level from the initial state at time t1, one of the power MOS transistors 401A to 401C is turned off, the other power MOS transistor 402A to 402C is turned on, and the output signal OUT is A transition is made from the positive power supply VPP + to the negative power supply VPP−, and a low level is output to the output terminal TO.
[0049]
Next, when the PWM signal recovers to the high level at time t3, in response to this, the in-phase signal H3 on the high side driver side becomes high level and the reverse phase signal H4 becomes low level at time t4. Accordingly, the comparator CM1 that inputs the in-phase signal H3 and the anti-phase signal H4 outputs a high level, and the power MOS transistors 401A to 401C are turned on. On the other hand, on the low side driver side, the anti-phase signal L3 becomes low level, and the in-phase signal L4 becomes high level. Accordingly, the comparator CM2 that inputs the anti-phase signal L3 and the in-phase signal L4 outputs a low level, and the power MOS transistors 402A to 402C are turned off.
[0050]
Here, when the power MOS transistors 401A to 401C are turned on, the source voltage VS rises (with the output signal OUT), and the voltage VD1 generated by the internal power supply P12 also rises with reference to this. However, the voltage VR1 generated by the bias circuit P11 also increases following the source voltage VS, and the magnitude relationship between the in-phase signal H1 and the negative-phase signal H2 is maintained. Therefore, the signal level of the output signal output from the comparator CM1 is The high level (voltage state higher than the source voltage VS by the voltage VD1) is maintained. Therefore, the power MOS transistors 401A to 401C maintain the on state in the process in which the output signal OUT transitions to the high level.
As described above, when the PWM signal becomes high level at time t3, the power MOS transistors 401A to 401C are turned on, the power MOS transistors 402A to 402C are turned off, and the output signal OUT corresponds to the high level corresponding to the positive power supply VPP +. Is output to the output terminal TO.
[0051]
(B) Operation of the semiconductor device 303HA and the like
Next, the operation of the semiconductor devices 303HA to 303HC shown in FIG. 4 constituting the drive circuit 303H in the high side driver will be described with reference to the waveform diagram shown in FIG. FIG. 6 shows the waveforms of the signals SA to SC output from the semiconductor devices 303HA to 303HC when the in-phase signal H3 and the reverse-phase signal H4 are switched at time t4 shown in FIG. For convenience of explanation, in FIG. 6, the potential of the ground terminal TVSS is constant, and the change of the output signal OUT that gives the source voltage VS is ignored. Also, in the figure, the response time td1 represents the delay time in the comparator CM, and the response time td2 represents the delay time in the buffer BF.
[0052]
In FIG. 6, until time t4, the signal H3 and the signal H4 are at the low level and the high level, respectively, and the low level is supplied as the signals SA, SB, SC from the buffers BF in the semiconductor devices 303HA, 303HB, 303HC shown in FIG. It is output. From this state, when the signal levels of the signals H3 and H4 are switched at time t4, the comparator CM (comparator CM1 shown in FIG. 2) in the semiconductor device 303HA that inputs the signals H3 and H4 outputs after the response time td1. A high level is output as the signal SK via the terminal TCKOUT. This signal SK is given from the output terminal TCKOUT of the semiconductor device 303HA to the input terminal TCKIN, and is given in common to the input terminals TCKIN of the other semiconductor devices 303HB and 303HC. Therefore, the signal SK is commonly supplied from the comparator CM in the semiconductor device 303HA to the input portions of the buffers BF in the semiconductor devices 303HA, 303HB, and 303HC, and after the signal SK transits to the high level, After passing through the response time td2, a high level is output as the signals SA, SB, and SC.
[0053]
Here, since the power MOS transistors 401A, 401B, and 401C are driven using the three semiconductor devices 303HA, 303HB, and 303HC, the switching timing of these power MOS transistors is affected by the variation in characteristics of each semiconductor device. As a result, a deviation occurs in the timing of each switching. Considering this point, since one comparator CM in the semiconductor device 303HA is commonly used in the buffers in the respective semiconductor devices, the response time of the comparator CM is equally reflected in the signals SA, SB, and SC. . For this reason, the response time td1 of the comparator CM in the semiconductor device 303HA does not cause a difference in timing of each switching.
[0054]
On the other hand, the response time td2 of each buffer BF in the semiconductor devices 303HA, 303HB, and 303HC is individually reflected in the signals SA, SB, and SC, so that variations in the characteristics of these buffers are the power MOS transistors 401A to 401C. This appears as a shift in the switching timing.
However, generally, the response time td2 of the buffer BF takes a sufficiently small value with respect to the response time td1 of the comparator CM. As an example, the response time td1 of the comparator CM is about several hundred nanoseconds, whereas the response time td2 of the buffer BF is about several tens of nanoseconds. For this reason, even if there is a variation in the response time td2 of each buffer BF in the semiconductor devices 303HA, 303HB, and 303HC, the variation is small. Therefore, a shift in switching timing of the power MOS transistors 401A to 401C can be suppressed to a small level.
[0055]
As described above, when the shift of the switching timing between the power MOS transistors becomes small, the power MOS transistors 401A to 401C shift from the off state to the on state almost simultaneously, and the output current is evenly distributed to the transistors. Is done. Therefore, it is possible to cope with a large output by using a power MOS transistor having a normal current capacity. In addition, since the output current is not concentrated on one power MOS transistor, even if a high withstand voltage power MOS transistor is used in the output stage, the loss due to the on-resistance of the power MOS transistor is effectively suppressed. Is possible.
The operations of the semiconductor devices LA to LC constituting the drive circuit 303L in the low side driver are basically the same as those of the above-described semiconductor devices 303HA to 303HC, and will not be described.
[0056]
【The invention's effect】
As described above, according to the present invention, the input unit is connected to the first and second input terminals for inputting the in-phase signal and the anti-phase signal of the pulse signal PWM-modulated inside the class D amplifier, respectively. And the output section 1 A comparator connected to the output terminal of the first input terminal and an input section connected to the third input terminal and an output section connected to the third input terminal. 2 And a buffer connected to the output terminal of the power MOS transistor so that a plurality of power MOS transistors connected in parallel with each other in the output stage of the class D amplifier are switched almost simultaneously. It becomes possible to configure.
[0057]
In the first semiconductor device, an in-phase signal and a reverse-phase signal are applied to the first and second input terminals, the first output terminal and the third input terminal are connected, and the second output terminal is connected to the first output terminal. Any one of the gates of the output transistors is connected, in the second semiconductor device, a predetermined voltage is commonly applied to the first and second input terminals, and the first semiconductor device is formed in the third input terminal. Since the first output terminal is connected and the gate of another output transistor is connected to the second output terminal, a plurality of power MOS transistors provided in parallel with each other in the output stage of the class D amplifier are switched. It is possible to suppress timing deviations to a small level.
[Brief description of the drawings]
FIG. 1 is a configuration diagram of a class D amplifier according to an embodiment of the present invention.
FIG. 2 is a configuration diagram of a drive control circuit according to the embodiment of the present invention.
FIG. 3 is a configuration diagram of a bias circuit according to an embodiment of the present invention.
FIG. 4 is a configuration diagram of a drive circuit and a semiconductor device forming the drive circuit according to the embodiment of the present invention.
FIG. 5 is a waveform diagram for explaining the operation of the class D amplifier according to the embodiment of the present invention.
FIG. 6 is a waveform diagram for explaining the operation of the semiconductor device forming the drive circuit according to the embodiment of the present invention.
FIG. 7 is a configuration diagram of a class D amplifier according to the prior art.
[Explanation of symbols]
100: input stage, 200: modulation circuit, 300: drive control circuit, 301H, 301L: signal generation circuit, 302H, 302L: signal conversion circuit, 303H, 303L: drive circuit, 303HA, 303HB, 303HC, 303LA, 303LB, 303LC : Semiconductor device, 401A, 401B, 401C, 402A, 402B, 402C: Power MOS transistor, B11, B12, B13, B14A, B14B, B14C, B21, B22, B23, B24A, B24B, B24C, BF: Buffer, CM, CM1, CM2: Comparator, DAMP: Class D amplifier, P11, P21: Bias circuit, P12, P22: Internal power supply, R11, R12, R13, R14, R21, R22, R23, R24: Resistor, TINP, TINN, TCKIN: Enter Terminal, TOUT, TCKOUT: output terminal, TVSS: ground terminal.

Claims

A plurality of output transistors connected in parallel to each other, and an information component included in a signal input from the outside is reflected in a pulse width and modulated into a pulse signal. Based on the pulse signal, the plurality of output transistors In a class D amplifier that conducts a transistor and drives an external low impedance load,
As a drive circuit for driving the plurality of output transistors,
A first semiconductor device for driving any one of the plurality of output transistors;
A plurality of second semiconductor devices for driving the other of the plurality of output transistors;
With
Each of the first and second semiconductor devices includes:
First and second input terminals;
A comparator having an input connected to the first and second input terminals;
A first output terminal connected to the output unit of the comparator and for extracting an output signal of the comparator to the outside of the semiconductor device;
A third input terminal for inputting a signal corresponding to the output signal of the comparator from the outside of the semiconductor device;
A buffer having an input connected to the third input terminal;
A second output terminal to which the gate of the output transistor is to be connected and connected to the output of the buffer;
Configured with
The first semiconductor device includes:
Before Symbol first and second input terminals, said information component is in-phase signal and the reverse phase signal of the reflected pulse signal is applied to the pulse width, the first output terminal and the third input terminal And one of the plurality of output transistors is connected to the second output terminal ,
The second semiconductor device includes:
Before Symbol first and second input terminal is fixed in common to a predetermined voltage, said first output terminal forming the first semiconductor device to the third input terminal connected, said second output D-class amplifier other gates of said plurality of output transistor to terminals and wherein the kite is connected.

In a class D amplifier comprising a plurality of output transistors connected in parallel to each other and configured to drive an external low impedance load by the output transistors,
A modulation circuit that modulates an information component included in a signal input from the outside into a pulse signal by reflecting the pulse width;
A complementary signal generation circuit that generates and outputs a first complementary signal composed of an in-phase signal and a reverse-phase signal of the pulse signal;
A second complementary signal that follows the first complementary signal to a predetermined voltage based on the source voltage of the output transistor while maintaining the magnitude relationship between the in-phase signal and the negative-phase signal. A signal conversion circuit for level conversion to
It operates with an internal power supply based on the source voltage, inputs the second complementary signal, and outputs the plurality of outputs based on the magnitude relationship between the in-phase signal and the anti-phase signal included in the second complementary signal. A drive circuit for driving a transistor;
With
As the drive circuit,
A first semiconductor device for driving any one of the plurality of output transistors;
A plurality of second semiconductor devices for driving the other of the plurality of output transistors;
With
Each of the first and second semiconductor devices includes:
First and second input terminals;
A comparator having an input connected to the first and second input terminals;
A first output terminal connected to the output unit of the comparator and for extracting an output signal of the comparator to the outside of the semiconductor device;
A third input terminal for inputting a signal corresponding to the output signal of the comparator from the outside of the semiconductor device;
A buffer having an input connected to the third input terminal;
A second output terminal to which the gate of the output transistor is to be connected and connected to the output of the buffer;
Configured with
The first semiconductor device includes:
Before Symbol the in-phase signal and the negative-phase signal included in the second complementary signal is applied to the first and second input terminals, said first output terminal and the third input terminal is connected, the A gate of any one of the plurality of output transistors is connected to a second output terminal ;
The second semiconductor device includes:
Before Symbol first and second input terminal is fixed in common to a predetermined voltage, said first output terminal forming the first semiconductor device to the third input terminal connected, said second output D-class amplifier other gates of said plurality of output transistor to terminals and wherein the kite is connected.

The signal conversion circuit is
A pair of first resistors connected between a pair of output portions of the complementary signal generation circuit in which the first complementary signal appears and a pair of input portions of the drive circuit in which the second complementary signal appears;
A pair of second resistors whose one ends are connected to a pair of input portions of the drive circuit;
A bias circuit for biasing the other end of the pair of second resistors to the predetermined voltage;
The class D amplifier according to claim 2 , comprising: