JP2007258603A - 半導体装置の製造方法 - Google Patents

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Abstract

【課題】トレンチ型キャパシタの電極配線と不純物拡散層を電気的に分離する分離カラー絶縁膜の膜厚を均一に形成することができる半導体装置の製造方法を提供すること。
【解決手段】半導体装置の製造方法は、半導体基板1にトレンチを形成する工程と、トレンチの表面にアモルファスシリコン膜5を形成する工程と、アモルファスシリコン膜5の一部を熱酸化して犠牲酸化膜16を形成する工程と、犠牲酸化膜16をエッチングによって除去する工程と、犠牲酸化膜16をエッチングによって除去した後のアモルファスシリコン膜5のトレンチ底部及びカラー絶縁膜を形成しない側壁の表面に保護膜を形成する工程と、保護膜をマスクに用いてアモルファスシリコン膜5を酸化することによってカラー絶縁膜を形成する工程と、保護膜及びアモルファスシリコン膜5をエッチングによって除去する工程と、トレンチ内にストレージ電極を形成する工程とを具備する。
【選択図】 図4

Description

本発明は、DRAM(Dynamic Random Access Memory)のメモリセル部等に用いられるトレンチ型キャパシタの製造方法に関し、特にトレンチの内壁の分離カラー(Collar)の製造方法に関する。
DRAMの大容量化を図るためには、メモリセルの縮小化を図る必要があるが、セルを2次元的に集積させるのには限界がある。これを解決するために3次元構造を利用したトレンチ型キャパシタを用いたセルが採用されている。
トレンチ型キャパシタにおいては、半導体基板内に形成されたキャパシタの電極配線と、同じく基板内に形成された不純物拡散層を電気的に分離する必要があり、このための絶縁膜は分離カラー膜と呼ばれている。
この分離カラー膜は、基板にトレンチを形成した後に、トレンチの側壁部を局所的に熱酸化すること(ロコス:LOCOS(local oxidation of silicon))によって形成される(例えば、特許文献1参照。)。しかし、トレンチの深さ方向に垂直な断面の形状は、しばしば円形でなく歪んで形成されることがあり、その場合、曲率の異なる箇所では酸化膜の成長速度に差が生じるため、分離カラーの膜厚が不均一になってしまう。
基板内に形成されたキャパシタの不純物拡散層とトランジスタの不純物拡散層との間の電流リークを防ぐためには分離カラーの膜厚は厚い方が望ましい。しかし、酸化膜の成長が最も速い箇所の酸化膜の膜厚が他の箇所に比べて不均一に厚くなり過ぎると、ストレージ電極用のポリシリコン膜の堆積量が低下してしまう。従って、ストレージ電極の抵抗が高くなってしまい問題であった。
特開2006−19387号公報
本発明は、トレンチ型キャパシタの電極配線と不純物拡散層を電気的に分離する分離カラー絶縁膜の膜厚を均一に形成することができる半導体装置の製造方法を提供する。
この発明の第1の態様に係る半導体装置の製造方法は、半導体基板にトレンチを形成する工程と、前記トレンチの表面にアモルファスシリコン膜を形成する工程と、前記アモルファスシリコン膜の一部を熱酸化して犠牲酸化膜を形成する工程と、前記犠牲酸化膜をエッチングによって除去する工程と、前記犠牲酸化膜をエッチングによって除去した後の前記アモルファスシリコン膜の前記トレンチ底部及びカラー絶縁膜を形成しない側壁の表面に保護膜を形成する工程と、前記保護膜をマスクに用いて前記アモルファスシリコン膜を酸化することによってカラー絶縁膜を形成する工程と、前記保護膜及び前記アモルファスシリコン膜をエッチングによって除去する工程と、前記トレンチ内にストレージ電極を形成する工程とを具備する。
この発明の第2の態様に係る半導体装置の製造方法は、半導体基板にトレンチを形成する工程と、前記トレンチの表面に第1のアモルファスシリコン膜を形成する工程と、前記第1のアモルファスシリコン膜を熱酸化して犠牲酸化膜を形成する工程と、前記犠牲酸化膜をエッチングによって除去する工程と、前記犠牲酸化膜をエッチングによって除去した後の前記半導体基板上に第2のアモルファスシリコン膜を形成する工程と、前記第2のアモルファスシリコン膜の前記トレンチ底部及びカラー絶縁膜を形成しない側壁の表面に保護膜を形成する工程と、前記保護膜をマスクに用いて前記第2のアモルファスシリコン膜を酸化することによってカラー絶縁膜を形成する工程と、前記保護膜及び前記第2のアモルファスシリコン膜をエッチングによって除去する工程と、前記トレンチ内にストレージ電極を形成する工程とを具備する。
この発明の第3の態様に係る半導体装置の製造方法は、半導体基板上にマスク層を形成する工程と、前記マスク層の上にシリコン窒化膜と第1のアモルファスシリコン膜を順に形成する工程と、前記第1のアモルファスシリコン膜をエッチングして開口部を形成する工程と、前記第1のアモルファスシリコン膜の一部を熱酸化して犠牲酸化膜を形成する工程と、前記犠牲酸化膜をエッチングによって除去する工程と、前記第1のアモルファスシリコン膜をマスクに用いて前記シリコン窒化膜と前記マスク層をエッチングする工程と、前記マスク層をマスクに用いて半導体基板にトレンチを形成する工程と、前記トレンチの表面に第2のアモルファスシリコン膜を形成する工程と、前記第2のアモルファスシリコン膜の前記トレンチ底部及びカラー絶縁膜を形成しない側壁の表面に保護膜を形成する工程と、前記保護膜をマスクに用いて前記第2のアモルファスシリコン膜を酸化することによってカラー絶縁膜を形成する工程と、前記保護膜及び前記第2のアモルファスシリコン膜をエッチングによって除去する工程と、前記トレンチ内にストレージ電極を形成する工程とを具備する。
本発明によれば、トレンチ型キャパシタの電極配線と不純物拡散層を電気的に分離する分離カラー絶縁膜の膜厚を均一に形成することができる半導体装置の製造方法を提供することが可能である。
以下、図面を参照して本発明の実施形態について詳細に説明する。なお、以下の説明において、同一の機能及び構成を有する要素については、同一符号を付す。
(第1の実施形態)
図1乃至図11に本発明の第1の実施形態に係る半導体装置の製造方法を示す。
まず、図1に示すように半導体基板1の上に2nm程度の酸化膜2を形成する。さらに、220nm程度のシリコン窒化膜3と1600nm程度の酸化膜4を堆積する。
続いて、図2に示すように光学的パターニング法と反応性イオンエッチング法(RIE:Reactive Ion Etching)を用いて、酸化膜4、シリコン窒化膜3及び酸化膜2をパターンニングする。そして、酸化膜4をマスク材として半導体基板1を6μm程度の深さまでエッチングしてトレンチパターンを形成する。
次にウェットエッチング法を用いて酸化膜4を除去した後、図3に示すようにトレンチパターンの全面に20nm程度の膜厚のアモルファスシリコン膜5を形成する。続いて、図4に示すようにアモルファスシリコン膜5を15nm程度酸化、例えば熱酸化して、犠牲酸化膜16を形成する。
次に、犠牲酸化膜16をウェットエッチング法によって除去する。その後、図5に示すようにアモルファスシリコン膜5を再び酸化して2.5nm程度の酸化膜6を形成し、更にその上に10nm程度のシリコン窒化膜7を形成する。
続いて、トレンチパターンの全面にレジスト8を塗布して埋め込み、CDE(Chemical Dry Etching)法を用いてレジスト8を半導体基板表面から1.3um程度の深さまでエッチングする。図6に示すように、さらにCDE法を用いてレジスト8に覆われずに露出したシリコン窒化膜7を酸化膜6に至るまでエッチングする。
次に、図7に示すように、ウェットエッチング法を用いてレジスト8を除去し、続いて、酸化膜6及びシリコン窒化膜7からなる保護膜をマスクに用いてトレンチ上部側壁に露出しているアモルファスシリコン膜5を酸化し、55nm程度の酸化膜9を形成する。このとき、半導体基板1の一部も酸化されてもよい。酸化膜9がカラー絶縁膜となる。
次に図8に示すように、トレンチ底部側壁のシリコン窒化膜7及び酸化膜6をウェットエッチング法にて除去する。そして、露出したアモルファスシリコン膜5をCDE法によってエッチングし、さらに半導体基板1も30nm程度エッチングする。
次に図9に示すように、トレンチ底部側壁に露出した半導体基板1内に、例えば気相拡散法を用いて不純物拡散層10を形成する。続いて、酸化膜(カラー絶縁膜)9及び不純物拡散層10の表面上の全面に5nm程度の膜厚のシリコン窒化膜11を形成し、シリコン窒化膜11の上に10nm程度の酸化膜12を形成する。これらの絶縁膜はキャパシタ絶縁膜となる。さらに、その上に200nm程度の砒素を含有したポリシリコン膜13(ストレージ電極材料)を形成する。
次に図10に示すように、ポリシリコン膜13を半導体基板1の表面から80nm程度の深さまで反応性イオンエッチング法を用いてエッチングする。その後、上部に露出している酸化膜12とシリコン窒化膜11をウェットエッチング法を用いて順次除去する。続いてウェットエッチング法を用いて酸化膜9をポリシリコン膜13の表面から80nm程度の深さまでエッチングする。ここでポリシリコン膜13の側壁に露出した酸化膜12とシリコン窒化膜11をウェットエッチング法を用いて除去すると図10のようになる。
続いて図11に示すように、露出したポリシリコン膜13を含んだ底部の全面に1nm程度のシリコン窒化膜14と200nm程度のポリシリコン膜15を順次形成する。最後に、反応性イオンエッチング法にてポリシリコン膜15を半導体基板1の表面から30nm程度の深さまでエッチングしトレンチ型キャパシタを形成する。
従来の手法によってトレンチ型キャパシタを製造する場合、ウェットエッチング法を用いて図2の酸化膜4を除去するところまでは同じである。しかしその後、図3に示すようにトレンチパターンの全面に、例えば12nm程度のアモルファスシリコン膜5を形成した後、図4で示したような犠牲酸化膜は形成しない。ただちに図5のようにアモルファスシリコン膜5を酸化し2.5nm程度の酸化膜6と10nm程度のシリコン窒化膜7を順次形成していた。この後は、本実施形態における製造方法と同じである。
図2で半導体基板1に形成したトレンチの深さ方向と垂直な断面の形状は、しばしば図12に示すように円形から歪んで、曲率の違う箇所が存在した形状になる。この場合に、従来の手法によってトレンチ型キャパシタを製造すると、分離カラー絶縁膜を酸化によって形成する際、曲率の違う箇所によって酸化膜の成長速度に違いが生じ、図13に示すように分離カラー絶縁膜の膜厚が不均一になってしまう。
図14に示すように、半導体基板1内に形成されたメモリセルの不純物拡散層10とメモリセルの選択トランジスタの不純物拡散層30(ソース又はドレイン)との間の電流リークを防ぐためには分離カラー絶縁膜9の膜厚は厚い方が望ましい。しかしそのために必要な酸化膜の膜厚を確保しようとした場合に、酸化膜の成長が最も速い箇所の酸化膜の膜厚が厚くなりすぎると、今度はポリシリコン膜13の堆積量が低下してしまう。ポリシリコン膜13の堆積量が減ると、分離カラー絶縁膜9に囲まれた部分のポリシリコン膜13が細くなってストレージ電極の抵抗が高くなってしまうという問題があった。
一方、本実施形態の場合のトレンチの断面形状の製造工程に沿った変化を以下に説明する。
図2において形成したトレンチの断面形状が図12のように歪んでしまった場合、図3で示したアモルファスシリコン膜5を形成したときの断面形状は図15に示すようになる。
その後、図4で示した犠牲酸化膜16を形成すると、断面形状は図16のようになる。曲率の異なった部分での酸化レートが異なるため、犠牲酸化膜16の内径の形状は歪んで行く一方、外径の形状は円形に近づくように成長する。
その後、犠牲酸化膜16をウェットエッチング法で除去した後の断面形状が図17である。アモルファスシリコン膜5に形成されたトレンチの内径の断面が真円に近づいている。この断面形状は図4と図5の間の製造過程でのものであるが、その後の製造工程を経た、図6におけるトレンチの上部側壁のアモルファスシリコン膜5の断面形状でもある。
その後図7において、アモルファスシリコン膜5を酸化して酸化膜9(カラー絶縁膜)を形成したときの断面形状が図18である。図17のアモルファスシリコン膜5の内径の形状を反映して、カラー絶縁膜の内径も円に近い形状になっている。また、以下で説明するが、外形も円に近づく。
一般に、トレンチの断面形状が楕円になってしまった場合、楕円の短径側と長径側での熱酸化における酸化時間に対するSi酸化量の関係は図19に示される関係になっている。このことは、曲率の違う箇所によって酸化膜の成長速度が違うことを反映している。
リング状の酸化膜の内径に関していえば、この関係が図13で示されるカラー絶縁膜の膜厚の不均一性の原因であるが、外径に関しては、この関係が図16における犠牲酸化膜の外径が真円に近づく原因となっている。
以上述べたように、本発明の本実施形態によって、基板に形成した当初のトレンチの断面形状が円形から歪んでいたとしても、分離カラー絶縁膜を形成する前のトレンチの断面形状を円形に近く形成することができる。これによって、分離カラー絶縁膜の膜厚を均一に形成する事ができる。また、分離カラー絶縁膜の膜厚を均一にできる事で、分離カラー絶縁膜の内径のスペースを最大にでき、ストレージ電極であるポリシリコン膜の堆積量が向上し、ストレージ電極抵抗が高くなるのを抑制することができる。
(第2の実施形態)
本発明の第2の実施形態に係る半導体装置の製造方法を以下に説明する。
第2の実施形態に係る半導体装置の製造方法は、第1の実施形態に係る半導体装置の製造方法とは、アモルファスシリコン膜のほぼ全てを酸化しつくしてしまって犠牲酸化膜を形成している点で異なっている。
図1から図2までの製造工程は第1の実施形態と同じである。
図2の後に、ウェットエッチング法を用いて酸化膜4を除去した後、図20に示すようにトレンチパターンの全面に12nm程度の膜厚のアモルファスシリコン膜17(第1のアモルファスシリコン膜)を形成する。続いて、図21に示すようにアモルファスシリコン膜17のほぼ全てを酸化、例えば熱酸化して、犠牲酸化膜18を形成する。このとき、半導体基板1の一部も酸化されてもよい。
次に、犠牲酸化膜18をウェットエッチング法で除去する。犠牲酸化膜18を形成したときに半導体基板1の一部も酸化された場合は、トレンチの内径はその分広がることになる。
その後、図22に示すようにトレンチパターンの全面に12nm程度の膜厚のアモルファスシリコン膜5(第2のアモルファスシリコン膜)を形成する。続いて、アモルファスシリコン膜5を酸化して2.5nm程度の酸化膜6を形成し、更にその上に10nm程度のシリコン窒化膜7を形成する。酸化膜6及びシリコン窒化膜7は保護膜である。
その後の製造工程は第1の実施形態と同じで、図6乃至図11に示された工程をたどる。
本実施形態の場合のトレンチの断面形状の製造工程に沿った変化を以下に説明する。
図2において形成したトレンチの断面形状が図12のように歪んでしまった場合、図20示したアモルファスシリコン膜17(第1のアモルファスシリコン膜)を形成したときの断面形状は図23に示すようになる。
その後、図21で示した犠牲酸化膜18を形成すると、断面形状は図24のようになる。曲率の異なった部分での酸化レートが異なるため、犠牲酸化膜18の内径の形状は歪んで行く一方、外径の形状は円形に近づくように成長する。
その後、犠牲酸化膜18をウェットエッチング法で除去した後の断面形状が図25である。半導体基板1のトレンチの内径の断面が真円に近づいている。この断面形状は図21と図22の間の製造過程でのものである。
その後図22において、アモルファスシリコン膜5(第2のアモルファスシリコン膜)を形成したときの断面形状が図26である。そして、図7でアモルファスシリコン膜5を酸化して酸化膜(カラー絶縁膜)9を形成したときの断面形状が図27である。図26のアモルファスシリコン膜5の形状を反映して、カラー絶縁膜の内径及び外形も円に近い形状になっている。
本実施形態に係わる半導体装置の製造方法の別の例としては、例えば、基板に最初に形成したトレンチの断面形状が図28のような楕円に近い形状であった場合、図29のようにアモルファスシリコン膜(第1のアモルファスシリコン膜)を形成する。次に図30のようにこれをほぼ全て酸化して、短径が所望の径になるまでさらに酸化して犠牲酸化膜を形成する。ウェットエッチング法を用いて犠牲酸化膜を取り除くと図31に示すような形状となる。図28での短径と長径の比が図31では小さくなって円に近づいている。
本実施形態によっても、分離カラー絶縁膜の膜厚を均一に形成する事ができ、第1の実施形態と同様な効果が得られる。さらに、当初のトレンチより大きい径の分離カラー絶縁膜を形成することができる。
(第3の実施形態)
図32乃至図36に本発明の第3の実施形態に係る半導体装置の製造方法を示す。
まず、図32に示すように半導体基板1の上に2nm程度の酸化膜2、220nm程度のシリコン窒化膜3、1600nm程度の酸化膜4を順に堆積する。酸化膜2、シリコン窒化膜3、及び酸化膜4はマスク層である。そして更に、酸化膜4の上に50nm程度のシリコン窒化膜19、150nm程度のアモルファスシリコン膜20(第1のアモルファスシリコン膜)を順に堆積する。
続いて、図33に示すように光学的パターニング法と反応性イオンエッチング法を用いてアモルファスシリコン膜20をパターンニングして開口部を形成する。
次に、図34に示すようにアモルファスシリコン膜20を100nm程度酸化、例えば熱酸化して、犠牲酸化膜21を形成する。ここで、アモルファスシリコン膜20の酸化されなかった部分は加熱によってポリシリコン膜に変化する場合もある。
次に、犠牲酸化膜21をウェットエッチング法によって除去する(図示せず)。このとき、シリコン窒化膜19はストッパー膜の役割をする。
これにより、アモルファスシリコン膜20には真円に近い開口部が形成されることになる。続いて、アモルファスシリコン膜20をマスク材に用いて、シリコン窒化膜19、酸化膜4、シリコン窒化膜3、及び酸化膜2をパターンニングする(図示せず)。
そして、図35に示すようにシリコン窒化膜19と酸化膜4をマスク材として半導体基板1を6μm程度の深さまでエッチングしてトレンチパターンを形成する。このときのエッチングにより、シリコン窒化膜19は除去される。
次にウェットエッチング法を用いて酸化膜4を除去した後、図36に示すようにトレンチパターンの表面に12nm程度の膜厚のアモルファスシリコン膜5(第2のアモルファスシリコン膜)を形成する。続いてアモルファスシリコン膜5を酸化して2.5nm程度の酸化膜6を形成し、更にその上に10nm程度のシリコン窒化膜7を形成する。酸化膜6及びシリコン窒化膜7は保護膜である。
その後の製造工程は第1及び第2の実施形態と同じで、図6乃至図11に示された工程をたどる。
本実施形態においては、犠牲酸化膜21を取り除いた後の真円に近い開口部を有するアモルファスシリコン膜20をマスク材に用いて、シリコン窒化膜19及び酸化膜4をパターニングする。そして更に、シリコン窒化膜19と酸化膜4をマスク材に用いて半導体基板1をエッチングしてトレンチパターンを形成する。従って、図35において形成したトレンチの断面形状も図12のように歪まないで円に近いものになることが期待できる。
従って、本実施形態によっても、分離カラー絶縁膜の膜厚を均一に形成する事ができ、第1の実施形態と同様な効果が得られる。
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。
本発明の第1の実施形態に係わる半導体装置の製造方法を示す断面図。 図1に続く半導体装置の製造方法を示す断面図。 図2に続く半導体装置の製造方法を示す断面図。 図3に続く半導体装置の製造方法を示す断面図。 図4に続く半導体装置の製造方法を示す断面図。 図5に続く半導体装置の製造方法を示す断面図。 図6に続く半導体装置の製造方法を示す断面図。 図7に続く半導体装置の製造方法を示す断面図。 図8に続く半導体装置の製造方法を示す断面図。 図9に続く半導体装置の製造方法を示す断面図。 図10に続く半導体装置の製造方法を示す断面図。 図2で半導体基板に形成したトレンチの深さ方向と垂直な断面の形状を示す断面図。 従来の技術により形成した分離カラー絶縁膜の断面図。 半導体基板内に形成されたメモリセルとセル選択トランジスタの一部の断面図。 図3で形成されたアモルファスシリコン膜の断面の形状を示す断面図。 図4で形成された犠牲酸化膜とアモルファスシリコン膜の断面の形状を示す断面図。 図4で示した犠牲酸化膜を除去した後のアモルファスシリコン膜の断面形状を示す断面図。 本発明の第1の実施形態に係わる半導体装置の製造方法において図7で形成された分離カラー絶縁膜の断面形状を示す断面図。 熱酸化における酸化時間に対するSi酸化量の関係を示す図。 本発明の第2の実施形態に係わる半導体装置の製造方法を示す断面図。 図20に続く半導体装置の製造方法を示す断面図。 図21に続く半導体装置の製造方法を示す断面図。 図20で形成されたアモルファスシリコン膜の断面の形状を示す断面図。 図21で形成された犠牲酸化膜の断面の形状を示す断面図。 図21で示した犠牲酸化膜を除去した後の断面形状を示す断面図。 図22で形成されたアモルファスシリコン膜の断面形状を示す断面図。 本発明の第2の実施形態に係わる半導体装置の製造方法において図7で形成された分離カラー絶縁膜の断面形状を示す断面図。 本発明の第2の実施形態に係わる半導体装置の製造方法の別の例において最初に形成したトレンチの断面形状を示す断面図。 図28で示されたトレンチにアモルファスシリコン膜を形成したときの断面形状を示す断面図。 図29で示されたアモルファスシリコン膜を熱酸化して犠牲酸化膜を形成したときの断面形状を示す断面図。 図30で示した犠牲酸化膜を除去した後の断面形状を示す断面図。 本発明の第3の実施形態に係わる半導体装置の製造方法を示す断面図。 図32に続く半導体装置の製造方法を示す断面図。 図33に続く半導体装置の製造方法を示す断面図。 図34に続く半導体装置の製造方法を示す断面図。 図35に続く半導体装置の製造方法を示す断面図。
符号の説明
1…半導体基板、2、4、6、12、14…シリコン酸化膜、3、7、11、19…シリコン窒化膜、5、17、20…アモルファスシリコン膜、8…レジスト、9…分離カラー絶縁膜、10、30…不純物拡散層、13、15…ポリシリコン膜、16、18、21…犠牲酸化膜。

Claims (5)

  1. 半導体基板にトレンチを形成する工程と、
    前記トレンチの表面にアモルファスシリコン膜を形成する工程と、
    前記アモルファスシリコン膜の一部を熱酸化して犠牲酸化膜を形成する工程と、
    前記犠牲酸化膜をエッチングによって除去する工程と、
    前記犠牲酸化膜をエッチングによって除去した後の前記アモルファスシリコン膜の前記トレンチ底部及びカラー絶縁膜を形成しない側壁の表面に保護膜を形成する工程と、
    前記保護膜をマスクに用いて前記アモルファスシリコン膜を酸化することによってカラー絶縁膜を形成する工程と、
    前記保護膜及び前記アモルファスシリコン膜をエッチングによって除去する工程と、
    前記トレンチ内にストレージ電極を形成する工程とを具備する
    ことを特徴とする半導体装置の製造方法。
  2. 半導体基板にトレンチを形成する工程と、
    前記トレンチの表面に第1のアモルファスシリコン膜を形成する工程と、
    前記第1のアモルファスシリコン膜を熱酸化して犠牲酸化膜を形成する工程と、
    前記犠牲酸化膜をエッチングによって除去する工程と、
    前記犠牲酸化膜をエッチングによって除去した後の前記半導体基板上に第2のアモルファスシリコン膜を形成する工程と、
    前記第2のアモルファスシリコン膜の前記トレンチ底部及びカラー絶縁膜を形成しない側壁の表面に保護膜を形成する工程と、
    前記保護膜をマスクに用いて前記第2のアモルファスシリコン膜を酸化することによってカラー絶縁膜を形成する工程と、
    前記保護膜及び前記第2のアモルファスシリコン膜をエッチングによって除去する工程と、
    前記トレンチ内にストレージ電極を形成する工程とを具備する
    ことを特徴とする半導体装置の製造方法。
  3. 半導体基板上にマスク層を形成する工程と、
    前記マスク層の上にシリコン窒化膜と第1のアモルファスシリコン膜を順に形成する工程と、
    前記第1のアモルファスシリコン膜をエッチングして開口部を形成する工程と、
    前記第1のアモルファスシリコン膜の一部を熱酸化して犠牲酸化膜を形成する工程と、
    前記犠牲酸化膜をエッチングによって除去する工程と、
    前記第1のアモルファスシリコン膜をマスクに用いて前記シリコン窒化膜と前記マスク層をエッチングする工程と、
    前記マスク層をマスクに用いて半導体基板にトレンチを形成する工程と、
    前記トレンチの表面に第2のアモルファスシリコン膜を形成する工程と、
    前記第2のアモルファスシリコン膜の前記トレンチ底部及びカラー絶縁膜を形成しない側壁の表面に保護膜を形成する工程と、
    前記保護膜をマスクに用いて前記第2のアモルファスシリコン膜を酸化することによってカラー絶縁膜を形成する工程と、
    前記保護膜及び前記第2のアモルファスシリコン膜をエッチングによって除去する工程と、
    前記トレンチ内にストレージ電極を形成する工程とを具備する
    ことを特徴とする半導体装置の製造方法。
  4. 前記保護膜は、酸化膜とその上に形成されたシリコン窒化膜とを備える
    ことを特徴とする請求項1乃至3いずれか1項に記載の半導体装置の製造方法。
  5. 前記マスク層は、第1の酸化膜とシリコン窒化膜と前記第1の酸化膜よりも大きな膜厚を有する第2の酸化膜とを備える
    ことを特徴とする請求項3に記載の半導体装置の製造方法。
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* Cited by examiner, † Cited by third party
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CN107507769A (zh) * 2017-08-31 2017-12-22 长江存储科技有限责任公司 一种刻蚀方法
CN115863413A (zh) * 2023-03-01 2023-03-28 通威微电子有限公司 一种沟槽氧化层制作方法与半导体器件

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9385002B2 (en) 2013-10-01 2016-07-05 Samsung Electronics Co., Ltd. Semiconductor devices and fabricating methods thereof
CN107507769A (zh) * 2017-08-31 2017-12-22 长江存储科技有限责任公司 一种刻蚀方法
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