JP2007258232A - 半導体集積回路装置 - Google Patents

Abstract

【課題】供給するバイアス電圧の位置によるバラツキを小さくしたＬＳＩの実現。
【解決手段】基板SUB上に形成された第１極性のディープウエルDNWと、ディープウエル上に形成された第１極性の第１ウエルNMと、ディープウエル上に形成された第２極性の第２ウエルPWと、を有するトリプルウエル構造を、少なくとも一部に備える半導体集積回路装置11であって、第２ウエルPW,CPW,RPWは、第１ウエルNWを囲むように、相互に連結して形成されている。
【選択図】図５

Description

本発明は、ＬＳＩ（大規模集積回路）などの半導体集積回路装置に関し、特にトリプルウエル構造を有し、特に製造プロセスのバラツキによるトランジスタ特性のバラツキを補正するためにバイアス電圧を制御する半導体集積回路に関する。

ＬＳＩにおいて、基板バイアス電圧を変化させることにより、動作速度及び消費電力などのトランジスタ特性が変化することが知られている。特許文献１及び２は、この関係を利用して、製造プロセスのバラツキによるトランジスタ特性のバラツキを基板バイアスの電圧制御により低減することを記載している。

図１は、Ｎチャンネルトランジスタ（Ｎｃｈ）とＰチャンネルトランジスタ（Ｐｃｈ）とで構成されるＣＭＯＳセルにおけるバイアス電圧制御を説明する図である。図示のように、ＰｃｈとＮｃｈが電源ＶＤＤとグランドＧＮＤの間に直接に接続され、ゲートに入力信号ＩＮが供給され、ＰｃｈとＮｃｈの接続ノードから出力信号ＯＵＴが出力される。ここでは、ＶＤＤが１．２Ｖであり、Ｐチャンネルトランジスタのチャンネル部分に第１バイアス電圧ＶＢＢ１（≧１．２Ｖ）が、Ｎチャンネルトランジスタのチャンネル部分に第２バイアス電圧ＶＢＢ２（≦０Ｖ）が印加される。ＶＢＢ１及びＶＢＢ２は、フォワード方向、すなわち図示の例と逆の場合もある。

ＣＭＯＳセルを有するＬＳＩでバイアス電圧制御を行う場合、一般にツインウェルまたはトリプルウェル構造が使用される。本発明は、トリプルウエル構造を有するＬＳＩが対象である。

図２は、従来例のトリプルウエル構造のＣＭＯＳセルの断面構造を示す図である。図２に示すように、Ｐ型基板ＰＳＵＢの上に、Ｎ＋型のディープウエルＤＮＷを形成し、その上にＮ＋型ウエル（Ｎウエル）ＮＷとＰ＋型ウエル（Ｐウエル）ＰＷを交互に形成する。ＮウエルＮＷの上にはＰチャンネルトランジスタＰｃｈが、ＰウエルＰＷの上にはＮチャンネルトランジスタＮｃｈが形成される。ＰＳはＰｃｈのソースを、ＰＤはＰｃｈのドレインを、ＰＧはＰｃｈのゲートを、ＮＳはＮｃｈのソースを、ＮＤはＮｃｈのドレインを、ＮＧはＮｃｈのゲートを、ＢＮはＮウエルＮＷのバイアスコンタクトを、ＢＰはＰウエルＰＷのバイアスコンタクトを、示す。ＮウエルとＰウエル上の透明な部分は絶縁部分を示す。バイアスコンタクトＢＮには、コンタクトＣＰ、第１メタル層の配線Ｍ１１、ビアホールＶＩＡ１、第２メタル層の配線Ｍ２１などを介して第１バイアス電圧ＶＢＢ１が供給され、バイアスコンタクトＢＰには、コンタクトＣＮ、第１メタル層の配線Ｍ１２、ビアホールＶＩＡ２、第２メタル層の配線Ｍ２２などを介して第２バイアス電圧ＶＢＢ２が供給される。なお、このバイアス電圧の供給経路は、一例であり、他にも各種の構成があり得る。他にも、各トランジスタのゲート、ソース及びドレインへの信号配線や電源配線が設けられているが、ここでは省略している。トランジスタの構造については広く知られており、ここではこれ以上の説明は省略する。

図３は、従来例におけるＮウエルとＰウエルの配置を示したウエル（Ｗｅｌｌ）の平面図である。図示のように、チップのＣＭＯＳセルを形成する部分に、帯状のＮウエルＮＷとＰウエルＰＷを交互に形成する。通常、ＮウエルＮＷとＰウエルＰＷは、ＣＭＯＳセルを形成する部分の端から端まで伸びている。ＣＭＯＳセルを形成する部分全体をトリプルウエル構造にする場合には、ＮウエルＮＷとＰウエルＰＷを交互に形成した部分の下にディープウエルＤＮＷが形成されるが、部分的にトリプルウエル構造にする場合には、その部分の下にディープウエルＤＮＷが形成される。

図２に示したように、帯状のＮウエルＮＷとＰウエルＰＷのそれぞれには、メタル層配線などのバイアス電圧供給経路によりバイアス電圧が印加される。

特開平４−２４７６５３号公報 特開平５−３１５６１１号公報

特許文献１及び２に記載された従来の基板バイアス制御では、トランジスタ、機能回路、チップ全体を制御単位とする制御方法について記載されているが、基板バイアス制御のためのバイアス電圧の供給経路については何も記載していない。

通常、バイアス電圧は、チップ内外のバイアス電源供給網により各セルのウエルに供給される。しかし、バイアス電源供給網には、物理的な抵抗値が存在するため、経路を流れる電流と抵抗値（抵抗やインピーダンス）に比例する電圧変動（電圧降下）があり、セルの位置により供給されるバイアス電圧に差が生じ、供給されるバイアス電圧精度が低下するという問題があった。言い換えれば、トランジスタ、機能回路、チップ全体などの制御単位に供給するバイアス電圧に原理的にバラツキが発生するため、結果としてトランジスタ特性の補正精度が低くなるという問題があった。

このような問題を解決するため、バイアス電源供給網の配線を太くすることが考えられるが、配線を太くすることは配線資源（リソース）を消費することになり、チップサイズの増加を招くなどのデメリットがあり、トレードオフの関係であった。

本発明は、供給するバイアス電圧の位置によるバラツキを小さくした半導体集積回路装置（ＬＳＩ）の実現を目的とする。

上記目的を実現するため、本発明の半導体集積回路装置（ＬＳＩ）は、トリプルウエル構造において、ディープウエルと異なる極性の第２ウエルが、ディープウエルと同じ極性の第１ウエルを囲むように相互に連結して形成され、第１ウエルは第２ウエル内に島状に形成されることを特徴とする。

本発明によれば、ディープウエル、第１ウエル及び第２ウエルは、それぞれバイアス電圧を供給するための供給経路として作用し、２次元メッシュ状のバイアス電圧供給網を形成する。上記のように、第２ウエルは、相互に連結して形成されるので、２次元メッシュ状のバイアス電圧供給網を形成する。第１ウエルは、同じ極性のディープウエル上に形成されているのでやはり２次元シート状のバイアス電圧供給網を形成する。２次元メッシュ（シート）状のバイアス電圧供給網では、網上の各点について、多数の経路が形成されるので、位置によるバイアス電圧の差が非常に小さくなる。さらに、ウエルは、メタル配線に比べて抵抗が１桁以上大きいが、ＮウエルとＰウエルは交互に形成されるので、メタル配線に比べて非常に太く、高密度の２次元メッシュ（シート）を形成できるので、実質的に抵抗値を非常に小さくでき、部分的なバイアス電圧のバラツキを１０ｍＶ以内に抑えることが可能である。

従って、１つのディープウエル上に形成される部分を１つの制御対象と考えた場合、制御対象内では、従来使用されていたメタル配線やバルクの拡散層を用いた電圧供給経路を、使用する必要がないか、使用しても物量を低減することが可能である。そのため、制御対象内をレイアウト領域とすれば、その領域内でバイアス電圧供給経路に使用するメタル配線量を削減又は低減することが可能であり、チップサイズの縮小、すなわちチップ単価を低減することが可能となる。

また、トリプルウエルのバルク構造を採用しているため、１つのディープウエル部分を１つの制御対象として、それらを隣接させて敷き詰めるように配置することができ、ディープウエルの周辺部分にリング状のウエルを設け、ディープウエル間に所定の隙間（スペーシング）量を設ければ、各制御対象に供給される同一電位、異電位の電源分離を確実に行える。

本発明によれば、簡単な構成で、これまでの工程をほとんど変更すること無しに、バイアス電圧の位置的なバラツキを低減でき、バイアス電圧制御の精度を向上して、ＬＳＩの特性精度を向上できる。また電源配線量を削減又は低減することが可能となりチップサイズの縮小が可能となる。

図４は、本発明の第１実施例の半導体集積回路（ＬＳＩ）の全体構成及びバイアス電圧配線経路の構成を示す図である。

図４の（Ａ）に示すように、ＬＳＩ１１は、少なくとも１つの（図では３２個の）相互に分離されたトリプルウエル構造２１を有する。ＬＳＩ１１は、各トリプルウエル構造２１に供給するバイアス電圧を発生するＶＢＢ電源１２と、ＶＢＢ電源１２の電圧などをモニタして制御するＶＢＢモニタ・制御部１３と、ＶＢＢ電源１２から各トリプルウエル構造２１にバイアス電圧を供給するするバイアス電圧供給経路１４と、を有する。

ＶＢＢ電源１２は、Ｎウエルに印加する第１バイアス電圧ＶＢＢ１と、Ｐウエルに印加する第２バイアス電圧ＶＢＢ２と、を出力する。バイアス電圧供給経路１４は、図４の（Ｂ）に示すように、電源電圧ＶＤＤを供給する２本の電源線（ＶＤＤ）と、２本の電源線ＶＤＤの間に配置された第１バイアス電圧ＶＢＢ１を供給する１本の電源線（ＶＢＢ１）と、グランド電位を供給する２本の電源線（ＶＳＳ）と、２本の電源線ＶＳＳの間に配置された第２バイアス電圧ＶＢＢ２を供給する１本の電源線（ＶＢＢ２）と、を１組としてＶＤＤまたはＶＳＳでシールドを行う手法、シールドを行わない方法があり、経路のトポロジーは、１）リング構成、２）メッシュ構成、図４の（Ａ）に示すように、各トリプルウエル構造２１まで略等距離の配線長になるように配置される３）Ｈツリー構成などの３手法が代表的であるが、本発明では経路のトポロジーの制約をもうけない。本発明は、バイアス電圧制御を対象とするので、以下の説明ではバイアス電圧以外の電源線については説明を行わない。

図５は、第１実施例のＬＳＩのウエル（Ｗｅｌｌ）の平面図である。図示のように、トリプルウエル構造２１は、所定の間隔をあけて規則正しく配置されている。各トリプルウエル構造２１は、長方形のディープＮウエルＤＮＷ上に形成される。ディープＮウエルＤＮＷ上には、帯状のＮウエルＮＷが島状に形成され、ＰウエルＰＷと連結ＰウエルＣＰＷがＮウエルＮＷを囲むように形成されている。なお、実際には、図示した個数よりはるかに多くのＮウエルＮＷ及びＰウエルが形成される。また、最外周部には、ＮウエルＮＷ、ＰウエルＰＷ及び連結ＰウエルＣＰＷを囲むように、リング状ＰウエルＲＰＷが設けられている。ＰウエルＰＷ、連結ＰウエルＣＰＷ及びリング状ＰウエルＲＰＷは一体に形成される。さらに、リング状ＰウエルＲＰＷの外側にはリング状ＮウエルＲＮＷが形成される。

図６は、第１実施例のセル断面を示す図であり、図５のＣ−Ｄの断面部分を示し、図２と対応する部分には同じ参照符号を付している。

図５及び図６に示すように、ＰウエルＰＷは、相互に連結して形成されるので、２次元メッシュ状のバイアス電圧供給網を形成する。ＮウエルＮＷは、同じ極性のディープウエルＤＮＷ上に形成されており、ディープウエルＤＮＷと合わせて２次元シート状のバイアス電圧供給網を形成する。２次元メッシュ状又はシート状のバイアス電圧供給網では、その一部のバイアス電圧が供給されると、他の部分もほぼ同じ電圧になり、位置によるバイアス電圧の差が非常に小さい。これは、ＰウエルＰＷは、メタル配線に比べて抵抗が１桁大きいが、ＮウエルＮＷと交互に形成されるので、メタル配線に比べて非常に太く、高密度の２次元メッシュを形成できるので、実質的に抵抗値を非常に小さくできるためであり、部分的なバイアス電圧のバラツキを１０ｍＶ以内に抑えることが可能である。また、ＮウエルＮＷとディープウエルＤＮＷは一緒にシート状の経路を形成し、同様の理由で、高密度の２次元シートを形成できるので、実質的に抵抗値を非常に小さくできる。

従って、リング状ＮウエルＲＮＷの一部にバイアス電圧供給経路１４により第１のバイアス電圧ＶＢＢ１を供給すると、トリプルウエル構造２１内のＮウエルＮＷは第１のバイアス電圧ＶＢＢ１となり、バラツキは１０ｍＶ以内である。また、リング状ＰウエルＲＰＷの一部にバイアス電圧供給経路１４により第２のバイアス電圧ＶＢＢ２を供給すると、トリプルウエル構造２１内のＰウエルＰＷは第２のバイアス電圧ＶＢＢ２となり、バラツキは１０ｍＶ以内である。

従って、トリプルウエル構造２１内のレイアウト領域において、バイアス電圧供給のためにメタル配線やバルクの拡散層を用いたバイアス電圧供給経路を設ける必要がなく、チップサイズの縮小、すなわちチップ単価を低減することが可能となる。

また、第１実施例のトリプルウエル構造２１は、繰り返し敷き詰め可能なタイル構造を採用しており、図５に示すように隣接させて敷き詰めるように配置することができる。また、ディープウエルＤＮＷは、隣接する他のトリプルウエル構造２１のディープウエルＤＮＷと隙間を空けて配置されており、内部のＮウエルＮＷとＰウエルＰＷは、他のトリプルウエル構造２１のＮウエルＮＷとＰウエルＰＷと確実に電源分離することができる。

第１実施例では、トリプルウエル構造２１内にバイアス電圧供給経路（電源配線）を設けないが、より確実に経路を形成し、供給網の抵抗値を下げるためには、メタル配線やバルクの拡散層を用いたバイアス電源配線を併用することも可能である。

図７は、本発明の第２実施例のＬＳＩのウエル（Ｗｅｌｌ）の平面図とバイアス電源配線を示す図である。第２実施例のＬＳＩは、第１実施例の構成に、トリプルウエル構造２１内のバイアス電源配線を加えたものである。

図７に示すように、第２実施例のＬＳＩでは、ＮウエルＮＷとＰウエルＰＷの組を、交互に順番を入れ替えながら配置しており、ＰＷ、ＮＷ、ＮＷ、ＰＷ、ＰＷ、ＮＷ、ＮＷの順に配列され、２個のＮウエルＮＷがまとめて島状に配置され、それらを囲むようにＰウエルＰＷが配置されている。後は、第１実施例と同じ配置である。そして、第２実施例では、図２に示すように、トリプルウエル構造２１内にバイアス電圧供給経路（電源配線）Ｍ１及びＭ２が設けられている。第１メタル層配線Ｍ１及び第２メタル層配線Ｍ２は、それぞれ第１バイアス電圧ＶＢＢ１及び第２バイアス電圧ＶＢＢ２を供給する２つの電源線で構成される。第１メタル層配線Ｍ１の一方の電源線からは、ＮウエルＮＷ及びリング状ＮウエルＲＮＷの適当な部分に接触するようにコンタクトが伸び、第１バイアス電圧ＶＢＢ１を供給する。同様に、第１メタル層配線Ｍ１の他方の電源線からは、ＰウエルＰＷ、連結ＰウエルＣＰＷ及びリング状ＰウエルＲＰＷの適当な部分に接触するようにコンタクトが伸び、第２バイアス電圧ＶＢＢ２を供給する。

なお、第２実施例において設けられるバイアス電圧供給経路（電源配線）は、従来例ほど物量を大きくする必要はない。

以上、本発明の実施例を説明したが、各種の変形例が可能であるのはいうまでもない。例えば、１つのディープウエルＤＮＷの大きさはチップの仕様に応じて任意に設定することが可能であり、ディープウエルＤＮＷの形状も、図８に示すように、ＣＭＯＳセルの配置を適宜領域分けして形成することが可能である。なお、この時、各領域の周辺部分には、隣接する領域との隙間(Spacing)及びリング状ＮウエルＲＮＷ及びリング状ＰウエルＲＰＷを配置するスペースが必要である。

また、上記の従来例及び実施例では、Ｐ型基板、ディープＮウエルを有し、Ｐウエルが島状のＮウエルを囲む例を説明したが、それぞれについてＮ型とＰ型を逆にした構成にすることも可能である。またリング状ＮウエルＲＮＷとディープウエルＤＮＷの重なりにおいて図６ではリング状ＮウエルＲＮＷはディープＮウエルＤＮＷの内側にあったが、図９に示すようにリング状ＮウエルＲＮＷの内側にリング状ＮウエルＲＮＷと重なるようにディープウエルＤＮＷがあってもよい（ここでは一方向のみ）。これはＮウエルが接続されていればよいためである。

本発明は、トリプルウエル構造を有する半導体集積回路装置（ＬＳＩ）であれば、どのようなものにも適用可能である。

図１はＣＭＯＳ回路におけるバイアス電圧制御を説明する図である。 図２は従来例のセル断面を示す図である。 図３は従来技例のウエル（Ｗｅｌｌ）の平面図である。 図４は本発明の第１実施例のＬＳＩの全体構成を示す図である。 図５は第１実施例のＬＳＩのウエル（Ｗｅｌｌ）の平面図である。 図６は第１実施例のセル断面図である。 図７は本発明の第２実施例のＬＳＩのウエル（Ｗｅｌｌ）の平面図と電源配線を示す図である。 図８はトリプルウエル構造の形状の変形例を示す図である。 図９は第１実施例の変形例のセル断面図である。

符号の説明

１１ ＬＳＩ
１２ ＶＢＢ電源
１３ ＶＢＢモニタ・制御部
１４ バイアス電圧供給経路（ＶＢＢ電源配線）
２１ トリプルウエル構造
ＤＮＷ ディープＮウエル
ＮＷ Ｎウエル
ＰＷ Ｐウエル
ＲＮＷ リング状Ｎウエル
ＲＰＷ リング状Ｐウエル

Claims (4)

1. 基板上に形成された第１極性のディープウエルと、前記ディープウエル上に形成された前記第１極性の第１ウエルと、前記ディープウエル上に形成された第２極性の第２ウエルと、を有するトリプルウエル構造を、少なくとも一部に備える半導体集積回路装置であって、
   前記第２ウエルは、前記第１ウエルを囲むように、相互に連結して形成されていることを特徴とする半導体集積回路装置。
2. 前記第１ウエル及び前記第２ウエルに印加する第１及び第２バイアス電圧を生成するバイアス電源と、前記第１及び第２バイアス電圧を供給する前記第１ウエル及び前記第２ウエルに供給するバイアス電源経路と、を備え、
   前記バイアス電源経路は、前記第１ウエルの少なくとも一箇所に前記第１バイアス電圧を供給し、前記第２ウエルの少なくとも一箇所に前記第２バイアス電圧を供給する請求項１に記載の半導体集積回路装置。
3. 前記バイアス電源経路は、メタル配線及び拡散層の少なくとも１つで構成される第１及び第２バイアス用補助配線を備え、
   前記第１バイアス電圧の供給経路は、前記第１バイアス用補助配線、前記ディープウエル及び前記第１ウエルにより網目状に形成され、
   前記第２バイアス電圧の供給経路は、前記第２バイアス用補助配線及び前記第２ウエルにより網目状に形成される請求項２に記載の半導体集積回路装置。
4. 分離されたディープウエルを有する前記トリプルウエル構造を複数個備え、
   各トリプルウエル構造は、前記ディープウエルの周辺部上に前記第１極性の第１リング状ウエルと、前記第１リング状ウエルの内側に設けられ当該トリプルウエル構造内の相互に連結した前記第２ウエルにつながる第２リング状ウエルと、を備える請求項１に記載の半導体集積回路装置。

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