JP2007251982A - データ復元回路 - Google Patents

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Abstract

【課題】クロック周波数が高くてもデータ復元回路を作る回路素子の最大動作速度の境界で幾つかの設計上の問題の克服を図る。
【解決手段】受信されたシリアルデータストリームをサンプリングするデータ復元回路160であって、同一の周波数で位相が異なる複数の候補クロック信号を受信するために接続され,候補クロック信号のうち受信されたデータストリームと位相が合致する1つを復元クロック信号RCVCLKとして選択するクロック復元回路190と、復元クロック信号として選択された候補クロック信号と異なる他の1つをオフセットクロック信号OFFCLKとして選択するオフセットクロック回路200と、オフセットクロック信号を使用して受信されたデータストリームDINをサンプリングし,オフセットクロック信号を使用して獲得したデータサンプルを復元されたデータとして選択するデータサンプリング回路210とを備えるように構成する。
【選択図】図２２

Description

本発明は高速ディジタル信号を処理する方法に関し、特に、受信された高速信号からクロック信号および／またはデータ信号を復元するために高速ディジタル信号を処理する方法に関する。
シリアルデータストリームからクロック信号を復元するためには、クロックの立上りエッジおよび立下りエッジの両方においてデータをラッチ（サンプリング）してから、クロック信号が復元されるようにデータサンプルを処理することが要求される。
復元されたクロック信号の周波数（クロック周波数）が高いと、クロック復元回路（clock recovery circuitry：クロックリカバリー回路）を作り上げる回路素子の最大動作速度の境界において幾つかの設計上の問題が次の通り発生する。
第１に、クロック復元回路は、ある一定の明確な瞬間に変化する信号を要求することになる。リセット信号のような制御信号が変化する瞬間をクロックサイクルの半分以下の精度で制御することが必要となるかもしれない。このようなクロック復元回路での使用に向けて以前考慮された標準リセット回路であれば、２個のマスタ／スレーブラッチから作り上げられる。しかしながら、このような以前考慮されたリセット回路では、技術的限界に近い周波数において、クロックサイクルの半分の間にリセット回路によって生成されたリセット信号が一方の論理状態から他方の論理状態に切り替わることを保証するのは不可能であることが分かっている。この問題が起こるのは、マスタ／スレーブラッチのスイッチング時間が製造公差または処理公差、電圧マージンおよび温度の変動（processing tolerances, voltage margins and temperature variations：いわゆるＰＶＴ変動）のゆえに変わるからである。
第２に、上述したデータサンプルの処理は、非常に高いクロック周波数においても問題である。この処理は通常、２通りの方法の１つによって行われる。第１の方法では、サンプルをクロックサイクルの第２半分の間に調べ、比較の結果自体を当該クロックサイクルの終わり（すなわち、次のクロック立上りエッジ）にラッチする。第２の方法では、クロックサイクルの終わり（すなわち、次のクロック立上りエッジ）に、データサンプルを第１ラッチセットから第２のラッチセットに未処理のまま通す。データサンプルは、これで、次のクロックサイクルの間に調べることができる。この場合、両方のサンプルをクロック立上りエッジに対して整合する。
上記方法の両方において、クロック立下りエッジでサンプリングされたデータは、１クロックサイクルの半分の間に一方のラッチから他方のラッチに転送されなければならない。技術的限界の境界にある周波数では、これは非常に困難であり得る。
第３に、クロック復元回路では、制御レジスタの出力側で循環制御シーケンス（circulating control sequence：例えば、０１００，１０１１，１１０１，１１１０，０１１１，・・・）を発生させることも時々要求される。制御レジスタ出力は、例えば、相異なるラッチをそれぞれ使用可能にするのに使用される。しかしながら、実際には、循環制御シーケンスは乱れが生じ、その結果、相異なるラッチを使用可能にすることがもはや正しくできないことがあり得る。ビット数の小さい（例えば、４ビット）制御レジスタの場合は、実際の個々の制御状態（例えば、０１１１，１０１１等）の正しさを明確に検出し、チェックすることができる。ところが、制御シーケンスの長さが増すにつれて（例えば、８ビット以上に）、正しい制御状態を検出することは困難になる。特に、制御状態の正しさをチェックする回路を実現させるためにより多くにゲートが必要となり、その結果、必然的に制御レジスタ出力にかかる負荷が増すことになる。技術的限界に近い周波数では、このような負荷の増大を極力避けなければならない。
第４に、高速ディジタル信号処理回路は、ある形のデータアイテムを他の形のデータアイテムに変換することを要求されることもあり得る。例えば、ｎビットのパラレルデータ（例えば、ｎ＝８）を、その周波数のｎ倍の周波数で伝送できるようにするためにシリアルビットストリームに変換することが要求されるかもしれない。通常、パラレルデータとシリアルデータのために別々のクロック信号を準備するが、シリアルクロック信号の周波数はパラレルクロック信号の周波数のｎ倍である。パラレルデータは、シフトレジスタ等に一時的に保存してから、シリアルクロックサイクルごとに１ビットずつ、シリアルビットストリームとしてレジスタから出していく。そのため、パラレルデータの新しいアイテムをシフトレジスタに転送するためには、各パラレルクロックサイクルの間の適当な瞬間に転送制御信号を発生させ得ることが必要である。例えば、パラレルデータがパラレルクロック信号の各立上りエッジで変化してよいとされている場合は、第１と第２の直列接続ラッチを使用するというのが、以前考慮されたアプローチである。ここで、第１ラッチは、そのデータ入力としてパラレルクロック信号を有し、両方のラッチがシリアルクロック信号によってクロックされる。この場合、ｎ＝８とし、パラレルクロック信号がマークスペース比５０％であると仮定すると、シリアルクロック信号のクロックサイクル４の立上りエッジは、パラレルクロック信号の立下りエッジと一致する。すると、第１ラッチは、シリアルクロック信号のクロックサイクル５の間に状態を変えて検出信号を生成することが予測される。なぜなら、サイクルの立上りエッジにおいてパラレルクロック信号が低い論理状態を持つ最初のサイクルがクロックサイクル５だからである。その次のシリアルクロックサイクル、すなわちクロックサイクル６では、第２のラッチが状態を変えて転送制御信号を生成し、それで、パラレルデータの新しいアイテムがシフトレジスタに転送され、そこから、データが、シリアルクロックサイクルごとに１ビットずつ、シリアルビットストリームとしてレジスタから出していく。
技術的限界に近い非常に高い周波数では、シリアルクロック信号の相対位相をパラレルクロック信号のそれに関して（すなわち、全てのＰＶＴ変動およびレイアウト変動にわたって）制御することは非常に困難である。結果として、パラレルクロックは実際、クロックサイクル４においてシリアルクロックの立上りエッジの直前、正確には立上りエッジと同時、または立上りエッジの直後に自らの立下りエッジを持つことがあり得る。それが立上りエッジの前であれば、第１ラッチがクロックサイクル５の代わりにクロックサイクル４の間に検出信号を生成することは可能である。最悪の場合、検出信号はダイナミックに不安定になることがあり得る。すなわち、シリアルクロックサイクル４か５かいずれかにおいてランダムに生成されることがあり得る。そうなった場合、データアイテムは、シリアルクロックの７サイクル分、８サイクル分または９サイクル分の相異なる間隔でシフトレジスタに転送されることになる。
第５に、以前考慮されたデータ復元回路では、入りシリアルデータストリームから復元されたクロックが、シリアルデータストリームをラッチするのに使用される。しかしながら、シリアルデータストリームのデータアイの形状次第では、復元されたクロックからはずれるオフセットクロックを使用してシリアルデータラッチングを実行するのが望ましい。このようなオフセットクロック信号を生成する最も単純な方法は、遅延素子を使用して復元クロック信号を遅延させることであろう。しかしながら、これには元々欠点があり、特に、プロセス、電圧および温度の変動全体にわたって遅延は制御しづらい。その上、このような遅延素子は、クロック復元回路の外側からの制御が困難であり、復元されたクロック信号に相対する遅延（先行よりむしろ）を押し付けることしかできない。
本発明によれば、受信されたシリアルデータストリームをサンプリングするためのデータ復元回路であって、同一の周波数を有するが位相において互いに間隔をあけた複数の候補クロック信号を受信するために接続され、前記候補クロック信号のうち前記受信されたシリアルデータストリームと位相が合致する１つを受信されたクロック信号として選択することが可能なクロック復元回路と、前記候補クロック信号のうち前記復元クロック信号として選択された前記候補クロック信号と異なる他の１つをオフセットクロック信号として選択することが可能なオフセットクロック回路と、前記オフセットクロック信号を使用して前記受信されたデータストリームをサンプリングすることが可能で、前記オフセットクロック信号を使用して獲得した前記データサンプルを復元されたデータとして選択することが可能なデータサンプリング回路とを備えることを特徴とするデータ復元回路が提供される。
本発明の第１の形態によれば、クロック信号および該クロック信号と同期で自らの論理状態を変える第１同期信号を受信するために接続された第１クロック式素子と、前記クロック信号と第２同期信号を受信するために接続された第２クロック式素子を備える信号発生回路が設けられており、前記第１クロック式素子は、前記クロック信号により、前記第１同期信号における状態変化に応じて、それによって生成された第２同期信号の論理状態が変えられるように動作可能な応答状態と、第２同期信号における状態変化が起こらない非応答状態の間で切り換えでき、前記第２クロック式素子は、前記クロック信号により、前記第２同期信号における状態変化に応じて、それによって生成された第３同期信号の論理状態が変えられるように動作可能な応答状態と、第３同期信号における状態変化が起こらない非応答状態の間で切り換えでき、そこで、前記クロック信号が第１の論理状態を持つときは、第１クロック式素子が非応答状態を有し、第２クロック式素子が応答状態を有し、前記クロック信号が第２の論理状態を持つときは、第１クロック式素子が応答状態を有し、第２クロック式素子が非応答状態を持つ。
このような信号発生回路では、ＰＶＴ変動に関係なく常に、第３同期信号における状態変化がクロックサイクルの一部分において起こることが保証される。例えば、第３同期信号がクロックサイクルの第１半分において常に自らの論理状態を変えることを保証できる。この保証は、例えば、高い周波数においてＰＶＴ変動とともに、マスタ／スレーブまたは第１同期信号を発生させるのに使用される全ラッチ素子（full latch element）のスイッチング時間がクロックサイクルの５０％のいずれかの側で変わる可能性があるために、第１同期信号が一サイクルの特定の半分において自らの状態を変えることが保証できないときでも、可能である。
一実施例では、第１および第２クロック式素子の各々がトランスペアレントラッチ素子（transparent latch element）またはハーフラッチ素子（half latch element）、例えば、トランスペアレントレベル感知ラッチ（transparent level-sensitive latch）である。このようなトランスペアレントラッチ素子またはハーフラッチ素子は、スイッチング時間がマスタ／スレーブまたは全ラッチ素子のそれよりも短いので、非常に高い周波数においても、トランスペアレントラッチ素子またはハーフラッチ素子のスイッチング時間がクロックサイクルの半分より短くなることを保証するのは依然可能である。
第１同期信号を生成するクロック式素子がクロック信号の動作縁（例えば、立上りエッジ）の後で素早く切り替わると、第１同期信号における状態変化は、その動作縁の後の第１半サイクルにおいて起こり得る。ところが、この場合、第１クロック式素子は非応答状態にあるので、第２同期信号における変化は、動作縁の後の第２半サイクルになるまで起こらない。この第２半サイクルになると、第２クロック式素子が非応答状態になるので、第３同期信号における変化は、動作縁の後に続く第３半サイクルになるまで起こらない。
他方、第１同期信号が動作縁の後に続く第２半サイクルになるまで変化しないと（該信号を生成するクロック式素子のスイッチング時間が遅いために）、第１クロック式素子は、変化が起こるときすでに応答状態にある。この場合、第２同期信号における状態変化は、動作縁の後の第２半サイクルにおいて起こり、その結果、速い場合と同様、第３同期信号は動作縁の後の第３半サイクルにおいて状態を変えることになる。
他の実施例では、信号発生回路はさらに、前記クロック信号と前記第３同期信号を受信するために接続された第３クロック式素子で、前記クロック信号により、前記第３同期信号における状態変化に応じて、それによって生成された第４の同期信号の論理状態が変えられるように動作可能な応答状態と、第４の同期信号における状態変化が起こらない非応答状態の間で切り換え可能な前記第３クロック式素子を備え、この第３クロック式素子は、前記クロック信号が前記第２の論理状態を持つときに応答状態を有し、前記クロック信号が前記第１の論理状態を持つときに非応答状態を持つ。
本実施例では、第４の同期信号における変化が動作縁の後に続く第４半サイクルにおいて起こることを保証できる。第３クロック式素子は、望ましくは、トランスペアレントラッチ素子またはハーフラッチ素子である。
本発明の第２の形態によれば、一連の反復するＮ個のサイクル（Ｎ≧２）を実行することが可能なクロック復元回路が設けられている。このクロック復元回路は、それぞれシリアルデータストリームを受信するために接続され、該データの立上りエッジサンプルを取るために前記一連の反復するＮ個のサイクルの異なる１個の立上りエッジでトリガされるＮ個の立上りエッジラッチ、それぞれデータストリームを受信するために接続され、該データの立下りエッジサンプルを取るために前記一連の反復するＮ個のサイクルの異なる１個の立下りエッジでトリガされるＮ個の立下りエッジラッチ、および、データストリームからクロック信号が復元されるようにサンプルを処理するためのサンプル処理手段を備える。
このようなクロック復元回路では、クロック立下りエッジでサンプリングされたデータを半サイクルの間にあるラッチから他のラッチに転送する必要がなく、Ｎ−０．５サイクル分までが使用可能である。例えば、Ｎが４であれば、３．５個までのサイクルがそのような転送のために使用可能である。
このようなクロック復元回路では、立上りエッジラッチと立下りエッジラッチをトリガするのに必要なイネーブル信号が精確に制御されなければならない。そのため、一実施例では、クロック復元回路は、それぞれ前記一連の反復するＮ個のサイクルの対応するサイクルごとにアクティブ状態を有し、前記一連の反復する対応しないサイクルごとに非アクティブ状態を持つＮ個の出力信号を発生させるためのコントローラ、および、それぞれ前記Ｎ個の出力信号の異なる１個を受信するための入力を有し、前記立上りエッジラッチの１つと立下りエッジラッチの１つを備え、また、本発明の前記第１の形態を具現する信号発生回路を有するイネーブル信号発生器からもなるＮ個の処理回路を有する。前記第１同期信号が、この処理回路が受信した出力信号によってもたらされ、前記第３および第４の同期信号の一方がイネーブル信号としてこの処理回路の立上りエッジラッチに加えられ、前記第３および第４の同期信号の他方がイネーブル信号としてこの処理回路の立下りエッジラッチに加えられる。
本実施例では、前記第３および第４の同期信号が特定の半サイクル（例えば、動作縁の後の第３および第４半サイクル）において自らの状態を変えることが保証されるので、立上りエッジイネーブル信号と立下りエッジイネーブル信号は、ＰＶＴ変動に関係なく、一クロックサイクルの半分だけ間隔をあけた正しい時点で自らの状態を変えることが保証される。
本発明の第３の形態によれば、所定のＮビット制御パターンが循環制御レジスタ（circulating control register）を介して正しく循環していることを検証する検証回路が該レジスタに接続できるように設けられており、このレジスタは、それぞれ制御パターンの１ビットを記憶するためのＮ個の記憶素子を有し、該制御パターンの１ビットが第１の値を有し、他のビットが各々第２の値を有し、前記検証回路は、レジスタの２個以上の連続する記憶素子の第１セットに実効的に接続された第１チェック手段で、該第１セットの記憶素子のいずれかが前記第１の値を有するときに第１の状態を有し、該第１セットの記憶素子の全てが前記第２の値を有するときに第２の状態を持つ第１チェック信号を生成するための前記第１チェック手段、前記レジスタの２個以上の連続する記憶素子の第２セットを形成する残りの記憶素子に実効的に接続された第２チェック手段で、該第２セットの記憶素子のいずれかが前記第１の値を有するときに第１の状態を有し、該第２セットの記憶素子の全てが前記第２の値を有するときに第２の状態を持つ第２チェック信号を生成するための前記第２チェック手段、および、前記第１および第２のチェック手段に接続された、第１および第２のチェック信号が同じ状態を持つときに前記制御パターンが不正であることを示す検出信号を生成する同一状態検出手段を備える。
このような検証回路は、ＡＮＤゲート、ＮＡＮＤゲート、排他的ＯＲゲートのような単純な組合せ論理ゲートだけを使用して簡単に実現できる。その上、この回路によって循環制御レジスタにかけられる負荷は望ましいことに低いので、高速動作は損なわれない。
このような循環制御レジスタは、例えば、本発明の第２の形態を具現するクロック復元回路における前記コントローラとともに、または、本発明の第４の形態を具現するデータ同期回路におけるカウンタ（後述）とともに使用してよい。
本発明の第４の形態によれば、データの第１アイテムを連続的に受信し、この受信された第１アイテムから導出されたデータの第２アイテムを連続的に出力するためのデータ同期回路が設けられており、前記第１アイテムの１つが第１クロック信号の各サイクルにおいて受信され、前記第２アイテムの１つが、第１クロック信号の周波数のＮ倍（Ｎは整数）の周波数を有する第２クロック信号の各サイクルにおいて出力される。このデータ同期回路は、第１クロック信号のサイクルにおいて予選択された点でリセット信号をアクティブ状態から非アクティブ状態に変わらせるためのリセット信号発生器、前記第２クロック信号と前記リセット信号を受信するために接続され、前記リセット信号の前記非アクティブ状態への変化に従って、前記第２クロック信号のパルスをカウントし、前記第２クロック信号のＮサイクル分の間隔で転送制御信号を生成することが可能なカウンタ、および、前記転送制御信号と前記第２クロック信号を受信するために接続され、前記転送制御信号の連続する信号に応じてそれぞれの第１アイテムを受け入れ、受け入れた第１アイテムから前記第２アイテムを導出し、この第２アイテムを第２クロック信号のサイクルごとに１つずつ出力することが可能なデータ変換器を備える。
第２アイテムは、データ変換器によって適当などんな仕方ででも第１アイテムから導出されてよい。データ変換器はパラレル／シリアル変換器であってよい。
このようなデータ同期回路では、カウンタはＰＶＴ変動に関係なく常に、前記第２クロック信号のＮサイクル分の間隔で転送制御信号を生成するので、第１クロック信号が第２クロック信号に相対する位相において変化しても、データの第１アイテムは常に、第２クロック信号に関連して固定された間隔でデータ変換器によって受け入れられることが保証できる。
本発明の第５の形態によれば、受信されたシリアルデータストリームをサンプリングするためのデータ復元回路が設けられており、これは、同じ周波数を有するが、位相において互いに間隔をあけた複数の候補クロック信号を受信するために接続され、前記候補クロック信号のうち、前記受信されたシリアルデータストリームと位相において合致する１つを受信されたクロック信号として選択することが可能なクロック復元回路、前記候補クロック信号のうち、復元クロック信号として選択された前記候補クロック信号と異なる他の１つをオフセットクロック信号として選択することが可能なオフセットクロック回路、および、前記オフセットクロック信号を使用して前記受信されたデータストリームをサンプリングすることが可能なデータサンプリング回路を備える。
このようなデータサンプリング回路では、オフセットクロック信号は、受信されたシリアルデータストリームのデータアイ形状に適合するように自由に選ぶことができる。オフセットクロック信号は、復元クロック信号に関して位相進みまたは位相遅れを望みとおりもってよい。
オフセットクロック信号は候補クロック信号の中から選択されるので、これは、回路の外側から提供された制御信号を使用して選択することができる。これで、回路のフレキシビリティは大いに増す。
候補クロック信号の周波数は、望ましくは、受信されたシリアルデータストリームの周波数に等しい、または近い。
望ましくは、復元クロック信号およびオフセットクロック信号として選択された候補クロック信号の一方または両方を指定するのに使用される選択信号は、候補クロック信号の選択を変更するときに不必要な一時的位相ジャンプが回避されるようなグレイコード（Gray-coded）信号である。同じ理由から、複数の候補クロック信号の最初の信号と最後の信号との位相差は、該複数の候補クロック信号の互いに隣接する各々対をなす２個の信号の位相差とほぼ同じであるのが望ましい。
データ復元回路は、望ましくは、さらに、前記シリアルデータストリームのデータ速度に等しい、または近い周波数を有する基準クロック信号を受信するために接続された、前記候補クロック信号が導出される一連の個別遅延ステージを有する遅延線、および、前記一連の遅延ステージによって加えられた遅延全体が前記基準クロック信号の１サイクル分の持続時間にほぼ等しくなるように制御するための遅延調整回路を包含する多相クロック信号発生器を備える。
この実施態様では、遅延調整回路は、候補クロック信号の位相がＰＶＴ変動に関係なく緊密に制御されるのを確実にする。
本発明によれば、技術的限界に近い非常に高い周波数においても、ＰＶＴ変動およびレイアウト変動等に関わらず、シリアルデータストリームからクロック信号を復元することができ、正確な高速データ転送を可能とすることができる。
以下、添付図面を参照して本発明の実施例を詳述する。
図１に示す以前考慮された信号発生回路１０は、第１ラッチ素子１２と第２ラッチ素子１４を備える。ラッチ素子１２および１４はそれぞれ例えば、ポジティブエッジトリガ式マスタ／スレーブＤ形ラッチ素子である。
ラッチ素子１２および１４はそれぞれクロック信号ＣＬＫを受信するように接続されたクロック入力Ｃを有する。ラッチ素子１２および１４は、それぞれ、また、アクティブロー非同期リセット信号ＡＲＳＴを受信するように接続されたリセット入力Ｒを有する。リセット信号ＡＲＳＴは、クロック信号ＣＬＫに関して非同期である。第１ラッチ素子１２は、高論理レベルＨ（論理『１』）になるように接続されたデータ入力Ｄを有する。第２ラッチ素子１４は、第１ラッチ素子から第１クロック化リセット信号ＲＣＫ１を受信するためにそのデータ出力Ｑに接続されたデータ入力Ｄを有する。この第２ラッチ素子１４のデータ出力Ｑにおいて第２クロック化リセット信号ＲＣＫ２が生成される。
第２クロック化リセット信号ＲＣＫ２は、例えば、入りシリアルデータストリームのサンプリングを引き起こすためにイネーブル信号を発生させるクロック復元回路をリセットするリセット信号として使用される。このような回路では、リセット信号の除去をクロック信号ＣＬＫに関連して精確に制御しなければならない。
まず、図１の制御信号の動作を図２に則して説明する。図２では、非同期リセット信号ＡＲＳＴが初め論理状態Ｌ（論理『０』：アクティブ）にあり、それから除去されると仮定する。ＡＲＳＴ信号は非同期信号であるので、クロック信号ＣＬＫの１サイクル中のどの時点でも除去することができる。図２に示す例では、ＡＲＳＴ信号はクロックサイクル０において任意の瞬間に除去される。ＡＲＳＴ信号の除去の後に続く第１立上りエッジＲ１において、該立上りエッジＲ１の直前にある第１ラッチ素子１２のＤ入力におけるハイ状態Ｈは該立上りエッジＲでラッチされ、第１ラッチ素子１２のＱ出力から出力される。第１クロック化リセット信号ＲＣＫ１は、これで、サイクル１の間にロー状態Ｌからハイ状態Ｈに変わる。次の立上りエッジＲ２の直前にある第２ラッチ素子１４のＤ入力における新たなハイ状態Ｈは、第２ラッチ素子１４によって立上りエッジＲ２でラッチされる。ラッチの結果生じるＨ状態は、サイクル２の間の後の方に第２ラッチ素子１４のＱ出力で現われ、第２クロック化リセット信号ＲＣＫ２をもたらす。従って、サイクル０におけるＡＲＳＴ信号の除去に応じて、第２クロック化リセット信号ＲＣＫ２は、クロック信号ＣＬＫと同期化されたサイクル２の間の一時点でＬ状態からＨ状態に変わる。
ちなみに、図１の信号発生回路１０において２個の並列接続されたラッチ素子１２および１４を使用する理由は次のとおりである。該回路の出力信号を生成するために第１ラッチ素子１２だけが設けられたとすれば（すなわち、出力信号がＲＣＫ２信号の代わりにＲＣＫ１信号であったとすれば）、ＡＲＳＴ信号は、次の立上りエッジ（例えば、図２のＲ１）の前の第１ラッチ素子１２の所定の最小セットアップ時間より先に除去されることがあり得る。この場合、ＲＣＫ１信号は、Ｌ状態とＨ状態の間に留まるいわゆる準安定状態に入るか、クロック立上りエッジの後に続いて２つの正反対の状態変化を起こすかする。この後に続く立上りエッジの直前にＲＣＫ１信号をラッチするために第２ラッチ素子１４を設けることによって、第１ラッチ素子１２の最小セットアップ時間に達しなくても、ＲＣＫ２信号がクリーンな信号になる可能性はきわめて高くなる。
信号発生回路１０を構築するのに使用される回路技術の限界に近い周波数では、ラッチ素子１２および１４の各々のスイッチング時間はクロックサイクルの１周期の半分に近いようであり、これを超えるかもしれない。これは、図２において、サイクル２のどちらか半分の間に起こり得るＰＶＴ変動および他の変動全体にわたってＲＣＫ２信号がＬ状態からＨ状態に変わることを保証できないことを意味する。しかしながら、どちらかの半サイクルの間にＲＣＫ２信号が状態を変えることを保証できることが重大な意味を持つ用途はいくつかある。そのような用途にクロック復元回路が含まれている。
本発明の第１の形態による改良された信号発生回路を図３に示す。図３では、図１の信号発生回路１０のコンポーネントに同じまたは相当する回路２０のコンポーネントが、同じ参照番号で表されており、これについての説明は省かれている。
図３では、第１および第２のラッチ素子１２および１４が上に図１に則して述べたとおり接続され、入力回路１０を形成する。第２クロック化リセット信号ＲＣＫ２は、第１同期信号Ｓ１を提供するのに使用される。図３の回路はさらに、第３ラッチ素子２２および第４ラッチ素子２４を備える。第３および第４のラッチ素子２２および２４はハーフ（または、トランスペアレント）ラッチ素子で、それぞれデータ入力Ｄおよびデータ出力Ｑを有する。
第３ラッチ素子２２はアクティブロークロック入力ＣＬを有し、第４ラッチ素子２４の方はアクティブハイクロック入力ＣＨを有する。従って、第３ラッチ素子２２は、そのクロック入力ＣＬがＬ状態を持つときに応答（オープン）状態を持つ。この応答状態にあるとき、データ出力Ｑは、データ入力Ｄの状態変化に応じて状態を変える。クロック入力ＣＬがＨ状態を持つとき、第３ラッチ素子２２は非応答（クローズド）状態にあり、データ出力Ｑがデータ入力Ｄの状態変化に応じて状態を変えない。
他方、第４ラッチ素子２４は、そのクロック入力ＣＨがＨ状態を持つときに応答（オープン）状態を有し、そうでないときに非応答（クローズド）状態を持つ。
第３ラッチ素子２２のデータ入力Ｄは、第２ラッチ素子１４のデータ出力Ｑに接続されており、そこから第１同期信号Ｓ１（第２クロック化リセット信号ＲＣＫ２）を受信する。第４ラッチ素子２４のデータ入力Ｄは、第３ラッチ素子２２のデータ出力Ｑに接続されており、そこから第２同期信号Ｓ２を受信する。第４ラッチ素子２４のデータ出力Ｑにおいて第３同期信号Ｓ３が生成される。ラッチ素子２２および２４のクロック入力ＣＬおよびＣＨは、クロック信号ＣＬＫを受信するために接続されている。
次に、図３の信号発生回路２０の動作を図４および図５に則して説明する。図４は、処理公差、電圧マージンおよび温度の変動（ＰＶＴ変動）のゆえに、回路（特に入力回路１０の第１および第２のラッチ素子１２および１４）が高速のスイッチング時間を有するケースに関連する。図５は、ＰＶＴ変動のゆえに信号発生回路２０が低速のスイッチング時間を有するケースに関連する。
図４および図５の両方において、非同期リセット信号ＡＲＳＴは、クロック信号ＣＬＫのクロックサイクル０の間に除去されると仮定する。図１の回路におけるとおり、ＲＣＫ１信号およびＳ１（ＲＣＫ２）信号は、それぞれクロックサイクル１および２の間にＬ状態からＨ状態に変わる。高速のケース（図４）では、Ｓ１信号がサイクル２において立下りエッジＦ２の前の時点ｔearlyでＨ状態に変わると見ることができる。例えば、クロック信号ＣＬＫの周波数が６２２ＭＨｚのとき、ｔearlyは０．３６ｎｓであってよい。従って、高速のケースでは、Ｓ１信号の変化がクロックサイクル２の第１半分において楽に起こる。
他方、低速のケース（図５）では、よりも長いスイッチング時間から、Ｓ１信号がクロックサイクル２において立下りエッジＦ２の後の時点ｔlateでＬ状態からＨ状態に変わるだけと見ることができる。例えば、クロック周波数が６２２ＭＨｚのとき、ｔlateは０．０３ｎｓであってよい。従って、このケースでは、Ｓ１信号の状態変化がクロックサイクル２の第２半分において起こる。
Ｓ１信号がクロックサイクル２の第１半分（first half）においてＨ状態に変わる場合（すなわち、図４に示す高速のケース）、その状態変化は、立下りエッジＦ２に至るまで非応答状態に留まる第３ラッチ素子２２を通して伝搬しない。これは、第２同期信号Ｓ２が立下りエッジＦ２から短い時間ｔh13の後にＬ状態からＨ状態に変わるだけであることを意味する（ここで、その短い時間ｔh13は第３ラッチ素子２２のスイッチング時間に相当する）。しかしながら、そのＳ１信号の変化は直ちに第４ラッチ素子２４を通して伝搬しない。なぜなら、このラッチ素子は、クロックサイクル３の始めに立上りエッジＲ３に至るまで非応答状態にあるからである。従って、Ｓ３信号は、立下りエッジＦ３から短い時間ｔh14の後までＬ状態からＨ状態に変わらない（ここで、その短い時間ｔh14は第４ラッチ素子２４のスイッチング時間に相当する）。第４ラッチ素子２４のスイッチング時間ｔh14は、第１および第２のラッチ素子１２および１４のスイッチング時間ｔf11，ｔf12と比べて短いので、Ｓ３信号がクロックサイクル３の第１半分において状態を変えることは保証できる。例えば、高速のケース（図４）では、Ｓ３信号の変化は、クロック周波数が６２２ＭＨｚのとき、クロックサイクル３の立下りエッジＦ３より時間ｔfast、例えば、０．４１ｎｓだけ前に起こり得る。
Ｓ１信号がクロックサイクル２において立下りエッジＦ２の後に変化する低速のケースでは、その変化がクロックサイクル２の第２半分（second half）の間に直ちに第３ラッチ素子２２を通して伝搬する。なぜなら、そのとき、第３ラッチ素子２２は応答状態にあるからである。従って、Ｓ２信号は、クロックサイクル２の第２半分の間にＬ状態からＨ状態に変わる。しかしながら、このとき、第４ラッチ素子２４はなお非応答状態にあるので、Ｓ３信号はその初期Ｌ状態から変わらない。Ｓ３信号がＬ状態からＨ状態に変わるのは、第４ラッチ素子２４が応答状態に入ったとき、立上りエッジＲ３の後でしかない。Ｓ３信号の状態変化がどれだけの遅延で立上りエッジＲ３の後に起こるかは、第４ラッチ素子２４のスイッチング時間ｔh14によって求められる。図５に示すとおりの最低速のケースでさえ、そのスイッチング時間ｔh14は、状態変化がクロックサイクル３の第１半分の間、すなわち立下りエッジＦ３より時間ｔslowだけ前に起こることを保証するのに十分なほど低い。例えば、クロック周波数が６２２ＭＨｚのとき、ｔslowは０．１１ｎｓである。
従って、Ｆ３の回路では、ＰＶＴ変動および他の変動によるラッチ素子のスイッチング時間変動に関係なく、信号発生回路の出力におけるＳ３信号が１クロックサイクルの第１半分の間に状態を変えることが保証できることになる。
図３の回路では、信号発生回路の最終出力信号（Ｓ３）の状態変化が１クロックサイクルの第１半分の間に起こることを保証するのが望まれる。他方、状態変化が１クロックサイクルの第２半分の間に起こることを保証するのが望まれる場合は、第４同期信号を生成するために更なるラッチ素子、それも、アクティブロークロック入力ＣＬを有する更なるラッチ素子を第３および第４のラッチ素子２２および２４の後に接続してよい。この可能性については、後に図８に則して述べる。
同様に、図３の回路では、状態変化は全てＬからＨであるが、これは絶対ではない。信号ＲＣＫ１およびＳ１〜Ｓ３のいずれかにおいて何らかの状態変化が引き起こされることはあり得る。また、入力回路１０では、第２ラッチ素子１４にとって全てのケースにおいて設けられることも絶対ではない。第１ラッチ素子１２が出力ＲＣＫ１におけるどんな準安定状態も最小化または除去するための回路を備える場合は、その出力を第３ラッチ素子２２のＤ入力に直接接続することができ、また、第２ラッチ素子１４を省略することができる。
ハーフラッチ素子の代わりに、同期信号における状態変化を１クロックサイクルの所要部分の間に引き起こすのに十分な高速であることが保証されたスイッチング時間、例えば、半サイクル分よりも短いスイッチング時間を有する適当なクロック式素子を使用することができる。
次に、本発明の第２の形態を具現するクロック復元回路３０の部分々々を図６〜図１２に則して説明する。
先ず図６について説明すると、クロック復元回路３０は、４個の記憶素子３４0,３４1,３４2および３４3を有する循環制御レジスタ３２を備える。各記憶素子３４0〜３４3は、関連の記憶素子の出力信号Ｂ０〜Ｂ３として出力された１ビット値を記憶できるようになっている。
図６に示すクロック復元回路３０は、また、それぞれ循環制御レジスタ３２の記憶素子３４0〜３４3の１つに対応する処理回路３６0〜３６3を有する。
各処理回路３６は、イネーブル信号発生器３８、立上りエッジラッチ４０および立下りエッジラッチ４２を備える。各処理回路３６におけるイネーブル信号発生器３８は、対応する記憶素子３４0〜３４3の出力信号Ｂ０〜Ｂ３を受信するために接続された入力を有する。イネーブル信号発生器３８は、また、立上りエッジイネーブル信号ＥＮｒが発生させられる第１出力、および、立下りエッジイネーブル信号ＥＮｆが発生させられる第２出力を有する。
各処理回路における立上りエッジラッチ４０および立下りエッジラッチ４２はそれぞれシリアルデータストリームＤＩＮを受信するために接続されたデータ入力Ｄを有する。立上りエッジラッチ４０は、当該処理回路におけるイネーブル信号発生器３８の立上りエッジイネーブル信号ＥＮｒを受信するために接続されたイネーブル入力Ｅを有する。立下りエッジラッチ４２は、当該処理回路のイネーブル信号発生器３８によって発生させられた立下りエッジイネーブル信号ＥＮｆを受信するために接続されたイネーブル入力Ｅを有する。立上りエッジラッチ４０は、立上りエッジデータサンプルＤｒが生成されるデータ出力Ｑを有する。立下りエッジラッチ４２は、立下りエッジデータサンプルＤｆが生成されるデータ出力Ｑを有する。相異なる処理回路３６0〜３６3によって生成されたデータサンプルＤｒ０〜Ｄｒ３およびＤｆ０〜Ｄｆ３は、クロック復元回路内の更なる回路（図示されていない）によって、シリアルデータストリームＤＩＮからクロック信号を復元するのに使用される。
図７は、循環制御レジスタ３２の構成の一例を示す。図７の例では、制御レジスタ３２は、第１，第２，第３および第４のラッチ素子５２，５４，５６および５８から作り上げられている。本実施例では、各ラッチ素子５２，５４，５６および５８は、ポジティブエッジトリガ式マスタ／スレーブＤ形ラッチ素子である。各ラッチ素子は、データ入力Ｄ、データ出力Ｑおよびクロック入力Ｃを有する。第１ラッチ素子５２のデータ入力Ｄは、第４ラッチ素子５８のデータ出力Ｑに接続されている。第２ラッチ素子５４のデータ入力は、第１ラッチ素子５２のデータ出力Ｑに接続されている。第３ラッチ素子５６のデータ入力Ｄは、第２ラッチ素子５４のデータ出力Ｑに接続されている。第４ラッチ素子５８のデータ入力Ｄは、第３ラッチ素子５６のデータ出力Ｑに接続されている。全４個のラッチ素子のそれぞれのクロック入力Ｃは、クロック信号ＣＬＫを受信するために接続されている。
図７の第１ラッチ素子５２はアクティブローリセット入力Ｒを有し、第２から第４までのラッチ素子５４，５６および５８の方はそれぞれアクティブロープリセット入力Ｐを有する。第１ラッチ素子５２のリセット入力Ｒと第２から第４までのラッチ素子５４，５６および５８のそれぞれのプリセット入力Ｐは、リセット信号を受信するために接続されており、そのリセット信号は、本例では、本発明の前記第１の形態を具現する図３の信号発生回路によって生成された同期信号Ｓ３である。
図７に示す制御レジスタ３２では、各ラッチ素子が該制御レジスタ３２の記憶素子３４0〜３４3の１つを提供する。従って、図６に示す記憶素子３４0の出力信号Ｂ０は第１ラッチ素子５２のデータ出力Ｑにおいて提供される。同様に、第２から第４までのラッチ素子５４，５６および５８のデータ出力Ｑがそれぞれ制御レジスタ３２の出力信号Ｂ１，Ｂ２およびＢ３を提供する。
図７の制御レジスタ３２の動作時、該レジスタは、Ｓ３信号をアクティブ（Ｌ）状態に設定することによって初期化される。結果として、第１ラッチ素子５２のデータ出力ＱはＬ状態に設定され、第２から第４までのラッチ素子５４，５６および５８の方はそれぞれデータ出力ＱがＨ状態に設定される。従って、出力信号Ｂ０〜Ｂ３は、図６に示すとおり“０１１１”に設定される。
Ｓ３信号が除去された（Ｈ状態に変えられた）後、パターン“０１１１”は、ＣＬＫ信号の各立上りエッジに応じてラッチ素子５２，５４，５６および５８を通して循環させられる。これで、出力信号Ｂ０〜Ｂ３は“１０１１”，“１１０１”，“１１１０”になり、その後再び反復的な仕方で“０１１１”になる。特に、各出力信号Ｂ０〜Ｂ３は、一連の４クロックサイクルごとに１個のサイクルについてＬ状態を有し、その一連の４クロックサイクルにわたって４個の異なる出力信号が次々にＬ状態を取る。
次に、各処理回路３６0〜３６3におけるイネーブル信号発生器３８の一実施例を図８に則して説明する。図８の例では、イネーブル信号発生器３８が、循環制御レジスタ３２の出力信号Ｂ０を受信する第１処理回路３６0のイネーブル信号発生器であると仮定する。残りの処理回路３６1〜３６3におけるイネーブル信号発生器は、図８のイネーブル信号発生器３８と同じ仕方で構成されているが、代わりに出力信号Ｂ１〜Ｂ３を受信する。
図８のイネーブル信号発生器３８は、図３の信号発生回路を基礎に置いており、第１，第２および第３のラッチ素子６２，６４および６６を備える。このケースでは、図３の入力回路１０は使用されない。図８の第１ラッチ素子６２は、図３の第３ラッチ素子２２に対応する。図８の第２ラッチ素子６４は、図３の第４ラッチ素子２４に対応する。図８の第３ラッチ素子６６は、図３に存在しない補助ラッチ素子である。この補助ラッチ素子は、また、ハーフ（または、トランスペアレント）ラッチ素子でもある。
各ラッチ素子６２，６４および６６は、データ入力Ｄおよびデータ出力Ｑを有する。第１ラッチ素子６２および第３ラッチ素子６６は各々アクティブロークロック入力ＣＬを有し，第２ラッチ素子６４はアクティブハイクロック入力ＣＨを有する。第１ラッチ素子６２のデータ入力Ｄは、循環制御レジスタの出力信号Ｂ０を受信するために接続されている。第２ラッチ素子６４のデータ入力Ｄは、第１ラッチ素子６２のデータ出力Ｑからのクロック化リセット信号ＲＣＫ０を受信するために該データ出力Ｑに接続されている。第３ラッチ素子６６のデータ入力Ｄは、第２ラッチ素子６４のデータ出力Ｑに接続されている。上述の立上りエッジイネーブル信号ＥＮｒ０は、第２ラッチ素子６４のデータ出力Ｑで生成され、上述の立下りエッジイネーブル信号ＥＮｆ０は、第３ラッチ素子６６のデータ出力Ｑで生成される。各ラッチ素子６２，６４および６６のクロック入力ＣＬまたはＣＨは、クロック信号ＣＬＫを受信するために接続されている。図８のＢ０信号は図３の第１同期信号Ｓ１に対応することが認識されよう。ＢＣＫ０信号は、図３の第２同期信号Ｓ２に対応する。また、ＥＮｒ０信号は、図３の第３同期信号Ｓ３に対応する。
図８のイネーブル信号発生器の動作を説明する前に、全体としての処理回路３６0の動作が理解できるようにするために、処理回路３６0における立上りエッジラッチ４０および立下りエッジラッチ４２の一実施例を図９および図１０に則して説明する。
図９において、立上りエッジラッチ４０は、ポジティブエッジトリガ式マスタ／スレーブＤ形フリップフロップである。フリップフロップ４０は、シリアルデータストリームＤＩＮを受信するデータ入力Ｄ、立上りエッジイネーブル信号ＥＮｒ０を受信するイネーブル入力Ｅ、クロック信号ＣＬＫを受信するクロック入力Ｃ、および、上述の立上りエッジデータサンプルＤｒ０が発生させられるデータ出力Ｑを有する。イネーブル入力Ｅは、フリップフロップ４０を使用可能状態と使用不能状態の間で切り換えるのに使用される。使用可能状態（イネーブル入力ＥがＬ状態）のとき、ＣＬＫ信号の各立上りエッジの直前におけるＤ入力の状態はデータ出力Ｑに転送される。使用不能状態（イネーブル入力ＥがＨ状態）のとき、フリップフロップ４０はデータ入力Ｄに応答しない。
図１０の立下りエッジラッチ４２は、ネガティブエッジトリガ式Ｄ形フリップフロップで、クロック信号ＣＬＫの立下りエッジでトリガされることを別にすれば、それ以外には図９のフリップフロップ４０と基本的に同じ仕方で動作する。
では、図６〜図１０に示す回路の動作を図１１および図１２に則して説明する。クロック信号ＣＬＫのクロックサイクルは、各々新たなサイクルが該クロック信号の立上りエッジで始まる一連の反復する４つ連続のサイクルＡ０〜Ａ３，Ｂ０〜Ｂ３，Ｃ０〜Ｃ３等々を形成する。図１１および図１２には、サイクルＡ１〜Ａ３，Ｂ０〜Ｂ３およびＣ０〜Ｃ１だけが描かれている。
ＣＬＫ信号が時点Ａで立上ると、サイクルＡ２は始まる。このとき、制御レジスタ３２の内容は１１１０である（すなわち、Ｂ０＝１，Ｂ１＝１，Ｂ２＝１およびＢ３＝０）。立上りエッジの直前における制御レジスタ３２の内容は、図６において右へ記憶素子ごとにシフトされ、最も右側の記憶素子３４3の内容は最も左側の記憶素子３４0に転送される。こうして、このケースでは、クロックサイクルＡ２の間の時点Ｂの付近でＢ０信号とＢ３信号に変化が起こる。図７に示すラッチ素子５２，５４，５６および５８のスイッチング時間次第で、時点Ｂは、クロックサイクル２の第１半分の中であることも（図示されたとおり）、図５に則して先に述べたとおりクロックサイクルＡ２の第２半分の中であることもあり得よう。この変動は、後に述べる理由から重要でない。
信号Ｂ０〜Ｂ３はそれぞれ処理回路３６0〜３６3の対応する１つに通される。
各イネーブル信号発生器３８におけるラッチ素子６２は、クロックサイクルＡ２の第２半分が始まる（時点Ｃ）まで非応答状態にある。これは、クロックサイクルＡ２の第２半分の間の時点Ｄまで、信号Ｂ０〜Ｂ３におけるどんな変化も対応するクロック化信号ＢＣＫ０〜ＢＣＫ３に現われないことが保証されることを意味する。信号Ｂ０〜Ｂ３における変化が時点Ｃから少し後に現われても（ラッチ素子５２，５４，５６および５８がＰＶＴ変動のゆえに長いスイッチング時間を有する場合に可能であるとおり）、対応するクロック化信号ＢＣＫ０〜ＢＣＫ３における変化がクロックサイクルＡ２の第２半分の間に起こることは、依然保証される。
クロック化信号ＢＣＫ０〜ＢＣＫ３におけるどんな変化も、サイクルＡ３の第１半分が時点Ｅで始まるまで、さらに伝搬することは阻止される。その時点で、図８のラッチ素子６４は非応答状態から応答状態に変わり、それで、立上りエッジイネーブル信号ＥＮｒ０〜ＥＮｒ３がクロックサイクルＡ３の第１半分の間の時点Ｆで状態変化を起こすことになる。その変化は、時点Ｂで起こった信号Ｂ０〜Ｂ３における変化を反映する。
こうして、立上りエッジイネーブル信号ＥＮｒ０がクロックサイクルＡ３の第１半分の間にアクティブになることは保証される。その立上りエッジイネーブル信号ＥＮｒ０は、シリアルデータストリームＤＩＮの立上りエッジデータサンプルＤｒ０を時点Ｊ、すなわちクロックサイクルＢ０の始めに取るのに使用される。処理回路３６0における立上りエッジラッチ４０は、そのため、イネーブル信号ＥＮｒ０がアクティブになる時点Ｆからサンプリング時点Ｊまでに十分なセットアップ時間を有する。このセットアップ時間は、少なくとも１クロックサイクルの半分であることが保証される。こうして、時点ＪでシリアルデータストリームＤＩＮの状態（Ｌ状態）はサンプリングされ、第１処理回路３６0の立上りエッジラッチ４０でラッチされる。サンプリングされたデータＤｒ０は、時点Ｊの少し後に該ラッチ４０の出力において使用可能となる。
サイクルＡ３の間の時点Ｉで、立下りエッジイネーブル信号Ｅｎｆ０はアクティブＬ状態に変わる。再度、この変化は、サイクル２の第２半分において起こることが保証される。なぜなら、各サイクルの第２半分に至るまで、図８のラッチ素子６６が非応答状態に維持されるからである。これは、時点Ｆでの立上りエッジイネーブル信号ＥＮｒ０における変化が時点Ｉまでラッチ素子６６を通して伝搬しないことを意味する。立下りエッジイネーブル信号ＥＮｆ０の状態変化の結果、サイクルＢ０において時点Ｋで立下りエッジデータサンプルＤｆ０が取られる。このサンプルは、時点Ｋの直前におけるシリアルデータストリームＤＩＮの状態、すなわちＨ状態を反映する。取られたデータサンプルＤｆ０は、サイクルＢ０の終わりの直前の時点Ｌで処理回路３６0における立下りエッジラッチ４２の出力において使用可能となる。再度、立下りエッジラッチ４２にとってのイネーブル・セットアップ時間（時点Ｉから時点Ｋまで）は、少なくとも１クロックサイクルの半分であることが保証される。
次のサイクルＢ１では、新たな立上りエッジデータサンプルＤｒ１が時点Ｍで取られ、新たな立下りエッジデータサンプルＤｆ１が時点Ｎで取られる。サイクルＢ２では、新たな立上りエッジデータサンプルＤｒ２が時点Ｏで取られ、新たな立下りエッジデータサンプルＤｆ２が時点Ｐで取られる。サイクルＢ３では、新たな立上りエッジデータサンプルＤｒ３が時点Ｑで取られ、新たな立下りエッジデータサンプルが時点Ｒで取られる。
イネーブル信号発生器３８は、また、ＰＶＴ変動に関係なく、各イネーブル信号ＥＮｒまたはＥｎｆが、その関連する立上りエッジまたは立下りエッジの１サイクルの半分の間に非アクティブＨ状態に確実に変えられるようにする働きを持つことが認識されよう。例えば、立上りエッジイネーブル信号ＥＮｒ０は、サイクルＢ０の立下りエッジの１サイクルの半分の間に（時点Ｊで）非アクティブ状態に変えられる。
図１１および図１２において、各処理回路３６の立上りエッジラッチ４０と立下りエッジラッチ４２は互いに１クロックサイクルの半分の間にサンプルを取ることが認識されよう。しかしながら、各ラッチは４クロックサイクルごとに１回更新されるだけである。例えば、第１処理回路３６0におけるラッチ４０が次回更新されるのは、次の４つ連続のサイクルＣ０〜Ｃ３のサイクルＣ０においてである。この戦略により、データサンプルを他のラッチに再転送または直接評価しなければならなくなる前に約３．５クロックサイクル（以前考慮されたクロック復元回路におけるとおりの０．５クロックサイクルよりむしろ）の余裕ができ、その結果、データサンプルを処理する更なる回路をより単純な設計にすることができる。
図６〜図１２の実施例では、循環制御レジスタ３２が４個の記憶素子を有し、４個の処理回路が設けられている。しかしながら、本発明の第２の形態の他の実施例では、異なる数の記憶素子と処理回路を見込むことができる。例えば、記憶素子と処理回路の数は、２以上の任意の整数であってよかろう。一般に、記憶素子と処理回路の数をＮとすると、データサンプルを他のラッチに再転送または直接評価しなければならなくなる前にＮ−０．５クロックサイクルが使用可能である。
図７に示すとおり、初期化動作において循環制御レジスタ３２に加えられるリセット信号は、図３に示すとおりの信号発生回路によって提供されるのが望ましい。特に、図３の回路によって生成されたＳ３信号が、ＰＶＴ変動に関係なく１クロックサイクルの第１半分において状態を変えることは保証されているので、通常の動作が始まる（循環制御レジスタ３２において０１１１をもって）前のセットアップ時間は、少なくとも１クロックサイクルの半分であることが保証される。
本発明の第２の形態によれば、循環制御パターン（０１１１）が不正にならないことが重要である。なぜなら、不正になると、データサンプルは拙い時点で取られ、結果として、入りシリアルデータストリームＤＩＮからクロック信号を復元する可能性が失われることになるからである。この問題を考えると、正しい制御パターンが制御レジスタ３２を通って循環することを検証できる検証回路を設けることが望ましい。
図１３は、このような検証回路８０の一例を示す。この回路８０は、第１および第２のＮＡＮＤゲート８２および８４、等価（排他的ＯＲ）ゲート８６およびフリップフロップ８８を備える。第１ＮＡＮＤゲート８２は、制御レジスタ３２の第１半分に属する出力信号Ｂ０およびＢ１を受信するために接続されている。第２ＮＡＮＤゲート８４は、制御レジスタ３２の第２半分に属する出力信号Ｂ２およびＢ３を受信するために接続されている。第１ＮＡＮＤゲート８２の出力が、等価ゲート８６に第１半分チェック信号Ｈ１を加えるためにその第１入力に接続されている。第２ＮＡＮＤゲート８４の出力が、等価ゲート８６に第２半分チェック信号Ｈ２を加えるためにその第２入力に接続されている。等価ゲート８６の出力が、フリップフロップ８８に検出信号ＳＡＭＥを加えるためにそのデータ入力Ｄに接続されている。フリップフロップ８８は、また、クロック信号ＣＬＫを受信するために接続されたクロック入力Ｃ、および、エラー信号ＥＲＲが生成されるデータ出力Ｑを有する。
図１３の検証回路８０は次のとおり動作する。制御レジスタ３２は、制御シーケンスが不正になってもシフトし続けると仮定する。制御レジスタ３２は、別々にチェックされる２つの半分に分割されている。２つの半分のためのチェック信号は常に互いに異なるものとした。両方が同じであったら、制御シーケンスの不正が起こってしまうに相違ない。
制御レジスタの第１半分出力信号Ｂ０およびＢ１は、第１半分チェック信号Ｈ１を生成するためにともにＮＡＮＤ演算される。同様に、第２半分出力信号Ｂ２およびＢ３は、第２半分チェック信号Ｈ２を生成するためにともにＮＡＮＤ演算される。制御シーケンスが正しければ、チェック信号Ｈ１およびＨ２の一方だけがＨ状態（当該のレジスタ半分において少なくとも１個の出力信号が０である状態に相当）を持つことができる。他方のチェック信号は、Ｌ状態（当該のレジスタ半分において全部の出力信号が１である状態に相当）を持たなければならない。等価ゲート８６は、チェック信号Ｈ１およびＨ２が同じ状態にあるとき、検出信号ＳＡＭＥをＬ状態に設定し、チェック信号Ｈ１およびＨ２が異なる状態にあるとき、検出信号ＳＡＭＥをＨ状態に設定する。ＣＬＫ信号の各立上りエッジの直前におけるＳＡＭＥ信号の状態は、フリップフロップ８８によってサンプリングされ、また、ＥＲＲ信号を提供するのに使用される。このようにして、ＳＡＭＥ信号は、制御レジスタ３２の循環動作の後に続いて安定化したときにだけサンプリングされる。ＥＲＲ信号は、本実施例では、アクティブロー信号である（２個のチェック信号Ｈ１およびＨ２が同じ状態を持つとき［これは制御シーケンスが不正であることを表す］、ＳＡＭＥ信号はＬ状態を持つからである）。
図１３の検証回路８０は、その単純さのゆえに、反復する一連のサイクル（例えば、図６の実施例におけるサイクルＢ０〜Ｂ３のような一連の４個のサイクル）の各サイクルにおける制御パターンの正しさを積極的に検証しないことが認識されよう。従って、全部のエラーが直ちに検出されるとは限らない。それでも、どんな種類のエラーも結局は検出されることになる。特に、全部の出力信号が１になるような仕方で制御パターンが不正になる場合、これは直ちに検出されることになる。１つ以上の出力信号がゼロになるような仕方で制御パターンが不正になる場合、これは、制御レジスタの各半分の中にゼロが存在するときに検出されることになる。こうして、循環するゼロの正しくない数（図６の実施例では、０，２，３，４）はどれも、各サイクルにおいて特別な正しいパターンを明確に探し出す必要なしに、少ない数のサイクルの間に検出されることになる。
図１３の実施例では、検証回路が４ビット制御レジスタの正しさをチェックするのに使用されるが、４より大きいビット数を有する制御レジスタにも使用できることは、理解されよう。２つの“半分”が同じビット数を有する必要はない。例えば、５ビット長の制御シーケンスを有する場合、２つの半分がそれぞれ２ビット、３ビットを持つことはあり得よう（すなわち、２入力ＮＡＮＤゲートと３入力ＮＡＮＤゲート）。２つの半分は、また、制御レジスタの最初のビットで始まり、最後のビットで終わらなければならないわけではない。制御パターンは循環するので、最初のビットと最後のビットが同じ半分の中にあることはあり得よう。例えば、４ビットを有する場合、一方の半分が最後のビット３と０、他方の半分が中間のビット１と２ということはあり得よう。
検証回路の利点は、大きいビット数、例えば、８ビット以上を有する制御レジスタにとって特に大きい。この場合、全サイクルにおいて明確な正しい状態を積極的に識別できる検証回路は複雑になり、また、多数のゲートを包含するため、望ましくないほど過重な負荷を制御レジスタの出力信号にかける傾向があり、満足のいく高速動作と相容れなくなる可能性があろう。
２個のＮＡＮＤゲートの代わりに、２個のＡＮＤゲートを使用することもできよう。代わりに、１個のＮＡＮＤゲートと１個のＡＮＤゲートを使用することもできよう。
図１３の検証回路は、ただひとつだけが１で、他の全てのビットが０である（ただひとつだけが０で、他の全てのビットが１であるのと反対の）循環制御シーケンスの正しさを検証するのに使用できる。この場合、第１ＮＡＮＤゲート８２と第２ＮＡＮＤゲート８４はＮＯＲゲートまたはＯＲゲートに取って代わられる。
次に、本発明に係る第４の形態の実施例を説明する。本発明の第４の形態によれば、以前考慮されたパラレル／シリアルデータ変換回路において生じる問題を解決することができる。図１４は、以前考慮されたパラレル／シリアルデータ変換器におけるデータ同期回路９０の一例を示す。同期回路９０は、それぞれ第１および第２のマスタ／スレーブラッチ素子９２および９４を有するいわゆる標準二重バッファ回路である。各ラッチ素子９２および９４は、シリアルクロック信号ＳＥＲＣＬＫを受信するために接続されたクロック入力Ｃを有する。パラレルクロック信号ＰＡＲＣＬＫが第１ラッチ素子９２のデータ入力Ｄに加えられる。第１ラッチ素子９２のデータ出力Ｑが、第２ラッチ素子９４に緩衝パラレルクロック信号ＢＰＣＬＫを加えるためにそのデータ入力Ｄに接続されている。第２ラッチ素子９４のデータ出力Ｑが、シフトレジスタ９６に転送制御信号ＴＦＥＲを加えるためにその制御入力に接続されている。シリアルクロック信号ＳＥＲＣＬＫは、また、シフトレジスタ９６のクロック入力に加えられる。シフトレジスタ９６は、パラレルデータのアイテムＰＡＲＤＡＴＡを受信するためのパラレルデータ入力、および、シリアル出力データストリームＤＯＵＴを生成するためのシリアルデータ出力を有する。
動作時、パラレルデータは、パラレルクロック信号ＰＡＲＣＬＫの立上りエッジでのみ変わることが許される。パラレルデータの各アイテムは、本例では８ビットから作り上げられるので、シリアルクロック周波数はパラレルクロック周波数の８倍である。従って、パラレルクロック信号ＰＡＲＣＬＫの各サイクルの中にシリアルクロック信号ＳＥＲＣＬＫの８サイクルが存在する。図１５では、これがサイクル０〜７として番号表示されている。
パラレルクロック信号ＰＡＲＣＬＫは、シリアルクロック信号ＳＥＲＣＬＫのサイクル４の間にＬ状態に変わる。これで、この変化はサイクル５の始めに検出され、ＢＰＣＬＫ信号はＨからＬに変わる。これは、サイクル６の始めに転送制御信号ＴＦＥＲがＨからＬに変わることを意味する。シフトレジスタ９６の制御入力がＴＦＥＲレベル変化を検出し、それで、サイクル７においてパラレルデータの新しいアイテムＰＡＲＤＡＴＡがシフトレジスタ９６にロードされることになる。サイクル７において、また、シリアルクロック信号ＳＥＲＣＬＫの各後続サイクル（すなわち、次のパラレルクロックサイクルのサイクル０〜６）において、サイクル７の始めにロードされたアイテムの１ビットが、シフトレジスタからシリアルデータＤＯＵＴとして転送される。その後、次のパラレルクロックサイクルのサイクル７の始めに、ＴＦＥＲ信号はその次の立下りエッジを有し、それで、パラレルデータの新しいアイテムＰＡＲＤＡＴＡがシフトレジスタにロードされることになる。
実際、技術的限界に近い周波数では、シリアルクロック信号ＳＥＲＣＬＫの相対位相をパラレルクロック信号ＰＡＲＣＬＫのそれに関して制御することが非常に困難である。従って、パラレルクロック信号がＬ状態になったことが最初に検出されるシリアルクロックサイクルは本来、クロックサイクル５のはずであるが、パラレルクロック信号は、クロックサイクル４の始めにＬ状態にあるとして検出される可能性がある。これは、サイクル４においてパラレルクロック信号ＰＡＲＣＬＫの立下りエッジがシリアルクロック信号ＳＥＲＣＬＫの立上りエッジの直前に現われる場合に起こり得る。この場合、ＢＰＣＬＫ信号とＴＦＥＲ信号は、図１５に点線で示されるとおり、１サイクル早く変わることになる。最悪の場合、検出はランダムベースでサイクル４かサイクル５かどちらかで行われよう。そうなった場合、シリアルクロック信号ＳＥＲＣＬＫの７サイクル、８サイクルまたは９サイクルの異なる間隔で転送制御信号ＴＦＥＲが発生させられ、これに伴ってシリアルデータストリームＤＯＵＴにおいてビットの損失か重複かどちらかが生じる結果となろう。
この問題を回避するために、本発明の第４の形態を具現するデータ同期回路を使用することができる。
図１６は、このようなデータ同期回路の一実施例を示す。回路１００は、リセット信号発生器１０２、カウンタ１０４、および、データ変換器１０６を備える。リセット信号発生器１０２は、パラレルクロック信号ＰＡＲＣＬＫとシリアルクロック信号ＳＥＲＣＬＫの両方を受信する。本実施例では、パラレルクロック信号ＰＡＲＣＬＫの単一クロックサイクルにおいてシリアル化すべきパラレルデータの各アイテムが８ビットから作り上げられ、従って、シリアルクロック信号ＳＥＲＣＬＫのクロック周波数はパラレルクロック信号ＰＡＲＣＬＫのそれの８倍であると仮定する。
リセット信号発生器１０２は、パラレルクロック信号とシリアルクロック信号の両方に関して非対称で除去される（非アクティブ状態に変えられる）リセット信号ＡＲＳＴを受信する。リセット信号発生器１０２は、同期化されたリセット信号ＳＲＳＴをカウンタ１０４に加える。同期化されたリセット信号ＳＲＳＴは、シリアルクロック信号ＳＥＲＣＬＫに関して同期化される。カウンタ１０４は、ＳＲＳＴ信号がアクティブ状態にあるとき、リセット状態に維持され、ＳＲＳＴ信号がリセット信号発生器１０２によって非アクティブ状態に変えられると、リセット状態から解放されてシリアルクロック信号ＳＥＲＣＬＫのパルスをカウントし始める。
カウンタ１０４は、同期化されたリセット信号ＳＲＳＴが除去された後に受信されたシリアルクロック信号ＳＥＲＣＬＫのパルスの数をカウントする。カウント値が７に達した後、このカウント値は再びゼロにリセットされる。カウンタ１０４は、転送制御信号ＴＦＥＲをデータ変換器１０６に加える。カウント値が所定の値、例えば、３を持つと、転送制御信号ＴＦＥＲはアクティブ状態に設定される。他の全てのカウント値に対して、転送制御信号ＴＦＥＲは非アクティブ状態を持つ。
データ変換器１０６は、パラレルデータの８ビットアイテムを受信するためのパラレルデータ入力を有する。転送制御信号ＴＦＥＲがカウンタ１０４によってアクティブ状態に設定されるたびに、パラレルデータの新しいアイテムＰＡＲＤＡＴＡがデータ変換器１０６に転送され、その中に保存される。本実施例におけるデータ変換器１０６は、また、シリアルデータストリームＤＯＵＴが生成されるシリアルデータ出力を有する。データ変換器１０６はシリアルクロック信号ＳＥＲＣＬＫを受信し、転送制御信号ＴＦＥＲが非アクティブ状態にあるとき、データ変換器１０６の中に保存されたパラレルデータアイテムのビットは、シリアルデータ出力から１つずつ順次シフトされる。シリアルクロック信号ＳＥＲＣＬＫのクロックサイクルごとに１ビットが出力されるのである。
図１６のデータ同期回路では、カウンタ１０４がシリアルクロック信号の実パルスをカウントするので、転送制御信号ＴＦＥＲが、回路におけるＰＶＴ変動に関係なくシリアルクロック信号ＳＥＲＣＬＫの８サイクルの間隔で発生することは保証されている。従って、データビットの重複または損失がシリアル化プロセスの中で起こることはない。
図１７は、図１６の実施例におけるリセット信号発生器１０２の実現形態の一例を示す。この実現形態では、リセット信号発生器１０２は、第１，第２，第３および第４のラッチ素子１１０，１１２，１１４および１１６を備える。各ラッチ素子はマスタ／スレーブ形で、データ入力Ｄ、クロック入力Ｃ、リセット入力Ｒおよびデータ出力Ｑを有する。第１ラッチ素子１１０と第２ラッチ素子１１２が第１同期回路１１８1を形成し、その対をなすラッチ素子がパラレルクロック信号ＰＡＲＣＬＫによってクロック化される。第３ラッチ素子１１４と第４ラッチ素子１１６が第１同期回路１１８2を形成し、その対をなすラッチ素子がシリアルクロック信号ＳＥＲＣＬＫによってクロック化される。全４個のラッチ素子は、それぞれのリセット入力Ｒで非同期リセット信号ＡＲＳＴを受信する。本条例では、このＡＲＳＴ信号はアクティブロー信号である。
第１ラッチ素子１１０のデータ入力Ｄは、永久的にＨ状態に設定される。第１ラッチ素子１１０のデータ出力Ｑは、パラレルクロック信号ＰＡＲＣＬＫと同期化された立上り信号ＰＲを第２ラッチ素子１１２に加えるためにそのデータ入力Ｄに接続されている。第２ラッチ素子１１２のデータ出力Ｑは、パラレルクロック信号ＰＡＲＣＬＫと同期化された検出信号ＤＥＴを第３ラッチ素子に加えるためにそのデータ入力Ｄに接続されている。第３ラッチ素子１１４のデータ出力Ｑは、シリアルクロック信号ＳＥＲＣＬＫと同期化された立上り信号ＳＲを第４ラッチ素子１１６に加えるためにそのデータ入力Ｄに接続されている。同期化されたリセット信号ＳＲＳＴは、第４ラッチ素子１１６のデータ出力Ｑで生成される。
図１８は、図１６の実施例におけるカウンタ１０４の実現形態の一例を示す図であり、図１８（ａ）はブロック図であり、また、図１８（ｂ）は、図１８（ａ）に対応する詳細回路図である。
図１８（ａ）に示すとおり、カウンタ１０４は、図６における循環制御レジスタ３２と同様の循環制御レジスタ１２０として実現させてよい。この場合、循環制御レジスタ１２０は、８ビットを有する必要がある（パラレルクロック信号サイクルごとにシリアル化すべきパラレルデータの各ビットにつき１個）。従って、図１８（ａ）に示すとおり、循環制御レジスタ１２０は８個の記憶素子１２２0〜１２２7を有する。接続例では、記憶素子１２２3の出力信号Ｂ３だけが使用される。この出力信号Ｂ３は、転送制御信号ＴＦＥＲを直接提供するのに使用してよい。代わりに、転送制御信号ＴＦＥＲは、循環制御レジスタ１２０の出力信号を図３の素子２２および２４（または図８の素子６２，６４および６６）に通すことによって提供されてもよい。この場合、出力信号は、信号Ｂ３の代わりに信号Ｂ２であってよい。この方策は、シフトレジスタのパラレルローディングに使用される論理回路のセットアップ時間の要件を満たす上で有用である。この場合、ＴＦＥＲの切り換えが特定の半サイクルにおいて起こるのを確実にするために中間回路は必要とされない（それが無くても、切り換えは保証される）。その目的は、単に、セットアップ時間の要件がＰＶＴ変動に関係なく満足するのを保証することである。
図１８（ｂ）に示すとおり、制御レジスタ１２０の構成は、先に図７に則して述べた循環制御レジスタのそれとほぼ同じで、記憶素子１２２0〜１２２7のためにそれぞれマスタ／スレーブラッチ素子１２４0〜１２４7がある。ラッチ素子１２４0は、同期化されたリセット信号ＳＲＳＴを受信するために接続されたリセット入力Ｒを有する。残りのラッチ素子１２４1〜１２４7は、それぞれ同期化されたリセット信号ＳＲＳＴを受信するために接続されたプリセット入力Ｐを有する。これで、同期化されたリセット信号ＳＲＳＴがアクティブＬ状態にあるとき、ラッチ素子１２４0〜１２４7の出力信号Ｂ０〜Ｂ７は、図１８（ａ）に示すとおり、０１１１１１１１に初期化される。同期化されたリセット信号ＳＲＳＴが除去された（Ｈ状態に変えられた）後、制御パターンは、シリアルクロック信号ＳＥＲＣＬＫの立上りエッジに応じて、図１８（ａ）において右へ１ポジションずつ循環式にシフトされる。
次に、図１７のリセット信号発生器１０２およびカウンタ１０４（図１８（ａ）および（ｂ）の循環制御レジスタ１２０として形成られた）の動作を図１９に則して説明する。図１９では、パラレルデータＰＡＲＤＡＴＡがパラレルクロック信号ＰＡＲＣＬＫの立上りエッジで変わると仮定する。パラレルクロック信号ＰＡＲＣＬＫの所与の１サイクルにおけるシリアルクロック信号ＳＥＲＣＬＫの８サイクルは、図１９において０から７までの番号で表されている。
図１９では、パラレルクロック信号ＰＡＲＣＬＫの新しいサイクルＰ０が時点Ａで始まる。該サイクルＰ０の間の時点Ｂでリセット信号ＡＲＳＴは除去される。すなわち、ＡＲＳＴ信号は非アクティブＨ状態からアクティブＬ状態に変えられる。その次のパラレルクロックサイクルＰ１が時点Ｃで始まる直前におけるＡＲＳＴ信号の非アクティブ状態は、時点Ｃで検出され、第１ラッチ素子１１０によってラッチされる。その次のパラレルクロックサイクルＰ１の開始から少し後の時点Ｄで、パラレルクロック同期化立上り信号ＰＲはＬ状態からＨ状態に変わる。
同じ変化は、その次のパラレルクロックサイクルＰ２の開始（時点Ｅでの）から少し後の時点Ｆで検出信号ＤＥＴに起こる。第３ラッチ素子１１４の応答の仕方は、シリアルクロック信号ＳＥＲＣＬＫとパラレルクロック同期検出信号ＤＥＴの間の時間的関係によって異なる。通常の時間的関係は図１９に示すとおりである。この通常の場合、時点Ｅで始まるパラレルクロックサイクルＰ２において、シリアルクロック信号ＳＥＲＣＬＫの第１サイクル（サイクル０）の立上りエッジＳＲＥは、パラレルクロック同期検出信号ＤＥＴの立上りエッジＰＲＥより前に現われる。この場合、ＤＥＴ信号のＬからＨへの状態変化は、時点Ｇでシリアルクロック信号ＳＥＲＣＬＫの立上りエッジが現われるまで、第３ラッチ素子１１４によって記録されない。従って、シリアルクロック同期立上り信号ＳＲは、時点Ｇの直後のシリアルクロックサイクル１においてＬ状態からＨ状態に変わり、同期化されたリセット信号ＳＲＳＴは、シリアルクロックサイクル２の開始直後の時点で同じ変化を見せる。これは、カウンタ１０４がカウントを始める時点でのシリアルクロック信号ＳＥＲＣＬＫの最初の立上りエッジが時点Ｉ、すなわちシリアルクロックサイクル３の開始時点における立上りエッジであることを意味する。従って、カウンタ１０４の出力信号Ｂ３（ＴＦＥＲ）は、シリアルクロックサイクル５において１サイクルだけＬになる。その後は、パラレルクロック信号ＰＡＲＣＬＫとシリアルクロック信号ＳＥＲＣＬＫの間の位相関係が変化しても（例えば、電圧変動または温度変動のゆえに）、出力信号Ｂ３が正確に８個のシリアルクロックサイクルの間隔で１サイクルだけＬになることは保証される。
ＰＶＴ変動のゆえに、立上りエッジＰＲＥの後に立上りエッジＳＲＥが現われることはあり得よう。この場合、信号ＳＲおよびＳＲＳＴの各々におけるＬ状態からＨ状態への変化は、シリアルクロックサイクルにおいて図１９に示すより１サイクル早くに現われることになる。すなわち、シリアルクロックサイクル０の開始後にＳＲ信号に変化が起こるのは早まり、シリアルクロックサイクル１の開始後にＳＲＳＴ信号に変化が起こるのは早まることになる。こちらの方は、カウンタ１０４がシリアルクロックサイクルにおいて１サイクル早くにカウントを始め、その結果、出力信号Ｂ３がシリアルクロックサイクル５の代わりにシリアルクロックサイクル４においてｌｏｗになることを意味する。しかしながら、この差異は、回路の正しい動作にとって重大なことではない。パラレルデータＰＡＲＤＡＴＡは、シリアルクロックサイクル４においても、シリアルクロックサイクル５におけるのと等しく安定的であろう。また、パラレルクロック信号とシリアルクロック信号の間の位相関係が電圧変動または温度変動のゆえにあるサイクルから次のサイクルまで変化または揺らぎを見せても、カウンタ１０４の出力信号Ｂ３（ＴＦＥＲ）の連続的なアクティブサイクルの相互間隔が正確に８個のシリアルクロックサイクルであることは依然保証される。
次に、データ変換器１０６の可能な構成を図２０に則して説明する。
図２０の例では、データ変換器１０６は、８個のマルチプレクサ素子１３０0〜１３０7および８個のラッチ素子１３２0〜１３２7を備える。各マルチプレクサ素子１３０は、第１および第２のデータ入力Ｉ０およびＩ１、選択入力Ｓおよびデータ出力Ｚを有する。マルチプレクサ素子１３０0〜１３０7各々の第１データ入力Ｉ０は、シリアル化すべきパラレルデータＰＡＲＤＡＴＡのビットＰＡＲＤＡＴＡ０〜ＰＡＲＤＡＴＡ７の１つを受信するために接続されている。マルチプレクサ素子１３０0の第２データ入力Ｉ１は、永久的に（しかし、任意に）Ｈ状態（論理１）に設定される。残りのマルチプレクサ素子１３０1〜１３０7の各々の第２データ入力Ｉ１は、直前のラッチ素子１３２0〜１３２6の１つによって生成されたシフトデータ信号ＳＤ０〜ＳＤ６を受信するために接続されている。転送制御信号ＴＦＥＲは、選択入力Ｓの各々に加えられる。
各ラッチ素子は、データ入力Ｄ、データ出力Ｑおよびクロック入力Ｃを有する。各ラッチ素子１３２0〜１３２7のデータ入力Ｄは、マルチプレクサ素子１３０0〜１３０7の多重化出力信号Ｍ０〜Ｍ７の１つを受信するために対応するマルチプレクサ素子のデータ出力Ｚに接続されている。上記のシフトデータ信号ＳＤ０〜ＳＤ６は、それぞれラッチ素子１３２0〜１３２6のデータ出力Ｑで生成される。シリアルデータストリームＤＯＵＴは、ラッチ素子１３２7のデータ出力Ｑで生成される。各ラッチ素子１３２0〜１３２7のクロック入力Ｃは、シリアルクロック信号ＳＥＲＣＬＫを受信するために接続されている。本実施例では、各ラッチ素子１３２0〜１３２7はポジティブエッジトリガ式マスタ／スレーブラッチ素子である。
図２０のデータ変換器の動作時、各マルチプレクサ素子１３０0〜１３０7は、その選択入力ＳがＬ状態を持つときに第１データ入力Ｉ０を選択し、そうでないときに第２データ入力Ｉ１を選択する。選択されたデータ入力Ｉ０またはＩ１のデータは、データ出力Ｚで出力される。従って、転送制御信号ＴＦＥＲがＬ状態を持つとき、多重化出力信号Ｍ０〜Ｍ７は、それぞれパラレルデータビットＰＡＲＤＡＴＡ０〜ＰＡＲＤＡＴＡ７に等しくなる。かかる多重化出力信号Ｍ０〜Ｍ７は、それぞれ、図１９に示すシリアルクロックサイクル６の始め（時点Ｊ）に、ラッチ素子１３２0〜１３２7においてシリアルクロック信号ＳＥＲＣＬＫの立上りエッジで記録される。こうして、サイクル６においてＳＤ０＝ＰＡＲＤＡＴＡ０，ＳＤ１＝ＰＡＲＤＡＴＡ１，・・・，ＳＤ６＝ＰＡＲＤＡＴＡ６となる。ＤＯＵＴ＝ＰＡＲＤＡＴＡ７であるから、パラレルデータの最上位のビットＰＡＲＤＡＴＡ７は、サイクル６においてシリアルデータストリームＤＯＵＴの中に出力される。
図１９に示す時点Ｊの少し後に、ＴＦＥＲ制御信号はＨ状態に反転し、それで、Ｍ０が１に等しくなり、Ｍ１＝ＳＤ０，Ｍ２＝ＳＤ１，・・・，Ｍ７＝ＳＤ６となる。この信号Ｍ０〜Ｍ７のセットは、ラッチ素子１３２0〜１３２7においてシリアルクロック信号ＳＥＲＣＬＫの次の立上りエッジで、すなわち、クロックサイクル７の始めに記録される。パラレルデータビットＰＡＲＤＡＴＡ６は、サイクル７においてシリアルデータストリームＤＯＵＴの中に出力される。
後続のシリアルクロックサイクルにおいて、更なるビットＰＡＲＤＡＴＡ５〜ＰＡＲＤＡＴＡ０の各々が順次、シリアルデータストリームＤＯＵＴの中に出力される。それから、その次のシリアルクロックサイクル（図１９に示す時点Ｊにおけるクロックサイクルの後で正確に８個のクロックサイクルであることが保証される）において、ＴＦＥＲ制御信号は再び１サイクルだけＬ状態を取り、パラレルデータの新しいアイテムがラッチ素子１３２0〜１３２7の中にロードされる。
図１６〜図２０の実施例では、データ変換器はパラレル／シリアルデータ変換器である。しかしながら、これは本発明の第４の形態の主たる特徴ではない。データ変換器は、一般にデータの第１アイテムをデータの第２アイテムに変換するのに使用することができ、その場合、第１アイテムは第１クロック信号と同期で連続的に受信され、第２アイテムは第１クロック信号より高い周波数の第２クロック信号と同期で連続的に出力される。第１アイテムと第２アイテムの両方ともパラレルデータであってよい。データ変換器によって実行される変換動作はいかなる仕方でも制限されない。第１アイテムをどれだけの数使って、第２アイテムをどれだけの数生成してもよい。変換動作は、受信された第１アイテムから第２アイテムを生成することを目的とするデータビットの反転または組合せ論理演算を含んでよい。
変換器１０４の設計は、図１８（ａ）および（ｂ）に示すとおりの循環制御レジスタに制限されない。クロックパルスをカウントできるどんな変換器も使用することができる。
循環制御レジスタを使用してカウンタ１０４を準備するときは、可能ならば、本発明の第３の形態を具現する検証回路を使用して、制御パターンがレジスタを通って正しく循環することを検証するのが望ましい。
次に、本発明の第５の形態を具現するデータ復元回路の一実施例を図２１および図２２に則して説明する。図２１では、データ復元回路で受信されたシリアルデータストリームが、例えば、このシリアルデータストリームを運ぶ伝送路の特徴によって異なる形状のデータアイ１５０を有する。データ復元回路では、クロック信号１５２が、例えば、フェーズロックループ（phase lock loop：ＰＬＬ）回路を使用してシリアルデータストリームから復元される。この復元クロック信号は、シリアルデータストリームと位相が一致する。以前考慮されたデータ復元回路では、復元クロック信号１５２は、次にシリアルデータストリームをラッチするのに使用される。
しかしながら、シリアルデータストリームのデータアイの形状次第では、シリアルデータストリームのラッチングを実行するのに、復元クロック信号１５２から偏るオフセットクロック信号を使用する方が良いかもしれない。例えば、図２１のデータアイ１５０の場合は、復元クロック信号１５２に関して量ΔＴだけ遅延したオフセットクロック信号１５４をシリアルデータストリームのラッチングに使用する方が良かろう。オフセットクロック信号１５４を生成する１つの方法としては、遅延素子を使用して復元クロック信号１５２を遅延させることが可能であろう。しかしながら、実際には、この方法でオフセットクロック信号を生成するのは不利であった。また、遅延をデータ復元回路の外側から制御することが簡単にはできない。その上、オフセットクロック信号１５４は、遅延素子を使用するとき、復元クロック信号１５２に相対して遅延させることしかできず、該信号に相対して先行させることができない。
図２２は、本発明の第５の形態を具現するデータ復元回路の一実施例を示す。図２２の実施例では、データ復元回路１６０は、多相クロック信号発生器１７０、ディジタルフェーズロックループ（digital phase lock loop：ＤＰＬＬ）回路１８０、第１マルチプレクサ素子１９０、第２マルチプレクサ素子２００、データラッチ素子２１０、および、加算器２２０を備える。
多相クロック信号発生器１７０は、遅延線１７２、位相検出器１７４、チャージポンプ電圧レギュレータ１７６、および、位相インターポレータ１７８を備える。
本実施例における遅延線１７２は、一連の８個の遅延ステージを、その最初の遅延ステージに先行する入力緩衝ステージおよび最後（８番目）の遅延ステージの後に続く出力緩衝ステージとともに有する。遅延線１７２は、入りシリアルデータストリームのデータ速度に等しいかまたは近い速度の基準クロック信号ＲＥＦＣＬＫが入力緩衝ステージの中にまで受信される信号入力ＩＮを有する。遅延ステージが作り出す遅延はどのステージも同等である。本実施例では、基準クロック信号のクロック周波数は６２２．０８ＭＨｚである（クロック周期１．６０７５ｎｓに相当）。遅延線１７２は、また、各遅延素子によって加えられた遅延時間を断片的に調整するのに使用されるアナログ制御電圧Ｖregを受ける制御入力ＤＬＹＣＴＲＬを有する。第１および第２の位相比較信号Ｐ１およびＰ２が、遅延線１７２によって位相検出器１７４に向けて出力される。第１位相比較信号Ｐ１は、最初の遅延ステージ（すなわち、遅延線１７２の入力緩衝ステージの後の）の入力における緩衝信号である。第２位相比較信号Ｐ２は、最後（８番目）の遅延ステージの出力で生成される。
位相検出器１７４において、第１位相比較信号Ｐ１の位相と第２位相比較信号Ｐ２の位相が比較される。第１位相比較信号Ｐ１に相対する第２位相比較信号Ｐ２の遅延は、正確に基準クロック信号ＲＥＦＣＬＫの１クロックサイクル分に維持されるものとする（すなわち、遅延線によって加えられる全遅延時間は公称１．６０７５ｎｓである）。従って、第２位相比較信号Ｐ２は第１位相比較信号Ｐ１と同相であるはずである（しかし、これに相対して丸々１クロックサイクル分の遅延がある）。
位相検出器１７４は、信号Ｐ１とＰ２の間の位相比較の結果に応じて制御信号ＦＡＳＴおよびＳＬＯＷの一方を生成する。信号Ｐ２の位相が信号Ｐ１の位相より前にあるときは、制御信号ＦＡＳＴが位相検出器１７４によって生成される。他方、信号Ｐ２の位相が信号Ｐ１の位相より後にあるときは、制御信号ＳＬＯＷが位相検出器１７４によって生成される。位相検出器１７４は、望ましくは、基準クロック信号周波数の倍数または調波でのロッキングを拒絶するウィンドウ検出回路を備える。
制御信号ＦＡＳＴおよびＳＬＯＷは、その出力で制御電圧Ｖregを生成するチャージポンプ電圧レギュレータ１７６に加えられる。レギュレータ１７６はコンデンサを包含する。コンデンサで保持される電荷の量は、制御信号ＳＬＯＷが生成されると増大する。同様に、コンデンサで保持される電荷の量は、制御信号ＦＡＳＴが生成されると減少する。制御電圧Ｖregは、コンデンサを通過する電圧から導出される。遅延線１７２において各遅延ステージによって加えられる遅延は、制御電圧Ｖregに左右される。制御電圧Ｖregが減少すると（これは、第２位相比較信号Ｐ２の位相がＰ１の位相より前にあることを指す）、各遅延ステージによって加えられる遅延は増大する。他方、制御電圧Ｖregが増大すると（これは、第２位相比較信号Ｐ２の位相がＰ１の位相より後にあることを指す）、各遅延ステージによって加えられる遅延は減少する。従って、位相検出器１７４とチャージポンプ電圧レギュレータ１７６は、遅延線１７２を中心としてフィードバックループを形成し、これが、ＰＶＴ変動に関係なく、基準クロック信号ＲＥＦＣＬＫの正確に１個のクロックサイクルにおいて遅延線１７２の８個の遅延ステージによって加えられた遅延全体を維持またはロックする働きをする。
位相インターポレータ１７８は、遅延線１７２によって生成された９個の基本位相信号を受信する。第１の基本位相信号は、遅延線１７２の入力ステージの出力で生成された信号、すなわち第１位相比較信号Ｐ１である。残り８個の基本位相信号は、遅延線１７２の８個の遅延ステージの出力でそれぞれ生成された遅延信号である。従って、９番目の基本位相信号が第２位相比較信号Ｐ２である。
隣接する基本位相信号の対ごとに、位相インターポレータ１７８は、その対をなす２個の基本位相信号のそれぞれの位相の間に等間隔の位相を持つ更なる３個の補間位相信号を生成する。こうして、位相インターポレータ１７８は、遅延線１７２によって発生させられる９個の基本位相信号に加えて、２４個の補間位相信号を発生させる。基本位相信号と補間位相信号の間の位相差および隣接する補間位相信号の相互間の位相差は、基準クロック信号周波数の１／３２、すなわち、本実施例では５０．２３ｐｓである。
２個の“最終”基本位相信号は、両方とも基準クロック信号ＲＥＦＣＬＫと同相であるので、その一方が破棄される。残る１個の“最終”基本位相信号、例えば、８個の遅延ステージの出力で生成された基本位相信号と、残りの基本位相信号および補間位相信号の全部が、それぞれの基準クロック位相信号ＰＨＡＳＥ０〜ＰＨＡＳＥ３１として供給される。これら３２個の基準クロック位相信号ＰＨＡＳＥ０〜ＰＨＡＳＥ３１は、第１および第２のマルチプレクサ素子１９０および２００の各々の入力Ｉ０〜Ｉ３１に加えられる。各マルチプレクサ素子１９０および２００は、また、選択入力Ｓおよび出力Ｚを有する。ＤＰＬＬ回路１８０によって出力された第１選択信号ＳＥＬ１は、第１マルチプレクサ素子１９０の選択入力Ｓに加えられる。第１選択信号ＳＥＬ１は、また、加算器２２０の一方の入力に加えられる。加算器２２０の他方の入力は、ユーザープログラマブルオフセット信号ＯＦＦＳＥＴを受信するために接続されている。加算器２２０によって出力された第２選択信号ＳＥＬ２は、第２マルチプレクサ素子２００の選択入力Ｓに加えられる。
第１マルチプレクサ素子１９０の出力Ｚは、ＤＰＬＬ回路１８０の位相検出器１８２の第１入力に接続されている。復元クロック信号ＲＣＶＣＬＫが、第１マルチプレクサ素子１９０の出力Ｚで生成される。
入りシリアルデータストリームＤＩＮは、位相検出器１８２の第２入力に加えられる。位相検出器１８２は、入りデータストリームＤＩＮのトランジションが復元クロック信号ＲＣＶＣＬＫのトランジションより前にあるか後にあるかを特定する。特定の結果に基づき、位相検出器１８２は、先進の制御信号ＡＤＶか後進の制御信号ＲＥＴかどちらかを生成する。制御信号ＡＤＶおよびＲＥＴはループフィルタ１８４に加えられ、これが、ＤＰＬＬ回路１８０によって提供されたフェーズロックループの有効帯域幅を制御する。
ＤＰＬＬ回路１８０は、単一極のディジタル実現形態、単一ゼロ二次ループであってよい。この場合、ループフィルタ１８４は、ユーザープログラマブルおよび／またはダイナミック可変の低域フィルタ機能を発揮してよい。例えば、ループ帯域幅は、ロック解除（広い帯域幅、広い捕捉範囲）のときに迅速なデータ収集を達成され、ロック動作（狭い帯域幅、狭い捕捉範囲）のときに高度のジッター拒絶が達成されるようにディジタル制御下で動的に変えてよい。
制御信号ＡＤＶおよびＲＥＴに応じて、ループフィルタ１８４は、選択コントローラ１８６に加えられる制御信号ＣＳを生成する。選択コントローラ１８６は、この制御信号ＣＳに基づいて上記の第１選択信号ＳＥＬ１を生成する。
第１マルチプレクサ素子１９０は、第１選択信号ＳＥＬ１に従って３２個のクロック位相信号ＰＨＡＳＥ０〜ＰＨＡＳＥ３１のうち１個を選択し、選択されたクロック位相信号を復元クロック信号ＲＣＶＣＬＫとして出力する。
ＤＰＬＬ回路１８０は、入りシリアルデータストリームＤＩＮと現に選択されたクロック位相信号ＲＣＶＣＬＫの間の位相差および／または周波数差に応じてクロック位相信号ＰＨＡＳＥ０〜ＰＨＡＳＥ３１が新たに選択されるようにする。ＤＰＬＬ回路１８０によって提供されたフィードバックループは、クロック位相信号ＰＨＡＳＥ０〜ＰＨＡＳＥ３１のうち、所与のどの時点でもシリアルデータストリームＤＩＮとの位相差が最も小さい信号を復元クロック信号ＲＣＶＣＬＫとして選択しようとする。第１選択信号ＳＥＬ１がその最大値に達し、遅延線１７２の一端におけるクロック位相信号ＰＨＡＳＥ３１に合致すると、これが最小値に変わり、遅延線１７２の他端におけるクロック位相信号ＰＨＡＳＥ０と効果的に重なる。これで、遅延線の一端から他端へ行く中で位相ジャンプは起こらない。なぜなら、位相３１から位相０への逆方向のジャンプが、ちょうど１つの位相からの順方向のジャンプから区別できないからである。加えて、第１選択信号ＳＥＬ１は、望ましくはグレイコード化信号であるので、選択信号ＳＥＬ１の値を変えるときに不必要な位相ジャンプが起こらない。
加算器２２０は、ＳＥＬ１信号とＯＦＦＳＥＴ信号のそれぞれの値を加算し、ＳＥＬ２信号を生成する。本実施例では、加算器２２０はモジュロ−３２（modulo-32）加算器である。ＯＦＦＳＥＴ信号の値は正のことも負のこともある。ＳＥＬ２信号も、望ましくはグレイコード化信号である。
ＳＥＬ２信号の値に応じて、第２マルチプレクサ素子２００は、クロック位相信号ＰＨＡＳＥ０〜ＰＨＡＳＥ３１の１つをオフセットクロック信号ＯＦＦＣＬＫとして選択する。これで、シリアルデータストリームＤＩＮは、オフセットクロック信号ＯＦＦＣＬＫの各立上りエッジでデータラッチ素子２１０によってラッチされる。
オフセットクロック信号ＯＦＦＣＬＫはユーザープログラマブルオフセット信号であるので、オフセットクロック信号ＯＦＦＣＬＫの位相は、ユーザーが、シリアルデータストリームＤＩＮにおけるデータアイの特殊形状に適合するように選択できる。オフセットクロック信号ＯＦＦＣＬＫは、復元クロック信号ＲＣＶＣＬＫに相対して進ませることも遅らせることもでき、これがより大きいフレキシビリティを与える。その上、オフセットクロック信号ＯＦＦＣＬＫの位相は、データ復元回路１６０におけるＰＶＴ変動に関係なく、復元クロック信号ＲＣＶＣＬＫの位相に相対して精確に制御される。
（付記１） クロック信号および該クロック信号と同期で自らの論理状態を変えることのできる第１同期信号を受信するために接続され、前記クロック信号により前記第１同期信号における状態変化に応じて、それにより生成された第２同期信号の論理状態が変えられるように動作する応答状態と、前記第２同期信号における状態変化が起こらない非応答状態との間で切り換え可能な第１クロック式素子と、
前記クロック信号および前記第２同期信号を受信するために接続され、前記クロック信号により前記第２同期信号における状態変化に応じて、それにより生成された第３同期信号の論理状態が変えられるように動作する応答状態と、前記第３同期信号における状態変化が起こらない非応答状態との間で切り換え可能な第２クロック式素子とを備え、
前記クロック信号が第１の論理状態を持つとき、前記第１クロック式素子が非応答状態を有し、且つ、前記第２クロック式素子が応答状態を有し、そして、前記クロック信号が第２の論理状態を持つとき、前記第１クロック式素子が応答状態を有し、且つ、前記第２クロック式素子が非応答状態を持つことを特徴とする信号発生回路。
（付記２） 付記１に記載の信号発生回路において、前記クロック信号が交番の第１および第２クロックエッジを有し、該各第１クロックエッジで前記第２の論理状態から前記第１の論理状態に変化し、該各第２クロックエッジで前記第１の論理状態から前記第２の論理状態に変化し、そして、前記第１クロック式素子のスイッチング時間が、各第２クロックエッジと後続の第１クロックエッジとの間隔よりも短く、前記第２クロック式素子のスイッチング時間が、各第１クロックエッジと後続の第２クロックエッジとの間隔よりも短いことを特徴とする信号発生回路。
（付記３） 付記１または２に記載の信号発生回路において、前記第１および第２クロック式素子の各々がトランスペアレントラッチ素子またはハーフラッチ素子であることを特徴とする信号発生回路。
（付記４） 付記１〜３のいずれか１項に記載の信号発生回路において、前記第１同期信号の前記状態変化が、第１クロックエッジと後続の第２クロックエッジとの間、または、第２クロックエッジと後続の第１クロックエッジとの間に生じるのを許すことを特徴とする信号発生回路。
（付記５） 付記１〜４のいずれか１項に記載の信号発生回路において、さらに、前記クロック信号および該クロック信号と同期で自らの論理状態を変えることのできる入力信号を受信するために接続され、該入力信号における状態変化に続いて、前記クロック信号と同期で前記第１同期信号に同様の状態変化を引き起こすように動作可能な入力回路を備えることを特徴とする信号発生回路。
（付記６） 付記５に記載の信号発生回路において、前記第１同期信号が、前記入力回路の中の更なるクロック式素子によって生成され、該更なるクロック式素子のスイッチング時間が前記第１および第２クロック式素子のスイッチング時間よりも長いことを特徴とする信号発生回路。
（付記７） 付記６に記載の信号発生回路において、前記更なるクロック式素子のスイッチング時間が前記間隔の１つまたは各々よりも長いことを特徴とする信号発生回路。
（付記８） 付記６または７に記載の信号発生回路において、前記更なるクロック式素子がマスタ／スレーブラッチ素子または全ラッチ素子であることを特徴とする信号発生回路。
（付記９） 付記６〜８のいずれか１項に記載の信号発生回路において、前記更なるクロック式素子が、前記入力信号が加えられるリセット入力、所定の論理状態を持つ信号が加えられるデータ入力および前記第１同期信号が生成されるデータ出力を有し、これによって、前記更なるクロック式素子が前記入力信号の状態変化によってリセット状態から解放された後に前記第１同期信号の状態変化が起こることを特徴とする信号発生回路。
（付記１０） 付記１〜９のいずれか１項に記載の信号発生回路において、さらに、前記クロック信号および前記第３同期信号を受信するために接続され、前記クロック信号により、該第３同期信号における状態変化に応じて、それにより生成された第４の同期信号の論理状態が変えられるように動作可能な応答状態と、該第４の同期信号における状態変化が起こらない非応答状態の間で切り換え可能な第３クロック式素子を備え、
該第３クロック式素子が、前記クロック信号が前記第２の論理状態を持つときに応答状態を有し、前記クロック信号が前記第１の論理状態を持つときに非応答状態を持つことを特徴とする信号発生回路。
（付記１１） 一連の反復するＮ個のサイクル（Ｎ≧２）を実行することが可能なクロック復元回路であって、
それぞれシリアルデータストリームを受信するために接続され、該データの立上りエッジサンプルを取るために前記一連の反復するＮ個のサイクルの異なる１個の立上りエッジでトリガされるＮ個の立上りエッジラッチと、
それぞれ前記データストリームを受信するために接続され、該データの立下りエッジサンプルを取るために前記一連の反復するＮ個のサイクルの異なる１個の立下りエッジでトリガされるＮ個の立下りエッジラッチと、
前記データストリームからクロック信号が復元されるようにサンプルを処理するためのサンプル処理手段とを備えることを特徴とするクロック復元回路。
（付記１２） 付記１１に記載のクロック復元回路において、
それぞれ前記一連の反復するＮ個のサイクルの対応するサイクルごとにアクティブ状態を有し、前記一連の反復する対応しないサイクルごとに非アクティブ状態を持つＮ個の出力信号を発生させるためのコントローラと、
それぞれ前記Ｎ個の出力信号の異なる１個を受信するための入力を有し、前記立上りエッジラッチの１つと立下りエッジラッチの１つを備え、さらに、付記１０に記載の信号発生回路を有するイネーブル信号発生器を有するＮ個の処理回路とを持ち、前記第１同期信号が、前記処理回路により受信された出力信号によってもたらされ、前記第３および第４の同期信号の一方がイネーブル信号として該処理回路の立上りエッジラッチに加えられ、前記第３および第４の同期信号の他方がイネーブル信号としてこの処理回路の立下りエッジラッチに加えられることを特徴とするクロック復元回路。
（付記１３） 付記１２に記載のクロック復元回路において、前記コントローラが、それぞれレジスタを介して循環式に転送される制御パターンの１ビットを記憶するためのＮ個の記憶素子を有する循環制御レジスタを備え、前記制御パターンの１ビットが第１の値を有し、他の各ビットが第２の値を有し、そして、前記各記憶素子が前記出力信号の１つを提供し、該記憶素子の中に記憶された制御パターンのビットが前記第１の値を有するときに前記出力信号がアクティブ状態を持ち、該記憶されたビットが前記第２の値を有するときに非アクティブ状態を持つことを特徴とするクロック復元回路。
（付記１４） 付記１３に記載のクロック復元回路において、前記各記憶素子は、前記出力信号を生成するエッジトリガ式ラッチ素子を備えることを特徴とするクロック復元回路。
（付記１５） 所定のＮビット制御パターンが循環制御レジスタを介して正しく循環していることを検証する該循環制御レジスタに接続するための検証回路であって、該レジスタが、それぞれ制御パターンの１ビットを記憶するためのＮ個の記憶素子を有し、該制御パターンの１ビットが第１の値を有し、他の各ビットが第２の値を有し、前記検証回路が、
前記レジスタの２個以上の連続する記憶素子の第１セットに実効的に接続され、該第１セットの記憶素子のいずれかが前記第１の値を有するときに第１の状態を持ち、また、該第１セットの記憶素子の全てが前記第２の値を有するときに第２の状態を持つ第１チェック信号を生成するための第１チェック手段と、
前記レジスタの２個以上の連続する記憶素子の第２セットを形成する残りの記憶素子に実効的に接続され、該第２セットの記憶素子のいずれかが前記第１の値を有するときに第１の状態を持ち、また、該第２セットの記憶素子の全てが前記第２の値を有するときに第２の状態を持つ第２チェック信号を生成するための前記第２チェック手段と、
前記第１および第２のチェック手段に接続され、前記第１および第２のチェック信号が同じ状態を持つときに前記制御パターンが不正であることを示す検出信号を生成する同一状態検出手段とを備えることを特徴とする検証回路。
（付記１６） 付記１５に記載の検証回路において、前記第１の値が０であり、前記第２の値が１であり、且つ、前記各チェック手段が当該セットの記憶素子のそれぞれの記憶された値に基づいてＡＮＤ演算またはＮＡＮＤ演算を実行することを特徴とする検証回路。
（付記１７） 付記１５に記載の検証回路において、前記第１の値が１であり、前記第２の値が０であり、且つ、前記各チェック手段が当該セットの記憶素子のそれぞれの記憶された値に基づいてＯＲ演算またはＮＯＲ演算を実行することを特徴とする検証回路。
（付記１８） 付記１５〜１７のいずれか１項に記載の検証回路において、前記同一状態検出手段が、前記第１および第２のチェック信号の状態が安定したとき、前記制御レジスタの循環動作の後に続く所定の検出時点で前記検出信号を生成するように動作することを特徴とする検証回路。
（付記１９） データの第１アイテムを連続的に受信し、該受信された第１アイテムから導出されたデータの第２アイテムを連続的に出力するためのデータ同期回路であって、該第１アイテムの１つは第１クロック信号の各サイクルにおいて受信され、該第２アイテムの１つは該第１クロック信号の周波数のＮ倍［Ｎは整数］の周波数を有する第２クロック信号の各サイクルにおいて出力され、該データ同期回路は、
第１クロック信号のサイクルにおいて、リセット信号がアクティブ状態から非アクティブ状態に変わるようにするためのリセット信号発生器と、
前記第２クロック信号と前記リセット信号を受信するために接続され、該リセット信号の前記非アクティブ状態への変化に従って、該第２クロック信号のパルスをカウントし、該第２クロック信号のＮサイクル分の間隔で転送制御信号を生成することが可能なカウンタと、
前記転送制御信号と前記第２クロック信号を受信するために接続され、前記転送制御信号の連続する信号に応じてそれぞれの第１アイテムを受け入れ、該受け入れた第１アイテムから前記第２アイテムを導出し、該第２アイテムを第２クロック信号のサイクルごとに１つずつ出力することが可能なデータ変換器とを備えることを特徴とするデータ同期回路。
（付記２０） 付記１９に記載のデータ同期回路において、前記データの第１アイテムがそれぞれＮビットを有し、且つ、前記データの第２アイテムがそれぞれ単一ビットを有することを特徴とするデータ同期回路。
（付記２１） 付記１９または２０に記載のデータ同期回路において、前記データ変換器がパラレル／シリアル変換器であることを特徴とするデータ同期回路。
（付記２２） 付記１９〜２１のいずれか１項に記載のデータ同期回路において、
前記カウンタが、それぞれ連続的な第２クロック信号のサイクルにおいてその循環制御レジスタを介して循環式に転送されるＮビットの制御パターンの１ビットを記憶するためのＮ個の記憶素子を有する循環制御レジスタを備え、該制御パターンの１ビットが第１の値を有し、他の各ビットが第２の値を有し、そして、
前記記憶素子の所定の１個の中に記憶された制御パターンのビットが第１の値を有するたびに前記転送制御信号が生成されることを特徴とするデータ同期回路。
（付記２３） 付記１９〜２２のいずれか１項に記載のデータ同期回路において、前記リセット信号発生器が、前記第１および第２クロック信号の両方を受信するために接続され、該第１クロック信号の論理状態の予選択された変化を検出するように動作し、且つ、該検出の結果に応じて、前記リセット信号のアクティブ状態から非アクティブ状態への変化を前記第２クロック信号と同期して起こすように動作することを特徴とするデータ同期回路。
（付記２４） 付記１９〜２３のいずれか１項に記載のデータ同期回路において、前記リセット信号発生器が、
前記第１クロック信号および該第１クロック信号と同期して自らの論理状態を変えることのできる入力信号を受信するために接続され、該入力信号の状態変化に従って、検出信号の論理状態に変化を起こすように動作する第１同期回路と、
前記第２クロック信号および前記検出信号を受信するために接続され、該検出信号の状態変化に従って、前記リセット信号を該第２クロック信号と同期してアクティブ状態から非アクティブ状態への変化を起こすように動作する第２同期回路とを備えることを特徴とするデータ同期回路。
（付記２５） 付記２４に記載のデータ同期回路において、前記第１同期回路が、前記第１クロック信号が加えられるクロック入力、前記入力信号が加えられるリセット入力、所定の論理状態を持つ信号が加えられるデータ入力、および、前記検出信号が出力されるデータ出力を有するクロック式素子を備え、これにより前記第１同期回路の前記クロック式素子が前記入力信号の状態変化によってリセット状態から解放された後に前記検出信号の状態変化が起こることを特徴とするデータ同期回路。
（付記２６） 付記２４または２５に記載のデータ同期回路において、前記第２同期回路が、前記第２クロック信号が加えられるクロック入力、前記入力信号が加えられるリセット入力、前記検出信号が加えられるデータ入力、および、前記リセット信号が出力されるデータ出力を有するクロック式素子を備え、これにより前記第２同期回路のクロック式素子が前記入力信号の状態変化によってリセット状態から解放された後で、且つ、前記検出信号の状態変化の後に前記リセット信号の状態変化が起こることを特徴とするデータ同期回路。
（付記２７） 受信されたシリアルデータストリームをサンプリングするためのデータ復元回路であって、
同一の周波数を有するが位相において互いに間隔をあけた複数の候補クロック信号を受信するために接続され、前記候補クロック信号のうち前記受信されたシリアルデータストリームと位相が合致する１つを受信されたクロック信号として選択することが可能なクロック復元回路と、
前記候補クロック信号のうち前記復元クロック信号として選択された前記候補クロック信号と異なる他の１つをオフセットクロック信号として選択することが可能なオフセットクロック回路と、
前記オフセットクロック信号を使用して前記受信されたデータストリームをサンプリングすることが可能なデータサンプリング回路とを備えることを特徴とするデータ復元回路。
（付記２８） 付記２７に記載のデータ復元回路において、前記オフセットクロック回路が、前記候補クロック信号のうち当該候補クロック信号を位相において先行する１つをオフセットクロック信号として選択するのが可能であることを特徴とするデータ復元回路。
（付記２９） 付記２７または２８に記載のデータ復元回路において、前記オフセットクロック回路が、オフセット制御信号を受信するために接続され、前記候補クロック信号の更なる１つを受信されたオフセット制御信号に応じて選択するのが可能であることを特徴とするデータ復元回路。
（付記３０） 付記２９に記載のデータ復元回路において、前記オフセット制御信号が、ユーザー調整可能な制御信号であることを特徴とするデータ復元回路。
（付記３１） 付記２９または３０に記載のデータ復元回路において、前記クロック復元回路が、前記復元クロック信号として選択された前記候補クロック信号を指定するために第１選択信号を発生し、且つ、前記オフセットクロック回路が、該第１選択信号と前記オフセット制御信号に基づいて、前記オフセットクロック信号として選択された前記更なる候補クロック信号を指定するために第２選択信号を発生することを特徴とするデータ復元回路。
（付記３２） 付記３１に記載のデータ復元回路において、前記第１および第２選択信号の一方またはそれぞれがグレイコード信号であることを特徴とするデータ復元回路。
（付記３３） 付記３１または３２に記載のデータ復元回路において、前記オフセットクロック回路が、前記第２選択信号を生成するために前記第１選択信号に前記オフセット制御信号を加算するモジュロ−Ｎ加算器を備え、ここで、Ｎが前記複数のうちの候補クロック信号の数であることを特徴とするデータ復元回路。
（付記３４） 付記２７〜３３のいずれか１項に記載のデータ復元回路において、前記複数の候補クロック信号のいずれか２つの間の最大絶対位相差が１８０゜であることを特徴とするデータ復元回路。
（付記３５） 付記２７〜３４のいずれか１項に記載のデータ復元回路において、前記複数の候補クロック信号は、ある１つの候補クロック信号とその次の候補クロック信号が実質的に等しい位相だけ間隔が開けられていることを特徴とするデータ復元回路。
（付記３６） 付記３５に記載のデータ復元回路において、前記複数の候補クロック信号の最後の１つが、当該複数の候補クロック信号の互いに隣接するそれぞれ対をなす２つの候補クロック信号が位相において互いに開いている間隔と実質的に同じ大きさだけ、該複数の候補クロック信号の最初の１つと位相が異なることを特徴とするデータ復元回路。
（付記３７） 付記２７〜３６のいずれか１項に記載のデータ復元回路において、さらに、多相クロック信号発生器を備え、該多相クロック信号発生器は、
前記シリアルデータストリームのデータ速度に等しいか或いは近い周波数を有する基準クロック信号を受信するために接続され、そこから前記候補クロック信号が導出される一連の個別遅延ステージを有する遅延線と、
前記一連の遅延ステージによって加えられた遅延全体が前記基準クロック信号の１サイクル分の持続時間にほぼ等しくなるように制御するための遅延調整回路とを含むことを特徴とするデータ復元回路。
（付記３８） 付記３７に記載のデータ復元回路において、前記遅延調整回路が、前記一連の遅延ステージの最初のステージの入力に加えられた第１の位相比較信号と、該一連の遅延ステージの最後のステージの出力で生成された第２の位相比較信号を受信し、且つ、前記第１および第２の位相比較信号が実質的に同じ周波数で維持され、該第２位相比較信号のトランジションが該第１位相比較信号の対応するトランジションと実質的に整合された状態で維持されるように、前記遅延全体を制御するのが可能であることを特徴とするデータ復元回路。
（付記３９） 付記３７または３８に記載のデータ復元回路において、前記一連の遅延ステージの数が前記複数の候補クロック信号の数よりも少なく、前記多相クロック信号発生器がさらに前記一連の遅延ステージによって生成された複数の基本位相信号を受信するために接続され、該基本位相信号のそれぞれの位相の間の位相を有する複数の補間位相信号を生成可能な位相インターポレータを含むことを特徴とするデータ復元回路。
（付記４０） 付記２７〜３９のいずれか１項に記載のデータ復元回路において、該クロック復元回路が、前記受信されたシリアルデータストリームと前記復元クロック信号として現に選択された候補クロック信号のそれぞれの位相を比較し、該比較結果に基づいて前記複数の候補クロック信号の中から次の候補クロック信号を選択するのが可能であることを特徴とするデータ復元回路。
（付記４１） 付記２７〜４０のいずれか１項に記載のデータ復元回路において、該クロック復元回路が、ディジタルフェーズロックループ回路を備えることを特徴とするデータ復元回路。
（付記４２） 付記１３または１４に記載のクロック復元回路において、さらに、前記制御パターンがこれを経由して正しく循環していることを検証するために前記コントローラの循環制御レジスタに接続された付記１５〜１８のいずれか１項に記載の検証回路を備えることを特徴とするクロック復元回路。
（付記４３） 該付記２２に付加されるものとして読まれたときの付記２２または付記２３〜２６のいずれか１項に記載のデータ同期回路であって、さらに、前記カウンタの前記循環制御レジスタに接続され、前記制御パターンが該循環制御レジスタを経由して正しく循環していることを検証するために、付記１５〜１８のいずれか１項に記載の検証回路を備えることを特徴とするデータ同期回路。
クロック復元回路での使用に向けて以前考慮された信号発生回路の一例を示す図である。 図１の回路の使用時に発生する波形を示すタイミング図である。 本発明の第１の形態を具現する信号発生回路を示す図である。 図３の回路の使用時に発生する波形を示すタイミング図である。 図３の回路の使用時に発生する波形を示すタイミング図である。 本発明の第２の形態を具現するクロック復元回路の各部を示す図である。 図６の回路における循環制御レジスタの可能な一実現形態を示す回路図である。 図６の回路におけるイネーブル信号発生器の可能な一実現形態を示す回路図である。 図６の回路における立上りエッジラッチの可能な一実現形態を示す回路図である。 図６の回路における立下りエッジラッチの可能な一実現形態を示す回路図である。 図６の回路の使用時に発生する波形を示すタイミング図（その１）である。 図６の回路の使用時に発生する波形を示すタイミング図（その２）である。 本発明の第３の形態を具現する検証回路を示す図である。 以前考慮されたデータ同期回路の一例を示す図である。 図１４の回路の使用時に発生する波形を示すタイミング図である。 本発明の第４の形態を具現するデータ同期回路の各部を示す図である。 図１５の回路におけるリセット信号発生器の可能な一実現形態を示す回路図である。 図１６の回路におけるカウンタの可能な一実現形態を示す図である。 図１６の回路の使用時に発生する波形を示すタイミング図である。 図１６の回路におけるデータ変換器の可能な一実現形態を示す回路図である。 データ復元回路の動作に使用されるタイミング図である。 本発明の第５の形態を具現するデータ復元回路の各部を示す図である。
符号の説明
１０ 信号発生回路
１２，５２，６２，１１０ 第１ラッチ素子
１４，５４，６４，１１２ 第２ラッチ素子
２２，５６，６６，１１４ 第３ラッチ素子
２４，１１６ 第４ラッチ素子
３０ クロック復元回路
３２，１２０ 循環制御レジスタ
３４0，３４1，３４2，３４3 記憶素子
３６0，３６1，３６2，３６3 処理回路
３８ イネーブル信号発生器
４０ 立上りエッジラッチ
４２ 立下りエッジラッチ
５２ イネーブル信号発生器
５８ 第４ラッチ素子
８０ 検証回路
８２，８４ ＮＡＮＤゲート
８６ 等価（排他的ＯＲ）ゲート
８８ フリップフロップ
９０，１００ データ同期回路
９２ 第１のマスタ／スレーブラッチ素子
９４ 第２のマスタ／スレーブラッチ素子
９６ シフトレジスタ
１０２ リセット信号発生器
１０４ カウンタ
１０６ データ変換器
１１８1 第１同期回路
１１８2 第２同期回路
１２２0〜１２２7 記憶素子
１３０0〜１３０7 マルチプレクサ素子
１５０ データアイ
１５２ クロック信号
１５４ オフセットクロック信号
１６０ データ復元回路
１７０ 多相クロック信号発生器
１７２ 遅延線
１７４，１８２ 位相検出器
１７６ チャージポンプ電圧レギュレータ
１７８ 位相インターポレータ
１８０ ディジタルフェーズロックループ（ＤＰＬＬ）回路
１８４ ループフィルタ
１８６ 選択コントローラ
１９０ 第１マルチプレクサ素子
２００ 第２マルチプレクサ素子
２１０ データラッチ素子
２２０ 加算器

Claims (16)

  1. 受信されたシリアルデータストリームをサンプリングするためのデータ復元回路であって、
    同一の周波数を有するが位相において互いに間隔をあけた複数の候補クロック信号を受信するために接続され、前記候補クロック信号のうち前記受信されたシリアルデータストリームと位相が合致する１つを受信されたクロック信号として選択することが可能なクロック復元回路と、
    前記候補クロック信号のうち前記復元クロック信号として選択された前記候補クロック信号と異なる他の１つをオフセットクロック信号として選択することが可能なオフセットクロック回路と、
    前記オフセットクロック信号を使用して前記受信されたデータストリームをサンプリングすることが可能で、前記オフセットクロック信号を使用して獲得した前記データサンプルを復元されたデータとして選択することが可能なデータサンプリング回路とを備えることを特徴とするデータ復元回路。
  2. 請求項１に記載のデータ復元回路において、前記オフセットクロック回路が、前記候補クロック信号のうち当該候補クロック信号を位相において先行する１つをオフセット制御信号として選択するのが可能であることを特徴とするデータ復元回路。
  3. 請求項１または２に記載のデータ復元回路において、前記オフセットクロック回路が、オフセット制御信号を受信するために接続され、前記候補クロック信号の更なる１つを受信されたオフセット制御信号に応じて選択するのが可能であることを特徴とするデータ復元回路。
  4. 請求項３に記載のデータ復元回路において、前記オフセット制御信号が、ユーザー調整可能な制御信号であることを特徴とするデータ復元回路。
  5. 請求項３または４に記載のデータ復元回路において、前記クロック復元回路が、前記復元クロック信号として選択された前記候補クロック信号を指定するために第１選択信号を発生し、且つ、前記オフセットクロック回路が、該第１選択信号と前記オフセット制御信号に基づいて、前記オフセットクロック信号として選択された前記更なる候補クロック信号を指定するために第２選択信号を発生することを特徴とするデータ復元回路。
  6. 請求項５に記載のデータ復元回路において、前記第１および第２選択信号の一方またはそれぞれがグレイコード信号であることを特徴とするデータ復元回路。
  7. 請求項５または６に記載のデータ復元回路において、前記オフセットクロック回路が、前記第２選択信号を生成するために前記第１選択信号に前記オフセット制御信号を加算するモジュロ−Ｎ加算器を備え、ここで、Ｎが前記複数のうちの候補クロック信号の数であることを特徴とするデータ復元回路。
  8. 請求項１〜７のいずれか１項に記載のデータ復元回路において、前記複数の候補クロック信号のいずれか２つの間の最大絶対位相差が１８０゜であることを特徴とするデータ復元回路。
  9. 請求項１〜８のいずれか１項に記載のデータ復元回路において、前記複数の候補クロック信号は、ある１つの候補クロック信号とその次の候補クロック信号が実質的に等しい位相だけ間隔が開けられていることを特徴とするデータ復元回路。
  10. 請求項９に記載のデータ復元回路において、前記複数の候補クロック信号の最後の１つが、当該複数の候補クロック信号の互いに隣接するそれぞれ対をなす２つの候補クロック信号が位相において互いに開いている間隔と実質的に同じ大きさだけ、該複数の候補クロック信号の最初の１つと位相が異なることを特徴とするデータ復元回路。
  11. 請求項１〜１０のいずれか１項に記載のデータ復元回路において、さらに、多相クロック信号発生器を備え、該多相クロック信号発生器は、
    前記シリアルデータストリームのデータ速度に等しいか或いは近い周波数を有する基準クロック信号を受信するために接続され、そこから前記候補クロック信号が導出される一連の個別遅延ステージを有する遅延線と、
    前記一連の遅延ステージによって加えられた遅延全体が前記基準クロック信号の１サイクル分の持続時間にほぼ等しくなるように制御するための遅延調整回路とを含むことを特徴とするデータ復元回路。
  12. 請求項１１に記載のデータ復元回路において、前記遅延調整回路が、前記一連の遅延ステージの最初のステージの入力に加えられた第１の位相比較信号と、該一連の遅延ステージの最後のステージの出力で生成された第２の位相比較信号を受信し、且つ、前記第１および第２の位相比較信号が実質的に同じ周波数で維持され、該第２位相比較信号のトランジションが該第１位相比較信号の対応するトランジションと実質的に整合された状態で維持されるように、前記遅延全体を制御するのが可能であることを特徴とするデータ復元回路。
  13. 請求項１１または１２に記載のデータ復元回路において、前記一連の遅延ステージの数が前記複数の候補クロック信号の数よりも少なく、前記多相クロック信号発生器がさらに前記一連の遅延ステージによって生成された複数の基本位相信号を受信するために接続され、該基本位相信号のそれぞれの位相の間の位相を有する複数の補間位相信号を生成可能な位相インターポレータを含むことを特徴とするデータ復元回路。
  14. 請求項１〜１３のいずれか１項に記載のデータ復元回路において、該クロック復元回路が、前記受信されたシリアルデータストリームと前記復元クロック信号として現に選択された候補クロック信号のそれぞれの位相を比較し、該比較結果に基づいて前記複数の候補クロック信号の中から次の候補クロック信号を選択するのが可能であることを特徴とするデータ復元回路。
  15. 請求項１〜１４のいずれか１項に記載のデータ復元回路において、該クロック復元回路が、ディジタルフェーズロックループ回路を備えることを特徴とするデータ復元回路。
  16. 請求項１〜１５のいずれか１項に記載のデータ復元回路において、該クロック復元回路が、前記受信されたシリアルデータストリームから少なくとも位相の異なる前記候補クロック信号の１つを、前記復元されたクロック信号として選択することが可能であることを特徴とするデータ復元回路。
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