JP2007242661A - 半導体チップの製造方法 - Google Patents

Abstract

【課題】 半導体チップの規則的配列を保ったまま粘着テープから確実に剥離することができる半導体チップの製造方法を提供する。
【解決手段】 半導体チップ１を着脱自在に把持する把持手段Ｈにより把持した状態でチップ化用粘着テープｔ１に嵌め合わせ、この嵌め合わせた状態で半導体チップ１を貼り付けたチップ化用粘着テープｔ１をエッチングする。
【選択図】 図１３

Description

本発明は、小型携帯機器等に使用される半導体デバイス、微小メモリーチップや、液晶ディスプレイ、有機ＥＬディスプレイ等で使用される画素制御素子などの半導体チップの製造方法に関する。

携帯電話、ＰＤＡなど小型携帯機器等に使用される電子部品は、より軽くして持ち運びを容易にするために、小型化・薄型化により軽量化が進んでいる。携帯機器では、現在のところ最もサイズの小さなもので200μm×200μm×400μmサイズの半導体チップが使用され始め、さらに、微小なものでは400μm×400μm×50μmといったタグチップも使用され始めている。これら半導体チップの製造方法は、直径８インチ、厚さ0.7mmというような結晶シリコン基板に集積回路などのデバイスを形成した後、研磨、切断されて、チップ化されている。通常、結晶シリコン基板に回路を形成した後、ダイシングし、粘着テープに固定され、結晶Ｓｉ基板の裏面を研磨して、チップ化している。すなわち、加工された半導体チップは、粘着テープ上に固定された状態で仕上げられる。このように仕上げられた粘着テープからの半導体チップの剥離は、裏面からピンで押し上げ、チップをピックアップする方法が採用されたり、粘着テープ自身に粘着力を変化する特性を持たせ、一定条件（熱、光など）で、チップを低粘着化させる方法が採用されている。

しかし、小型化・薄型化の傾向にある半導体チップにおいて、半導体チップが薄くなった場合、裏面からピンで押し上げる方法は、半導体チップを損傷するため、例えば薄さが70μm以下といった薄型チップでは採用できない。また、粘着テープを使用する方法では、半導体チップが1mm×1mm程度よりも小さくなった場合、低粘着化させても剥離できない、という問題が生じる。さらに、溶液に浸すことで粘着剤を溶解させて、半導体チップのみを回収するという方法も考えられる。しかし、もともと整然と配列された状態で加工された半導体チップがばらばらになってしまう。ばらばらになった半導体チップを次工程で検査したり、他基板へ転写するためには、その工程の前に、再度半導体チップを配列し直すことが必要となる。通常、１枚の結晶シリコン基板から数１０万個のチップを加工できるが、一旦ばらばらになった数１０万個の半導体チップを再配列し直すことは、生産効率を悪化させることになる。なお、本願の発明者等は、特許文献１、２、３の発明をしている。これらは液晶ディスプレイや有機ＥＬディスプレイ等の平ディスプレイに位置ずれすることなく容易で正確かつ安価に複数の画素を制御する画素制御素子を選択転写する画素制御素子の選択転写方法、画素制御素子の選択転写方法を使用する画素制御素子の実装装置などや、平面ディスプレイ基板の製造方法、平面ディスプレイ基板であるが、これらの中で、上記低粘着化させて半導体チップを剥離する方法が開示されている。
特許第３４７４１８７号公報 特許第３４９２６７９号公報 特許第３６１７５２２号公報

上述のように、超小型薄型の半導体チップの製造方法において、チップ加工に粘着テープを用いる場合、半導体チップを損傷させたり、粘着テープの粘性により半導体チップを剥離できないか、又、仮に剥離できたとしても、ばらけてしまい、次工程での生産効率を悪化させる問題がある。しかし、例えば、上記特許文献１ないし３において、本発明者等は画素制御素子の選択転写方法を行う実装装置、すなわち、ピックアップ用基板上の画素制御素子を選択的にピックアップ装置に吸着保持させて平面ディスプレイ基板に転写する工程を行う実装装置を開示しているが、上記チップ化用粘着テープで半導体チップを規則的配列のまま保持しながらチップ化用粘着テープのみを除去できれば、加工した半導体チップを、上記実装装置によりそのままの状態で他の基板へ選択転写することが容易となり、上記特許文献１ないし３の利用が促進される。

そこで本発明の目的は、半導体チップの規則的配列を保ったまま粘着テープから確実に剥離することができる半導体チップの製造方法を提供することである。

本発明の請求項１記載の半導体チップの製造方法は、液晶ディスプレイ、有機ＥＬディスプレイ等で使用される画素制御素子などの半導体チップをその製造用基板に回路形成した後チップ化用粘着テープに固定した状態でチップ化し、その後、半導体チップをチップ化用粘着テープから剥離する半導体チップの製造方法において、半導体チップを着脱自在に把持する把持手段により把持した状態でチップ化用粘着テープに嵌め合わせ、この嵌め合わせた状態で半導体チップを貼り付けたチップ化用粘着テープをエッチングすることを特徴とする。

本発明によれば、半導体チップをチップ化用粘着テープから剥離するに際して、規則的に配列された半導体チップを貼りつけたチップ化用粘着テープを、半導体チップを着脱自在に把持する把持手段により把持した状態でチップ化用粘着テープに嵌め合わせ、この嵌め合わせた状態で半導体チップを貼り付けたチップ化用粘着テープをエッチングすることによりチップ化用粘着テープのみを除去すると、半導体チップは把持手段により規則的配列を保ったまま個別にチップ化され、従来のように半導体チップがチップ化用粘着テープから剥離しないといった事態を防止することができる。また、個別にチップ化された半導体チップは把持手段からの把持と分離も容易で、従来のように、粘着性等もないことから、例えば、個別にチップ化された半導体チップをピックアップ装置により選択転写により製造する工程等に組み込んでの使用が可能になる。

本発明の半導体チップの製造方法により半導体チップを製造した場合、チップ化用粘着テープ自体をエッチングによって除去するため、従来ようなチップ化用粘着テープを剥離する際に生じる剥離の困難さや半導体チップの破損という事態を防止することができ、薄型化・小型化の傾向にある半導体チップの製造に好適である。また、個別にチップ化された半導体チップは把持手段からの把持と分離も容易で、従来の粘着テープを使用する場合のように粘着性等もないことから、例えば、個別にチップ化された半導体チップをピックアップ装置により選択転写により製造する工程等に組み込んで使用すると、再度半導体チップを並べ直す必要はなく、生産効率の向上が図られる。

以下に、本発明の実施の形態を図面を引用しながら説明する。

（液晶ディスプレイ構造）
本実施の形態は、本発明の半導体チップの製造方法を液晶ディスプレイの製造に適用したものである。図４に示すように、液晶ディスプレイ２００は、平面ディスプレイ基板１００とカラーフィルター基板１１１との間に液晶１１２を挟持する構造をとる。プラスチック基板からなる平面ディスプレイ基板１００には、樹脂フィルム１０１を介して画素制御素子１と透明電極１０２とがマトリクス状に形成され、その上に配向膜１１０が形成される。他方、カラーフィルター基板１１１には、耐溶剤層１１３を介してカラーフィルター１１４が上記透明電極１０２と対向するように形成され、その表面にカラーフィルター用透明電極１１５と配向膜１１０が形成される。半導体チップである画素制御素子１は、複数の薄膜トランジスタ（ＴＦＴ；Thin Film Transistor）が形成されたものであり、複数の透明電極１０２を制御することにより各画素のオン、オフ、濃淡などを制御する。

（半導体チップの製造方法）
上記構成の液晶ディスプレイ２００は、図５に示す製造方法により製造される。その概略は、半導体チップ１である画素制御素子を加工する半導体チップ加工用基板（画素制御素子加工用基板）２に複数画素の制御を行う集積回路３を形成する工程Ｒ１と、半導体チップ加工用基板２を研磨する工程Ｒ２と、半導体チップ加工用基板２をチップ化用粘着テープに貼り替える工程Ｒ３と、半導体チップ１を個別チップに切断する工程Ｒ４と、剥離用基板への嵌め合わせ工程Ｒ５と、チップ化用粘着テープのエッチング工程Ｒ６とを備える。なお、その後は、特許文献１ないし３に説明した画素制御素子１をピックアップ装置５１（符号５１等は特許文献１の図３１を参照）により平面ディスプレイ基板１００に転写する工程Ｒ５と、透明電極及び配線を形成する工程Ｒ６と、配向膜形成及びラビングをする工程Ｒ７と、カラーフィルター基板を貼り合わせる工程Ｒ８と、液晶を注入する工程Ｒ９とを行うようにすることもできる。

まず、上記工程Ｒ１において、結晶シリコン基板（半導体チップ加工用基板）２に複数画素の制御を行う集積回路３を形成する。半導体チップ加工用基板２上への集積回路３の形成は、周知の半導体製造技術によって行う。その集積回路３の一例を図２と図３に示す。集積回路３には画素制御を行う薄膜トランジスタの電子デバイス３ａが１２個形成され、１個の集積回路３によって、３色×４画素の制御を行う。また、各画素の電流保持回路３ｂ及び画素ライン１０７等の信号線をつなぐための電極パッド３ｃも形成しておく。このような集積回路３を形成後、図２に示すように、電極パッド３ｃ以外の部分に、窒化シリコン膜や酸化シリコン膜等の保護膜４を堆積し、集積回路３を保護する。なお、本発明の半導体チップの製造方法は、一個の画素の制御を行う集積回路は勿論、その他の半導体チップの製造にも適用可能である。

次に、工程Ｒ２において、半導体チップ加工用基板２の裏面すなわち集積回路３が形成されない面２ｂを機械研磨して、半導体チップ加工用基板２の厚さを３０〜１００μｍ程度に薄膜化する（図６）。すなわち、半導体チップ加工用基板２の半導体集積回路形成面2aに、研磨用粘着テープｔ２を貼りつけ、その状態で半導体チップ加工用基板２の裏面を３０〜１００μmの厚さに研磨する。研磨用粘着テープｔ２としては、粘着力が一定の粘着テープのみならず、熱によって低粘着になる粘着テープ（加熱低粘着テープ）、ＵＶ照射によって低粘着になるテープ（ＵＶ低粘着テープ）が使用できる。

次に、半導体チップ加工用基板２をチップ化用粘着テープに貼り替える工程Ｒ３において、図７に示すように、半導体チップ加工用基板２を研磨用粘着テープｔ２からチップ化用粘着テープｔ１に貼り替える。チップ化用粘着テープｔ１は、有機フィルムを使用するが、後工程のチップ化切断への耐熱性等が要求される。例えば、チップ化切断をフォトリソグラフィとエッチングによって行なう場合は、耐熱性と耐薬品性が要求され、その一例としては、耐熱ポリイミドテープが挙げられる。研磨用粘着テープｔ２に貼りついた半導体チップ加工基板２の裏面にチップ化用粘着テープｔ１を貼りつけ、その状態で研磨用粘着テープｔ２を剥離する。剥離の際、上記加熱低粘着テープの場合は、所定の加熱処理を行ない、上記ＵＶ低粘着テープの場合は、所定のＵＶ照射を行なうことでテープを容易に剥離することができる。粘着力が一定タイプの場合は、研磨用粘着テープｔ２とチップ化用粘着テープｔ１の粘着力の強弱によって、半導体チップ加工基板２をチップ化用粘着テープに貼り替える。

ここで、チップ化用粘着テープｔ１上に、既に３０〜１００μｍの厚さまで極薄研磨を施した半導体チップ加工用基板２を貼りつけてから、その極薄研磨を施したシリコン基板２を微細な半導体チップ１に切断しても良い。ただし、極薄研磨では、専用の粘着テープが必要である場合がある。また、チップ化の方法によっては、耐熱性を必要とする粘着テープを必要とする場合もある。そのため、研磨工程とチップ化切断工程を切り分け、研磨用粘着テープ上で極薄研磨を行ない、その極薄研磨した基板を切断用粘着テープに移し替えた上でチップ化切断することで、極薄研磨及びチップ化切断を確実に実施することが可能となる。

次に、チップ化切断工程Ｒ４において、半導体チップ１を個別にチップ化する。図８は、フォトリソグラフィとドライエッチングによる加工例を示したもので、この方法では、フォトリソグラフィによりチップ形状のフォトレジストＦｍを予め形成しておき、フォトレジストＦｍをマスクとして、ドライエッチングによりチップ化切断を行なう。チップ化切断後、フォトレジストＦｍを除去する。フォトレジストＦｍの除去は、ドライエッチングなどによって実施可能であるが、ドライエッチングによってフォトレジストＦｍを除去する場合は、チップ化用粘着テープｔ１を消失しないように、チップ化用粘着テープｔ１の厚みをフォトレジストＦｍよりも厚くすることが必要である。他のチップ化切断の方法として、砥石によるブレードダイシングやサンドブラスト、レーザー加工を用いても良い。以上の工程によって加工したチップ化用粘着テープｔ１には、図９に示すように、半導体チップ１が規則的配列状態で形成されている。

次に、半導体チップ１が規則的配列状態で形成されているチップ化用粘着テープｔ１を剥離用基板Ｈｋへ嵌め合わせる。ここで使用される剥離用基板Ｈｋは、図１０に示すように、半導体チップ１を吸引固定するための真空吸着孔ｈａが形成され、その表面側には半導体チップ１の形状と整合し、半導体チップ１が嵌り込む凹部ｈｂが形成されている。内部には吸引室ｈｃが設けられ、吸引室ｈｃから吸引ポンプにより吸引することができる構造である。剥離用基板Ｈｋの真空吸着孔ｈａは、サンドブラスト、ドリル加工、超音波振動加工によって形成することが可能である。半導体チップ１を嵌り込ませる凹部ｈｂとしては、その入り込ませる側にテーパを施すようにすることは任意である。剥離用基板Ｈｋは、石英ガラスで加工すると、チップ化用粘着テープｔ１との光学位置合わせが目視により容易になる。石英ガラスによる型枠の加工は、フォトエッチングによって可能である。剥離用基板Ｈｋとしては、図１２に示すように、真空吸着孔ｈａが形成される表面に型枠壁ｈｔを設けることが好ましい。型枠壁ｈｔは、半導体チップ１の形状と整合するように凹形状や対向する平行な壁ｈｔとして形成されており、半導体チップ１の形状や大きさの相違に合わせて形成されたものを交換して使用する。型枠壁ｈｔは、上記凹部ｈｂ内において対向させるように配置することも可能である。

したがって、チップ化用粘着テープｔ１の剥離用基板Ｈｋへの嵌め合わせは、図１２に示すように、剥離用基板Ｈｋの凹部ｈｂに半導体チップ１を整合させ、このように嵌め込まれた状態で剥離用基板Ｈｋの真空吸着孔ｈａを真空吸引することで、チップ化用粘着テープｔ１を剥離用基板Ｈｋに仮固定（嵌め合わせ）をする。

ここで、把持手段Ｈｄは、図１６と図１７に示するように、上記剥離用基板Ｈｋの凹部ｈｂに圧電材料（電歪素子）Ｈｄを対向するように配置されたものを使用することも可能である。図１６は、上記型枠壁ｈｔに代えて圧電材料（電歪素子）Ｈｄを使用する剥離用基板Ｈｋの例を示したものであり、図１７は、上記圧電材料（電歪素子）Ｈｄの電気配線図である。圧電材料Ｈｄとしては、電極とアーム部からなるものを二組組み合わせ、平行に電極を構成して、二枚の電極間の静電引力によりアーム部の先端を動かす等の技術を使用可能である。そして、本実施の形態では、上記型枠壁ｈｔに代えて圧電材料（電歪素子）Ｈｄを使用することにより、半導体チップ１の大きさの相違に対応して小型で薄い半導体チップ１の個別の把持が可能になり、その解除も容易になる。圧電材料（電歪素子）Ｈｄは、剥離用基板Ｈｋの凹部ｈｂに対向配置させることも、又、剥離用基板Ｈｋの表面に対向配置させるこもと可能である。このように、把持手段Ｈｄとしては、真空吸着孔ｈａのみでも、半導体チップ１を嵌り込ませる凹部ｈｂが設けられたものでも、圧電材料（電歪素子）Ｈｄが配置されたもの等が使用可能である。

次に、チップ化用粘着テープｔ１のエッチングを行う。図１３に示すように、チップ化用粘着テープｔ１を剥離用基板Ｈｋに嵌り込ませた状態でエッチングし、チップ化用粘着テープｔ１を除去する。すなわち、チップ化切断工程Ｒ４において、チップ化用粘着テープｔ１の半導体チップ１側をフォトリソグラフィとドライエッチングによるチップ切断したが、今度はチップ化用粘着テープｔ１の反対側からエッチングを行う。エッチングの方法としては、酸素プラズマを用いたドライエッチング方法や、加熱触媒によって生成される水素ラジカルによるドライエッチングにより、剥離用基板Ｈｋに嵌り込んだ半導体チップ１の規則的配列を乱さずにチップ化用粘着テープｔ１のみ除去できるが、後者によるとき、半導体チップ１の集積回路へのプラズマダメージが生じることがない。これらドライエッチング等のエッチング装置にかけて行うことにより、エッチング装置内での半導体チップ１は、剥離用基Ｈｋの真空吸着孔ｈａにより規則的配列が保持されたままで、半導体チップ１を粘着固定していた有機フィルムからなるチップ化用粘着テープｔ１を完全に除去される。このようにチップ化用粘着テープｔ１を除去した後の状態を示したものが図１４である。

チップ化用粘着テープｔ１を除去すると、半導体チップ１は剥離用基板Ｈｋに規制された配列状態で配列されているために、その状態のままでドライエッチング装置から取り出し搬送する。半導体チップ１は、剥離用基板Ｈｋ上に規則的配列で整列しており、その保持力（着脱）は、真空吸引力で可変できることから、容易に半導体チップ１の選択的ピックアップが可能となる。また、上記圧電材料（電歪素子）Ｈｄが対向するように配置された剥離用基板を使用しても、剥離用基板Ｈｋ上に規則的配列で整列しており、その保持力（着脱）は、半導体チップ１の大きさの相違に対応して小型で薄い半導体チップ１の個別の把持が可変可能になり、容易に半導体チップ１の選択的ピックアップが可能となる。

その後は、画素制御素子１を平面ディスプレイ基板１００上に固定化した後、工程Ｒ７において、平面ディスプレイ基板１００の表面に透明電極１０２を形成し、次に、工程Ｒ８において、半導体チップ１と透明電極１０２との間の配線（画素ライン）１０７、ゲートライン（図示せず）及びデータライン（図示せず）等の配線を形成し、次に、工程Ｒ９において、平面ディスプレイ基板１００の表面に配向膜１１０を形成し、ラビングを行う。さらに工程Ｒ１０において、カラーフィルター基板１１１を貼り合わせた後、工程Ｒ１１において、液晶１１２及びスペーサーの注入、封止を行って液晶ディスプレイ２００が完成する（図４）。

（画素制御素子の実装装置）
ところで、本願発明者等は特許文献１ないし３を開示しているが、そこでは、画素制御素子を実装するための実装装置３００が示されている。例えば特許文献１の図３１に示される実装装置３００のピックアップ装置５１を使用して本発明による半導体チップ１を製造することが可能である。すなわち、画素制御素子（半導体チップ）１の平面ディスプレイ基板１００への選択転写時におけるピックアップ装置５１が開示されているが、これを図１５に示すように、上記ピックアップ装置５１は、真空吸着孔５３が形成されたものとして、更に、Ｘ軸調節機構３０５、Ｙ軸調節機構３０６、Ｚ軸調節機構３０７等が備えられるとともに、コンピュータ等による制御装置３０８により回転角度を調節制御されるものとする。また、各軸調節機構３０５，３０６，３０７は、それぞれの軸について、ピックアップ装置５１を最適な場所に位置合わせするものであり、それぞれ制御装置３０８により位置合わせ制御されるものとする。なお、特許文献１と同様、位置合わせ用カメラ３０４の映像データは制御装置３０８に送られ、制御装置３０８のモニタ（図示せず）に映像が表示されるようになっている。

したがって、上記特許文献１のようなピックアップ装置５１を本実施の形態の剥離用基板Ｈｋとして使用することにより、半導体チップ１に個別にチップ化した後は直ちにピックアップ作業に移行することが可能になる。すなわち、特許文献１では、ピックアップ前に、予め剥離機構３０３のヒーターや紫外線照射装置を駆動して、ピックアップ用基板９の第２の粘着テープ１０を低粘着状態等にしておくものであった（特許文献１の図７〜図１１参照）。しかし、本実施の形態では、真空吸着孔ｈａが備えられ、更には把持手段である圧電材料Ｈｄが配され、そして真空吸着孔ｈａの位置情報は、予め制御装置３０８に記憶されており、制御装置３０８によりＸ軸調節機構３０５、Ｙ軸調節機構３０６及びＺ軸調節機構３０７を駆動させて、画素制御素子１を吸引固定した上記ピックアップ装置５１をＸ軸調節機構３０５、Ｙ軸調節機構３０６及びＺ軸調節機構３０７を駆動して平面ディスプレイ基板１００の上方まで搬送し、平面ディスプレイ基板１００上に画素制御素子１を実装する。これらの画素制御素子１のピックアップを繰り返し行い、平面ディスプレイ基板１００の全面に、画素制御素子１を実装する。

以上のように、本実施の形態の剥離用基板Ｈｋを特許文献１ないし３のような上記ピックアップ装置５１とすれば（図１５参照）、個別にチップ化された半導体チップをピックアップ装置により選択転写により製造する工程等に組み込んで使用することができ、再度半導体チップを並べ直す必要はなく、生産効率の向上が図られる。しかし、本実施の形態の半導体チップの製造方法は、特許文献１ないし３に限らず、一般的な半導体チップの製造方法に広く適用可能であり、また、その対象も小型携帯機器等に使用される半導体デバイス、微小メモリーチップ等に広く適用可能である。

集積回路が形成されたチップ化加工用基板を示す平面図である。 チップ化加工用基板上に集積回路が形成された状態を示す平面図である チップ化加工用基板上に集積回路が形成された状態を示す平面図である。 液晶ディスプレイの断面図である。 液晶ディスプレイ製造工程のフローチャートである。 チップ加工用基板の機械研磨工程を示す断面図である。 チップ加工用基板のチップ化用粘着テープの貼り替え工程を示す断面図である。 半導体チップを個別チップに切断する工程を示す断面図である。 チップ化用粘着テープに半導体チップが形成された状態を示す断面図である。 剥離用基板を示す図であり、（ａ）はその平面図であり、（ｂ）はその断面図である。 剥離用基板への嵌め合わせ工程を示す断面図である。 他の剥離用基板を示す図であり、（ａ）はその平面図であり、（ｂ）はその断面図である。 チップ化用粘着テープのエッチング工程を示す断面図である。 チップ化用粘着テープをエッチングした状態を示す図であり、（ａ）はその平面図であり、（ｂ）はその断面図である。 本発明が適用される実装装置を示す平面図である。 剥離用基板の他の例を示す平面図である。 剥離用基板の他の例を示す平面図である。

符号の説明

１ 半導体チップ（画素制御素子）
２ チップ加工用基板（シリコン基板）
２ａ 集積回路形成面
Ｆｍ フォトレジスト
５１ ピックアップ装置（剥離用基板）
５２ 真空チャック
ｈａ，５３ 真空吸着孔、
Ｈｋ 剥離用基板、
Ｈｄ 圧電材料（電歪素子）：把持手段、ｈｔ 型枠壁、
ｔ１ チップ化用粘着テープ、
ｔ２ 研磨用粘着テープ、
３０５ Ｘ軸調節機構
３０６ Ｙ軸調節機構
３０７ Ｚ軸調節機構

Claims (5)

1. 液晶ディスプレイ、有機ＥＬディスプレイ等で使用される画素制御素子などの半導体チップをその製造用基板に回路形成した後チップ化用粘着テープに固定した状態でチップ化し、その後、半導体チップをチップ化用粘着テープから剥離する半導体チップの製造方法において、半導体チップを着脱自在に把持する把持手段により把持した状態でチップ化用粘着テープに嵌め合わせ、この嵌め合わせた状態で半導体チップを貼り付けたチップ化用粘着テープをエッチングすることを特徴とする半導体チップの製造方法。
2. 前記把持手段は、真空吸着孔が形成された剥離用基板を使用し、この剥離用基板をチップ化用粘着テープに嵌め合わせ、この嵌め合わせた状態で半導体チップを真空吸着孔で真空吸引しながら半導体チップを貼り付けたチップ化用粘着テープをエッチングすることを特徴とする請求項１記載の半導体チップの製造方法。
3. 前記真空吸着孔の表面側開口部に半導体チップの形状と整合する型枠壁が立設されていることを特徴とする請求項２記載の半導体チップの製造方法。
4. 前記把持手段は、圧電材料を対向するように配置された剥離用基板を使用し、この剥離用基板をチップ化用粘着テープに嵌め合わせ、この嵌め合わせた状態で半導体チップを圧電材料で把持しながら半導体チップを貼り付けたチップ化用粘着テープをエッチングすることを特徴とする請求項２記載の半導体チップの製造方法。
5. 前記把持手段は、前記剥離用基板の真空吸着孔の周囲に圧電材料を対向するように配置させ、これらの圧電材料間で半導体チップを把握した状態でチップ化用粘着テープに嵌め合わせ、この嵌め合わせた状態で半導体チップを貼り付けたチップ化用粘着テープをエッチングすることを特徴とする請求項２記載の半導体チップの製造方法。

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