JP2007227554A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】絶縁膜が埋め込まれたトレンチを備えた半導体装置の製造に際し、比較的簡単なプロセスでトレンチパターンの疎密による研磨速度の差異を解消することができる半導体装置の製造方法を提供する。
【解決手段】半導体基板１０上に保護膜２０が形成され、保護膜２０より研磨速度が大きい犠牲絶縁膜３が保護膜２０上に形成される。犠牲絶縁膜３および保護膜２０には、素子分離１７の形成位置に貫通孔が形成され、当該貫通孔を通じて犠牲絶縁膜３、保護膜２０、および半導体基板１０が順にエッチングされる。これにより、半導体基板１０に複数のトレンチ１５が形成される。当該トレンチ１５を充填するとともに犠牲絶縁膜３を被覆する、犠牲絶縁膜３よりも研磨速度が小さい分離絶縁膜６が形成される。犠牲酸化膜３上の分離絶縁膜６および犠牲絶縁膜３が研磨除去され、保護膜２０が露出される。
【選択図】図２

Description

本発明は半導体装置の製造方法に関し、特にトレンチ型素子分離を備えた半導体装置の製造方法に関する。

近年、半導体装置の素子パターン微細化に伴い、ＳＴＩ（Shallow Trench Isolation）構造の素子分離を形成することが必須となっている。ＳＴＩ構造は、半導体基板の表面に形成したトレンチ（溝）を絶縁物で埋め込み、その表面を化学機械研磨（ＣＭＰ：Chemical Mechanical Polishing）法を用いて研磨することにより形成される。

図４は、一般的なＳＴＩ構造形成工程を模式的に示す工程断面図である。図４（ａ）に示すように、まず、シリコン基板１０上に、熱酸化等によりシリコン酸化膜１１が形成される。次いで、シリコン酸化膜１１上に、減圧ＣＶＤ（Chemical Vapor Deposition）法等によりシリコン窒化膜１２が堆積される。シリコン窒化膜１２上には、図４（ｂ）に示すように、フォトリソグラフィ等によりシリコン基板１０のトレンチ形成位置に対応する開口部を有するレジストパターン１４が形成される。当該レジストパターン１４をマスクとしたエッチングにより、シリコン窒化膜１２およびシリコン酸化膜１１が順に除去される。続いて、図４（ｃ）に示すように、シリコン窒化膜１２およびシリコン酸化膜１１をマスクとしてシリコン基板１０がエッチングされ、トレンチ１５が形成される。

トレンチ１５が形成されると、トレンチ１５の内面が熱酸化された後、減圧ＣＶＤ法によりシリコン基板１０上に分離絶縁膜となるシリコン酸化膜１６が堆積される。これにより、図４（ｄ）に示すように、トレンチ１５はシリコン酸化膜１６で埋め込まれる。この後、ＣＭＰ法により、図４（ｅ）に示すように、トレンチ１５内部以外に堆積された余分なシリコン酸化膜１６が除去され、シリコン基板１０の表面が平坦化される。以上の工程を経て、トレンチ１５内部に絶縁膜が埋め込まれたＳＴＩ構造の素子分離１７が形成される。

シリコン基板１０上には種々の半導体回路が形成される。このため、シリコン基板１０上において、トレンチ１５のパターン密度は一様ではなく疎密が存在している。ここで、トレンチ１５のパターンの密度とは、シリコン基板１０の表面において単位面積を適切に取ったとき、その単位面積あたりの溝の数に相当する。トレンチ１５のパターン密度に疎密が存在すると、堆積したシリコン酸化膜１６の研磨速度に場所による差異が生じる。すなわち、パターン密度が低い領域２２（以下、疎部２２という。）ではパターン密度が高い領域２１（以下密部２１という。）に比べて、シリコン酸化膜１６の研磨速度が小さくなる。このため、研磨速度が小さい疎部２２において、シリコン窒化膜１２上のシリコン酸化膜１６が完全に研磨除去される条件で研磨を行うと、研磨速度が大きい密部２１ではシリコン窒化膜１２が研磨されてしまう。この結果、トレンチ１５のパターン密度が高い領域では、トレンチ１５に埋め込まれる分離絶縁膜の膜厚が小さくなる（図４（ｅ）参照）。分離絶縁膜の膜厚が小さくなると、当該分離絶縁膜の下方をチャネルとする寄生ＭＯＳ（Metal Oxide Semiconductor）トランジスタが動作したり、フィールドＶｔ（素子分離の耐圧）が低下したりする等の問題が発生する。

この対策として、研磨前に、シリコン窒化膜１２上に堆積されたシリコン酸化膜１６を予め除去する手法が提案されている（例えば特許文献１等参照。）。本手法では、図５（ａ）に示すようにトレンチ内部をシリコン酸化膜１６で埋め込んだ後、シリコン窒化膜１２形成領域上に開口を有する、すなわち図４のレジストパターン１４をほぼ反転したレジストパターン１８が形成される。このレジストパターン１８をマスクとしてシリコン窒化膜１２上に堆積したシリコン酸化膜１６がエッチング除去される。当該エッチングにより形成されたトレンチ１５の上方に突出するシリコン酸化膜１６がＣＭＰ法により研磨除去される。
特開平９−１０２５３９号公報

しかしながら、特許文献１に開示されている手法では、反転レジストパターン１８を形成するリソグラフィ工程、およびレジストパターン１８をマスクとしたシリコン酸化膜１６のエッチング工程が必要となる。したがって、工程数が増加してしまう。また、当該エッチングにより、素子分離領域の端部にシリコン酸化膜１６の突起１９が発生する。このため、シリコン基板１０全面を研磨する際に、角折れと呼ばれる突起１９が折れる現象が生じることがある。折れた突起１９は、シリコン基板１０の研磨面にスクラッチ傷を発生させ、半導体装置の素子パターンに重大な欠陥を発生させる要因となる。

本発明は、上記従来の事情を鑑みて提案されたものであって、トレンチ型素子分離を備えた半導体装置の製造に際し、比較的簡単なプロセスでトレンチパターンの疎密による研磨速度の差異を解消することができる半導体装置の製造方法を提供することを目的とする。

前記の目的を達成するため、本発明は以下の技術的手段を採用している。まず、本発明は、研磨を用いてトレンチ型素子分離を形成する半導体装置の製造方法を前提としている。そして、本発明に係る半導体装置の製造方法では、半導体基板上に保護膜が形成される。保護膜上には、当該保護膜より研磨速度が大きい犠牲絶縁膜が形成される。犠牲絶縁膜および保護膜を貫通する開口が、素子分離の形成位置に形成される。当該開口を通じたエッチングにより、半導体基板に複数のトレンチが形成される。当該トレンチを充填するとともに前記犠牲絶縁膜を被覆する、前記犠牲絶縁膜よりも研磨速度が小さい分離絶縁膜が形成される。その後、犠牲酸化膜上の分離絶縁膜および犠牲絶縁膜が研磨により除去され、保護膜が露出される。

以上の構成では、例えばトレンチのパターン密度が疎な領域（疎部）と密な領域（密部）とが存在する場合、研磨工程において、密部上の分離絶縁膜が疎部上の分離絶縁膜より短時間で研磨されるため、まず、密部において犠牲絶縁膜が露出し、次いで、疎部において犠牲絶縁膜が露出する。一方、犠牲絶縁膜の研磨段階では、疎部の犠牲絶縁膜が密部の犠牲絶縁膜に比べて短時間で研磨される。このため、同一基板上の研磨速度の差異を解消することができる。特に、研磨後のトレンチの底部から分離絶縁膜の上面までの高さが、トレンチのパターン密度が疎な領域と密な領域とにおいて実質的に同一となる条件を選択することにより、基板面内で均質な素子分離を形成することができる。

上記保護膜には、例えば酸化膜上に窒化膜が積層された構造を含む膜を採用することができる。また、上記犠牲絶縁膜には、酸化膜に不純物をドープした膜を用いることができる。上記研磨工程は、犠牲絶縁膜の不純物濃度に応じて研磨速度が変動する研磨剤を用いることも可能である。

なお、上記研磨工程における犠牲絶縁膜の分離絶縁膜に対する選択比は２以上であることが好ましく、犠牲絶縁膜の保護膜に対する選択比は２以上であることが好ましい。

本発明によれば、半導体基板に形成されたパターンの疎密に依存して生じる研磨速度の差異を解消することができる。これにより、基板面内において均質な素子分離を形成することが可能となり、半導体装置の製造歩留まりを向上させることができる。また、反転レジスト法のようにリソグラフィ工程を追加する必要がないため、工程が簡素化されるとともに短縮される。

以下、本発明の一実施形態に係る半導体装置の製造方法について、図面を参照しながら説明する。本実施形態では、シリコン基板上にＳＴＩ構造の素子分離を形成する事例として本発明を具体化している。図１および図２は本実施形態の半導体装置の製造工程を示す工程断面図である。

図１（ａ）に示すように、まず、シリコン基板１０の表面に保護膜２０が形成される。保護膜２０は、後述のトレンチ５を形成する際のマスク、およびＣＭＰ法により研磨を行う際の研磨ストッパとして機能する。ここでは、保護膜２０として、シリコン酸化膜１とシリコン窒化膜２との積層膜により保護膜２０を形成している。すなわち、まず、シリコン基板１０上に、例えば熱酸化法により、１ｎｍ〜５０ｎｍ程度の膜厚を有するシリコン酸化膜１が形成される。シリコン酸化膜１上には、例えば減圧ＣＶＤ法により１００ｎｍ〜２００ｎｍの膜厚を有するシリコン窒化膜２が堆積される。なお、保護膜２０の材料としては、アモルファスシリコン膜やシリコン酸窒化膜等を使用することもできる。

本実施形態では、シリコン窒化膜２上に、例えば減圧ＣＶＤ法により犠牲絶縁膜３が形成される。犠牲絶縁膜３は例えばシリコン酸化膜にボロン（Ｂ）、リン（Ｐ）、フッ素（Ｆ）等の不純物を混入した膜（ＰＳＧ（Phospho Silicate Glass）膜、ＢＳＧ（Boro Silicate Glass）膜、ＢＰＳＧ（Boro-Phospho Silicate Glass）膜、ＦＳＧ（Fluorinated Silicate Glass）膜等）を用いることができる。ここでは、３ｗｔ％のボロンと３ｗｔ％のリンを混入したＢＰＳＧ膜を用いている。なお、犠牲絶縁膜３の膜厚が大きくなると、トレンチの形成が困難となる。このため、犠牲絶縁膜３の膜厚は１００ｎｍ〜１０００ｎｍ程度であることが好ましい。

次いで、図１（ｂ）に示すように、犠牲絶縁膜３上に、フォリソグラフィにより、トレンチ形成位置に対応する開口部を備えたレジストパターン４が形成される。レジストパターン４をマスクとして犠牲絶縁膜３と保護膜２０とシリコン基板１０とが順にエッチングされる。これにより、図１（ｃ）に示すように、シリコン基板１０に、例えば３００ｎｍ程度の深さを有するトレンチ５が形成される。なお図１（ｃ）では、トレンチ５のパターン密度が密である領域２１（密部２１）と、パターン密度が疎である領域２２（疎部２２）が形成されている。

続いて、熱酸化等によりトレンチ５の全面に１〜５０ｎｍ程度の膜厚を有する酸化膜（図示せず）を成長させる。この酸化処理により、トレンチ５のエッチングの際に、ごく表面に損傷を受けたシリコン基板１０が修復される。また、当該酸化処理によりトレンチ上部の鋭い角を丸める（ラウンディング）ことができる。ラウンディングにより、後続の工程で受けるストレスにより、トレンチ５近傍の半導体基板に損傷が発生することを防止することができる。酸化処理が完了すると、シリコン基板１０上に、１００ｎｍ〜１０００ｎｍ程度の膜厚を有するシリコン酸化膜等からなる分離絶縁膜６が堆積される（図１（ｄ））。分離絶縁膜６は、段差埋め込み性の観点から、例えばシリコン基板１０に高周波電力を引加する高密度プラズマＣＶＤ法等の優れた段差被覆性を有する成膜法により堆積される。これにより、トレンチ５に分離絶縁膜６が充填される。

分離絶縁膜６が形成されると、保護膜２０（ここでは、上層のシリコン窒化膜２）が露出するまで、ＣＭＰ法を用いた研磨（以下、単にＣＭＰという。）が行われる。ＣＭＰ工程では、酸化膜中の不純物濃度が増加すると研磨速度が増加する特性を有する、一般的な酸化膜用のシリカスラリーを研磨剤として用いる。ここでは、犠牲絶縁膜３の分離絶縁膜６に対するＣＭＰ時の選択比が２〜２０となり、かつ犠牲絶縁膜３の保護膜２０（ここでは上層のシリコン窒化膜２に対するＣＭＰ時の選択比が２〜１０となる研磨剤が使用される。例えば犠牲絶縁膜３の研磨速度が４５０ｎｍ／ｍｉｎ、分離絶縁膜６の研磨速度が１５０ｎｍ／ｍｉｎ、シリコン窒化膜２の研磨速度が５０ｎｍ／ｍｉｎであれば、上述の選択比を満足する。各膜に対するこのような研磨速度は、研磨剤のｐＨや研磨砥粒濃度、犠牲絶縁膜３の不純物濃度を調整することにより実現可能である。

図３は、ＣＭＰの過程におけるトレンチ５底面から分離絶縁膜６上面までの高さ（以下トレンチ部高さという。）の変化を示す図である。図３において、縦軸はトレンチ部高さに対応し、横軸が研磨時間に対応する。なお、図３では、密部２１におけるトレンチ部高さｈ₁と、疎部２２におけるトレンチ部高さｈ₂の推移を示している。

ＣＭＰ工程では、当初、分離絶縁膜６のみが研磨される（図３ 時刻ｔ₁〜ｔ₂）。このとき密部２１では、分離絶縁膜６の上面全体が窪んでいるため分離絶縁膜６と研磨パッドとの接触面積が小さくなる。このため、密部２１では研磨パッドの接触圧力が局所的に大きくなり、疎部２２に比べて密部２１の研磨速度が大きくなる。このため、図２（ａ）に示すように、密部２１において先に犠牲絶縁膜３が露出する（図３ 時刻ｔ₂）。

疎部２２では密部２１より遅れて犠牲絶縁膜３が露出する（図３ 時刻ｔ₃）。このとき密部２１では、図２（ｂ）に示すように、犠牲絶縁膜３の研磨が進行している。上述のように本実施形態では分離絶縁膜６に対する犠牲絶縁膜３の選択比が大きいため、犠牲酸化膜３は分離絶縁膜６に比べて研磨速度が大きい。しかしながら、時刻ｔ₂から時刻ｔ₃までの間では、密部２１の犠牲絶縁膜３に充填された分離絶縁膜６および疎部２２に残留している分離絶縁膜６により、密部２１の研磨速度の増大が抑制される。

一方、時刻ｔ₃において疎部２２に露出した犠牲絶縁膜３は、充填された分離絶縁膜６が比較的少ないため、ほぼ本来の犠牲絶縁膜３の研磨速度で研磨が進行する（時刻ｔ₃〜ｔ₄）。このため、図２（ｃ）に示すように、保護膜２０（ここでは、上層のシリコン窒化膜２）は、疎部２２で先に露出する（図３ 時刻ｔ₄）。シリコン窒化膜２が露出した状態では、シリコン窒化膜２に対する犠牲絶縁膜３の選択比が２以上であるため、疎部２２の研磨速度は低下する（時刻ｔ₄〜ｔ₅）。このとき密部２１では、シリコン窒化膜２に対する分離絶縁膜６の選択比が大きいため、疎部２２よりも大きい研磨速度で研磨が進行する。したがって、密部２１においてシリコン窒化膜２が露出したときには、密部２１のトレンチ部高さｈ₁と、疎部２２のトレンチ部高さｈ₂との間に、従来のような大きな差異は生じない。当該状態で研磨が進行すると、シリコン窒化膜２が所定膜厚だけ研磨除去されて平坦化が行われると、図２（ｄ）に示すように、密部２１と疎部２２とにおいて、トレンチ部高さｈ₁およびｈ₂が目標高さｈ^'となった素子分離７が形成される。以上のようにして形成されたトレンチ型素子分離の間の素子形成領域には、公知の手法により、トランジスタ等の半導体素子が形成される。

以上説明したように、本実施形態によれば、トレンチのパターン密度が疎な領域と密な領域における研磨速度の差を自動的に補正し、最終的に半導体基板の全領域にわたって、分離絶縁膜の高さをほぼ同一にすることができる。このため、半導体装置の製造歩留まりを向上させることができる。また、本実施形態では、ＣＭＰ時に、従来の反転レジストプロセスのような基板表面にスクラッチが発生することもない。さらに、本実施形態では、犠牲絶縁膜を堆積する工程が追加されるが、従来の反転レジストパターン形成工程、および当該レジストパターンを用いた分離絶縁膜のエッチング工程が除かれるので、工程が簡素化されるとともに短縮される。

システムＬＳＩ等の半導体装置が形成される半導体基板上の密部２１と疎部２２の面積比は品種によって異なる。このため、密部２１と疎部２２との面積比に応じて、ＣＭＰ条件を最適に設定することが望ましい。このような最適化は、研磨スラリーのｐＨや研磨砥粒濃度をパラメータとして、犠牲絶縁膜３、分離絶縁膜６、保護膜２０の研磨速度選択比を最適化する、あるいは、犠牲絶縁膜３の膜厚を最適化する、あるいは、犠牲絶縁膜３中の不純物濃度を最適化する等により行うことができる。犠牲絶縁膜３の膜厚の最適化、あるいは犠牲絶縁膜３の不純物濃度の最適化は、例えば図３に示した密部２１と疎部２２におけるトレンチ部高さの研磨時間依存性を利用することにより比較的容易に行うことができる。

例えば、密部２１と疎部２２との面積比が変わったために、各トレンチ部高さｈ₁、ｈ₂の研磨時間依存性において、時刻ｔ₃でのトレンチ部高さがｈ₁≪ｈ₂となった場合、密部２１の犠牲絶縁膜３が先に露出し、被研磨面に段差が形成されてしまう。この場合、犠牲酸化膜３の膜厚を増大させる、もしくは犠牲絶縁膜３の不純物濃度を増加させ、疎部２２の犠牲酸化膜３の研磨速度を増大させることにより最適化を行うことができる。このとき、堆積膜厚の増大量は両トレンチ部高さｈ₁、ｈ₂の研磨時間依存性に基づいて増大させるべき研磨時間を求めることにより決定することができる。また、不純物濃度の増加量は両トレンチ部高さｈ₁、ｈ₂の研磨時間依存性に基づいて増大させるべき研磨速度を求めることにより決定することができる。

なお、上述した実施形態は本発明の技術的範囲を制限するものではなく、既に記載したもの以外でも、本発明の範囲内で種々の変形や応用が可能である。例えば、上記ではシリコン基板にシリコン酸化膜からなる分離絶縁膜を充填する事例を説明したが、半導体基板の材質および分離絶縁膜の材質は任意である。すなわち、半導体基板に形成された各種の溝に絶縁膜を埋め込み、その表面の平坦化を行うあらゆる半導体装置の製造方法に適用可能である。また、本発明は、上述のプロセスに限定されるものではなく、本発明の効果が得られる範囲において、公知の等価なプロセスにより置換することができる。

本発明は、均質なＳＴＩ素子分離を比較的簡単なプロセスで形成することができ、半導体装置の製造方法として有用である。

本発明の一実施形態における半導体装置の製造工程を示す工程断面図 本発明の一実施形態における半導体装置の製造工程を示す工程断面図 本発明の研磨過程を説明する模式図 従来の半導体装置の製造方法を示す工程断面図 従来の半導体装置の製造方法を示す工程断面図

符号の説明

１ シリコン酸化膜（保護膜）
２ シリコン窒化膜（保護膜）
３ 犠牲絶縁膜
５ トレンチ
６ 素子分離絶縁膜
７ 素子分離
１０ シリコン基板
１１ シリコン酸化膜
１２ シリコン窒化膜
１５ トレンチ
１６ シリコン酸化膜
１７ 素子分離
２１ 密部
２２ 疎部

Claims (10)

1. 研磨を用いてトレンチ型素子分離を形成する半導体装置の製造方法において、
   半導体基板上に保護膜を形成する工程と、
   前記保護膜上に当該保護膜より研磨速度が大きい犠牲絶縁膜を形成する工程と、
   素子分離の形成位置に前記犠牲絶縁膜および前記保護膜を貫通する開口を形成する工程と、
   前記開口を通じたエッチングにより、前記半導体基板に複数のトレンチを形成する工程と、
   前記複数のトレンチを充填するとともに前記犠牲絶縁膜を被覆する、前記犠牲絶縁膜よりも研磨速度が小さい分離絶縁膜を形成する工程と、
   前記犠牲酸化膜上の分離絶縁膜および前記犠牲絶縁膜を研磨により除去し、前記保護膜を露出させる工程と、
   を含むことを特徴とする半導体装置の製造方法。
2. 前記半導体基板上に、前記トレンチのパターン密度が疎な領域と密な領域とが存在する請求項１に記載の半導体装置の製造方法。
3. 前記研磨工程は、研磨後の前記トレンチの底部から前記分離絶縁膜の上面までの高さが、前記トレンチのパターン密度が疎な領域と密な領域とにおいて実質的に同一となる条件下で行われる請求項２記載の半導体装置の製造方法。
4. 前記保護膜が酸化膜上に窒化膜が積層された構造を含む請求項１から請求項３のいずれかに記載の半導体装置の製造方法。
5. 前記犠牲絶縁膜が、酸化膜に不純物をドープした膜である請求項４記載の半導体装置の製造方法。
6. 前記犠牲絶縁膜がＰＳＧ（Phospho Silicate Glass）膜、ＢＳＧ（Boro Silicate Glass）膜、ＢＰＳＧ（Boro-Phospho Silicate Glass）膜、ＦＳＧ（Fluorinated Silicate Glass）膜の少なくとも１つである請求項５記載の半導体装置の製造方法。
7. 保護膜、犠牲絶縁膜、および分離絶縁膜が同一の研磨工程で研磨される請求項１記載の半導体装置の製造方法。
8. 前記研磨工程は、犠牲絶縁膜の不純物濃度に応じて研磨速度が変動する研磨剤を用いる請求項４記載の半導体装置の製造方法。
9. 前記研磨工程における犠牲絶縁膜の分離絶縁膜に対する選択比が２以上である請求項１記載の半導体装置の製造方法。
10. 前記研磨工程における犠牲絶縁膜の保護膜に対する選択比が２以上である請求項１記載の半導体装置の製造方法。
    
    

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