JP2007225924A - シミュレーション方法及び半導体装置の製造方法 - Google Patents
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Abstract
【解決手段】主パターン10と補助パターン12とが形成されたフォトマスクを用いて露光した際にフォトレジスト膜上に転写されるパターンをシミュレートするシミュレーション方法であって、補助パターンの設計寸法にバイアス値が加えられたデータを補助パターンの寸法のデータとして用いてシミュレーションを行う。補助パターンの設計寸法にバイアス値が加えられたデータを補助パターンの寸法のデータとして用いてシミュレーションを行うため、高い精度でシミュレーションを行うことができ、フィッティング誤差を極めて小さくすることが可能となる。
【選択図】 図4
Description
図1は、配線間隔とフィッティング誤差との関係を示すグラフである。図1における横軸は主パターンと主パターンとの間隔、即ち、実際に配線として用いられるパターン同士の間隔を示している。なお、図1における横軸の値は、ウェハ(フォトレジスト膜)上での値である。図1における縦軸は、ウェハ(フォトレジスト膜)上に転写されたパターンの実測値から計算値(シミュレーションにより求められた値)を除した値(フィッティング誤差)を示している。図1に示す測定を行う際には、配線のパターンの幅は、ウェハ(フォトレジスト膜)上において例えば80nm程度とした。
本発明の第1実施形態によるシミュレーション方法を図4及び図5を用いて説明する。図4は、フォトマスクに形成されたパターンを示す平面図である。
W′= W + 2×B …(1)
で表される。補助パターンの寸法の設計値Wの値を例えば40nmとし、バイアス値Bの値を例えば3nmとすると、シミュレーションの際に用いられる補助パターンの寸法のデータW′の値は例えば46nmとなる。
本発明の第2実施形態によるシミュレーション方法を図6乃至図8を用いて説明する。図6は、本実施形態によるデータテーブルの形成方法を示すフローチャートである。図7は、フォトマスクに形成されたパターンを示す平面図である。図8は、バイアス値のデータテーブルを示す図である。図1乃至図5に示す第1実施形態によるシミュレーション方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
次に、設計データに基づいて補助パターンを発生させ、GDSIIフォーマットの設計データファイルを形成する(ステップS2)。
W1′ = W1 + 2×B1 …(2)
で表される。図8に示すように、補助パターン12の設計寸法W1の値が例えば40nmの場合には、上記のシミュレーション結果により、バイアス値B1の値は例えば3nmであるため、W1′の値は例えば46nmとなる。
W2′ = W2 + 2×B2 …(3)
で表される。図8に示すように、補助パターン12の設計寸法W2の値が例えば50nmの場合には、上記のシミュレーション結果により、バイアス値B2の値を例えば2nmであるため、W2′の値は例えば54nmとなる。
W3′ = W3 + 2×B3 …(4)
で表される。図8に示すように、補助パターン12の設計寸法W3の値が例えば60nmの場合には、上記のシミュレーション結果により、バイアス値B3の値は例えば1nmであるため、W3′の値は例えば62nmとなる。
W4′ = W4 + 2×B4 …(5)
で表される。図8に示すように、補助パターン12の設計寸法W4の値が例えば70nmの場合には、上記のシミュレーション結果により、バイアス値B4の値は例えば0nmであるため、W4′の値は例えば70nmとなる。
本発明の第3実施形態によるシミュレーション方法を図9及び図10を用いて説明する。図9は、フォトマスクに形成されたパターンを示す平面図である。図10は、バイアス値のデータテーブルを示す図である。図1乃至図7に示す第1又は第2実施形態によるシミュレーション方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
W11′ = W1 + 2×B11 …(6)
で表される。補助パターン12の設計寸法W1の値が例えば40nm、補助パターン12と主パターン10との間隔D1が70nmの場合には、上記のシミュレーション結果により、バイアス値B11の値は例えば3nmであり、W11′の値は例えば46nmとなる。
W21′ = W2 + 2×B21 …(7)
で表される。補助パターン12の設計寸法W2の値が例えば50nm、補助パターン12と主パターン10との間隔D1が70nmの場合には、上記のシミュレーション結果により、バイアス値B21の値は例えば2nmであり、W21′の値は例えば54nmとなる。
W31′ = W3 + 2×B31 …(8)
で表される。補助パターン12の寸法の設計値W3の値が例えば60nm、補助パターン12と主パターン10との間隔D1が70nmの場合には、上記のシミュレーション結果により、バイアス値B31の値は例えば1nmであり、W31′の値は例えば62nmとなる。
W41′ = W4 + 2×B41 …(9)
で表される。補助パターン12の設計寸法W4の値が例えば70nm、補助パターン12と主パターン10との間隔D1が70nmの場合には、上記のシミュレーション結果により、バイアス値B41の値は例えば0nmとなり、W41′の値は例えば70nmとなる。
W12′ = W1 + 2×B12 …(10)
で表される。補助パターン12の寸法の設計値W1の値が例えば40nm、補助パターン12と主パターン10との間隔D2が100nmの場合には、上記のシミュレーション結果により、バイアス値B12の値は例えば2nmとなり、W12′の値は例えば44nmとなる。
W22′ = W2 + 2×B22 …(11)
で表される。補助パターン12の設計寸法W2の値が例えば50nm、補助パターン12と主パターン10との間隔D2が100nmの場合には、上記のシミュレーション結果により、バイアス値B22の値は例えば2nmとなり、W22′の値は例えば54nmとなる。
W32′ = W3 + 2×B32 …(12)
で表される。補助パターン12の設計寸法W3の値が例えば60nm、補助パターン12と主パターン10との間隔D2が100nmの場合には、上記のシミュレーション結果により、バイアス値B32の値は例えば1nmとなり、W32′の値は例えば62nmとなる。
W42′ = W4 + 2×B42 …(13)
で表される。補助パターン12の設計寸法W4の値が例えば70nm、補助パターン12と主パターン10との間隔D2が100nmの場合には、上記のシミュレーション結果により、バイアス値B42の値は例えば0nmとすると、W42′の値は例えば70nmとなる。
W13′ = W1 + 2×B13 …(13)
で表される。補助パターン12の寸法の設計値W1の値が例えば40nm、補助パターン12と主パターン10との間隔D3が120nmの場合には、上記のシミュレーション結果により、バイアス値B13の値は例えば1nmとなり、W13′の値は例えば42nmとなる。
W23′ = W2 + 2×B23 …(14)
で表される。補助パターン12の設計寸法W2の値が例えば50nm、補助パターン12と主パターン10との間隔D3が120nmの場合には、上記のシミュレーション結果により、バイアス値B23の値は例えば1nmとなり、W23′の値は例えば52nmとなる。
W33′ = W3 + 2×B33 …(15)
で表される。補助パターン12の設計寸法W3の値が例えば60nm、補助パターン12と主パターン10との間隔D3が120nmの場合には、上記のシミュレーション結果により、バイアス値B33の値は例えば0nmとなり、W33′の値は例えば60nmとなる。
W43′ = W4 + 2×B43 …(16)
で表される。補助パターン12の設計寸法W4の値が例えば70nm、補助パターン12と主パターン10との間隔D3が120nmの場合には、上記のシミュレーション結果により、バイアス値B43の値は例えば0nmとすると、W43′の値は例えば70nmとなる。
本発明の第4実施形態によるシミュレーション方法を図11及び図12を用いて説明する。図11は、フォトマスクに形成されたパターンを示す平面図である。図12は、バイアス値を示すデータテーブルを示す図である。図1乃至図8に示す第1乃至第3実施形態によるシミュレーション方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
W1(0)′ = W1 + 2×B1(0) …(17)
で表される。第1の開口部16の寸法の設計値W1の値が例えば80nmの場合には、図12に示すように、バイアス値B1(0)の値は例えば−6nmであり、W1(0)′の値は例えば68nmとなる。
W2(0)′ = W2 + 2×B2(0) …(18)
で表される。第1の開口部16の寸法の設計値W2の値が例えば100nmの場合には、図12に示すように、バイアス値B2(0)の値は例えば−5nmであり、W2(0)′の値は例えば90nmとなる。
W3(0)′ = W3 + 2×B3(0) …(19)
で表される。第1の開口部16の寸法の設計値W3の値が例えば150nmの場合には、図12に示すように、バイアス値B3(0)の値は例えば−4nmであり、W3(0)′の値は例えば142nmとなる。
W4(0)′ = W4 + 2×B4(0) …(20)
で表される。第1の開口部16の寸法の設計値W4の値が例えば200nmの場合には、図12に示すように、バイアス値B4(0)の値は例えば−3nmであり、W4(0)′の値は例えば194nmとなる。
W1(π)′ = W1 + 2×B1(π) …(21)
で表される。第2の開口部18の寸法の設計値W1の値が例えば80nmの場合には、U12に示すように、バイアス値B1(π)の値は例えば−5nmであり、W1(π)′の値は例えば70nmとなる。
W2(π)′ = W2 + 2×B2(π) …(22)
で表される。第2の開口部18の寸法の設計値W2の値が例えば100nmの場合には、上記のシミュレーション結果により、バイアス値B2(π)の値は例えば−4nmであり、W2(π)′の値は例えば92nmとなる。
W3(π)′ = W3 + 2×B3(π) …(23)
で表される。第2の開口部18の寸法の設計値W3の値が例えば150nmの場合には、図12に示すように、バイアス値B3(π)の値は例えば−3nmであり、W3(π)′の値は例えば144nmとなる。
W4(π)′ = W4 + 2×B4(π) …(24)
で表される。第2の開口部18の寸法の設計値W4の値が例えば200nmの場合には、図12に示すように、バイアス値B4(π)の値は例えば−2mであり、W4(π)′の値は例えば196nmとなる。
本発明の第5実施形態による半導体装置の製造方法を図13を用いて説明する。図13は、本実施形態による半導体装置の製造方法を示すフローチャートである。図1乃至図12に示す第1乃至第4実施形態によるシミュレーション方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
本発明は上記実施形態に限らず種々の変形が可能である。
8、8a…フォトマスク
10…主パターン、遮光部
12…補助パターン
14…位相シフタ
16…第1の開口部
18…第2の開口部
Claims (10)
- 主パターンと補助パターンとが形成されたフォトマスクを用いて露光した際にフォトレジスト膜上に転写されるパターンをシミュレートするシミュレーション方法であって、
前記補助パターンの設計寸法にバイアス値が加えられたデータを前記補助パターンの寸法のデータとして用いてシミュレーションを行う
ことを特徴とするシミュレーション方法。 - 請求項1記載のシミュレーション方法において、
前記バイアス値は、前記補助パターンの寸法に基づいてそれぞれ設定されている
ことを特徴とするシミュレーション方法。 - 請求項2記載のシミュレーション方法において、
前記バイアス値は、前記補助パターンの寸法が小さくなるに伴って大きく設定されている
ことを特徴とするシミュレーション方法。 - 請求項1記載のシミュレーション方法において、
前記バイアス値は、前記主パターンと前記補助パターンとの間隔、及び、前記補助パターンの寸法に基づいて、それぞれ設定されている
ことを特徴とするシミュレーション方法。 - 請求項4記載のシミュレーション方法において、
前記バイアス値は、前記主パターンと前記補助パターンとの間隔が狭くなるに伴って大きく設定されており、前記補助パターンの寸法が小さくなるに伴って大きく設定されている
ことを特徴とするシミュレーション方法。 - 第1の開口部と、位相シフタが設けられた第2の開口部とが交互に配されたレベンソン型位相シフトマスクを用いて露光した際にフォトレジスト膜に転写されるパターンをシミュレートするシミュレーション方法であって、
前記第1の開口部の設計寸法のデータに第1のバイアス値が加えられたデータを前記第1の開口部の寸法のデータとして用い、前記第2の開口部の設計寸法のデータに第2のバイアス値が加えられたデータを前記第2の開口部の寸法のデータとして用いて、前記フォトレジスト膜上に転写されるパターンをシミュレートする
ことを特徴とするシミュレーション方法。 - 請求項6記載のシミュレーション方法において、
前記第1のバイアス値は、前記第1の開口部の寸法に基づいて設定されており、
前記第2のバイアス値は、前記第2の開口部の寸法に基づいて設定されている
ことを特徴とするシミュレーション方法。 - 請求項7記載のシミュレーション方法において、
前記第1のバイアス値の絶対値は、前記第1の開口部の寸法が小さくなるに伴って大きく設定されており、
前記第2のバイアス値の絶対値は、前記第2の開口部の寸法が小さくなるに伴って大きく設定されている
ことを特徴とするシミュレーション方法。 - 請求項6記載のシミュレーション方法において、
前記第1のバイアス値は、前記第1の開口部と前記第2の開口部との間隔に基づいて設定されており、
前記第2のバイアス値は、前記第1の開口部と前記第2の開口部との間隔に基づいて設定されている
ことを特徴とするシミュレーション方法。 - 主パターンと補助パターンとが形成されたフォトマスクを用いて露光した際にフォトレジスト膜上に転写されるパターンをシミュレートするシミュレーション方法であって、前記補助パターンの設計寸法にバイアス値が加えられたデータを前記補助パターンの寸法のデータとして用いて行うシミュレーション方法を、光近接効果補正の際に用いる
ことを特徴とする半導体装置の製造方法。
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