JP2007220977A - 光増幅装置 - Google Patents

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Abstract

【課題】ＦＰＧＡの数を増やすことなく、光増幅の制御とＦＰＧＡのアップデートを両立するための光増幅装置を提供する。
【解決手段】ＣＰＵ１１と、制御回路１７，１８と、第１記憶部１４と、第１記憶部１４内のプログラムに基づいてアップデート可能なゲートアレイ１２と、ゲートアレイ１２と回路１７，１８の間に設置され、アップデートの作業開始信号をＣＰＵ１１から受けた後からアップデートを終了する間は、ゲートアレイ１２から回路１７，１８への信号経路を遮断するとともに、該遮断前においてゲートアレイ１２に記憶されたパラメータに基づいて回路１７，１８を制御するラッチ制御手段１３と、少なくともアップデートの開始から終了の間において、アップデートの前にゲートアレイ１２に記憶された各種のパラメータを記憶する第２記憶部１６とを有する。
【選択図】 図２

Description

本発明は、光増幅装置に関し、より詳しくは、ＦＰＧＡを用いた制御部を有する光増幅装置に関する。
波長の異なる複数の光信号を波長多重して１心の光伝送路に同時に伝送させる波長多重（ＷＤＭ：Wavelength Division Multiplexing）システムなどにおいては、光伝送路中に取り付けた光増幅装置により光信号のパワーを調整してシングルモード光ファイバ（ＳＭＦ）や分散シフト光ファイバ（ＤＳＦ）からなる光伝送路に光信号を送信するような構成が採用されている。
光増幅装置は、光伝送路の途中に接続されるエレビウム添加ファイバ（ＥＤＦ：Erbium Doped Fiber）と、エレビウム添加ファイバを光励起する励起レーザダイオード（ＬＤ：Laser Diode）と、エレビウム添加ファイバの入出力光をモニタする２つのフォトダイオード（ＰＤ）と、２つのフォトダイオードの各出力に基づいて励起レーザダイオードの駆動電流を制御する制御部とを有している。
図６は光増幅装置の制御部の一例を示す回路図であって、その制御部１００は、励起レーザダイオードの駆動電流を制御するＬＤ回路１１１と、ＥＤＦヒータの温度を制御するヒータ回路１１２と、フォトダイオードの検出信号を入力するＰＤ回路１１３と、ＣＰＵ１０１を介してユーザインターフェース１０２から入力したプログラムなどを保持するコンフィグレーション(Configuration) ROM１０３と、ＬＤ回路１１１、ヒータ回路１１２等を制御するＦＰＧＡ(Field Programmable Gate Array)１０４と、ＦＰＧＡ１０４からＬＤ回路１１１、ヒータ回路１１２等への信号をＤＡ変換するとともにＰＤ回路１１３等からＦＰＧＡ１０４への信号をＡＤ変換するＡＤＣ・ＤＡＣ１０５と、その他の回路とから構成されている。
そのような制御部において、ファームウェアであるＣＰＵ１０１、ＦＰＧＡ１０４についてはそれぞれプログラムを書き換えることにより機能の向上、改善を図ることができる。
ＦＰＧＡ１０４のアップデートにおいては、コンフィグレーションＲＯＭ１０３がユーザインターフェース１０２からプログラム等のデータを受け取って格納した後に、ＣＰＵ１０１からのアップデートの要求を受けてＦＰＧＡ１０４がコンフィグレーションＲＯＭ１０３内のデータを用いてプログラムを書き換える仕組みとなっていて、その書き換えに要する時間は例えば約１秒である。また、プログラムの書き換えの際にはＦＰＧＡ１０４内の各種パラメータもリセットされるので、ＣＰＵ１０１を介して各種パラメータも書き換えられることになる。
ＦＰＧＡのプログラムの書き込みにコンフィグレーション素子を用いることについては、例えば下記の非特許文献１に記載されている。
しかし、ＦＰＧＡ１０４のアップデートを行っている間は、ＦＰＧＡ１０４はＰＤ回路１１３を介したフォトダイオードのモニタや、ＬＤ回路１１１、ヒータ回路１１２を介したＬＤ駆動電流、温度制御などのような各種制御動作を行うことはできない。
これに対して、下記の特許文献１には、機械を制御する２つのプログラマブル・コントローラを使用することによって、一方のプログラマブル・コントローラは機械を活性に制御し、その間に他方のプログラマブル・コントローラはバックアップ・モードにあり、かつ一方のプログラマブル・コントローラが障害状態になった場合は他方のプログラマブル・コントローラが機械の制御を引き継ぐことができることが記載されている。
そこで、光増幅装置の制御回路において、特許文献１に記載の構成を採用して２つのＦＰＧＡを使用し、一方のＦＰＧＡにおいてプログラムのアップデート中に他方のＦＰＧＡによりフォトダイオードのモニタやＬＤ駆動電流、温度制御などの指示といった各種動作を行わせることも可能である。
Cyclone Device Handbook, Volume1, p.13-9, Altera Corporation, August 2005 特開平６−５１８０２号公報
ところで、図６に示す構成において、光増幅装置の動作中にＦＰＧＡ１０４のアップデートを行えば、その間にＦＰＧＡ１０４による各種動作を行うことはできないので、光増幅装置内を伝搬する光信号の制御に瞬断が生じ、通信に異常が発生するおそれがある。しかも、ＦＰＧＡ１０４内の各種パラメータが消去されるので、これを新たに書き込む必要があり手間がかかる。
これに対し、特許文献１に記載されているように２つのＦＰＧＡを使用すれば光増幅装置の制御が瞬断されるおそれはなくなるが、装置が大型化し且つ高価になる。
本発明の目的は、ＦＰＧＡの数を増やすことなく、光増幅の制御とＦＰＧＡのアップデートを両立するための光増幅装置を提供することにある。
上記の課題を解決するための本発明の第１の態様は、各種信号を処理するＣＰＵと、光増幅の制御に必要な複数のデバイスを制御する回路と、 ユーザから供給されるプログラムを記憶する第１の記憶部と、前記デバイスを制御する各種のパラメータを記憶するとともに、前記ＣＰＵを介して送られる前記第１の記憶部内の前記プログラムに基づいてアップデートが可能なゲートアレイと、前記ゲートアレイと前記回路の間に設置され、前記アップデートの作業開始信号を前記ＣＰＵから受けた後から前記アップデートを終了する間は、前記ゲートアレイから前記回路への信号経路を遮断するとともに、該遮断前において前記ゲートアレイに記憶された前記パラメータに基づいて前記回路を制御するラッチ制御手段と、少なくとも前記アップデートの開始から終了の間において、前記アップデートの前に前記ゲートアレイに記憶された前記各種のパラメータを記憶する第２の記憶部と、を有することを特徴とする光増幅装置である。
本発明の第２の態様は、前記第１の態様の光増幅装置において、前記デバイスは少なくとも光励起用のレーザダイオードを有し、前記回路は少なくとも前記レーザダイオードの駆動電流を設定するレーザダイオード回路であることを特徴とする。
本発明の第３の態様は、前記第２の態様の光増幅装置において、前記ラッチ手段は、前記アップデートを開始する前に前記レーザダイオードの前記駆動電流を連続して所定回数で測定して平均化して算出した平均値を前記ゲートアレイから取得し、前記アップデートを実施している時間には前記平均値で前記レーザダイオードを駆動する構成を有することを特徴とする。
本発明の第４の態様は、前記第３の態様の光増幅装置において、前記ゲートアレイから出力されるディザ信号をオフした後に、前記ゲートアレイは前記駆動電流を連続して前記所定回数で測定して前記平均値を算出することを特徴とする。
本発明の第５の態様は、前記第１乃至第４の態様のいずれかの光増幅装置において、前記複数のデバイスは光ファイバを伝搬する光信号をモニタするモニタ素子を有し、前記モニタ素子の検出信号はアナログデジタルコンバータを介して前記ＣＰＵに接続されていることを特徴とする。
本発明によれば、ファームウェアであるゲートアレイをアップデートする場合に、ゲートアレイによる各デバイスの制御をラッチ手段によって代行させるとともに、ゲートアレイに記憶された各種パラメータを一時的に別の記憶部にバックアップさせるようにしたので、１つのゲートアレイのアップデート中にも光増幅動作を正常に制御することができるとともに、アップデート中にゲートアレイから消去される各種パラメータを容易に復元することができる。
以下に本発明の実施の形態を図面に基づいて詳細に説明する。
図１は、本発明の実施形態に係る光増幅装置を示す構成図である。
図１において、光伝送路に接続されるエレビウム添加光ファイバ（ＥＤＦ）１とこのＥＤＦ１に接続される第１の光カプラ２とを含む光増幅器３と、第１の光カプラ２を介してＥＤＦ１に光励起エネルギーを照射する励起レーザダイオード（ＬＤ）４と、ＥＤＦ１に入力する光信号を第２の光カプラ５を介して受光して光電変換する第１のフォトダイオード（ＰＤ）６と、光増幅器３から出力する光信号を第３の光カプラ７を介して受光して光電変換する第２のフォトダイオード（ＰＤ）８と、ＥＤＦ１の温度を制御するヒータ９と、第１、第２のフォトダイオード６，８から電気信号を入力するとともにそれらの電気信号に基づいて励起レーザダイオード４の駆動電流を制御したりヒータ９の温度を制御したりする制御部１０とを有している。
制御部１０は、図２に示すように、各デバイス間のデータを入出力したり各デバイスの動作を制御する等の処理を行ったりするＣＰＵ１１と、励起レーザダイオード４、ヒータ９等を制御するプログラムが書き換え可能に書き込まれ且つ各種データ、各種パラメータを記憶するＦＰＧＡ１２と、ＦＰＧＡ１２から所定の動作モードで出力される制御信号をそのまま通過させるか或いは予め設定されたデータに基づくＡＣＣ(Auto Current Control)モード制御信号を出力するかをＣＰＵ１１の指令に基づいて選択して出力するラッチＩＣ１３と、プログラム及びその他のデータを格納するフラッシュＲＯＭ(Flash Random Access Memory)１４と、ＣＰＵ１１を介してプログラムを外部からフラッシュＲＯＭ１４に格納させるユーザインターフェース１５と、ＦＰＧＡ１２に記憶された各種パラメータのデータをＣＰＵ１１の処理により一時的に記憶するＳＲＡＭ(Static Random Access Memory)１６と、励起レーザダイオード４の駆動電流を設定するＬＤ回路１７と、ヒータ９の加熱温度を設定するヒータ回路１８と、フォトダイオード４，６の出力信号を入力するＰＤ回路１９と、ラッチＩＣ１３から出力されるデジタル信号をアナログ信号に変換してＬＤ回路１７やヒータ回路１８に出力するＤＡコンバータ２０と、ＰＤ回路１９から入力したアナログ信号をデジタル信号に変換してＦＰＧＡ１２及びＣＰＵ１１に出力するＡＤコンバータ２１と、ラッチＩＣ１３から出力される表示信号等を中継する出力インターフェース２２等を有している。
ＦＰＧＡ１２は、図３に示すように、共有メモリ１２ａ、ＡＧＣ制御用計算ブロック１２ｂ、及びセレクタ１２ｃを有している。
共有メモリ１２ａは、励起レーザダイオード４に駆動電流、ディザ(Dither)信号を流すためにＬＤ回路１７に出力するパラメータと、ヒータ９の温度を制御するためにヒータ回路１８に出力するパラメータと、外部表示のために外部インターフェース２２に出力するパラメータと、ＡＣＣモードかＡＧＣ(Auto Gain Control)モードのいずれかの制御モードの選択信号と、制御モードの目標値と、ＡＤコンバータ２１を介してＰＤ回路１９から入力するフォトダイオード６，８の検出値などの各種パラメータや各種データを記憶するとともに、ＣＰＵ１１からの信号により制御モードを設定する信号を出力したり、ＡＣＣモード又はＡＧＣモードの制御目標値を出力する構成となっている。
また、ＡＧＣ制御用計算ブロック１２ｂは、ユーザインターフェース１５からフラッシュＲＯＭ１４にプログラムのデータが送られる前の状態において、ＣＰＵ１１からの制御信号によりＡＧＣモードで光増幅を制御するためにＡＧＣ制御用の各種パラメータを計算する構成を有している。例えば、ＡＤＣコンバータ２１を介してＰＤ回路１９から入力するフォトダイオード６，８の検出値に基づいて光信号の入出力パワーの利得目標値に近づくように励起レーザダイオード４の駆動電流などの各パラメータを計算し、その計算により求められたＡＧＣ制御目標値を共通メモリ１２ａへ出力するとともに、その計算結果により求められた制御目標値をセレクタ１２ｃに送信する構成となっている。
セレクタ１２ｃは、共有メモリ１２ａからの制御モード信号に基づいて、ＡＣＣ制御目標値かＡＧＣ制御目標値のいずれかを選択してラッチＩＣ２０に出力するように構成されている。なお、ＡＣＣ制御目標値は、励起レーザダイオード４から出力される光パワーが一定になるように駆動電流、ディザ信号等を制御するためのパラメータである。
次に、上述した光増幅装置の制御部１０におけるＦＰＧＡ１２のプログラムのアップデートについて説明する。
まず、制御部１０は、アップデート前のプログラムに従ってＡＧＣモードで動作する。即ち、図３に示すＦＰＧＡ１２において、共有メモリ１２ａからセレクタ１２ｃに制御モードとしてＡＧＣモードを設定する信号を送信するとともに、共有メモリ１２ａから送られるＡＧＣ制御目標値を選択して、ＡＧＣモードで所定の利得が得られるようにラッチＩＣ１３を介してＬＤ回路１７、ヒータ回路１８等を制御する。
ＡＧＣ目標値は、ＡＤコンバータ２１から入力した第１、第２のフォトダイオード６，８の各検出値と各種パラメータに基づいて計算した利得が目標値となるようにＡＧＣ制御用ブロック１２ｂにより計算され、これにより得られたパラメータの目標値をセレクタ１２ｃからラッチＩＣ１３に出力する。この場合、ラッチＩＣ１３では、ＣＰＵ１１からの指令によりＦＰＧＡ１２から出力された目標値をそのまま通過させて出力インターフェース２２に出力したり、ＤＡコンバータ２０を介してＬＤ回路１７やヒータ回路１８に出力したりする。
これにより、ＬＤ回路１７からは、励起レーザダイオード４を駆動する電流やディザ信号が出力、さらに、ヒータ回路１８からはヒータ９の温度を調整する制御信号が出力される。また、出力インターフェース２２からは表示装置などを制御する信号が出力される。
そのようなＡＧＣモードでの動作中に、ユーザインターフェース１５からアップデート用のプログラムが制御部１０に出力されると、制御部１０内のＣＰＵ１１はユーザインターフェース１５から出力されたプログラムをフラッシュＲＯＭ１４に格納するとともに、図４に示すフローに従ってＦＰＧＡ１２を制御する。
図４において、まず、ＦＰＧＡ１２によるＡＧＣモードの制御においてディザ信号により励起レーザダイオード４を制御しているかどうか判断し（図４のＳ１）、ディザ信号による制御を行っている場合にはディザ信号の振幅及び周波数の指定値を‘０’に設定する（図４のＳ２）。
この後に、ＡＧＣ制御用計算ブロック１２ｂにより計算された励起レーザダイオード４の駆動電流の目標値を共通メモリ１２ａにより連続して例えば５１２回読み取らせ、それらの値の平均値を求め、その平均値をＡＣＣモード動作時における励起レーザダイオード４の駆動電流の目標値とする（図４のＳ３）。この場合、共通メモリ１２ａにより駆動電流の目標値を連続して読み取る際には、ディザ信号を無効としているので、測定タイミングにより目標値の計算にばらつきが発生しにくくなる。
さらに、ＦＰＧＡ１２の内部で計算され、かつ共通メモリ１２ａに保存されているＡＧＣ制御用の各種パラメータ及びその他のパラメータのすべてをＣＰＵ１１はＳＲＡＭ１６に記憶させてバックアップを取る（図４のＳ４）。
この後に、ＣＰＵ１１は、ＦＰＧＡ１２にモード切り換え用の信号を送って、共通メモリ１２ａからセレクタ１２ｃに出力される制御モードをＡＧＣモードからＡＣＣモードに切り換えるとともに、ディザ信号を無効にして求めた励起レーザダイオード４の駆動電流の平均値などのＡＣＣモードの目標値をセレクタ１２ｃに出力する（図４のＳ５）。この場合、セレクタ１２ｃは、ラッチＩＣ１３を介してＡＣＣモードの制御信号をＬＤ回路１７等に出力して制御するとともに、そのＡＣＣモード及びそのパラメータをラッチＩＣ１３に保持させる。
このようにＦＰＧＡ１２の共通メモリ１２ａの制御モードがＡＣＣモードになったことをＣＰＵ１１が確認する（図４のＳ６）。
その後に、ＣＰＵ１１はラッチＩＣ１３に制御信号を送ってＦＰＧＡ１２からラッチＩＣ１３に出力される制御信号やデータを遮断する一方、ラッチＩＣ１３により保持されたＡＣＣモードの制御とそのパラメータによりＬＤ回路１７、ヒータ回路１８等を制御する信号をＤＡコンバータ２０を介して送信し続けるとともに、出力インターフェース２２にも制御信号を送信し続ける（図４のＳ７）。
そのようにラッチＩＣ１３により保持されたＡＣＣモードの制御が開始された後に、ＣＰＵ１１はＦＰＧＡ１２内のプログラム及びデータを消去するとともに、フラッシュＲＯＭ１４に格納されたプログラムのデータをＦＰＧＡ１２に書き込んでアップデートを行い、さらにＳＲＡＭに待避させていた各種パラメータやその他のデータをＦＰＧＡ１２の共通メモリ１２ａに書き込み直す（図４のＳ８）。この時、ディザ信号に関するパラメータもＳＲＡＭ１６から共通メモリ１２ａに書き込み直され、再びディザ信号による制御が可能になる。
その間、ラッチＩＣ１３により励起レーザダイオード４やヒータ９などが制御されているので、ＦＰＧＡ１２のプログラムのアップデート中にも光増幅装置の制御が継続される。また、フォトダイオード６，８の検出値はＰＤ回路１９、ＡＤコンバータ２１を介してＣＰＵ１１にも入力するので、例えば、ＥＤＦ１の光入力側に接続された第１のフォトダイオード６の検出信号がゼロになればＣＰＵ１１は光増幅処理を停止させる等の処理を行うことが可能になる。
ＦＰＧＡ１２のアップデートが終了して再起動された後には、ＣＰＵ１１はＦＰＧＡ１２が正常に動作しているかどうかを確認する（図４のＳ９）。
そのような状態では、ＡＧＣモードによる制御が可能になるので、ＣＰＵ１１は、ＦＰＧＡ１２を制御して共通メモリ１２ａからセレクタ１２ｃに設定される制御モードをＡＣＣモードからＡＧＣモードに切り変えるとともに、ＡＧＣ制御用計算ブロック１２ｂによるＡＧＣモード用各種パラメータを計算させて、セレクタ１２ｃからＡＧＣモードによる制御信号とＡＧＣ制御の目標値とをラッチＩＣ１３に出力させる。
その後に、ＦＰＧＡ１２からラッチＩＣ１３への遮断状態をＣＰＵ１１によって解除させると同時に、ＦＰＧＡ１２により制御されるＡＧＣモードの制御信号及び目標値をそのままラッチＩＣ１３に通過させてＤＡコンバータ２０や出力インターフェース２２に出力させる（図４のＳ１０）。
これにより、励起レーザダイオード４、ヒータ９はＡＧＣモードの各種パラメータにより制御される。
以上のようなフローに従ってＦＰＧＡ１２のプログラムのアップデートを行っている時間とその前後において、光増幅装置の動作確認を行ったところ、ＦＰＧＡ１２のプログラムのアップデートの間にＥＤＰ１の光入力及び出力が変動・遮断することなく光増幅制御を維持することが確認できた。
ところで、ＦＰＧＡ１２のプログラムをアップデートする前に、励起レーザダイオード４の駆動用の電流目標値を平均化しない場合と、平均化した場合を比較したところ、図５（ａ）、（ｂ）に示すような結果が得られた。
図５（ａ）は、励起レーザダイオード４の駆動用の電流目標値を平均化しない場合を示し、励起レーザダイオード１２がラッチＩＣ１３により制御されている期間とＦＰＧＡ１２により制御されている期間を比較すると、ＥＤＦ１からの光出力の変動の存在が明らかになった。
これに対して、図５（ｂ）は、図４のフローに示したように励起レーザダイオード４の駆動用の電流目標値を平均化した場合を示し、励起レーザダイオード１２がラッチＩＣ１３により制御されている期間とＦＰＧＡ１２により制御されている期間を比較すると、ＥＤＦ１からの光出力の変動が見られなかった。
従って、ラッチＩＣ３によりＡＣＣモードで励起レーザダイオード１２の駆動電流を制御する場合には、ディザ信号を停止した状態でＦＰＧＡ１２によりＡＧＣモードにより制御している場合の駆動電流の平均値を求めこれをＡＣＣモード時の駆動電流の値として採用することにより、ＦＰＧＡ１２のプログラムのバックアップ時でも安定して光増幅を行うことができることが明らかになった。
図１は、本発明の実施形態に係る光増幅装置を示す構成図である。 図２は、本発明の実施形態に係る光増幅装置の制御部を示すブロック図である。 図３は、本発明の実施形態に係る光増幅装置の制御部を構成するＦＰＧＡのブロック図である。 図４は、本発明の実施形態に係る光増幅装置の制御部を構成するＦＰＧＡのアップデート時の制御を示すフローチャートである。 図５は、本発明の実施形態に係る光増幅装置の制御部を構成するＦＰＧＡのアップデートをする前にＬＤ電流目標値を平均化しない場合と、平均化した場合の光増幅装置の光出力状態を示す波形図である。 図６は、従来技術に係る光増幅装置の制御部を示すブロック図である。
符号の説明
１：ＥＤＦ
２、５、７：光カプラ
３：増幅器
６、８：フォトダイオード
４：励起レーザダイオード
９：ヒータ
１０；制御部
１１：ＣＰＵ
１２：ＦＰＧＡ
１２ａ：共通メモリ
１２ｂ：ＡＧＣ制御用計算ブロック
１２ｃ：セレクタ
１３：ラッチＩＣ
１４：フラッシュＲＯＭ
１５：ユーザインターフェース
１６：ＳＲＡＭ
１７：ＬＤ回路
１８：ヒータ回路
１９：ＰＤ回路
２０：ＤＡコンバータ
２１：ＡＤコンバータ

Claims (5)

  1. 各種信号を処理するＣＰＵと、
    光増幅の制御に必要な複数のデバイスを制御する回路と、
    ユーザから供給されるプログラムを記憶する第１の記憶部と、
    前記デバイスを制御する各種のパラメータを記憶するとともに、前記ＣＰＵを介して送られる前記第１の記憶部内の前記プログラムに基づいてアップデートが可能なゲートアレイと、
    前記ゲートアレイと前記回路の間に設置され、前記アップデートの作業開始信号を前記ＣＰＵから受けた後から前記アップデートを終了する間は、前記ゲートアレイから前記回路への信号経路を遮断するとともに、該遮断前において前記ゲートアレイに記憶された前記パラメータに基づいて前記回路を制御するラッチ制御手段と、
    少なくとも前記アップデートの開始から終了の間において、前記アップデートの前に前記ゲートアレイに記憶された前記各種のパラメータを記憶する第２の記憶部と、
    を有することを特徴とする光増幅装置。
  2. 前記デバイスは少なくとも光励起用のレーザダイオードを有し、前記回路は少なくとも前記レーザダイオードの駆動電流を設定するレーザダイオード回路であることを特徴とする請求項１に記載の光増幅装置。
  3. 前記ラッチ手段は、前記アップデートを開始する前に前記レーザダイオードの前記駆動電流を連続して所定回数で測定して平均化して算出した平均値を前記ゲートアレイから取得し、前記アップデートを実施している時間には前記平均値で前記レーザダイオードを駆動する構成を有することを特徴とする請求項２に記載の光増幅装置。
  4. 前記ゲートアレイから出力されるディザ信号をオフした後に、前記ゲートアレイは前記駆動電流を連続して前記所定回数で測定して前記平均値を算出することを特徴とする請求項３に記載の光増幅装置。
  5. 前記複数のデバイスは光ファイバを伝搬する光信号をモニタするモニタ素子を有し、前記モニタ素子の検出信号はアナログデジタルコンバータを介して前記ＣＰＵに接続されていることを特徴とする請求項１乃至請求項４に記載の光増幅装置。
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