JP2007208487A

JP2007208487A - コンパレータ

Info

Publication number: JP2007208487A
Application number: JP2006023262A
Authority: JP
Inventors: Koichi Yamaguchi; 公一山口
Original assignee: Mitsumi Electric Co Ltd
Current assignee: Mitsumi Electric Co Ltd
Priority date: 2006-01-31
Filing date: 2006-01-31
Publication date: 2007-08-16

Abstract

【課題】入力信号レベルに応じて出力をハイレベル又はローレベルとするコンパレータに関し、精度よく入力信号を二値化できるコンパレータを提供することを目的とする。
【解決手段】本発明は、入力信号を二値化した出力するコンパレータにおいて、入力信号を二値化する第１の比較回路（１２２）と、入力信号を第１の比較回路（１２２）とは反対の極性で二値化する第２の比較回路（１２３）と、第１の比較回路（１２２）及び第２の比較回路（１２３）の出力の一方のエッジに応答して出力を反転させた信号を二値化した出力信号として出力するフリップフロップ（１２４）とを有することを特徴とする。
【選択図】図１

Description

本発明はコンパレータに係り、特に、入力信号レベルに応じて出力をハイレベル又はローレベルとするコンパレータに関する。

コンパレータは、アナログ信号を二値化する回路であり、ディスク再生装置の再生信号を二値化したり、通信装置などの受信信号を二値化したりするために用いられている（例えば、特許文献１、２参照）。

図５は従来のコンパレータの一例のブロック構成図を示す。

従来のコンパレータ１は、比較回路１１及び基準電圧源１２から構成されていた。

入力端子Ｔinには、信号源２から入力信号が供給される。入力端子Ｔinに供給された入力信号は、比較回路１１の反転入力端子に供給される。比較回路１１の非反転入力端子には、基準電圧源１２が接続されている。基準電圧源１２は基準電圧Ｖａを生成する。

比較回路１１は、入力信号が基準電圧Ｖａより大きいときに出力をローレベルとし、入力信号が基準電圧Ｖａより小さいときに出力をハイレベルとする。

図６は従来のコンパレータの一例の動作波形図を示す。図６（Ａ）は入力信号、図６（Ｂ）は出力信号を示す。

ここで、一般に、比較回路１１は内部回路の寄生により、入力信号の立ち上がり、立ち下がりに対して出力信号の立ち上がり、立ち下がりに遅延を起こす。

時刻ｔ1で入力信号が基準電圧Ｖａより大きくなると、比較回路１１の出力信号は時刻ｔ1から立ち上がり遅延時間ＴPLH遅延した時刻ｔ2でローレベルからハイレベルに立ち上がる。また、時刻ｔ3で入力信号が基準電圧Ｖａより小さくなると、比較回路１１の出力信号は時刻ｔ3から立ち下がり遅延時間ＴPHL遅延した時刻ｔ4でハイレベルからローレベルに立ち下がる。さらに、時刻ｔ5で入力信号が基準電圧Ｖａより大きくなると、比較回路１１の出力信号は時刻ｔ5から立ち上がり遅延時間ＴPLH遅延した時刻ｔ6でローレベルからハイレベルに立ち上がる。
特開２００１−１０１８００号公報特開２００４−７２１９７号公報

しかるに、比較回路１１の立ち上がり遅延時間ＴPLHと立ち下がり遅延時間ＴPHLとは同一ではなく、異なるのが一般的である。しかし、コンパレータ１では、比較回路１１の立ち上がり遅延時間ＴPLHと立ち下がり遅延時間ＴPHLとが異なると、パルス幅が変動してしまう。これにより、例えば、デューティー比５０：５０の入力信号が入力された場合に、出力信号のデューティー比が５０：５０とはならなくなるなどの問題点があった。

本発明は上記の点に鑑みてなされたもので、精度よく入力信号を二値化できるコンパレータを提供することを目的とする。

本発明は、入力信号を二値化した出力するコンパレータにおいて、入力信号を二値化する第１の比較回路（１２２）と、入力信号を第１の比較回路（１２２）とは反対の極性で二値化する第２の比較回路（１２３）と、第１の比較回路（１２２）及び第２の比較回路（１２３）の出力の一方のエッジに応答して出力を反転させた信号を二値化した出力信号として出力するフリップフロップ（１２４）とを有することを特徴とする。

また、基準電圧を生成する基準電圧源（１２１）を有し、第１の比較回路（１２２）は非反転入力端子に入力信号が供給され、反転入力端子に基準電圧源（１２１）から基準電圧（Ｖａ）が供給され、第２の比較回路（１２３）は反転入力端子に入力信号が供給され、非反転入力端子に基準電圧源（１２１）から基準電圧が供給されていることを特徴とする。

さらに、第１の比較回路（１２２）は、非反転入力端子に入力信号が供給され、反転入力端子に入力信号の反転信号が供給され、第２の比較回路（１２３）は、反転入力端子に入力信号が供給され、非反転入力端子に入力信号の反転信号が供給されることを特徴とする。

また、第１の比較回路と前記第２の比較回路とは入力信号に対する出力信号の遅延時間が同じになるように設定されていることを特徴とする。

なお、上記参照符号は、あくまでも参考であり、これによって特許請求の範囲が限定されるものではない。

本発明によれば、第１の比較回路により入力信号を二値化し、第２の比較回路により入力信号を第１の比較回路とは反対の極性で二値化し、フリップフロップにより第１の比較回路及び第２の比較回路の出力の一方のエッジに応答して出力を反転させた信号を二値化した出力信号として出力することにより、比較回路の立ち上がりエッジの遅延時間と立ち下がりエッジの遅延時間とが異なる場合であっても、立ち上がり及び立ち下がりを入力信号に応じたタイミングで出力することができ、よって、精度よく入力信号を二値化することができる。

図１は本発明の一実施例のブロック構成図を示す。

本実施例のコンパレータ１１１は、基準電圧源１２１、第１の比較回路１２２、第２の比較回路１２３、Ｒ−Ｓフリップフロップ１２４から構成されており、信号源１１２から入力端子Ｔinに供給される入力信号を基準電圧源１２３で生成される基準電圧Ｖａと比較して、その大小に応じてハイレベル又はローレベルとなる出力を出力端子Ｔoutから出力する。

基準電圧源１２１は、基準電圧Ｖａを発生する。基準電圧源１２１で発生した基準電圧Ｖａは、第１の比較回路１２２の反転入力端子に供給されるとともに、第２の比較回路１２３の非反転入力端子に供給される。

第１の比較回路１２２は、非反転入力端子に入力端子Ｔinから入力信号が供給され、反転入力端子に基準電圧源１２３で生成されている基準電圧Ｖａが印加されている。第１の比較回路１２２は、入力信号が基準電圧Ｖａより小さいときには、出力信号をハイレベルとし、入力信号が基準電圧Ｖａより大きいときには、出力信号をローレベルとする。第２の比較回路１２３の出力は、Ｒ−Ｓフリップフロップ１２４のリセット端子に供給される。

第２の比較回路１２３は、反転入力端子に入力端子Ｔinから入力信号が供給されており、入力信号が基準電圧Ｖａより小さいときには、出力信号をローレベルとし、入力信号が基準電圧Ｖａより大きいときには、出力信号をハイレベルとする。第２の比較回路１２３の出力信号は、Ｒ−Ｓフリップフロップ１２４のセット端子に供給される。

なお、第１の比較回路１２２と第２の比較回路１２３は、入力信号に対する出力信号の遅延時間が同じになるように設定されている。第１の比較回路１２２と第２の比較回路１２３は、少なくとも、入力信号の立ち上がりエッジに対する出力信号の立ち上がりエッジの遅延時間である立ち上がり遅延時間ＴPLHが同じになるように設定されている。

Ｒ−Ｓフリップフロップ１２４は、第１の比較回路１２２の出力信号の立ち上がりエッジで出力端子Ｑから出力される出力信号をハイレベルにセットし、第２の比較回路１２３の出力信号の立ち上がりエッジで出力端子Ｑから出力される出力信号をローレベルにリセットする。Ｒ−Ｓフリップフロップ１２４の出力端子Ｑから出力される出力信号は、出力端子Ｔoutよりコンパレータ１１１の出力信号として出力される。

図２は本発明の一実施例の動作波形図を示す。図２（Ａ）は入力信号、図２（Ｂ）は第１の比較回路１２２の出力信号、図２（Ｃ）は第２の比較回路１２３の出力信号、図２（Ｄ）はＲ−Ｓフリップフロップ１２４の出力信号波形を示している。

時刻ｔ11で入力信号が基準電圧Ｖａより大きくなると、第１の比較回路１２２の出力信号は時刻ｔ11から立ち上がり遅延時間ＴPLH遅延した時刻ｔ13でローレベルからハイレベルに立ち上がる。Ｒ−Ｓフリップフロップ１２４は、時刻ｔ13で第１の比較回路１２２の立ち上がりエッジに応答して、出力をハイレベルにセットする。

また、時刻ｔ11で入力信号が基準電圧Ｖａより大きくなると、第２の比較回路１２３の出力信号は時刻ｔ11から立ち下がり遅延時間ＴPHL遅延した時刻ｔ12でハイレベルからローレベルに立ち下がる。

時刻ｔ14で入力信号が基準電圧Ｖａより小さくなると、第１の比較回路１２２の出力信号は時刻ｔ14から立ち下がり遅延時間ＴPHL遅延した時刻ｔ15でハイレベルからローレベルに立ち下がる。

また、時刻ｔ14で入力信号が基準電圧Ｖａより小さくなると、第２の比較回路１２３の出力信号は時刻ｔ14から立ち上がり遅延時間ＴPLH遅延した時刻ｔ16でローレベルからハイレベルに立ち上がる。Ｒ−Ｓフリップフロップ１２４は、時刻ｔ16で第２の比較回路１２３の立ち上がりエッジに応答して、出力をローレベルにリセットする。

さらに、時刻ｔ17で入力信号が基準電圧Ｖａより大きくなると、第１の比較回路１２２の出力信号は時刻ｔ17から立ち上がり遅延時間ＴPLH遅延した時刻ｔ19でローレベルからハイレベルに立ち上がる。

また、時刻ｔ17で入力信号が基準電圧Ｖａより大きくなると、第２の比較回路１２３の出力信号は時刻ｔ17から立ち下がり遅延時間ＴPHL遅延した時刻ｔ18でハイレベルからローレベルに立ち下がる。Ｒ−Ｓフリップフロップ１２４は、時刻ｔ19で第１の比較回路１２２の立ち上がりエッジに応答して、出力をハイレベルにセットする。

以上のように、本実施例のコンパレータ１１１は、第１の比較回路１２２の立ち上がりエッジに応答して出力がローレベルからハイレベルになり、第２の比較回路１２３の立ち上がりエッジに応答して出力がハイレベルからローレベルになる。したがって、コンパレータ１１１の出力は、立ち上がり及び立ち下がりのいずれも立ち上がり遅延時間ＴPLHとすることができる。したがって、立ち上がり遅延時間と立ち下がり遅延時間とが異なる比較回路を用いても入力信号波形に応じた波形の出力信号を出力することができる。例えば、デューティー比が５０：５０の入力信号からデューティー比が５０：５０の出力信号を得ることができる。

図３は本発明の一実施例の変形例のブロック構成図を示す。同図中、図１と同一構成部分には同一符号を付し、その説明は省略する。

本変形例のコンパレータ１３１は、ＬＶＤＳレシーバで受信した信号をパルスに変換するための回路であり、第１の入力端子Ｔin1及び第２の入力端子Ｔin2を有する。第１の入力端子Ｔin1にはレシーバ１３２から非反転入力信号が供給され、第２の入力端子Ｔin2にはレシーバ１３２から反転入力信号が供給される。

第１の入力端子Ｔin1は、第１の比較回路１２２の非反転入力端子及び第２の比較回路１２３の反転入力端子に接続される。第２の入力端子Ｔin2は、第１の比較回路１２２の反転入力端子及び第２の比較回路１２３の非反転入力端子に接続されている。また、第１の入力端子Ｔin1と第２の入力端子Ｔin2との間には抵抗Ｒ1が接続されている。

第１の比較回路１２２は、レシーバ１３２の非反転入力信号が反転入力信号より大きいときに、出力信号をハイレベルとし、レシーバ１３２の非反転入力信号が反転入力信号より小さいときに、出力信号をローレベルとする。

第２の比較回路１２３は、レシーバ１３２の非反転入力信号が反転入力信号より大きいときに、出力信号をローレベルとし、レシーバ１３２の非反転入力信号が反転入力信号より小さいときに、出力信号をハイレベルとする。

図４は本発明の一実施例の変形例の動作波形図を示す。図４（Ａ）は非反転入力信号お及び反転入力信号、図４（Ｂ）は第１の比較回路１２２の出力信号、図４（Ｃ）は第２の比較回路１２３の出力信号、図４（Ｄ）はＲ−Ｓフリップフロップ１２４の出力信号波形を示している。また、図４（Ａ）において実線は非反転入力信号、破線は反転入力信号を示している。

時刻ｔ11で非反転入力信号が反転入力信号より大きくなると、第１の比較回路１２２の出力信号は時刻ｔ11から立ち上がり遅延時間ＴPLH遅延した時刻ｔ13でローレベルからハイレベルに立ち上がる。Ｒ−Ｓフリップフロップ１２４は、時刻ｔ13で第１の比較回路１２２の立ち上がりエッジに応答して、出力をハイレベルにセットする。

また、時刻ｔ11で非反転入力信号が反転入力信号より大きくなると、第２の比較回路１２３の出力信号は時刻ｔ11から立ち下がり遅延時間ＴPHL遅延した時刻ｔ12でハイレベルからローレベルに立ち下がる。

時刻ｔ14で非反転入力信号が反転入力信号より小さくなると、第１の比較回路１２２の出力信号は時刻ｔ14から立ち下がり遅延時間ＴPHL遅延した時刻ｔ15でハイレベルからローレベルに立ち下がる。

また、時刻ｔ14で非反転入力信号が反転入力信号より小さくなると、第２の比較回路１２３の出力信号は時刻ｔ14から立ち上がり遅延時間ＴPLH遅延した時刻ｔ16でローレベルからハイレベルに立ち上がる。Ｒ−Ｓフリップフロップ１２４は、時刻ｔ16で第２の比較回路１２３の立ち上がりエッジに応答して、出力をローレベルにリセットする。

さらに、時刻ｔ17で非反転入力信号が反転入力信号より大きくなると、第１の比較回路１２２の出力信号は時刻ｔ17から立ち上がり遅延時間ＴPLH遅延した時刻ｔ19でローレベルからハイレベルに立ち上がる。

また、時刻ｔ17で非反転入力信号が反転入力信号より大きくなると、第２の比較回路１２３の出力信号は時刻ｔ17から立ち下がり遅延時間ＴPHL遅延した時刻ｔ18でハイレベルからローレベルに立ち下がる。Ｒ−Ｓフリップフロップ１２４は、時刻ｔ19で第１の比較回路１２２の立ち上がりエッジに応答して、出力をハイレベルにセットする。

本変形例によれば、検出時刻ｔ11、ｔ14、ｔ17から一定の立ち上がり遅延時間ＴPLH経過した時刻ｔ13、ｔ16、ｔ19で出力が反転させることができるため、立ち上がり時と立ち下がり時の遅延時間が異なる比較回路を用いても入力信号に対応した信号を出力することができる。

本発明の一実施例のブロック構成図である。本発明の一実施例の動作波形図である。本発明の一実施例の変形例のブロック構成図である。本発明の一実施例の変形例の動作波形図である。従来のコンパレータの一例のブロック構成図である。従来のコンパレータの一例の動作波形図である。

符号の説明

１１１コンパレータ、１１２信号源
１２１基準電圧源、１２２第１の比較回路、１２３第２の比較回路
１２４Ｒ−Ｓフリップフロップ

Claims

入力信号を二値化した出力するコンパレータにおいて、
前記入力信号を二値化する第１の比較回路と、
前記入力信号を前記第１の比較回路とは反対の極性で二値化する第２の比較回路と、
前記第１の比較回路及び前記第２の比較回路の出力の一方のエッジに応答して出力を反転させた信号を二値化した出力信号として出力するフリップフロップとを有することを特徴とするコンパレータ。
基準電圧を生成する基準電圧源を有し、
前記第１の比較回路は、非反転入力端子に前記入力信号が供給され、反転入力端子に前記基準電圧源から前記基準電圧が供給され、
前記第２の比較回路は、反転入力端子に前記入力信号が供給され、非反転入力端子に前記基準電圧源から前記基準電圧が供給されていることを特徴とする請求項１記載のコンパレータ。
前記第１の比較回路は、非反転入力端子に前記入力信号が供給され、反転入力端子に前記入力信号の反転信号が供給され、
前記第２の比較回路は、反転入力端子に前記入力信号が供給され、非反転入力端子に前記入力信号の反転信号が供給されることを特徴とする請求項１記載のコンパレータ。
前記第１の比較回路と前記第２の比較回路とは、前記入力信号に対する出力信号の遅延時間が同じになるように設定されていることを特徴とする請求項１記載のコンパレータ。