JP2005018439A - メモリモジュールおよびバスシステム - Google Patents

Abstract

【課題】本発明の課題は、モジュール全体の転送レートと、コマンドアドレスバスの受信の信頼性とを向上させ、低コスト化の可能なバスシステムを提供することにある。
【解決手段】コマンドアドレスバス１−７ａ、ｂとのインターフェースを備えたメモリモジュール１−２であって、コマンドアドレスバス１−７ｂは、メモリモジュール１−２に接続されるメモリコントローラ１−１が出力するＮＲＺ信号を方向性結合により有極性ＲＺ信号に変換する。前記インターフェースは、コマンドアドレスバス１−７ｂより入力される有極性ＲＺ信号を受信してＮＲＺ信号を復元する。また、前記インターフェースは、コマンド・アドレス信号の受信に先立って、有極性ＲＺ信号のパルスにより、メモリコントローラ１−１より出力されるＮＲＺ信号およびコマンドアドレスバス１−７ｂより入力され復元されたＮＲＺ信号のレベルを一致させる初期化処理を行う。
【選択図】 図１

Description

【０００１】
【発明の属する技術分野】
本発明は、複数のモジュールで共有するコマンド・アドレスバスをもつバスシステムおよびバスシステムに接続されたメモリモジュールに関する。
【０００２】
【従来の技術】
近年、プロセッサの動作周波数の向上に伴い、バスの高速化、メモリの大容量化が進んできている。近年では、１．６Ｇｂｐｓの転送レートを要求されるバスシステムもある。また、メモリの大容量化により、メモリが多モジュール化し、それらを接続するバスシステムも、複雑化してきている。
【０００３】
図１８に、従来のバスシステムの一例を示す。このバスシステムでは、メモリコントローラ（ＭＣ）１０−１と、複数のＤＩＭＭ１０−２とのバス接続の例を示している。
【０００４】
ＭＣ１０−１には、データバス１８−２、システムクロックバス１８−３、コマンドアドレスバス１８−４ａ、１８−４ｂ、およびエラーバス１８−５が、接続されている。
【０００５】
ＤＩＭＭ１０−２は、複数のＤＲＡＭ１０−２１と、コマンドアドレスレジスタ（ＣＡＲｅｇ）１０−３とを有する。
【０００６】
ＤＲＡＭ１０−２１は、データバス１８−２を介して、ＭＣ１０−１と接続し、データの送受信を行なっている。その際、データバス１８−２は、スタブ（ｓｔｕｂ）１８−１により、ＤＲＡＭ１０−２１に分岐する配線となっている。
【０００７】
ＣＡＲｅｇ１０−３は、ＭＣ１０−１からの入力用バスであるシステムクロックバス１８−３、およびコマンドアドレスバス１８−４ａ、１８−４ｂ、によって、ＭＣ１０−１と接続している。また、ＭＣ１０−１への出力用バスとして、エラーバス１８−５を有する。
【０００８】
ＭＣ１０−１とＤＩＭＭ１０−２とは、発振器１０−４より供給されるシステムクロック（ＣＫ）を、システムクロックバス１８−３を介して、受信している。
【０００９】
コマンドアドレスバス１８−４ａは、ＭＣ１０−１とＣＡＲｅｇ１０−３とを１対１に直接接続し、ＭＣ１０−１からのコマンド・アドレス信号（ＣＳ：チップセレクト、ＣＫＥ：クロックエンネーブル）をＣＡＲｅｇ１０−３に送信している。
【００１０】
コマンドアドレスバス１８−４ｂは、ＭＣ１０−１とＣＡＲｅｇ１０−３とを、スタブ１８−１を介して接続している。ＭＣ１０−１からＣＡＲｅｇ１０−３に送信されるコマンド・アドレス信号は、ロウアドレスストローブ（ＲＡＳＮ）、コラムアドレスストローブ（ＣＡＳＮ）、ライトエンネーブル（ＷＥＮ）、およびアドレスなどである。
【００１１】
エラーバス１８−５は、ＭＣ１０−１とＣＡＲｅｇ１０−３とを、１対１で、直接接続している。エラーバス１８−５は、ＣＡＲｅｇ１０−３で検出されたパリティエラー信号（ＥＲＲ）を、ＭＣ１０−１に送信する。
【００１２】
データバス１８−２は、発振器１０−４より供給するシステムクロックバス１８−３のＣＫに対して、Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ（ＤＤＲ）を採用する事により転送レートを向上させている。
【００１３】
一方、コマンドアドレスバス１８−４ａ、１８−４ｂは、発振器１０−４より供給するシステムクロックバス１８−３のＣＫに対して、Ｓｉｎｇｌｅ Ｄａｔａ Ｒａｔｅ（ＳＤＲ）を採用している。
【００１４】
図１８に示されるバス配線では、モジュールへの引出し配線（スタブ１８−１）の位置でバス配線の実効的特性インピーダンスが低下し、インピーダンスミスマッチが生じて信号波形の歪みが大きくなる。したがって、メモリーの大容量化に伴いバス配線に接続されるＤＩＭＭの数が増えると、あるいは、ＤＩＭＭ内のＤＲＡＭの数が増えると、インピーダンスミスマッチによる信号波形の歪みは、より顕著となる。そして、この信号波形の歪みは、バスシステム全体における転送レートの高速化、特に、モジュール間でＳｉｎｇｌｅ Ｄａｔａ Ｒａｔｅ（ＳＤＲ）を採用しているコマンド・アドレスバスの高速化を行う際の障害となる。
【００１５】
この問題を解決する技術として、特許文献１に示される、方向性結合式バスシステム技術がある。この技術は、バス配線に接続されている機能モジュールを、クロストークを用いて結合するものである。この技術によるバスシステムの構成例を図１９に示す。
【００１６】
長さＬの区間だけ、バス配線１９−１ａとスタブ配線１９−１ｂとが近接している。機能モジュール１９−２ａ、１９−２ｂは、それぞれ、バス配線１９−１ａ、スタブ配線１９−１ｂに接続されている。集積回路１９−３ａ、１９−３ｂは、それぞれ、機能モジュール１９−２ａ、１９−２ｂに設けられている。送信回路１９−４ａ、１９−４ｂは、集積回路１９−３ａ、１９−３ｂに内蔵されている。受信回路１９−５ａ、１９−５ｂも、同様に、集積回路１９−３ａ、１９−３ｂに内蔵されている。終端抵抗１９−６ａの一端はバス配線１９−１ａに、もう一端は終端電圧Ｖｔに接続されている。また、終端抵抗１９−６ｂの一端はスタブ配線１９−１ｂに、もう一端は終端電圧Ｖｔに接続されている。
【００１７】
この例では、バス配線１９−１ａとスタブ配線１９−１ｂとの、長さＬの区間で近接している部分でのクロストークによって、クロストーク信号が発生する。クロストーク信号は、送信回路１９−４ａ、１９−４ｂの信号レベルが切り替わる瞬間に発生する。この例では、発生するクロストーク信号のうち、後方クロストークを受信する構成となっている。
【００１８】
受信回路１９−５ａ、１９−５ｂは、このクロストーク信号を受信し、その内部回路によってクロストーク信号を元の信号に復元する。その結果、クロストークを用いた結合は、バス配線１９−１ａとスタブ配線１９−１ｂとが直接接続されている場合と同様に、集積回路１９−３ａと集積回路１９−３ｂとの間で信号の送受信ができる。また、従来の直接接続されている場合と比較して、クロストークを用いた結合は、バス配線１９−１ａとスタブ配線１９−１ｂとの結合部分における信号の反射（実効的特性インピーダンスの低下）を、低く抑えることができる。
【００１９】
この方向性結合式バスシステムにより、バス配線に接続される機能モジュール数の増加に伴う、実効インピーダンスの低下を抑えることができる。そのため、モジュール数が増えても波形歪みが発生しない。したがって、バスシステムの多モジュール化と高速化を同時に図ることが可能となる。
【００２０】
なお、前述のクロストークを用いた方向性結合式バス接続を実現する回路として特許文献２に記載の技術がある。また、前述の受信回路の方向性結合式バスシステム用復元回路による有極性ＲＺ信号のエラー検出の方法として特許文献３に記載の技術がある。
【００２１】
【特許文献１】
特開平７−１４１０７９
【特許文献２】
特開平１１−２２０７９３
【特許文献３】
特開平１０−３０６６４５
【００２２】
【発明が解決しようとする課題】
しかし、システムの転送レートをさらに向上させるために、データバスだけではなく、モジュール全体の転送レートを向上させることが求められている。
【００２３】
コマンドアドレスバスでは、Ｓｉｎｇｌｅ Ｄａｔａ Ｒａｔｅ（ＳＤＲ）で動作させていた為、データバスの半分の動作周波数でコマンド・アドレスを受信していた。しかし、モジュール全体の転送レートを向上させる為には、従来のデータバスだけでなく、コマンドアドレスバスの高速化が必要である。そのため、例えば、コマンドアドレスバスを、方向性結合式バスシステムにすることによりスタブ接続による波形歪みを無くし、モジュール全体の動作周波数を向上させることにより高速化する検討が進められている。
【００２４】
しかし、コマンドアドレスバスの高速化のために方向性結合式バスシステムを利用するには、いくつかの問題がある。
【００２５】
第１に、コマンドアドレスバスのスタブ接続部に、方向性結合を利用した場合（例えば、特許文献２で提案されている方向性結合式バスシステムとそれに伴う受信回路を利用した場合）は、コマンド・アドレス信号がコマンドアドレスバスに繋がれたモジュール間で、正確に復元できない場合がある。
【００２６】
第２に、データバスにはＥｒｒｏｒ−Ｃｏｒｒｅｃｔｉｎｇ Ｃｏｄｅ（ＥＣＣ）が付加され、ビット化けを修正することが可能であるが、コマンド・アドレスバスにはＰａｒｉｔｙ ｂｉｔ付加によるエラー検出であり、高速化に伴って発生するコマンド・アドレスバスの個々のビット化けに対応していないために、信頼性が低下する可能性がある。
【００２７】
第３に、メモリの高速大容量化のために複数のモジュールを接続することにより、制御側のモジュールのピン数が増加することとなる。ピン数が増加すると集積回路のピン形状や前記集積回路の数量、および、前記集積回路を実装する基板のパターンの微細化が発生し、全体のコストが増加してしまう可能性がある。
【００２８】
本発明は、上記事情に鑑みてなされたものであり、本発明の課題は、モジュール全体の転送レートを向上させることにある。また、コマンド・アドレスバスの受信の信頼性を向上させることにある。また、低コスト化の可能なバスシステムを提供することにある。
【００２９】
【課題を解決するための手段】
上記課題を解決するために本発明の一態様では、メモリモジュールおよびメモリコントローラ間を接続するメモリバスのコマンドアドレスバスに、方向性結合を持たせている。そして、前記メモリコントローラが出力するＮＲＺ信号を、方向性結合によって有極性ＲＺ信号に変換する。また、前記メモリモジュールに、前記コマンドアドレスバスより入力される有極性ＲＺ信号を受信してＮＲＺ信号を復元する受信手段を設けている。
【００３０】
そして、前記受信手段に、コマンドアドレスを表す有極性ＲＺ信号の受信に先立って、前記メモリコントローラより出力されるＬレベルおよびＨレベルの組み合わせのＮＲＺ信号を前記方向性結合により変換することで得られる有極性ＲＺ信号のパルスにより、前記メモリコントローラより出力されるＮＲＺ信号および前記コマンドアドレスバスより入力される有極性ＲＺから復元するＮＲＺ信号のレベルを一致させる初期化処理を行わせている。
【００３１】
あるいは、前記受信手段に、コマンドアドレスを表す有極性ＲＺ信号の受信に先立って、前記メモリコントローラより出力されるＮＲＺ信号の初期化要求信号に従い、出力をリセットし、前記メモリコントローラより出力されるＮＲＺ信号および前記コマンドアドレスバスより入力される有極性ＲＺから復元するＮＲＺ信号のレベルを一致させる初期化手段を設けている。
【００３２】
あるいは、前記受信手段に、前記コマンドアドレスバスより入力された有極性ＲＺ信号から復元したＮＲＺ信号と、当該有極性ＲＺ信号より１つ前に前記コマンドアドレスバスより入力された有極性ＲＺ信号から復元したＮＲＺ信号とを比較して、両ＮＲＺ信号の極性が異なる場合にエラー検出信号を出力するエラー検出手段を設けている。
【００３３】
あるいは、前記受信手段に、復元したＮＲＺ信号の前記メモリモジュールが備えるＤＲＡＭへの出力タイミングを、クロック信号に同期させる同期化手段を設けている。
【００３４】
あるいは、前記受信手段に、復元したＮＲＺ信号がＤＲＡＭで受信不可能なコマンド・アドレス信号である場合に、エラー検出信号を出力するエラー検出手段を設けている。
【００３５】
また、本発明の他の態様では、前記メモリコントローラに、コマンドアドレスを表すＮＲＺ信号を、ＤＤＲ（Ｄｏｕｂｋｅ Ｄａｔａ Ｒａｔｅ）により前記メモリモジュールが備えるＤＲＡＭにおけるコマンド・アドレス信号入力速度の２倍で出力する。そして、前記受信手段に、復元したＮＲＺ信号を速度変換して、１つの復元したＮＲＺ信号から２つのＤＲＡＭに入力するコマンド・アドレス信号を生成させる。
【００３６】
【発明の実施の形態】
本発明の実施形態を説明する。
【００３７】
先ず、本発明の第１実施形態を説明する。
【００３８】
図１は、本発明の第１実施形態が適用されたバスシステムの概略構成図である。図示するように、本実施形態のバスシステムは、コマンドアドレスバスを含むバスによりメモリコントローラ（ＭＣ）１−１およびＤＩＭＭ１−２が接続された構成を有する。
【００３９】
Ｎ個のＤＩＭＭ＃１〜＃Ｎ（１−２）は、データバス１−５、システムクロックバス１−６、コマンドアドレスバス１−７ａ、ｂおよびエラーバス１−１２を含むバスによってＭＣ１−１と、接続されている。
【００４０】
Ｎ個のＤＩＭＭ＃１〜＃Ｎ（１−２）の各々は、複数のＤＲＡＭ１−２１と、１つのコマンドアドレスレジスタ（ＣＡＲｅｇ）１−３とを備えて構成される。
【００４１】
ＤＲＡＭ１−２１の各々は、自身のＤＲＡＭ１−２１に接続されたスタブ配線とデータバス１−５との間の方向性結合により、ＭＣ１−１とデータの送受信を行なう。具体的には、ＤＲＡＭ１−２１は、受信回路１−２１１および送信回路１−２１２を有し、ＭＣ１−１の送信回路１−１０１および受信回路１−１０２と、方向性結合によるデータの送受信を行なう。
【００４２】
ＣＡＲｅｇ１−３は、クロック受信回路１−３０１、コマンド・アドレス信号受信回路１−３０２、１−３０３、および、エラー信号送信回路１−３０４を備えて構成される。
【００４３】
クロック受信回路１−３０１は、システムクロックバス１−６の発振器１−４からのシステムクロック（ＣＫおよびＣＫＮ）を、方向性結合により受信する。
【００４４】
コマンド・アドレス信号受信回路１−３０２は、コマンド・アドレスバス１−７ａのＮＲＺ信号（クロックイネーブル（ＣＫＥ）およびチップセレクト（ＣＳＮ））を、１対１接続により受信する。
【００４５】
コマンド・アドレス信号受信回路１−３０３は、コマンド・アドレスバス１−７ｂの有極性ＲＺ信号（ロウ・アドレス・ストローブ（ＲＡＳＮ）、カラム・アドレス・ストローブ（ＣＡＳＮ）、ライト・イネーブル（ＷＥＮ）、および、アドレス（Ａｄｒｅｅｓ））を、コマンド・アドレスバス１−７ｂとスタブ配線１−８との方向性結合により受信する。ここで、コマンド・アドレスバス１−７ｂには終端抵抗１−１４が接続され、スタブ配線１−８には終端抵抗１−９が接続される。
【００４６】
エラー信号送信回路１−３０４は、エラー信号（ＥＲＲ）を、スタブ配線１−１０とエラーバス１−１２との方向性結合によって、ＭＣ１−１のエラーレジスタ（Ｅｒｒｏｒ Ｒｅｇ）１−１０３に送信する。ここで、スタブ配線１−１０には終端抵抗１−１１が接続され、エラーバス１−１２には終端抵抗１−１３が接続される。
【００４７】
なお、ＭＣ１−１からＤＩＭＭ＃１〜＃Ｎ（１−２）の各々に送信されるコマンド・アドレス信号は、発振器１−４からＤＩＭＭ＃１〜＃Ｎ（１−２）に入力されるシステムクロック（ＣＫ、ＣＫＮ）に同期する。
【００４８】
ＤＩＭＭ１−２のＣＡＲｅｇ１−３に入力されたコマンド・アドレス信号は、ＣＡＲｅｇ１−３の受信回路１−３０２、１−３０３でＮＲＺ信号に変換された後に、ＣＡＲｅｇ１−３と同じＤＩＭＭ１−２内にあるＤＲＡＭ１−２１に送信される。
【００４９】
図２は、ＭＣ１−１とＣＡＲｅｇ１−３との方向性結合と、ＣＡＲｅｇ１−３の送受信回路との概略構成図である。
【００５０】
ＭＣ１−１に接続されたコマンドアドレスバス１−７ｂと、ＣＡＲｅｇ１−３に接続されたスタブ配線１−８とは、方向性結合２−３によって結合される。その方向性結合２−３を介して、コマンド・アドレス信号は、ＭＣ１−１からＣＡＲｅｇ１−３に送信される。
【００５１】
ＭＣ１−１の送信回路は、入力端子２−１、送信ドライバ２−２、それらを繋ぐ配線、および、送信ドライバ２−２から外部に配線されるコマンドアドレスバス１−７ｂによって構成される。
【００５２】
ＣＡＲｅｇ１−３の受信回路は、方向性結合器２−３によってコマンドアドレスバス１−７ｂと方向性結合するスタブ配線１−８、入力端子２−４、基準電圧供給線２−５、電圧比較器２−６、２−７、ＲＳフリップフロップ（ＲＳ−ＦＦ）２−８、出力端子２−９、および、それらを電気的に結ぶ配線を備えて構成される。
【００５３】
電圧比較器２−６、２−７は、各々、正入力端子（＋）および負入力端子（−）を有する。
【００５４】
基準電圧供給線２−５は、基準電圧Ｖｒｅｆを、電圧比較器２−６の負入力端子（−）と、電圧比較器２−７の正入力端子（＋）とに供給する。なお、基準電圧供給配線２−５は、ここで図示していない他の回路にも接続される共通配線である。この基準電圧供給配線２−５の電圧は、終端抵抗１−９に供給されている終端電圧と同じ電圧である。
【００５５】
ＲＳ−ＦＦ２−８は、セット入力端子Ｓ、リセット入力端子Ｒ、および、出力端子Ｑ、ＱＮを備えている。電圧比較器２−６の出力端子、電圧比較器２−７の出力端子は、それぞれ、ＲＳ−ＦＦ２−８のセット入力端子Ｓ、リセット入力端子Ｒに接続されている。ＲＳ−ＦＦ２−８の出力端子Ｑに、ＣＡＲｅｇ１−３の受信回路の出力端子２−９が接続されている。
【００５６】
次に、上記構成の、方向性結合器２−３で結合されたＭＣ１−１とＣＡＲｅｇ１−３との動作を説明する。
【００５７】
ＭＣ１−１の入力端子２−１に入力されたＮＲＺ信号（ＮＲＺ＿ＩＮ）は、送信ドライバ２−２を経て、方向性結合器２−３に至る。ＮＲＺ＿ＩＮが方向性結合器２−３の間を伝達する際に発生するクロストーク波形が、有極性ＲＺ信号（ＲＺ＿ＩＮ）として入力端子２−４に入力される。
【００５８】
入力端子２−４に入力されたＲＺ＿ＩＮは、入力端子２−４と内部配線により繋がれた電圧比較器２−６の正入力端子（＋）と、電圧比較器２−７の負入力端子（−）とに入力される。
【００５９】
電圧比較器２−６、２−７は、入力されたＲＺ＿ＩＮと予め設定された電圧の閾値とを比較し、その結果に応じて、それぞれの出力端子から、ＬレベルあるいはＨレベルの出力信号Ａ，Ｂを出力する。
【００６０】
具体的には、電圧比較器２−６の正入力端子（＋）に入力されたＲＺ＿ＩＮと、電圧比較器２−６の電圧の閾値とを比較する。ここで、電圧比較器２−６の電圧の閾値とは、基準電圧供給配線２−５から電圧比較器２−６の負入力端子（−）に供給されるＶｒｅｆと、予め定められたオフセット電圧Ｖｏｆｆｓとを加算し、電圧比較器２−６内部で生成される電圧である。
【００６１】
ＲＺ＿ＩＮが電圧の閾値よりも高い場合は、電圧比較器２−６の出力信号ＡとしてＨレベルを出力する。また、ＲＺ＿ＩＮが電圧の閾値よりも低い場合は、電圧比較器２−６の出力信号ＢとしてＬレベルを出力する。
【００６２】
一方、電圧比較器２−７の負入力端子（−）に入力されたＲＺ＿ＩＮは、電圧比較器２−７の電圧の閾値と比較される。ここで、電圧比較器２−７の電圧の閾値とは、基準電圧供給配線２−５から電圧比較器２−７の正入力端子（＋）に供給されるＶｒｅｆから、予め定められたオフセット電圧Ｖｏｆｆｓを減算し、電圧比較器２−７内部で生成される電圧である。
【００６３】
ＲＺ＿ＩＮが電圧の閾値よりも低い場合は、出力信号ＢとしてＨレベルを出力する。また、ＲＺ＿ＩＮが電圧の閾値よりも高い場合は、出力信号ＢとしてＬレベルを出力する。
【００６４】
次に、電圧比較器２−６の出力信号Ａは、ＲＳ＿ＦＦ２−８のセット入力端子Ｓに入力される。また、電圧比較器２−７の出力Ｂは、ＲＳ＿ＦＦ２−８のリセット入力端子Ｒに入力される。
【００６５】
その際、ＲＳ−ＦＦ２−８は、セット入力端子ＳにＨレベルが入力されると、出力端子ＱのレベルをＨレベルに、出力端子ＱＮのレベルをＬレベルにする。また、リセット入力端子ＲにＨレベルが入力されると、出力端子ＱのレベルをＬレベルに、出力端子ＱＮのレベルをＨレベルする。セット入力端子Ｓおよびリセット入力端子Ｒの両方のレベルがＬの場合（定常状態）には、出力端子Ｑのレベルを前の状態に維持する。
【００６６】
ＲＳ＿ＦＦ２−８の出力端子Ｑからの信号は、出力端子２−９から、出力信号ＮＲＺ＿ＯＵＴとして、ＤＩＭＭ１−２内のＤＲＡＭ１−２１の各々へ出力される。
【００６７】
図３（ａ）〜（ｅ）は、図２に示すＣＡＲｅｇ１−３の受信回路の各部分における、信号レベルの遷移を示すタイミングチャートである。
【００６８】
図３（ａ）〜（ｅ）に示す各波形は、上から、ＭＣ１−１内部のＮＲＺ入力信号（ＮＲＺ＿ＩＮ）、コマンド・アドレスレジスタへ入力される有極性ＲＺ信号（ＲＺ＿ＩＮ）、電圧比較器２−６の出力端子からの出力信号Ａ、電圧比較器２−７の出力端子からの出力信号Ｂ、そして、ＲＳ＿ＦＦ２−８の出力端子２−９からの出力信号（ＮＲＺ＿ＯＵＴ）である。以下、各信号を、ＮＲＺ＿ＩＮ、ＲＺ＿ＩＮ、Ａ、Ｂ、ＮＲＺ＿ＯＵＴと呼ぶことにする。
【００６９】
図３（ａ）に示すＮＲＺ＿ＩＮが図２に示す入力端子２−１に入力された場合を考える。方向性結合器２−３によって、ＮＲＺ＿ＩＮが、ＬレベルからＨレベルに遷移する立ち上がり３−１では、パルス３−４が発生する。また、ＨレベルからＬレベルに遷移する立下り３−２では、パルス３−５が発生する。ＮＲＺ＿ＩＮがＨレベルとＬレベルとの間を遷移しないステージ３−３では、ＲＺ＿ＩＮにおける信号レベルは終端電圧Ｖｒｅｆの状態３−６に保たれている。このような信号は、有極性ＲＺと呼ばれる。
【００７０】
ここで、オフセット電圧Ｖｏｆｆｓを適当な値に設定にすることにより、電圧比較器２−６は、入力パルス３−４から出力パルス３−７を発生する。
【００７１】
このパルス３−７は、ＲＺ＿ＩＮにおけるパルス３−４の信号振幅の絶対値がＶｒｅｆ＋Ｖｏｆｆｓよりも大きい場合に発生する。その際の振幅はＨレベルである。ＲＺ＿ＩＮにおけるパルス３−４が定常状態に戻ると、Ａにおける波形の振幅は、Ｌレベルに戻る。
【００７２】
また、オフセット電圧Ｖｏｆｆｓを適当な値に設定にすることにより、電圧比較器２−７は、入力パルス３−５から出力パルス３−８を発生する。
【００７３】
このパルス３−８は、ＲＺ＿ＩＮにおけるパルス３−５の信号振幅の絶対値がＶｒｅｆ−Ｖｏｆｆｓよりも小さい場合に発生する。その際の振幅はＨレベルである。ＲＺ＿ＩＮにおけるパルス３−５が定常状態に戻ると、Ｂにおける波形の振幅は、Ｌレベルに戻る。
【００７４】
図２に示すＲＳ＿ＦＦ２−８には、セット入力端子Ｓに電圧比較器２−６の出力端子が、リセット入力端子Ｒに電圧比較器２−７の出力端子が接続されている。
【００７５】
したがって、図３の（ｃ）〜（ｅ）に示すように、電圧比較器２−６の出力端子からパルス３−７が入力されるまで、ＲＳ＿ＦＦ２−８の出力信号ＮＲＺ＿ＯＵＴは、Ｌレベルを保つ。パルス３−７の立ち上がり部分でＲＳ＿ＦＦ２−８がセットされ、ＮＲＺ＿ＯＵＴはＨレベル３−９となる。
【００７６】
また、電圧比較器２−７の出力端子からパルス３−８が入力されるまでは、ＲＳ＿ＦＦ２−８の出力信号ＮＲＺ＿ＯＵＴは、Ｈレベルを保つ。そして、パルス３−８の立ち上がり部分でＲＳ＿ＦＦ２−８がリセットされ、ＮＲＺ＿ＯＵＴはＬレベル３−１０に戻る。
【００７７】
結果として、図２の入力端子２−１に入力されたＮＲＺ＿ＩＮは、方向性結合器２−３によりＲＺ＿ＩＮとなり、更に、ＣＡＲｅｇ１−３の受信回路により、入力信号ＮＲＺ＿ＩＮと同一の出力信号ＮＲＺ＿ＯＵＴとして復元される。
【００７８】
しかし、図２に示すＣＡＲｅｇ１−３の受信回路において、ＭＣ１−１からの入力信号ＮＲＺ＿ＩＮと当該受信回路の出力信号ＮＲＺ＿ＯＵＴとが異なる場合がある。それは、アドレスコマンド信号を受信する前のＮＲＺ＿ＩＮとＮＲＺ＿ＯＵＴの初期レベル（極性）が異なる場合である。
【００７９】
ここで、初期レベルが異なる場合における図２のＣＡＲｅｇ１−３の受信回路の動作について、図４を用いて説明する。
【００８０】
図４（ａ）〜（ｆ）の各波形は、上から、発信器１−４からＤＩＭＭ１−２に入力されるシステムクロックＣＫ、ＭＣ１−１内部のＮＲＺ入力信号ＮＲＺ＿ＩＮ、入力端子２−４へ入力される有極性ＲＺ信号ＲＺ＿ＩＮ、電圧比較器２−６の出力信号Ａ、電圧比較器２−７の出力信号Ｂ、そしてＲＳ＿ＦＦ２−８から出力される出力信号ＮＲＺ＿ＯＵＴである。
【００８１】
発信器１−４からＤＩＭＭ１−２に入力されるシステムクロックＣＫに同期して、図４に示すような１クロック幅の４−１３ａ、４−１３ｂ、４−１３ｃ、４−１３ｄに示すタイミングでコマンド・アドレス信号が入力されるものとする。
【００８２】
このタイミング４−１３ａ〜４−１３ｄで、有極性ＲＺ信号からＮＲＺ信号に変換したコマンド・アドレスの値と、ＮＲＺ信号で入力されるＣＫＥおよびＣＳＮの値とを、ＤＲＡＭが受信することにりデータバスの送受信を行う。このタイミング４−１３ａ〜４−１３ｄで発生するコマンドアドレスバスによるＤＲＡＭへのアクセスは、ＭＣ１−１から非周期的に発生する。
【００８３】
図２に示すＣＡＲｅｇ１−３の受信回路に、図４（ｂ）に示すＮＲＺ＿ＩＮが入力された場合の、出力ＮＲＺ＿ＯＵＴをより詳細に説明する。
【００８４】
ＮＲＺ＿ＩＮが初期値のＨレベルから遷移しないステージ４−１からステージ４−２の間では、ＲＺ＿ＩＮは終端電圧Ｖｒｅｆに保たれる。ＲＳ＿ＦＦ２−８の出力信号ＮＲＺ＿ＯＵＴは、初期値のＬレベルであるステージ４−９の状態を保持して、ステージ４−１０に移行する。
【００８５】
ＮＲＺ＿ＩＮがステージ４−３に示すＨレベルからＬレベルに遷移すると、ＲＺ＿ＩＮにパルス４−５が発生する。
【００８６】
ＲＺ＿ＩＮにパルス４−５が入力された場合、パルス４−５の振幅の絶対値が電圧比較器２−７のＶｒｅｆｆ−Ｖｏｆｆｓを下回ると、電圧比較器２−７の出力端子より、出力信号Ｂとしてパルス４−８が出力される。
【００８７】
電圧比較器２−７の出力信号Ｂとしてパルス４−８が発生することで、ＲＳ＿ＦＦ２−８は、その出力信号ＮＲＺ＿ＯＵＴをＬレベルに設定しようとするが、すでにステージ４−１１の状態がＬレベルのため、レベルはＬレベルのまま遷移しない。
【００８８】
ＮＲＺ＿ＩＮが４−４に示すＬレベルからＨレベルに遷移するステージでは、ＲＺ＿ＩＮに４−６に示すパルスが発生する。
【００８９】
ＲＺ＿ＩＮにパルス４−６が入力された場合、パルス４−６の振幅の絶対値が電圧比較器２−６のＶｒｅｆｆ＋Ｖｏｆｆｓを超えると、電圧比較器２−６の出力信号Ａとしてパルス４−７が出力される。
【００９０】
電圧比較器２−６の出力信号Ａとしてパルス４−７が発生することで、ＲＳ＿ＦＦ２−８の出力信号ＮＲＺ＿ＯＵＴが、ステージ４−１２に示すＨレベルに設定される。
【００９１】
すなわち、コマンド・アドレス信号を受信するステージ４−１３ａの前に、ＮＲＺ＿ＩＮとＮＲＺ＿ＯＵＴとのレベルが違っていた場合、ＮＲＺ＿ＩＮがＮＲＺ＿ＯＵＴと同レベルとなる遷移が行なわれるまで、ＮＲＺ＿ＯＵＴはＮＲＺ＿ＩＮと異なったレベルを保持し続ける。したがって、ステージ４−１３ａでＮＲＺ＿ＩＮに乗せられたコマンド・アドレス信号は、本実施形態の回路の出力ＮＲＺ＿ＯＵＴでは、レベルが逆（ＨからＬ）になる。
【００９２】
このＮＲＺ＿ＩＮとＮＲＺ＿ＯＵＴとのレベルが異なる状態（４−１および４−９）は、ＭＣ１−１のドライバ２−２、ＤＩＭＭ１−２の電圧比較器２−６、２−７、およびＲＳ＿ＦＦ２−８のいずれかの動作が不定となる場合などに発生する。
【００９３】
図５に、ＭＣ１−１内部のＮＲＺ信号ＮＲＺ＿ＩＮとＣＡＲｅｇ１−３の受信回路から出力されるＮＲＺ信号ＮＲＺ＿ＯＵＴとのレベルが異なる状態が発生する場合のＭＣ１−１の動作例を示す。
【００９４】
図５（ａ）において、ＭＣ１−１にセルフリフレッシュ開始５−１のコマンドが設定されると、ＭＣ１−１はデバイスの消費電力を抑えるためにＭＣ１−１のドライバ２−２を停止させる。ドライバ２−２の停止中にＮＲＺ＿ＩＮ２−１が変化しても、ＲＺ＿ＩＮ２−４が変化しないため、ＮＲＺ＿ＩＮ２−１の変化がＮＲＺ＿ＯＵＴ２−９に伝わらない。このため、ＭＣ１−１のドライバ２−２が動作を再開したときにＮＲＺ＿ＩＮとＮＲＺ＿ＯＵＴのレベルが異なる状態が発生することがある。
【００９５】
図５（ｂ）において、ＭＣ１−１にパワーダウン開始５−２のコマンドが設定されると、ＭＣ１−１は、デバイスの消費電力を抑えるためにＭＣ１−１のドライバ２−２を停止する。このため、ドライバの停止中にＮＲＺ＿ＩＮ２−１の変化がＮＲＺ＿ＯＵＴ２−９に伝わらない。したがって、ＭＣ１−１のドライバ２−２が動作を再開したときにＮＲＺ＿ＩＮとＮＲＺ＿ＯＵＴのレベルが異なる状態が発生することがある。
【００９６】
図５（ｃ）において、電源投入直後の電源が安定していない状態では、ＭＣ１−１側のドライバ２−２、ＤＩＭＭ１−２側の電圧比較器２−６、２−７、および、ＲＳ＿ＦＦ２−８などの出力状態が不定である。このため、ＭＣ１−１のドライバ２−２が動作が安定したときに、ＮＲＺ＿ＩＮとＮＲＺ＿ＯＵＴのレベルが異なる状態が発生することがある。
【００９７】
この不定となる状態は、図５（ｃ）に示すような電源投入後の初期化動作の他に、ＤＩＭＭの活線挿入を行なった場合にも発生する。
【００９８】
本実施形態で用いるコマンド・アドレスバスでは、クロック・イネーブル（ＣＫＥ）、および、チップ・セレクト（ＣＳＮ）を有極性ＲＺ信号にせず、ＮＲＺ信号のレベル信号を１対１接続で常時受信することにより、非周期的に発生するコマンド・アドレスの入力の有無を判別する。さらに、ＣＫＥ、及び、ＣＳＮ以外のコマンド・アドレスを有極性ＲＺ信号とすることで、コマンド・アドレスバスを高速化すると共に、コマンド・アドレス受信前に、ＭＣ１−１のＮＲＺ信号ＮＲＺ＿ＩＮとＣＡＲｅｇ１−３の受信回路から出力されるＮＲＺ信号ＮＲＺ＿ＯＵＴのレベルを一致させる初期化手順を行なうようにしている。
【００９９】
つぎに、この初期手順（ＮＲＺ初期化手順）を説明する。本実施形態では、ＮＲＺ＿ＩＮに特徴的なパルスを加えることで、コマンドアドレス受信前に、ＮＲＺ＿ＩＮとＮＲＺ＿ＯＵＴのレベルを一致させる初期化を行なっている。
【０１００】
図６（ａ）〜（ｇ）は、ＮＲＺ初期化手順を行なう図２に示すＣＡＲｅｇ１−３の受信回路での信号レベル遷移を示すタイミングチャートである。
【０１０１】
図６（ａ）〜（ｇ）の各波形は、上から、発振器１−４からのＤＩＭＭ１−２に入力されるシステムクロックＣＫ、ＭＣ１−１内部の入力信号ＮＲＺ＿ＩＮ、ＣＡＲｅｇ１−３へ入力信号ＲＺ＿ＩＮ、電圧比較器２−６の出力信号Ａ、電圧比較器２−７の出力信号Ｂ、Ｈレベルから始まるＲＳ＿ＦＦ２−８の出力端子２−９からの出力信号ＮＲＺ＿ＯＵＴ（１）、そして、Ｌレベルから始まるＲＳ＿ＦＦ２−８の出力端子２−９からの出力信号ＮＲＺ＿ＯＵＴ（２）である。
【０１０２】
ステージ６−７ａ、６−７ｂで受信回路がコマンド・アドレス信号を受信する直前に、ＭＣ１−１は、図６（ｂ）に示すようなＬレベルとＨレベルを一組にしたパルス６−１、６−２をＮＲＺ＿ＩＮに追加する。
【０１０３】
ＮＲＺ＿ＩＮに、ＬレベルからＨレベルに遷移するパルス６−１、６−２を追加することで、受信回路にコマンドが入力されるステージ６−７ａ、６−７ｂの直前で、ＲＺ＿ＩＮにパルス６−３が発生する。
【０１０４】
ＲＺ＿ＩＮとしてパルス６−３が入力された場合、オフセット電圧Ｖｏｆｆｓを適当に選ぶことで、電圧比較器２−６から出力信号Ａとして、パルス６−４が出力される。
【０１０５】
電圧比較器２−６の出力信号Ａとしてパルス６−４が出力されることで、ＲＺ＿ＦＦ２−８の出力信号ＮＲＺ＿ＯＵＴは、Ｈレベルに設定される。
【０１０６】
つまり、Ｈレベルから始まるＮＲＺ＿ＯＵＴ（１）は、６−５に示すようにＨレベルの出力を維持する。Ｌレベルから始まるＮＲＺ＿ＯＵＴ（２）は、出力端子２−９の電圧がＨレベルに設定される為に、６−６に示すようにＬレベルからＨレベルに遷移する。
【０１０７】
したがって、ＤＩＭＭ１−２へのコマンドアドレス入力前のステージ６−７ａ、６−７ｂでは、ＮＲＺ＿ＩＮ６−２、ＮＲＺ＿ＯＵＴ（１）６−５およびＮＲＺ＿ＯＵＴ（２）６−６のレベルが一致する。
【０１０８】
本実施形態によれば、前述のＮＲＺ初期化手順、すなわち、ＤＩＭＭ１−２へのコマンドアドレスの入力前に、ＭＣ１−１がＬレベルとＨレベルを一組にしたパルスを追加することで、方向性結合式バスで構成するコマンド・アドレスバスの信号を初期化し、入力信号と出力信号のレベルを揃えることが可能となる。
【０１０９】
次に、本発明の第２実施形態を説明する。
【０１１０】
図７は、本発明の第２実施形態が適用されたＣＡＲｅｇ１−３の受信回路の構成図である。
【０１１１】
本実施形態のＣＡＲｅｇ１−３の受信回路は、図２に示される第１実施形態のＣＡＲｅｇ１−３の受信回路に、初期化回路７−７（破線で囲った部分）を接続して構成されている。
【０１１２】
なお、上記の第１実施形態と共通なＣＡＲｅｇ１−３の回路の部分は、図２と同じ番号を用い、その詳細な説明は省略する。
【０１１３】
初期化回路７−７は、ＤＩＭＭ１−２に入力されるＣＫ７−１、入力端子７−２、７−３、Ｄフリップフロップ（Ｄ＿ＦＦ）７−４、ＡＮＤゲート７−５、ＯＲゲート７−６、および、それらを接続する配線で構成される。ＣＫ７−１は、ここでは図示していない他の回路にも接続される。
【０１１４】
入力端子７−２、７−３は、ＭＣ１−１と１対１接続している。
【０１１５】
Ｄ＿ＦＦ７−４は、クロック入力端子（ＣＫ）、データ入力端子（Ｄ）、リセット入力端子（Ｒ）、および、出力端子（Ｑ）を備えている。
【０１１６】
クロック入力端子（ＣＫ）には、ＣＫ７−１が接続されている。データ入力端子（Ｄ）は、入力端子７−２からの配線が接続され、リセット入力端子（Ｒ）には、入力端子７−３からの配線が接続されている。出力端子（Ｑ）からの配線は、ＡＮＤゲート７−５の片方の入力端子に接続している。
【０１１７】
ＡＮＤゲート７−５の２つの入力端子には、Ｄ＿ＦＦ７−４の出力端子（Ｑ）からの配線と、入力端子７−２からの配線とが各々接続されている。ＡＮＤゲート７−５の出力は、ＯＲゲート７−６の片方の入力端子に接続している。
【０１１８】
ＯＲゲート７−６の２つの入力端子には、ＡＮＤゲート７−５の出力と入力端子７−３からの配線とが接続されている。ＯＲゲート７−６の出力Ｄは、ＲＳ＿ＦＦ２−８ａのリセット端子（Ｒ２）に接続している。
【０１１９】
上述したように、図７のＣＡＲｅｇ１−３の受信回路は、初期化回路７−７の部分を除けば、図２のＣＡＲｅｇ１−３の受信回路とほぼ同様である。異なっているのは、ＲＳ＿ＦＦ２−８ａが２番目のリセット端子（Ｒ２）を備えていることである。Ｒ２には、初期化回路７−７からの出力Ｄが接続されている。
【０１２０】
ＣＡＲｅｇ１−３には、次の５つの端子に対して入力信号が入力される。
【０１２１】
入力端子２−４には、図２の方向性結合２−３によって、有極性ＲＺ信号のＲＺ＿ＩＮが入力される。
【０１２２】
入力端子２−５には、基準電圧供給配線により基準電圧Ｖｒｅｆが供給される。
【０１２３】
入力端子７−１には、発振器１−４から、クロックバス１−６を介して、システムクロックＣＫが供給される。
【０１２４】
入力端子７−２には、ＭＣ１−１との１対１接続により、ＭＣ１−１からＮＲＺ信号である初期化要求信号ＩＮＩＴ＿ＮＲＺ＿ＩＮが入力される（図１では不図示）。
【０１２５】
入力端子７−３には、ＭＣ１−１との１対１接続により、ＭＣ１−１からＮＲＺ信号であるリセット信号ＲＥＳＥＴが入力される（図１では不図示）。
【０１２６】
ＲＺ＿ＩＮは、上記の第１実施形態と同様に、電圧比較器２−６、２−７において、Ｖｒｅｆと比較される。その比較の結果は、ＲＳ＿ＦＦ２−８ａのセット入力端子（Ｓ）と、リセット端子（Ｒ１）に、入力される。
【０１２７】
一方、入力端子７−１から入力されたＣＫは、Ｄ＿ＦＦ７−４のクロック入力端子（ＣＫ）に入力される。入力端子７−２から入力されたＩＮＩＴ＿ＮＲＺ＿ＩＮは、Ｄ＿ＦＦ７−４のデータ入力端子（Ｄ）に入力される。また、ＩＮＩＴ＿ＮＲＺ＿ＩＮを反転させた値は、ＡＮＤゲート７−５へ入力される。入力端子７−３から入力されたＲＥＳＥＴは、Ｄ＿ＦＦ７−４のリセット入力端子（Ｒ）と、ＯＲゲート７−６へと、入力される。
【０１２８】
図８（ａ）〜（ｉ）は、図７に示すＣＡＲｅｇ１−３の受信回路における、入出力信号の遷移を表わすタイミングチャートである。
【０１２９】
図８（ａ）〜（ｉ）の各波形は、上から、入力端子７−１へ入力されるシステムクロックＣＫ、入力端子７−２へ入力されるＮＲＺ信号レベルの初期化要求信号ＩＮＩＴ＿ＮＲＺ＿ＩＮ、Ｄ＿ＦＦ７−４の出力信号Ｃ、ＯＲゲート７−６の出力信号Ｄ、入力端子２−４へ入力される有極性ＲＺ信号 ＲＺ＿ＩＮ、電圧比較器２−６の出力信号Ａ、電圧比較器２−７の出力信号Ｂ、入力端子７−３へ入力されるリセット信号ＲＥＳＥＴ、そして、ＲＳ＿ＦＦ２−８ａの出力端子２−９から出力されるＮＲＺ信号ＮＲＺ＿ＯＵＴである。また、ステージ８−６ａ、８−６ｂにおいて、コマンド・アドレス信号が、ＣＡＲｅｇ１−３に、ＲＺ＿ＩＮとして入力される。
【０１３０】
入力端子７−１、７−２および７−３に対し、図８（ａ）、（ｂ）および（ｈ）に示すＣＫ、ＩＮＩＴ＿ＮＲＺ＿ＩＮおよびＲＥＳＥＴの３種類の信号が、各々入力される。上記３種類の信号は、そのままＤ＿ＦＦ７−４に入力される。
【０１３１】
Ｄ＿ＦＦ７−４において、ＩＮＩＴ＿ＮＲＺ＿ＩＮのパルス８−１はＣＫの立上りエッジでラッチされて、出力信号Ｃとしてパルス信号８−２が出力される。
【０１３２】
ＡＮＤゲート７−５において、ＩＮＩＴ＿ＮＲＺ＿ＩＮの反転信号と、Ｄ＿ＦＦ７−４の出力信号Ｃとの論理和が取られて、その出力がＯＲゲート７−６の一方の入力端子に入力される。
【０１３３】
ＯＲゲート７−６では、ＡＮＤゲート７−５の出力と、ＲＥＳＥＴとの論理和が取られて、出力信号Ｄとして出力される（図８（ｄ））。
【０１３４】
具体的には、ＩＮＩＴ＿ＮＲＺ＿ＩＮのＬレベルの入力と、Ｄ＿ＦＦ７−４の出力信号ＣのＨレベル出力とにより、ＡＮＤゲート７−５は、Ｈレベルを出力する。ＲＥＳＥＴ入力端子がＬレベルの入力の場合、ＯＲゲート７−６は出力信号Ｄとして、パルス信号８−３を出力する。
【０１３５】
図２の方向性結合２−３によって、ＮＲＺ＿ＩＮ（図８では不図示）は、コマンド・アドレスが入力されるステージ８−６ａにおいて、有極性ＲＺ信号ＲＺ＿ＩＮのパルス８−４となる。
【０１３６】
パルス８−４は入力端子２−４に入力され、入力端子２−５から入力されたＶｒｅｆと、電圧比較器２−６、２−７で、それぞれ比較される。Ｖｏｆｆｓを適当な値に定めることによって、電圧比較器２−６の出力信号Ａからパルス８−５が出力される。一方、電圧比較器２−７の出力信号Ｂは、Ｌのままである。
【０１３７】
ここで、ＩＮＩＴ＿ＮＲＺ＿ＩＮは、パルス８−１により発生するパルス８−３が、パルス８−５とＨレベルが重ならないように、予め定めてある。
【０１３８】
ＲＳ＿ＦＦ２−８ａのセット端子（Ｓ）には、電圧比較器２−６の出力信号Ａが、２つのリセット端子（Ｒ１、Ｒ２）には、電圧比較器２−７の出力信号ＢおよびＯＲゲート７−６の出力信号Ｄが、各々入力されている。したがって、ＲＳ＿ＦＦ２−８ａの出力ＮＲＺ＿ＯＵＴは、パルス８−３および８−５の立ち上がりで切り替わる。よって、出力ＮＲＺ＿ＯＵＴは、初期状態のＨレベルから、Ｌレベル８−７に遷移し、また、Ｈレベル８−８に遷移する。
【０１３９】
その結果、コマンド・アドレスが設定される８−６ａ、および、８−６ｂの前において、初期化要求信号ＩＮＩＴ＿ＮＲＺ＿ＩＮによって、ＮＲＺ＿ＯＵＴのレベルと、ＭＣ１−１側の入力端子２−１から出力されるＮＲＺ＿ＩＮのレベルとが一致する。
【０１４０】
上述したように、本発明の第２実施形態は、図７に示す初期化回路７−７を、有極性ＲＺ信号受信回路のＲＳ＿ＦＦ２−８ａに接続し、初期化要求信号ＩＮＩＴ＿ＮＲＺ＿ＩＮを初期化回路７−７に入力している。これにより、コマンド・アドレスが設定される直前に、ＭＣ１−１側の入力端子２−１でのＮＲＺ＿ＩＮのレベルとＲＳ＿ＦＦ２−８ａの出力ＮＲＺ＿ＯＵＴのレベルとを一致させる初期化が可能となる。
【０１４１】
なお、図７に示す初期化回路７−７は、コマンドアドレスが設定される直前にＮＲＺ＿ＩＮとＮＲＺ＿ＯＵＴのレベルを一致させるものであれば、他の構成も可能である。
【０１４２】
次に本発明の第３実施形態を説明する。
【０１４３】
図９は、本発明の第３実施形態が適用されたエラー検出回路付のＣＡＲｅｇ１−３の受信回路の構成図である。
【０１４４】
図９は、上記の第１実施形態である図２のＣＡＲｅｇ１−３に、ＡＮＤゲート９−１、９−２、ＯＲゲート９−３、ＲＳフリップフロップ（ＲＳ＿ＦＦ）９−４、エラー検出出力端子９−５、チップセレクト信号入力端子（ＣＳＮ）９−６、リセット端子７−３、および、エラー検出リセット端子９−７が追加された構成を有する。
【０１４５】
ＲＳ＿ＦＦ９−４は、セット端子（Ｓ１、Ｓ２）、リセット端子（Ｒ）、および、出力端子（Ｑ）を備えている。ＲＳ＿ＦＦ９−４は、ＲＳ＿ＦＦ２−８、２−８ａと異なり、セット端子が２つあって、２つのうちどちらかがＨレベルになると、出力端子Ｑの出力がＨレベルになる。
【０１４６】
ＡＮＤゲート９−１、９−２は、ＲＳ＿ＦＦ２−８で保持し出力している現在のデータと、ＲＳ＿ＦＦ２−８の入力データとの比較を行い、コマンド・アドレス受信中のエラー検出する為のゲートである。ＡＮＤゲート９−１、９−２は、エラーを検出するとＨレベルを出力する。
【０１４７】
ＡＮＤゲート９−１の３つの入力端子は、それぞれ、ＣＳＮ入力端子９−６、電圧比較器２−６の出力端子、および、ＲＳ＿ＦＦ２−８の出力端子Ｑに接続されている。
【０１４８】
ＡＮＤゲート９−２の３つの入力端子は、それぞれ、ＣＳＮ入力端子９−６、電圧比較器２−７の出力端子、および、ＲＳ＿ＦＦ２−８の反転出力端子ＱＮに接続されている。
【０１４９】
ＡＮＤゲート９−１、９−２の出力端子は、ＲＳ＿ＦＦ９−４のＳ１、Ｓ２の入力端子に接続されている。
【０１５０】
ＲＳ＿ＦＦ９−４は、ＡＮＤゲート９−１、９−２で検出したエラー情報を保持するためのものである。
【０１５１】
ＲＳ＿ＦＦ９−４は、受信したデータからエラーを検出すると、エラー検出出力端子９−５をＨレベルとし、他の回路にエラーを検出したことを通知する。エラーがない通常の場合、この出力端子９−５をＬレベルとする。
【０１５２】
電源投入時、システムの起動時、あるいは、コマンド・アドレスバスに有効なデータが送られてきていない場合等においては、ＲＳ＿ＦＦ９−４の状態をリセットするために、ＭＣ１−１は、エラー検出リセット端子９−７をＨレベルにする。この端子９−７は通常使用時にはＬレベルにしておく。
【０１５３】
次に、図９に示すＣＡＲｅｇ１−３の受信回路の動作を説明する。
【０１５４】
図１０（ａ）〜（ｉ）は、図９に示すＣＡＲｅｇ１−３の受信回路の各部における入出力信号の遷移を表わすタイミングチャートである。
【０１５５】
図１０（ａ）〜（ｉ）の各波形は、上から、ＤＩＭＭに入力されるシステムクロックＣＫ、入力端子９−６に入力されるチップセレクト信号ＣＳＮ、有極性ＲＺ信号入力端子２−４に入力される有極性ＲＺ信号ＲＺ＿ＩＮ、電圧比較器２−６の出力信号Ａ、電圧比較器２−７の出力信号Ｂ、ＲＳ＿ＦＦ２−８の出力端子２−９から出力されるＮＲＺ信号ＮＲＺ＿ＯＵＴ、ＡＮＤゲート９−１の出力信号Ｅ、ＡＮＤゲート９−２の出力信号Ｆ、そして、エラー検出出力端子９−５からの出力信号ＥＲＲ１である。
【０１５６】
ここで、ＲＺ＿ＩＮに、外部からノイズなどの影響を受けたことにより、Ｖｒｅｆｆ＋Ｖｏｆｆｓの電圧を超えるパルス１１−２が、入力されたとする。
【０１５７】
パルス１１−２により、電圧比較器２−６の出力信号Ａにパルス１１−４が発生する。そして、ＲＳ＿ＦＦ２−８は、ＮＲＺ＿ＯＵＴをＨレベルにしようとする。
【０１５８】
しかし、パルス１１−１によって発生した電圧比較器２−６の出力信号Ａのパルス１１−３により、既に、ＮＲＺ＿ＯＵＴはＨレベル１１−５となっている。
【０１５９】
このことから、新たなパルス１１−２によるＮＲＺ＿ＯＵＴの変化方向と、既にＲＳ＿ＦＦ２−８が保持しているデータとの間に矛盾が生じ、エラー（入力レベル（極性）エラー）であることが分かる。すなわち、ＲＺ＿ＩＮに同じレベル（極性）のパルスが連続して入力されたことが分かる。
【０１６０】
この場合、ＡＮＤゲート９−１の第１の入力であるＣＳＮ端子９−６からの信号は（チップセレクトされていないため）、Ｌレベルである。ＡＮＤゲート９−１の他の２つの入力である、ＲＳ＿ＦＦ２−８の出力信号ＮＲＺ＿ＯＵＴと電圧比較器２−６の出力信号Ａとは、共にＨレベルである。したがって、ＡＮＤゲート９−１の出力信号ＥはＨレベルのパルス１１−６となる。この出力信号Ｅは通常Ｌレベルである。
【０１６１】
このＡＮＤゲート９−１の出力信号ＥがＨレベルのパルス１１−６になることで、ＲＳ＿ＦＦ９−２の出力端子９−５から出力される出力信号ＥＲＲ１がＨレベル１１−７となり、エラーを検出したことを他の回路に通知する。この出力信号ＥＲＲ１の状態は、システムリセット端子７−３またはエラー検出リセット端子９−７がＨレベルになるまで保持される。
【０１６２】
以上のように、本実施形態は、上記の第１実施形態に、チップセレクト信号ＣＳＮの入力とエラー検出用の回路とを接続することにより、非周期的に発生するＤＲＡＭへのコマンド・アドレスの有効範囲を識別し、前記有効範囲における有極性ＲＺ信号の、受信データのレベル異常によるコマンド・アドレス伝送中のエラー検出が可能となる。
【０１６３】
なお、図９に示すエラー検出用の回路は、出力されるチップセレクト信号によりコマンドアドレスの有効範囲を識別し、前記有効範囲における有極性ＲＺ信号のエラーを検出できるものであれば、他の構成も可能である。
【０１６４】
次に本発明の第４実施形態を説明する。
【０１６５】
図１１は、本発明の第４実施形態に用いられたＣＡＲｅｇ１−３のエラー検出回路付の受信回路の構成図である。
【０１６６】
図１１は、上記の第２実施形態で説明した図７のＣＡＲｅｇ１−３に、エラー検出回路を接続した構成を有する。エラー検出回路は、ＡＮＤゲート９−１、９−２、ＯＲゲート９−３、ＲＳフリップフロップ（ＲＳ＿ＦＦ）９−４、エラー検出出力端子９−５、チップセレクト信号入力端子ＣＳＮ９−６、および、エラー検出リセット端子ＥＲＲ＿ＲＳＴ９−７を有する。
【０１６７】
ＲＳ＿ＦＦ９−４は、セット入力端子２本Ｓ１、Ｓ２とリセット入力端子Ｒ、および、出力端子Ｑを備えている。ＲＳ＿ＦＦ９−４は、ＲＳ＿ＦＦ２−８ａと異なり、セット入力端子が２本あって、２本のうちどちらかがＨレベルになると、出力端子ＱがＨレベルになる。
【０１６８】
ＡＮＤゲート９−１、９−２は、ＲＳ＿ＦＦ２−８ａで保持し出力している現在のデータと、ＲＳ＿ＦＦ２−８ａの入力データとの比較を行い、コマンド・アドレス受信中のエラー検出する為のゲートである。このＡＮＤゲートは、エラーを検出するとＨレベルを出力する。
【０１６９】
ＡＮＤゲート９−１の３つの入力端子は、それぞれ、ＣＳＮ入力端子９−６、電圧比較器２−６の出力端子、および、ＲＳ＿ＦＦ２−８ａの出力端子Ｑに接続されている。
【０１７０】
ＡＮＤゲート９−２の３つの入力端子は、それぞれ、ＣＳＮ入力端子９−６、電圧比較器２−７の出力端子、および、ＲＳ＿ＦＦ２−８ａの反転出力端子ＱＮに接続されている。
【０１７１】
ＡＮＤゲート９−１、９−２の出力端子Ｅ、Ｆは、ＲＳ＿ＦＦ９−４の入力端子Ｓ１、Ｓ２に接続されている。
【０１７２】
ＲＳ＿ＦＦ９−４は、ＡＮＤゲート９−１、９−２で検出したエラー情報を保持するためのものである。
【０１７３】
ＲＳ＿ＦＦ９−４は、受信したデータからエラーを検出すると、エラー検出出力端子９−５をＨレベルとし、他の回路にエラーを検出したことを通知する。エラーがない通常の場合、この出力端子９−５をＬレベルとする。
【０１７４】
電源投入時、システムの起動時、あるいは、コマンド・アドレスバスに有効なデータが送られてきていない場合等においては、ＲＳ＿ＦＦ９−４の状態をリセットするために、エラー検出リセット端子９−７をＨレベルにする。この端子９−７は通常使用時にはＬレベルにしておく。
【０１７５】
次に、図１１に示すＣＡＲｅｇ１−３の受信回路の動作を説明する。
【０１７６】
図１２（ａ）〜（ｌ）は、図１１に示すＣＡＲｅｇ１−３の受信回路の各部における、入出力信号の遷移を表わすタイミングチャートである。
【０１７７】
図１２（ａ）〜（ｌ）の各波形は、上から、入力端子７−１に入力されるシステムクロックＣＫ、入力端子９−６に入力されるチップセレクト信号ＣＳＮ、入力端子７−２に入力されるＮＲＺ信号レベルの初期化要求信号ＩＮＩＴ＿ＮＲＺ＿ＩＮ、Ｄ＿ＦＦ７−４の出力信号Ｃ、ＯＲゲート７−６の出力信号Ｄ、入力端子２−４に入力される有極性ＲＺ信号ＲＺ＿ＩＮ、電圧比較器２−６の出力信号Ａ、電圧比較器２−７の出力信号Ｂ、ＲＳ＿ＦＦ（１）２−８ａの出力信号ＮＲＺ＿ＯＵＴ、ＡＮＤゲート９−１の出力信号Ｅ、ＡＮＤゲート９−２出力信号Ｆ、そして、ＲＳ＿ＦＦ（２）９−４から出力されるエラー検出出力（ＥＲＲ１）である。
【０１７８】
ここで、ＲＺ＿ＩＮに、外部からノイズなどの影響を受けたことにより、Ｖｒｅｆｆ−Ｖｏｆｆｓの電圧を下回るパルス１２−２が入力されたとする。
【０１７９】
パルス１２−２により、電圧比較器２−７の出力信号Ｂとしてパルス１２−３が発生する。パルス１２−３は、ＲＳ＿ＦＦ（１）２−８ａのリセット端子Ｒ１に入力される。パルス１２−３の入力により、ＲＳ＿ＦＦ２−８ａは、出力端子ＱからＬレベルの信号を出力する。すなわち、ＮＲＺ＿ＯＵＴをＬレベルにしようとする。
【０１８０】
しかし、既に、初期化要求信号ＩＮＩＴ＿ＮＲＺ＿ＩＮのパルス１２−１によって、ＮＲＺ＿ＯＵＴはＬレベル１２−４となっている。
【０１８１】
このことから、新たなパルス１２−２によるＮＲＺ＿ＯＵＴの変化方向とＲＳ＿ＦＦ（１）２−８ａが保持し出力しているＮＲＺ＿ＯＵＴのレベルとの間に矛盾が生じ、エラー（入力レベル（極性）エラー）であることが分かる。
【０１８２】
この場合、ＡＮＤゲート９−２の第１の入力であるＣＳＮ端子９−６からのＣＳＮの反転信号は（チップセレクトされていないため）、Ｈレベルである。ＡＮＤゲート９−２の他の２つの入力である、ＲＳ＿ＦＦ２−８ａの出力信号ＱＮ、電圧比較器２−７の出力信号Ｂは、共にＨレベルである。したがって、ＡＮＤゲート９−２の出力信号ＦはＨレベルのパルス１２−５となる。この出力信号Ｆは通常Ｌレベルである。
【０１８３】
このＡＮＤゲート９−２の出力信号ＦがＨレベルのパルス１２−５になることで、ＲＳ＿ＦＦ９−４の出力端子９−５から出力される出力信号ＥＲＲ１がＨレベル１２−６となり、エラーを検出したことを他の回路に通知する。この出力ＥＲＲ１の状態は、システムリセット端子７−３またはエラー検出リセット端子９−７がＨレベルになるまで保持される。
【０１８４】
以上のように、本実施形態は、上記の第２実施形態に、チップセレクト信号ＣＳＮの入力とエラー検出用の回路とを接続することにより、非周期的に発生するＤＲＡＭへのコマンド・アドレスの有効範囲を識別し、前記有効範囲における有極性ＲＺ信号の、受信データのレベル異常によるコマンド・アドレス伝送中のエラー検出が可能となる。
【０１８５】
なお、図１１に示すエラー検出用の回路は、チップセレクト信号によりコマンドアドレスの有効範囲を識別し、前記有効範囲における有極性ＲＺ信号のエラーを検出できるものであれば、他の構成も可能である。
【０１８６】
次に本発明の第５実施形態を説明する。
【０１８７】
図１３は、本発明の第５実施形態が適用されたＣＡＲｅｇ１−３の構成図である。
【０１８８】
ＣＡＲｅｇ１−３は、ＮＲＺ変換回路１６−１と、ＯＲゲート１６−６、１３−９と、リタイミング回路１３−６と、イレギュラーコマンド入力エラー検出回路１３−７と、入力端子２−４、１−５ａと、出力端子１−１０、１６−８と、ドライバ１６−９、１６−１０と、上記構成要素の各々を図１３のように接続する配線とを備えて構成される。
【０１８９】
ＮＲＺ変換回路１６−１の入力は、ＲＺ＿ＩＮの入力端子２−４とバス配線を介して接続している。また、ＮＲＺ変換回路１６−１の２つの出力は、ＯＲゲート１６−６およびリタイミング回路１３−６に接続している。
【０１９０】
ＮＺＲ変換回路１６−１は、電圧比較器で構成されるＲＺ受信回路１６−２と、ＲＳ＿ＦＦで構成されるＮＲＺレベル変換回路１６−４、および、前記２つの回路１６−２、１６−４の出力を比較してＮＲＺ信号レベル変換時のレベルを確認する入力極性エラー検出回路１６−３とを有する。
【０１９１】
なお、複数の方向性結合２−３により複数の入力端子２−４がある場合、ＣＡＲｅｇ１−３内には、入力端子２−４と同数のＮＲＺ変換回路１６−１がある。
【０１９２】
ＯＲゲート１６−６への入力は、ＮＲＺ変換回路１６−１からの出力１６−５と接続し、ＯＲゲート１６−６の出力は、ＯＲゲート１３−９の入力に接続している。
【０１９３】
リタイミング回路１３−６の入力の一方は、ＮＲＺ変換回路１６−１の出力１３−５である。リタイミング回路１３−６の入力のもう一方は、ドライバ１６−９を介して入力端子１−５ａに入力された入力信号（ＣＫＥ信号、ＣＳＮ信号）である。
【０１９４】
リタイミング回路１３−６の出力信号１６−７は、イレギュラーコマンド入力エラー検出回路１３−７へ入力されると共に、ドライバ１６−１０を介して、出力端子１６−８から出力される。
【０１９５】
イレギュラーコマンド入力エラー検出回路１３−７からの出力信号１３−８は、ＯＲゲート１３−９に入力される。ＯＲゲート１３−９の出力信号は、出力端子１−１０から出力される。
【０１９６】
図１３に示すＣＡＲｅｇ１−３の動作を説明する。
【０１９７】
方向性結合２−３により、有極性ＲＺ信号である入力信号ＲＺ＿ＩＮが、入力端子２−４に入力される。また、ＮＲＺ信号であるＣＫＥとＣＳＮが、入力端子１−５ａに入力される。
【０１９８】
なお、複数の方向性結合２−３がある場合は、複数の入力端子２−４に複数の有極性ＲＺ信号ＲＺ＿ＩＮが入力される。
【０１９９】
入力信号ＲＺ＿ＩＮは、ＮＺＲ変換回路１６−１に入力される。ＲＺ＿ＩＮは、先ずＲＺ信号受信回路１６−２に入力された後、ＮＲＺレベル変換回路１６−４を経て、ＮＲＺ信号である出力１３−５となる。また、ＲＺ＿ＩＮは、ＲＺ信号受信回路１６−２を経て、入力極性エラー検出回路１６−３に入力される。入力極性エラー検出回路１６−３は、入力信号ＲＺ＿ＩＮ毎に入力極性エラー検出を行い、ＲＺ＿ＩＮのエラー１６−５をレジスタに格納する。
【０２００】
入力信号ＲＺ＿ＩＮ毎に検出されたエラー１６−５は、ＯＲゲート１６−６によってまとめられてエラー信号９−５（ＥＲＲ１）として、ＯＲゲート１３−９に出力される。
【０２０１】
一方、ＮＲＺレベル変換回路１６−４から出力されるＮＲＺ信号１３−５とＮＲＺ信号で入力されるＣＫＥおよびＣＳＮは、リタイミング回路１３−６において、システムクロックＣＫ、ＣＫＮ（図１３では、不図示）に同期化され出力される。リタイミング回路１３−６で同期化された出力信号１６−７は、ＤＲＡＭ＿ＯＵＴとして、出力端子１６−８から出力されると共に、イレギュラーコマンド入力エラー検出回路１３−７に入力される。
【０２０２】
イレギュラーコマンド入力エラー検出回路１３−７は、出力信号１６−７（コマンド・アドレス信号）の監視を行う。エラー検出回路１３−７は、ＣＡＲｅｇ１−３に接続したＤＲＡＭ１−２１が受信可能なコマンド・アドレス信号（ＤＲＡＭ１−２１のスペックで規定された、ＤＲＡＭ１−２１の状態遷移を指令するコマンド・アドレス信号）を、メモリに保持している。そして、エラー検出回路１３−７は、ＤＲＡＭ１−２１が受信可能なコマンド・アドレス信号以外のコマンド・アドレス信号を検出すると、エラー状態をレジスタに格納すると共に、エラー出力信号１３−８（ＥＲＲ２）を出力する。
【０２０３】
エラー出力信号９−５（ＥＲＲ１）、１３−８（ＥＲＲ２）は、ＯＲゲート１３−９で比較され、そのいずれかがエラー出力信号１−１０（ＥＲＲ）として、出力端子１−１０から出力される。
【０２０４】
本実施形態を、更に詳細に説明する。
【０２０５】
図１４は、図１３に示すＣＡＲｅｇ１−３への入出力と、ＣＡＲｅｇ１−３を構成する回路を更に詳細に図示するものである。
【０２０６】
ＣＡＲｅｇ１−３は、入出力インタフェースとしてＭＣインタフェース５００、システムクロック入力６００、ＤＲＡＭインタフェース７００を有する。ＣＡＲｅｇ１−３は、有極性ＲＺ差動受信回路１３−１、位相補正回路１３−２、有極性ＲＺ受信回路１３−３、ＮＲＺ受信回路１３−４、リタイミング回路１３−６、イレギュラーコマンド入力エラー検出回路１３−７、および、ドライバ１６−９、１６−１０を備えて構成される。
【０２０７】
システムクロック入力６００は図１の発振器１−４より供給される、正論理側クロック信号ＣＫおよび負論理側クロック信号ＣＫＮを入力する。ＣＫ、ＣＫＮを入力する１対の入力端子２０−４を有する。
【０２０８】
ＭＣインタフェース５００は、入力端子１−５ａ、１−８、７−３、および１−１０から構成される。端子１−５ａにはＣＳＮおよびＣＫＥが、端子１−８にはＲＡＳＮ、ＣＡＳＮ、ＷＥＮ、Ａｄｒｅｓｓが、端子７−３にはＲＥＳＥＴが、そして、端子１−１０にはＥＲＲが、それぞれ入力される。
【０２０９】
ＤＲＡＭインタフェース７００は、出力端子２０−１〜２０−３を有する。出力端子２０−１からはＲＡＳＮ、ＣＡＳＮ、ＷＥＮ、Ａｄｒｅｓｓが、出力端子２０−２からはＣＳＮが、そして、出力端子２０−３からはＣＫＥが出力される。
【０２１０】
ＲＺ差動受信回路１３−１では、図２に示すＣＡＲｅｇ１−３の受信回路の基準電圧（Ｖｒｅｆ）供給配線２−５の代わりに、もう１つの入力端子が設けられている。２つの方向性結合２−３によって発生する２つの有極性ＲＺ信号ＣＫ、ＣＫＮが、ＲＺ差動受信回路１３−１に入力される。
【０２１１】
有極性ＲＺ差動受信回路１３−１の出力端子Ｑ、ＱＮには、位相補正回路１３−２が接続されている。位相補正回路１３−２は、入力されたシステムクロックＣＫおよびＣＫＮの位相を調整するために設けた回路である。位相補正回路１３−２の出力は、リタイミング回路１３−６のＤ＿ＦＦ各々のクロック入力端子（ＣＫ）に接続されている。
【０２１２】
有極性ＲＺ受信回路１３−３は、図９に示されるＣＡＲｅｇ１−３の受信回路を、少なくとも１つ備えて構成される。有極性ＲＺ受信回路１３−３への入力は、方向性結合２−３から入力端子１−８を介して、有極性ＲＺ信号ＲＡＳＮ、ＣＡＳＮ、ＷＥＮ、Ａｄｒｅｓｓが入力される。また、スタブ接続により入力端子７−３を介して、ＮＲＺ信号であるＲＥＳＥＴが入力される。
【０２１３】
有極性ＲＺ受信回路１３−３は、入力端子１−８に入力された有極性ＲＺ信号の各々を対応するＲＳ＿ＦＦによってＮＲＺ信号に変換し、出力信号１３−５とする。また、極性エラー信号９−５をＥＲＲ１として出力する。
【０２１４】
ＮＲＺ受信回路１３−４には、入力端子１−５ａを介してスタブ接続により、ＮＲＺ信号であるＣＫＥとＣＮＳが入力される。入力されたＣＫＥとＣＮＳは、ドライバ１６−９を介して、ＮＲＺ受信回路１３−４から出力される。
【０２１５】
有極性ＲＺ受信回路１３−３の出力とＮＲＺ受信回路１３−４の出力端子は、リタイミング回路１３−６の入力端子に接続されている。
【０２１６】
リタイミング回路１３−６は、有極性ＲＺ受信回路１３−３およびＮＲＺ受信回路１３−４と接続される入力端子毎に、Ｄ＿ＦＦが各々設けられている。この入力端子は、Ｄ＿ＦＦのデータ入力端子（Ｄ）に接続されている。Ｄ＿ＦＦ各々のクロック入力端子（ＣＫ）には、位相補正回路１３−２の出力が接続されている。Ｄ＿ＦＦのリセット入力端子（Ｒ）は、リセット入力端子７−３と接続され、ＲＥＳＥＴが入力される。
【０２１７】
リタイミング回路１３−６のＤ＿ＦＦのデータ入力端子（Ｄ）に入力されたＮＲＺ信号１３−５、ＣＳＮおよびＣＫＥは、各々のＤ＿ＦＦによって、クロック入力端子（ＣＫ）に入力された位相補正後のシステムクロックに同期する。そして、同じタイミングで、Ｄ＿ＦＦの出力端子（Ｑ）から出力され、ドライバ１６−１０を介して、出力端子２０−１、２０−２および２０−３に出力される。
【０２１８】
つまり、リタイミング回路１３−６内のＤ＿ＦＦ各々は、有極性ＲＺ受信回路１３−３とＮＲＺ受信回路１３−４との違いから各々の出力に発生するディレイ差をなくす為に、位相補正回路１３−２で調整したラッチタイミングで同期化するために設けたものである。
【０２１９】
イレギュラーコマンド入力エラー検出回路１３−７の入力端子は、リタイミング回路１３−６のＤ＿ＦＦの出力端子（Ｑ）と接続されている。上述したようにイレギュラーコマンド入力エラー検出回路１３−７は、ＣＡＲｅｇ１−３に接続したＤＲＡＭ１−２１の受信可能なコマンド・アドレス信号を、そのメモリに予め保持している。リタイミング回路１３−６のＤ＿ＦＦ出力端子（Ｑ）からＤＲＡＭ１−２１へ出力されるコマンド・アドレス信号と、受信可能なコマンド・アドレス信号を比較することにより、ＤＲＡＭ１−２１が受信不可能なコマンド・アドレス信号を検出すると、エラー検出出力端子１３−８から出力される信号ＥＲＲ２は、Ｈレベルとなる。エラーなしの通常の場合、この端子はＬレベルである。そして、ＥＲＲ２は、ＯＲゲート１３−９に出力される。
【０２２０】
ＯＲゲート１３−９の２つの入力は、有極性ＲＺ受信回路１３−３から出力されるＥＲＲ１と、イレギュラーコマンド入力エラー検出回路１３−７から出力されるＥＲＲ２である。
【０２２１】
ＯＲゲート１３−９の出力ＥＲＲは、出力端子１−１０に出力され、非接触バスにより複数のＤＩＭＭで共有し、ＭＣ１−１のＥＲＲ入力端子１−１２によりＲＺ信号で伝送される。これにより、ＣＡＲｅｇ１−３は、他の回路にエラーを検出したことを通知する
以上のように、本実施形態によるＣＡＲｅｇ１−３を用いることで、データ転送の高速化に伴って発生するＤＲＡＭ１−２１へのコマンド・アドレス端子のディレイ差を低減することが可能になる。また、本実施形態によるＣＡＲｅｇ１−３を用いることで、ＤＲＡＭ１−２１への出力するコマンド・アドレスバスの信号を監視して、ＤＲＡＭ１−２１が受信不可能なコマンド・アドレスバスの信号を、エラーとして検出することが可能となる。
【０２２２】
なお、本実施形態において図１３および図１４に示すＣＡＲｅｇ１−３の回路は、有極性ＲＺ受信回路１３−３とＮＲＺ受信回路１３−４との違いから生じるコマンド・アドレス信号のディレイ差を低減することができるものであれば、他の構成も可能である。
【０２２３】
次に、本発明の第６実施形態を説明する。
【０２２４】
図１５は、本発明の第６実施形態が適用された、ＣＡＲｅｇ１−３の概略構成図である。
【０２２５】
なお、本実施形態において、上記の第５実施形態と共通する構成に関しては、共通の番号を用い、説明を省略する。また、図１５において、ＮＲＺ受信回路１３−４、初期化回路７−７、入力極性エラー検出回路１６−３、および、イレギュラーコマンド入力エラー検出回路１３−７は省略している。
【０２２６】
本実施形態では、上記の第５実施形態におけるリタイミング回路１３−６を応用した速度変換回路１４−１を、新たにＣＡＲｅｇ１−３に適用している。
【０２２７】
ＣＡＲｅｇ１−３の入出力端子は、ｎ個の有極性ＲＺ信号入力端子２−４と、２ｎ個の出力端子１４−５と、初期化要求信号ＩＮＩＴ＿ＮＲＺ＿ＩＮの入力端子７−２と、リセット信号ＲＥＳＥＴの入力端子７−３とを備えて構成される。
【０２２８】
ＣＡＲｅｇ１−３の内部回路は、有極性ＲＺ差動受信回路１３−１と、位相補正回路１３−２ａと、有極性ＲＺ受信回路１３−３ａと、速度変換回路１４−１とを備えて構成される。
【０２２９】
有極性ＲＺ差動受信回路１３−１の出力は、位相補正回路１３−２ａに入力され、その出力は位相の反転した２つのクロック信号ＣＫ１およびＣＫ２となる。
【０２３０】
有極性ＲＺ受信回路１３−３ａは、上記の第５実施形態による有極性ＲＺ受信回路１３−３と共通の構成である。しかし、コマンド・アドレスピン（入出力端子）数、電圧比較器２−６、２−７およびＲＳ＿ＦＦの数を半分にしている。ｎ個の入力端子２−４から、ｎ個の有極性ＲＺ入力信号ＲＺ＿ＩＮ＃１〜＃ｎが、有極性ＲＺ受信回路１３−３ａに入力される。そして、ｎ個の電圧比較器２−６，２−７およびｎ個のＲＳ＿ＦＦ２−８を有する有極性ＲＺ受信回路１３−３ａで変換された後、ｎ個のＲＳ＿ＦＦ２−８の出力端子Ｑから、ｎ個のＮＲＺ信号ＮＲＺ＿ＯＵＴ＃１〜＃ｎとして、速度変換回路１４−１へと出力される。
【０２３１】
速度変換回路１４−１は、図１５に示すように、ｎ個の入力端子と、ｎ個のＤフリップフロップＤ＿ＦＦ１（１４−２）と、ｎ個のＤフリップフロップＤ＿ＦＦ２（１４−３）と、ｎ個のＤフリップフロップＤ＿ＦＦ３（１４−４）とを有する。ｎ個のＤ＿ＦＦ２（１４−３）の出力端子Ｑは、アンプ１６−１１を介して、ｎ個の出力端子１４−５に接続されている。また、ｎ個のＤ＿ＦＦ３（１４−４）の出力端子は、アンプ１６−１１を介して、ｎ個の出力端子１４−５に接続されている。
【０２３２】
更に、位相補正回路１３−２ａからの出力ＣＫ１が、ｎ個のＤ＿ＦＦ１（１４−２）各々の入力端子（ＣＫ）に、入力している。また、位相補正回路１３−２ａからの出力ＣＫ２が、ｎ個のＤ＿ＦＦ２（１４−３）およびｎ個のＤ＿ＦＦ３（１４−４）の各々の入力端子（ＣＫ）に、入力している。
【０２３３】
入力端子７−３からＣＡＲｅｇ１−３に入力されるリセット信号ＲＥＳＥＴは、Ｄ＿ＦＦ１、Ｄ＿ＦＦ２およびＤ＿ＦＦ３の全てのリセット端子（Ｒ）に入力される。
【０２３４】
ｎ個のＤ＿ＦＦ１（１４−２）とｎ個のＤ＿ＦＦ３（１４−４）の各々の入力端子（Ｄ）には、ｎ個の有極性ＲＺ受信回路１３−３ａからの出力ＮＲＺ＿ＯＵＴ＃１〜＃ｎが入力する。例えば、１番目の出力ＮＲＺ＿ＯＵＴ＃１は、１番目のＤ＿ＦＦ１＃１（１４−２）の入力端子（Ｄ）と１番目のＤ＿ＦＦ３＃１（１４−４）の入力端子（Ｄ）とに入力される。また、ｎ番目の出力ＮＲＺ＿ＯＵＴ＃ｎは、ｎ番目のＤ＿ＦＦ１＃ｎ（１４−２）の入力端子（Ｄ）とｎ番目のＤ＿ＦＦ３＃ｎ（１４−４）の入力端子（Ｄ）とに入力される。
【０２３５】
ｎ個のＤ＿ＦＦ１の出力端子（Ｑ）からの出力Ｇは、各々Ｄ＿ＦＦ２の入力端子（Ｄ）に入力される。すなわち、１番目のＤ＿ＦＦ１＃１の出力Ｇ＃１は、１番目のＤ＿ＦＦ２＃１の入力端子（Ｄ）に入力される。また、ｎ番目のＤ＿ＦＦ１＃ｎの出力Ｇ＃ｎは、ｎ番目のＤ＿ＦＦ２＃ｎの入力端子（Ｄ）に入力される。
【０２３６】
ｎ個のＤ＿ＦＦ２の出力端子（Ｑ）の出力は、各々、ドライバ１６−１１を介して、ＣＡＲｅｇ１−３のｎ個の出力端子１４−５から、ＣＭＤ＃２Ｎ−１（Ｎは、１…ｎ）として出力される。すなわち、１番目のＤ＿ＦＦ２＃１の出力端子（Ｑ）からの出力は、１番目の出力端子１４−５からＣＭＤ＃１として出力される。また、ｎ番目のＤ＿ＦＦ２＃ｎの出力端子（Ｑ）からの出力は、２ｎ−１番目の出力端子１４−５から、ＣＭＤ＃２ｎ−１として出力される。
【０２３７】
ｎ個のＤ＿ＦＦ３の出力端子（Ｑ）からの出力は、各々、ドライバ１６−１１を介して、ＣＡＲｅｇ１−３のｎ個の出力端子１４−５からＣＭＤ＃２Ｎ（Ｎは、１…ｎ）として出力される。すなわち、１番目のＤ＿ＦＦ３＃１の出力端子（Ｑ）からの出力は、２番目の出力端子１４−５からＣＭＤ＃２として出力される。また、ｎ番目のＤ＿ＦＦ３＃ｎの出力端子（Ｑ）からの出力は、２ｎ番目の出力端子１４−５からＣＭＤ＃２ｎとして出力される。
【０２３８】
上記構成を有するＤＩＭＭ内に備えられたＣＡＲｅｇ１−３の動作を説明する。
【０２３９】
図１６（ａ）〜（ｊ）は、図１５に示すＣＡＲｅｇ１−３の各部分における、信号レベルの遷移を示すタイミングチャートである。
【０２４０】
図１６（ａ）〜（ｊ）に示す各波形は、上から、位相補正回路１３−２ａから出力されるクロック信号ＣＫ１およびＣＫ２、入力端子７−２に入力されるＮＲＺ信号レベルの初期化要求信号ＩＮＩＴ＿ＮＲＺ＿ＩＮ、１番目の入力端子２−４に入力される有極性ＲＺ入力信号ＲＺ＿ＩＮ＃１、１番目の入力端子２−４に接続された電圧比較器２−６の出力信号Ａ、１番目の入力端子２−４に接続された電圧比較器２−７の出力信号Ｂ、ＲＳ＿ＦＦ＃１（２−８）の出力信号ＮＲＺ＿ＯＵＴ＃１、Ｄ＿ＦＦ１＃１（１４−２）の出力信号Ｇ＃１、Ｄ＿ＦＦ２＃１（１４−３）の出力信号ＣＭＤ＃１、そして、Ｄ＿ＦＦ３＃１（１４−４）の出力信号ＣＭＤ＃２である。
【０２４１】
システムクロックＣＫの立上りと立下りに同期してＤＤＲ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ）でコマンド・アドレスを入力することにより、１クロック幅の間に、入力端子２−４にＲＺ＿ＩＮ＃１としてパルス信号１５−１、１５−２が入力される。１５−１、１５−２のパルス信号を受信することによって、ＲＳ＿ＦＦ＃１（２−８）の出力ＮＲＺ＿ＯＵＴ＃１にＨレベル１５−３とＬレベル１５−４とが発生する。
【０２４２】
ＮＲＺ＿ＯＵＴ＃１に発生したＨレベル１５−３をＣＫ２の立上りで保持して、Ｄ＿ＦＦ１＃１（１４−２）の出力信号Ｇ＃１をＮＲＺ＿ＯＵＴ＃１と同じＨレベル１５−５へシフトさせる。
【０２４３】
出力信号Ｇ＃１のＨレベル１５−５とＮＲＺ＿ＯＵＴ＃１のＬレベル１５−４をＣＫ１の立上りで保持して、Ｄ＿ＦＦ２＃１（１４−３）の出力信号ＣＭＤ＃１のＨレベル１５−６にシフトさせる共に、Ｄ＿ＦＦ３＃１（１４−４）の出力信号ＣＭＤ＃２をＮＲＺ＿ＯＵＴ＃１と同じＬレベル１５−７へシフトさせ、ＳＤＲ（Ｓｉｎｇｌｅ Ｄａｔａ Ｒａｔｅ）のタイミングのＣＫ１に同期化させる。
【０２４４】
以上のように、本実施形態によるコマンド・アドレスレジスタ回路を用いることで、Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅで入力されたコマンド・アドレス信号ＲＺ＿ＩＮ＃１を、Ｄ＿ＦＦ２＃１（１４−３）の出力信号ＣＭＤ＃１と、Ｄ＿ＦＦ３＃１（１４−４）の出力信号ＣＭＤ＃２とが示すＳＤＲ幅に速度変換することができる。したがって、ＲＺ受信回路に入力される端子数を、出力端子数に比べて削減することが可能となる。
【０２４５】
言い換えるならば、入力コマンド・アドレス信号ＲＺ＿ＩＮの速度を２倍にし、出力コマンド・アドレス信号の速度と出力端子数を変えないで、入力端子数を削減することができる。
以上、本発明の各実施形態について説明した。
【０２４６】
上記の各実施形態によれば、コマンド・アドレスバスに有極性ＲＺ信号を使うことによって、データ伝送を高速に行うことが可能になる。
【０２４７】
また、上記の第３〜第６実施形態によれば、有極性ＲＺ信号毎に極性を確認するエラー検出回路や、ＤＲＡＭへのイレギュラーコマンド・アドレス信号を検出するエラー検出回路を設けているので、信頼性の高いバスシステムを構築することが可能となる。
【０２４８】
また、上記の第６実施形態によれば、入力側コマンド・アドレス信号の速度を２倍に上げることにより、前記入力側コマンド・アドレス信号のピン数を削減し、低コスト化が可能となる。
【０２４９】
なお、本発明は上記の実施形態に限定されるものではなく、その要旨の範囲内で数々の変形が可能である。
【０２５０】
例えば、図１３に示すＣＡＲｅｇ１−３の構成に図７に示す初期化回路７−７を追加した構成も考えられる。図１７は、初期化要求信号ＩＮＩＴ＿ＮＺＲ＿ＩＮを入力する入力端子５６と、入力端子５６と接続する初期化回路７−７と、初期化回路７−７の出力をＮＲＺレベル変換回路へ入力する構成を、図１３に追加したものである。
【０２５１】
初期化回路７−７では、ＮＲＺレベル変換回路１６−４へのリセットタイミングパルスを生成し、前記ＮＲＺレベル変換回路１６−４の出力１３−５の出力レベルを初期化する。これにより、第５実施形態とは異なる方法で初期化の効果を得ることが期待できる。
【０２５２】
また、上記の実施形態では、メモリモジュールとしてＤＩＭＭを用いる場合を例にとり説明したが、本発明は様々なメモリモジュールに適用できる。
【０２５３】
【発明の効果】
以上説明したように、本発明によれば、モジュール全体の転送レートを向上させることができる。また、コマンド・アドレスバスの受信の信頼性を向上させることができる。また、低コスト化の可能なバスシステムを提供することができる。
【図面の簡単な説明】
【図１】有極性ＲＺ信号を用いるコマンドアドレスバス接続を説明する図である。
【図２】第１実施形態の概略を示す図である
【図３】第１実施形態の動作を説明するためのタイミングチャートである。
【図４】コマンド・アドレス信号受信動作を説明するためのタイミングチャートである。
【図５】コマンドアドレスの動作モードを説明する図である。
【図６】第１実施形態の初期化動作を説明するタイミングチャートである。
【図７】第２実施形態の概略を示す図である。
【図８】第２実施形態の初期化動作を説明するタイミングチャートである。
【図９】第３実施形態の概略を示す図である。
【図１０】第３実施形態の動作を説明するタイミングチャート図である。
【図１１】第４実施形態の概略を示す図である。
【図１２】第４実施形態の動作を説明するタイミングチャートである。
【図１３】第５実施形態の概略を示すブロック図である。
【図１４】第５実施形態の概略を示す図である。
【図１５】第６実施形態の概略を示す図である。
【図１６】第６実施形態の動作を説明するタイミングチャートである。
【図１７】初期化回路付きコマンドアドレスレジスタの概略を示すブロック図である。
【図１８】従来のコマンドアドレスレジスタの概略を示すブロック図である。
【図１９】従来技術の概略を示す図である。
【符号の説明】
１−１・・・メモリコントローラ、１−２・・・デュアル・インライン・メモリモジュール、１−３・・・コマンド・アドレスレジスタ、１−４・・・発振器
１−５・・・データバス、１−６・・・システムクロック、
１−７ａ、１−７ｂ・・・コマンド・アドレスバス、１−１２・・・エラーバス、
１−９、１−１１、１−１３、１−１４・・・終端抵抗
１−１０・・・エラー検出出力、１−２１・・・ＤＲＡＭ
１−１０１・・・送信回路、１−１０２・・・受信回路、１−１０３・・・エラー受信回路
１−２１１・・・受信回路、１−２１２・・・送信回路
１−３０１・・・クロック受信回路
１−３０２、１−３０３・・・コマンドアドレス受信回路
１−３０４・・・エラー信号送信回路

Claims (11)

1. コマンドアドレスバスを含むメモリバスとのインターフェースを備えたメモリモジュールであって、
   前記コマンドアドレスバスは、前記メモリバスを介して前記メモリモジュールに接続されるメモリコントローラが出力するＮＲＺ（Ｎｏｎ Ｒｅｔｕｒｎ ｔｏ Ｚｅｒｏ）信号を、方向性結合によって有極性ＲＺ（Ｒｅｔｕｒｎ ｔｏ Ｚｅｒｏ）信号に変換し、
   前記インターフェースは、前記コマンドアドレスバスより入力される有極性ＲＺ信号を受信してＮＲＺ信号を復元する受信手段を有し、
   前記受信手段は、コマンドアドレスを表す有極性ＲＺ信号の受信に先立って、前記メモリコントローラより出力されるＬレベルおよびＨレベルの組み合わせのＮＲＺ信号を前記方向性結合により変換することで得られる有極性ＲＺ信号のパルスにより、前記メモリコントローラより出力されるＮＲＺ信号および前記コマンドアドレスバスより入力される有極性ＲＺから復元するＮＲＺ信号のレベルを一致させる初期化処理を行うこと
   を特徴とするメモリモジュール。
2. 請求項１記載のメモリモジュールであって、
   前記受信手段は、
   前記コマンドアドレスバスより入力される有極性ＲＺ信号が第１の閾値以上の場合にＨレベルを出力する第１の電圧比較値と、
   前記コマンドアドレスバスより入力される有極性ＲＺ信号が第２の閾値以下の場合にＨレベルを出力する第２の電圧比較値と、
   前記第１の電圧比較値の出力がセット入力端子に入力され、前記第２の電圧比較値の出力がリセット入力端子に入力されるＲＳフリップフロップと、を有すること
   を特徴とするメモリモジュール。
3. コマンドアドレスバスを含むメモリバスとのインターフェースを備えたメモリモジュールであって、
   前記コマンドアドレスバスは、前記メモリバスを介して前記メモリモジュールに接続されるメモリコントローラが出力するＮＲＺ（Ｎｏｎ Ｒｅｔｕｒｎ ｔｏ Ｚｅｒｏ）信号を、方向性結合によって有極性ＲＺ（Ｒｅｔｕｒｎ ｔｏ Ｚｅｒｏ）信号に変換し、
   前記インターフェースは、前記コマンドアドレスバスより入力される有極性ＲＺ信号を受信してＮＲＺ信号を復元する受信手段を有し、
   前記受信手段は、コマンドアドレスを表す有極性ＲＺ信号の受信に先立って、前記メモリコントローラより出力されるＮＲＺ信号の初期化要求信号に従い、出力をリセットし、前記メモリコントローラより出力されるＮＲＺ信号および前記コマンドアドレスバスより入力される有極性ＲＺ信号から復元するＮＲＺ信号のレベルを一致させる初期化手段を有すること
   を特徴とするメモリモジュール。
4. 請求項３記載のメモリモジュールであって、
   前記受信手段は、
   前記コマンドアドレスバスより入力される有極性ＲＺ信号が第１の閾値以上の場合にＨレベルを出力する第１の電圧比較値と、
   前記コマンドアドレスバスより入力される有極性ＲＺ信号が第２の閾値以下の場合にＨレベルを出力する第２の電圧比較値と、
   前記第１の電圧比較値の出力がセット入力端子に入力され、前記第２の電圧比較値の出力が第１のリセット入力端子に入力され、前記初期化手段からの信号が第２のリセット入力端子に入力されるＲＳフリップフロップと、を有すること
   を特徴とするメモリモジュール。
5. コマンドアドレスバスを含むメモリバスとのインターフェースを備えたメモリモジュールであって、
   前記コマンドアドレスバスは、前記メモリバスを介して前記メモリモジュールに接続されるメモリコントローラが出力するＮＲＺ（Ｎｏｎ Ｒｅｔｕｒｎ ｔｏ Ｚｅｒｏ）信号を、方向性結合によって有極性ＲＺ（Ｒｅｔｕｒｎ ｔｏ Ｚｅｒｏ）信号に変換し、
   前記インターフェースは、前記コマンドアドレスバスより入力される有極性ＲＺ信号を受信してＮＲＺ信号を復元する受信手段を有し、
   前記受信手段は、前記コマンドアドレスバスより入力された有極性ＲＺ信号から復元したＮＲＺ信号と、当該有極性ＲＺ信号より１つ前に前記コマンドアドレスバスより入力された有極性ＲＺ信号から復元したＮＲＺ信号とを比較して、両ＮＲＺ信号のレベルが異なる場合にエラー検出信号を出力するエラー検出手段を有すること
   を特徴とするメモリモジュール。
6. 請求項５記載のメモリモジュールであって、
   前記受信手段は、
   前記コマンドアドレスバスより入力される有極性ＲＺ信号が第１の閾値以上の場合にＨレベルを出力する第１の電圧比較値と、
   前記コマンドアドレスバスより入力される有極性ＲＺ信号が第２の閾値以下の場合にＨレベルを出力する第２の電圧比較値と、
   前記第１の電圧比較値の出力がセット入力端子に入力され、前記第２の電圧比較値の出力がリセット入力端子に入力されるＲＳフリップフロップと、を有し、
   前記エラー検出手段は、
   前記ＲＳフリップフロップで保持し出力している信号のレベルと、前記ＲＳフリップフロップに入力される前記第１および第２の電圧比較値の出力の信号レベルとを比較する比較手段を有すること
   を特徴とするメモリモジュール。
7. コマンドアドレスバスを含むメモリバスとのインターフェースとＤＲＡＭとを備えたメモリモジュールであって、
   前記コマンドアドレスバスは、前記メモリバスを介して前記メモリモジュールに接続されるメモリコントローラが出力するＮＲＺ（Ｎｏｎ Ｒｅｔｕｒｎ ｔｏ Ｚｅｒｏ）信号を、方向性結合によって有極性ＲＺ（Ｒｅｔｕｒｎ ｔｏ Ｚｅｒｏ）信号に変換し、
   前記インターフェースは、前記コマンドアドレスバスより入力される有極性ＲＺ信号を受信してＮＲＺ信号を復元する受信手段を有し、
   前記受信手段は、復元したＮＲＺ信号の前記ＤＲＡＭへの出力タイミングを、クロック信号に同期させる同期化手段を有すること
   を特徴とするメモリモジュール。
8. コマンドアドレスバスを含むメモリバスとのインターフェースとＤＲＡＭとを備えたメモリモジュールであって、
   前記コマンドアドレスバスは、前記メモリバスを介して前記メモリモジュールに接続されるメモリコントローラが出力するＮＲＺ（Ｎｏｎ Ｒｅｔｕｒｎ ｔｏ Ｚｅｒｏ）信号を、方向性結合によって有極性ＲＺ（Ｒｅｔｕｒｎ ｔｏ Ｚｅｒｏ）信号に変換し、
   前記インターフェースは、前記コマンドアドレスバスより入力される有極性ＲＺ信号を受信してＮＲＺ信号を復元する受信手段を有し、
   前記受信手段は、復元したＮＲＺ信号が前記ＤＲＡＭで受信不可能なコマンド・アドレス信号である場合に、エラー検出信号を出力するエラー検出手段を有すること
   を特徴とするメモリモジュール。
9. コマンドアドレスバスを含むメモリバスとのインターフェースとＤＲＡＭとを備えたメモリモジュールであって、
   前記コマンドアドレスバスは、前記メモリバスを介して前記メモリモジュールに接続されるメモリコントローラが、ＤＤＲ（Ｄｏｕｂｋｅ Ｄａｔａ Ｒａｔｅ）により前記ＤＲＡＭでのコマンド・アドレス信号入力速度の２倍で出力するＮＲＺ（Ｎｏｎ Ｒｅｔｕｒｎ ｔｏ Ｚｅｒｏ）信号を、方向性結合によって有極性ＲＺ（Ｒｅｔｕｒｎ ｔｏ Ｚｅｒｏ）信号に変換し、
   前記インターフェースは、前記コマンドアドレスバスより入力される有極性ＲＺ信号を受信し、ＮＲＺ信号を復元する受信手段を有し、
   前記受信手段は、復元したＮＲＺ信号を速度変換して、１つの復元したＮＲＺ信号から２つの前記ＤＲＡＭに入力するコマンド・アドレス信号を生成すること
   を特徴とするメモリモジュール。
10. 請求項１乃至１０のいずれか１項に記載のメモリモジュールであって、
    前記メモリモジュールはＤＩＭＭ（Ｄｕａｌ Ｉｎｌｉｎｅ Ｍｅｍｏｒｙ Ｍｏｄｕｌｅ）であること
    を特徴とするメモリモジュール。
11. 請求項１乃至１１のいずれか１項に記載のメモリモジュールと、
    前記メモリモジュールを制御するメモリコントローラと、
    前記メモリモジュールおよび前記メモリコントローラ間を接続するメモリバスと、を有すること
    を特徴とするバスシステム。

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