JP2007201728A - 電力供給制御装置 - Google Patents
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Abstract
【解決手段】電源電圧Vcc(生成電圧Vin)が第1レベルと第2レベルとの間のレベルまで低下したとき(A期間)は、電源電圧Vcc(生成電圧Vin)が第1レベルを下回った時点ではヒステリシス回路29からの出力信号S4がローレベルのままとされ、放電阻止用FET28がオフした放電阻止状態が継続される。つまり、充電回路25の駆動によって蓄積されたゲート電荷の放電を阻止してゲート電圧を維持することでパワーMOSFET14の通電状態が保持され、負荷11への電力供給が継続される。
【選択図】図2
Description
本構成によれば、ゲート駆動回路によってMOSFETが正常に通電動作された後に、電源電圧が第1レベル(例えばMOSFETを十分にターンオンさせるために必要なオン可能レベル)を下回っても、第2レベルに低下するまでは電圧にMOSFETのゲートからの放電が阻止されるから、MOSFETの通電状態を保持できる。
例えば、電源電圧が、電力供給制御装置に設けられオン指令信号及びオフ指令信号に基づきゲート駆動回路等を制御する制御回路が動作可能なレベルを下回る程度まで低下した場合には、オフ指令信号が入力されてもMOSFETに遮断動作をさせることができなくなるおそれがある。そこで、本構成によれば、電源電圧が第2レベルを下回ったことを条件にゲート電荷の放電を行ってMOSFETに遮断動作させるようにした。
本構成によれば、ゲートからの放電経路中に設けられたスイッチ素子をオンオフさせることによってゲート電荷の放電とその阻止とを行うようにしている。
電源電圧に基づき定電圧を生成するための定電圧電源回路を備えて、この生成電圧によって駆動させる電力供給制御装置では、電源電圧が上記定電圧よりも低いレベルまで低下した場合には、定電圧電源回路の生成電圧は電源電圧に応じたレベルになる。そこで、本構成では、ヒステリシス回路を用いて、定電圧電源回路の生成電圧が第1レベルを超えたときにスイッチ素子にターンオフ(ゲート電荷の放電阻止)させ、生成電圧が第2レベルを下回ったときにスイッチ素子にターンオン(ゲート電荷の放電開始)させる構成とした。
図1は、本実施形態に係る電力供給制御装置10の全体構成のブロック図である。この電力供給制御装置10は図示しない車両に搭載され、その車両用電源(以下、「電源12」)から負荷11として例えば車両用のランプ、クーリングファン用モータ、ワイパー用モータやデフォッガー用ヒータなどへの電力供給制御を行うために使用される。また、電力供給制御装置10は、nチャネル型のMOSFET(以下、「パワーMOSFET14」という)をプラスの電源12と負荷11との間に挿入して電流制御を行う、いわゆるハイサイドドライバとして使用される。
電力供給制御装置10は、電源12から負荷11への通電路13中に設けられるパワーFETとしてのMOSFET14を備えている。そして、電力供給制御装置10は、パワーMOSFET14のゲートに定電圧信号、或いは、PWM(Pulse Width Modulation。パルス幅変調)制御信号などの制御信号S1を与えてオンオフ動作させることで、この出力段のパワーMOSFET14に連なる負荷11への電力供給を制御するように構成されている。なお、本実施形態では、この電力供給制御装置10は、入力端子P1が外部の操作スイッチ15に接続される構成をなし、この操作スイッチ15がオンとなることで動作するようになっている。具体的には、入力端子P1は、抵抗15aを介して操作スイッチ15に接続され、抵抗15aと操作スイッチ15との接続点が抵抗15bを介して電源12に接続されており、入力端子P1は、操作スイッチ15がオフしているときは、電源電圧Vcc側にプルアップされている。
半導体スイッチ装置17には、パワーMOSFET14に通電状態になっている間に、電源電圧Vccが上記第1レベルよりも低くなったときでもその通電状態を保持するための放電阻止回路27が備えられている。この放電阻止回路27は、パワーMOSFET14のゲートと負荷接続端子P4との間に接続されたスイッチ素子としての放電阻止用FET28と、上記内部電源生成回路22の生成電圧Vinを入力電圧とするヒステリシス回路29とを備えて構成されている。
半導体スイッチ装置17には、グランド端子P5が正規に接地箇所に接続されておらず、グランド端子P5の電位VgndがパワーMOSFET14のソース電位Vsよりも第4レベル以上高くなっているときに、パワーMOSFET14を強制遮断状態とする強制遮断回路50が備えられている。なお、この強制遮断回路50による強制遮断(状態)を、「第2強制遮断(状態)」という。
11…負荷
12…電源
13…通電路
14…パワーMOSFET(nチャネル型のMOSFET)
21…ゲート駆動部(ゲート駆動回路)
22…内部電源生成回路(定電圧電源生成回路)
27…放電阻止回路
28…放電阻止用FET(スイッチ素子)
29…ヒステリシス回路
Vcc…電源電圧
Vin…生成電圧
Claims (4)
- 電源と負荷との間に設けられて前記電源から前記負荷への電力供給を制御する電力供給制御装置であって、
前記電源から前記負荷への通電路に配されるnチャネル型のMOSFETと、
外部からのオン指令信号が入力されるとともに前記電源の電源電圧が第1レベル以上であることを条件に、前記MOSFETのゲートに充電電流を流して当該MOSFETに通電動作を行わせるゲート駆動回路と、
前記ゲート駆動回路によって前記MOSFETが通電状態とされ、かつ、前記オン指令信号が入力された状態では、前記電源電圧が前記第1レベルよりも低い第2レベルに低下するまで前記MOSFETのゲート電荷の放電を阻止する放電阻止回路と、を備える電力供給制御装置。 - 前記放電阻止回路は、前記電源電圧が前記第2レベルを下回ったことを条件に前記ゲート電荷の放電を行う請求項1に記載の電力供給制御装置。
- 前記放電阻止回路は、前記ゲートからの放電経路に設けられたスイッチ素子を有し、このスイッチ素子をオンオフさせることで前記ゲート電荷の放電とその阻止とを行う構成とされている請求項2に記載の電力供給制御装置。
- 前記オン指令信号が入力されたことを条件に前記電源電圧に基づき定電圧を生成するための定電圧電源回路を備え、
前記放電阻止回路は、前記定電圧電源回路の生成電圧が前記第1レベルを超えたときに前記スイッチ素子にターンオフさせ、前記生成電圧が前記第2レベルを下回ったときに前記スイッチ素子にターンオンさせるヒステリシス回路を備える請求項3に記載の電力供給制御装置。
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