JP7413860B2 - 給電制御装置 - Google Patents

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Description

本開示は給電制御装置に関する。
車両には、第１端子及び第２端子間に着脱可能に接続されている直流電源から負荷への給電を制御する給電制御装置（例えば、特許文献１を参照）が搭載されている。直流電源の正極及び負極それぞれが第１端子及び第２端子に接続されている場合、直流電源の接続は正常接続である。直流電源の正極及び負極それぞれが第２端子及び第１端子に接続されている場合、直流電源の接続が逆接続である。使用者は、誤った直流電源の接続、即ち、逆接続を行う可能性がある。
特許文献１に記載の給電制御装置では、第１端子から第２端子に流れる電流の電流経路に２つのＮチャネル型のＦＥＴ(Metal Oxide Semiconductor Field Effect Transistor)が配置されている。一方のＦＥＴについて、電流経路ではドレインはソースの下流側に配置されている。他方のＦＥＴについて、電流経路ではドレインはソースの上流側に配置されている。２つのＦＥＴのゲートの電圧を調整することによって、ドレイン及びソース間の抵抗値を調整する。２つのＦＥＴの抵抗値を十分に小さな値に調整することによって２つのＦＥＴをオンに切替える。２つのＦＥＴの抵抗値を十分に大きな値に調整することによって２つのＦＥＴをオフに切替える。
２つのＦＥＴそれぞれでは、カソード及びアノードそれぞれがドレイン及びソースに接続される寄生ダイオードが形成されている。特許文献１に記載の給電制御装置では、２つの寄生ダイオードのカソードが相互に接続されている。このため、直流電源の接続が逆接続である場合においては、２つのＦＥＴがオフである限り、第２端子から第１端子へ電流が流れることはない。
特開２００７－８２３７４号公報
特許文献１に記載の給電制御装置では、直流電源の接続が逆接続である場合、２つのＦＥＴをオン又はオフに切替える切替え回路に電力が供給されず、切替え回路は作動しない。しかしながら、切替え回路は基準電位が第２端子の電位である２つのゲートの電圧を調整する。このため、切替え回路は第２端子に接続されている。直流電源が逆接続である場合、直流電源の電圧が切替え回路を介して、２つのＦＥＴのゲートに印加される可能性がある。
２つのＦＥＴのゲートに直流電源の電圧が印加された場合、２つのＦＥＴについてドレイン及びソース間の抵抗値が低下するので、電流が第２端子から負荷を介して第１端子に流れる可能性がある。この場合、負荷が不適切な動作を行う可能性がある。
本開示は斯かる事情に鑑みてなされたものであり、その目的とするところは、直流電源の正極及び負極が第２端子及び第１端子に接続された場合に、切替え回路を介して直流電源の電圧が２つのＦＥＴのゲートに印加されることがない給電制御装置を提供することにある。
本開示の一態様に係る給電制御装置は、第１端子及び第２端子間に着脱可能に接続される直流電源から負荷への給電を制御する給電制御装置であって、前記第１端子から前記第２端子に流れる電流の電流経路にて、ドレインがソースの下流側に配置されるＮチャネル型の第１ＦＥＴと、前記電流経路にて、ドレインがソースの上流側に配置されるＮチャネル型の第２ＦＥＴと、前記第２端子にカソードが接続されるダイオードと、基準電位が前記ダイオードのアノードの電位である前記第１ＦＥＴ及び第２ＦＥＴのゲートの電圧を調整することによって、前記第１ＦＥＴ及び第２ＦＥＴをオン又はオフに切替える切替え回路とを備え、前記第１ＦＥＴ及び第２ＦＥＴそれぞれについて、ドレイン及びソースそれぞれにカソード及びアノードが接続される寄生ダイオードが形成されている。
上記の態様によれば、直流電源の正極及び負極が第２端子及び第１端子に接続された場合に切替え回路を介して直流電源の電圧が第１ＥＦＴ及び第２ＦＥＴのゲートに印加されることはない。
実施形態１における電源システムの要部構成を示すブロック図である。 第１ＦＥＴの動作を説明するためのタイミングチャートである。 第１ＦＥＴ及び第２ＦＥＴの切替えのタイミングを説明するためのタイミングチャートである。 第１駆動回路及び第２駆動回路の回路図である。 第１ダイオードの効果の説明図である。 実施形態２における電源システムの要部構成を示すブロック図である。 実施形態３における電源システムの要部構成を示すブロック図である。 実施形態４における電源システムの要部構成を示すブロック図である。 第１駆動回路及び第２駆動回路の回路図である。 実施形態５における電源システムの要部構成を示すブロック図である。
［本開示の実施形態の説明］
最初に本開示の実施態様を列挙して説明する。以下に記載する実施形態の少なくとも一部を任意に組み合わせてもよい。
（１）本開示の一態様に係る給電制御装置は、第１端子及び第２端子間に着脱可能に接続される直流電源から負荷への給電を制御する給電制御装置であって、前記第１端子から前記第２端子に流れる電流の電流経路にて、ドレインがソースの下流側に配置されるＮチャネル型の第１ＦＥＴと、前記電流経路にて、ドレインがソースの上流側に配置されるＮチャネル型の第２ＦＥＴと、前記第２端子にカソードが接続されるダイオードと、基準電位が前記ダイオードのアノードの電位である前記第１ＦＥＴ及び第２ＦＥＴのゲートの電圧を調整することによって、前記第１ＦＥＴ及び第２ＦＥＴをオン又はオフに切替える切替え回路とを備え、前記第１ＦＥＴ及び第２ＦＥＴそれぞれについて、ドレイン及びソースそれぞれにカソード及びアノードが接続される寄生ダイオードが形成されている。
上記の態様にあっては、第２端子にダイオードのカソードが接続されている。切替え回路は、基準電位がダイオードのアノードの電位である電圧を調整するので、切替え回路は、ダイオードのアノードに接続されている。このため、直流電源の正極及び負極それぞれが第２端子及び第１端子に接続された場合、切替え回路を介して直流電源の電圧が第１ＦＥＴ及び第２ＦＥＴのゲートに印加されることはない。
（２）本開示の一態様に係る給電制御装置は、カソード及びアノードそれぞれが前記第１端子及び前記ダイオードのアノードに接続される第２のダイオードを備える。
上記の態様にあっては、第１端子及びダイオードのアノードそれぞれに、第２のダイオードのカソード及びアノードが接続されている。このため、直流電源の正極及び負極それぞれが第１端子及び第２端子に接続された場合であっても、直流電源の負極とダイオードのアノード間の電圧は安定する。
（３）本開示の一態様に係る給電制御装置は、前記第１端子及び前記ダイオードのアノード間に接続されるスイッチを備え、前記スイッチは、前記第１端子及び第２端子それぞれに前記直流電源の正極及び負極が接続された場合にオフであり、前記第１端子及び第２端子それぞれに前記直流電源の負極及び正極が接続された場合にオンである。
上記の態様にあっては、直流電源の正極及び負極それぞれが第１端子及び第２端子に接続された場合、スイッチはオンである。このため、直流電源の正極及び負極それぞれが第１端子及び第２端子に接続された場合であっても、基準電位が直流電源の負極の電位であるダイオードのアノードの電圧は安定する。
（４）本開示の一態様に係る給電制御装置では、前記スイッチは、基準電位が前記ダイオードのアノードの電位である制御端の電圧が所定電圧以上である場合にオンである半導体スイッチであり、前記スイッチの制御端は前記第２端子に接続される。
上記の態様にあっては、直流電源の電圧が所定電圧よりも高い場合において、直流電源の正極及び負極それぞれが第２端子及び第１端子に接続されたとき、スイッチの制御端の電圧は所定電圧以上の電圧となり、スイッチはオンに切替わる。
（５）本開示の一態様に係る給電制御装置は、前記第１端子の電圧を昇圧する昇圧回路と、前記第１ＦＥＴのドレイン及びソース間に接続される抵抗とを備え、前記電流経路にて、前記第１ＦＥＴは前記第２ＦＥＴの上流側に配置され、前記第２ＦＥＴは前記負荷の上流側に配置され、前記切替え回路は、前記第１ＦＥＴ及び第２ＦＥＴのオンへの切替えが指示された場合にて、前記第１ＦＥＴ及び第２ＦＥＴ間の接続ノードの電圧が第２の所定電圧以上であるとき、前記昇圧回路が昇圧した電圧を前記第１ＦＥＴ及び第２ＦＥＴのゲートに印加する。
上記の態様にあっては、第１ＦＥＴ及び第２ＦＥＴの中で、第１端子側のＦＥＴのドレイン及びソース間に抵抗が接続されている。第１ＦＥＴ及び第２ＦＥＴがオフである場合、第１ＦＥＴ及び第２ＦＥＴを介して電流は流れない。このため、第１ＦＥＴ及び第２ＦＥＴがオフである場合、接続ノードの電圧は第１端子の電圧と一致する。第１ＦＥＴ及び第２ＦＥＴのオンへの切替えが指示された場合において、接続ノードの電圧、即ち、第１端子の電圧が第２の所定電圧以上であると仮定する。このとき、切替え回路は、昇圧回路が昇圧した電圧の印加によって第１ＦＥＴ及び第２ＦＥＴをオンに切替えることが可能であるとして、昇圧回路が昇圧した電圧を第１ＦＥＴ及び第２ＦＥＴのゲートに印加する。
（６）本開示の一態様に係る給電制御装置では、前記切替え回路は、前記第１ＦＥＴ及び第２ＦＥＴのオンへの切替えが指示された場合、前記第２ＦＥＴよりも先に前記第１ＦＥＴをオンに切替える。
上記の態様にあっては、切替え回路は第２ＦＥＴよりも先に第１ＦＥＴをオンに切替える。このため、第１ＦＥＴ及び第２ＦＥＴをオンに切替える過程で電流が寄生ダイオードを流れることがない。
（７）本開示の一態様に係る給電制御装置では、前記切替え回路は、前記第１ＦＥＴ及び第２ＦＥＴのオフへの切替えが指示された場合、前記第２ＦＥＴよりも後に前記第１ＦＥＴをオフに切替える。
上記の態様にあっては、切替え回路は第２ＦＥＴよりも後に第１ＦＥＴをオフに切替える。このため、第１ＦＥＴ及び第２ＦＥＴをオフに切替える過程で電流が寄生ダイオードを流れることがない。
［本開示の実施形態の詳細］
本開示の実施形態に係る電源システムの具体例を、以下に図面を参照しつつ説明する。なお、本発明はこれらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
（実施形態１）
＜電源システムの構成＞
図１は、実施形態１における電源システム１の要部構成を示すブロック図である。電源システム１は、好適に車両に搭載され、給電制御装置１０、負荷１１及び直流電源１２を備える。給電制御装置１０は、Ｎチャネル型の第１ＦＥＴ２０ａと、Ｎチャネル型の第２ＦＥＴ２０ｂとを有する。第１ＦＥＴ２０ａ及び第２ＦＥＴ２０ｂそれぞれは、例えば、ＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Effect Transistor)である。第１ＦＥＴ２０ａについて、ドレイン及びソースそれぞれにカソード及びアノードが接続される第１寄生ダイオードＤａが形成されている。同様に、第２ＦＥＴ２０ｂについて、ドレイン及びソースそれぞれにカソード及びアノードが接続される第２寄生ダイオードＤｂが形成されている。直流電源１２は例えばバッテリである。
第１ＦＥＴ２０ａのソースは、正極端子Ｔｐに接続されている。第１ＦＥＴ２０ａのドレインは、第２ＦＥＴ２０ｂのドレインに接続されている。第２ＦＥＴ２０ｂのソースは負荷１１の一端に接続されている。負荷１１の他端は負極端子Ｔｎに接続されている。
正極端子Ｔｐ及び負極端子Ｔｎ間に直流電源１２、例えば、バッテリが着脱可能に接続される。正極端子Ｔｐ及び負極端子Ｔｎそれぞれは第１端子及び第２端子として機能する。直流電源１２の正極及び負極それぞれが正極端子Ｔｐ及び負極端子Ｔｎに接続されている場合、直流電源１２の接続は正常接続である。直流電源１２の正極及び負極それぞれが負極端子Ｔｎ及び正極端子Ｔｐに接続されている場合、直流電源１２の接続は逆接続である。給電制御装置１０の使用者は、誤った直流電源１２の接続、即ち、逆接続を行う可能性がある。
負荷１１は車両に搭載された電気機器である。第１ＦＥＴ２０ａ及び第２ＦＥＴ２０ｂはスイッチとして機能する。第１ＦＥＴ２０ａ及び第２ＦＥＴ２０ｂそれぞれについて、状態がオンである場合、ドレイン及びソース間の抵抗値が十分に小さく、ドレイン及びソースを介して電流を流れることが可能である。第１ＦＥＴ２０ａ及び第２ＦＥＴ２０ｂそれぞれについて、状態がオフである場合、ドレイン及びソース間の抵抗値が十分に大きく、ドレイン及びソースを介して電流を流れることはない。
直流電源１２の接続が正常接続である場合において、第１ＦＥＴ２０ａ及び第２ＦＥＴ２０ｂをオンであるとき、電流が正極端子Ｔｐから第１ＦＥＴ２０ａ、第２ＦＥＴ２０ｂ及び負荷１１の順に流れる。これにより、直流電源１２から負荷１１に電力が供給され、負荷１１は作動する。同様の場合において、第１ＦＥＴ２０ａ及び第２ＦＥＴ２０ｂがオフであるとき、第１ＦＥＴ２０ａ及び第２ＦＥＴ２０ｂを介して電流が流れず、直流電源１２から負荷１１への給電は停止している。このとき、負荷１１が作動することはない。
正極端子Ｔｐから第１ＦＥＴ２０ａ及び第２ＦＥＴ２０ｂを介して負極端子Ｔｎに流れる電流の電流経路では、第１ＦＥＴ２０ａについて、ドレインはソースの下流側に配置される。この電流経路では、第２ＦＥＴ２０ｂについて、ドレインはソースの上流側に配置されている。前述した電流経路において、第１ＦＥＴ２０ａは第２ＦＥＴ２０ｂの上流側に配置され、第２ＦＥＴ２０ｂは、負荷１１の上流側に配置されている。
直流電源１２の接続が正常接続である場合において、給電制御装置１０は、第１ＦＥＴ２０ａ及び第２ＦＥＴ２０ｂをオン又はオフに切替えることによって、直流電源１２から負荷１１への給電を制御する。直流電源１２の接続が逆接続である場合、給電制御装置１０は、第１ＦＥＴ２０ａ及び第２ＦＥＴ２０ｂをオフに維持する。このため、直流電源１２の接続が逆接続である場合、負荷１１が作動することはない。
＜給電制御装置１０の構成＞
給電制御装置１０は、第１ＦＥＴ２０ａ及び第２ＦＥＴ２０ｂに加えて、第１駆動回路２１ａ、第２駆動回路２１ｂ、第１フィルタ回路２２ａ、第２フィルタ回路２２ｂ、マイクロコンピュータ（以下、マイコンという）２３、装置抵抗２４、昇圧回路２５、第１ダイオード２６及び第２ダイオード２７を有する。第１フィルタ回路２２ａは、第１抵抗３０及び第１キャパシタ３１を有する。第２フィルタ回路２２ｂは、第２抵抗４０、第２キャパシタ４１及び回路ダイオード４２を有する。昇圧回路２５は、電圧が入力される入力端と、電圧が出力される出力端と、グランド端とを有する。
第１ＦＥＴ２０ａのゲートは第１駆動回路２１ａに接続されている。第１フィルタ回路２２ａ内において、第１抵抗３０の一端は第１キャパシタ３１の一端に接続されている。第１駆動回路２１ａは、更に、第１抵抗３０及び第１キャパシタ３１間の接続ノードに接続されている。第１キャパシタ３１の他端は第１ダイオード２６及び第２ダイオード２７のアノードに接続されている。第２ＦＥＴ２０ｂのゲートは第２駆動回路２１ｂに接続されている。第２フィルタ回路２２ｂ内において、第２抵抗４０の一端は、第２キャパシタ４１の一端と、回路ダイオード４２のアノードとに接続されている。第２駆動回路２１ｂは、更に、第２抵抗４０及び第２キャパシタ４１間の接続ノードに接続されている。第２キャパシタ４１の他端は第１ダイオード２６及び第２ダイオード２７のアノードに接続されている。
第２抵抗４０の他端は、第１抵抗３０の他端と、回路ダイオード４２のカソードとに接続されている。第１抵抗３０及び第２抵抗４０間の接続ノードはマイコン２３に接続されている。マイコン２３は、更に、第１ダイオード２６及び第２ダイオードのアノードに接続されている。第１ＦＥＴ２０ａのドレイン及びソース間に装置抵抗２４が接続されている。正極端子Ｔｐは、昇圧回路２５の入力端に接続されている。昇圧回路２５の出力端は、第１駆動回路２１ａ及び第２駆動回路２１ｂに接続されている。昇圧回路２５のグランド端は、第１ダイオード２６及び第２ダイオード２７のアノードに接続されている。
第１ＦＥＴ２０ａ及び第２ＦＥＴ２０ｂ間の接続ノードは、第１駆動回路２１ａ及び第２駆動回路２１ｂに接続されている。第１駆動回路２１ａ及び第２駆動回路２１ｂそれぞれは、更に、第１ダイオード２６及び第２ダイオード２７のアノードに接続されている。第１ダイオード２６及び第２ダイオード２７それぞれのカソードは、負極端子Ｔｎ及び正極端子Ｔｐに接続されている。
第１ＦＥＴ２０ａ及び第２ＦＥＴ２０ｂそれぞれについて、基準電位がソースの電位であるゲートの電圧に応じて、ドレイン及びソース間の抵抗値が変化する。第１ＦＥＴ２０ａ及び第２ＦＥＴ２０ｂそれぞれについて、基準電位がソースの電位であるゲートの電圧が一定のオン電圧以上である場合、状態はオンである。第１ＦＥＴ２０ａ及び第２ＦＥＴ２０ｂそれぞれについて、基準電位がソースの電位であるゲートの電圧が一定のオフ電圧未満である場合、状態はオフである。オン電圧はオフ電圧を超えている。オフ電圧は正の電圧である。
直流電源１２の接続が正常接続である場合、昇圧回路２５は、第１ダイオード２６のカソードの電位を基準とした正極端子Ｔｐの電圧を昇圧し、昇圧した電圧を第１駆動回路２１ａ及び第２駆動回路２１ｂに出力する。以下では、第１ダイオード２６のカソードの電位をダイオード電位と記載する。昇圧回路２５が昇圧した電圧を昇圧電圧と記載する。昇圧電圧の基準電位はダイオード電位である。
第１駆動回路２１ａは、昇圧電圧を第１ＦＥＴ２０ａのゲートに印加する。これにより、第１ＦＥＴ２０ａにおいて、基準電位がソースの電位であるゲートの電圧がオン電圧以上の電圧となり、第１ＦＥＴ２０ａはオンに切替わる。第２駆動回路２１ｂも、昇圧電圧を第２ＦＥＴ２０ｂのゲートに印加する。これにより、第２ＦＥＴ２０ｂにおいて、基準電位がソースの電位であるゲートの電圧がオン電圧以上の電圧となり、第２ＦＥＴ２０ｂはオンに切替わる。
第１駆動回路２１ａは、昇圧電圧の印加を停止し、第１ＦＥＴ２０ａのゲートの電位をダイオード電位に調整する。これにより、第１ＦＥＴ２０ａにおいて、基準電位がソースの電位であるゲートの電圧がオフ電圧未満となり、第１ＦＥＴ２０ａはオフに切替わる。第２駆動回路２１ｂも、第２ＦＥＴ２０ｂへの昇圧電圧の印加を停止し、第２ＦＥＴ２０ｂのゲートの電位をダイオード電位に調整する。これにより、第２ＦＥＴ２０ｂにおいて、基準電位がソースの電位であるゲートの電圧がオフ電圧未満となり、第２ＦＥＴ２０ｂはオフに切替わる。第１駆動回路２１ａ及び第２駆動回路２１ｂ全体は切替え回路として機能する。
マイコン２３は、第１フィルタ回路２２ａ及び第２フィルタ回路２２ｂに電圧を出力している。マイコン２３が第１フィルタ回路２２ａ及び第２フィルタ回路２２ｂに出力している出力電圧の基準電位はダイオード電位である。マイコン２３は、出力電圧をローレベル電圧からハイレベル電圧に切替えることによって、第１ＦＥＴ２０ａ及び第２ＦＥＴ２０ｂのオンへの切替えを指示する。マイコン２３は、出力電圧をハイレベル電圧からローレベル電圧に切替えることによって、第１ＦＥＴ２０ａ及び第２ＦＥＴ２０ｂのオフへの切替えを指示する。ハイレベル電圧は、例えば、５Ｖである。ローレベル電圧は、ハイレベル電圧よりも低く、例えば、ゼロＶである。
以下では、第１ＦＥＴ２０ａ及び第２ＦＥＴ２０ｂのオンへの切替え指示をオン指示と記載する。第１ＦＥＴ２０ａ及び第２ＦＥＴ２０ｂのオフへの切替え指示をオフ指示と記載する。
第１フィルタ回路２２ａ及び第２フィルタ回路２２ｂそれぞれは、第１駆動回路２１ａ及び第２駆動回路２１ｂに電圧を出力する。第１フィルタ回路２２ａ及び第２フィルタ回路２２ｂの出力電圧の基準電位はダイオード電位である。第１フィルタ回路２２ａの出力電圧は第１キャパシタ３１の両端間の電圧である。第２フィルタ回路２２ｂの出力電圧は第２キャパシタ４１の両端間の電圧である。
マイコン２３が出力電圧をローレベル電圧からハイレベル電圧に切替えた場合、第１フィルタ回路２２ａ及び第２フィルタ回路２２ｂの出力電圧が上昇する。第１フィルタ回路２２ａの出力電圧が一定の閾値電圧以上の電圧となった場合、第１駆動回路２１ａはオン指示を受け付ける。閾値電圧の基準電位はダイオード電位である。閾値電圧は、ローレベル電圧を超えており、かつ、ハイレベル電圧未満である。第２フィルタ回路２２ｂの出力電圧が一定の閾値電圧以上の電圧となった場合、第２駆動回路２１ｂはオン指示を受け付ける。
マイコン２３が出力電圧をハイレベル電圧からローレベル電圧に切替えた場合、第１フィルタ回路２２ａ及び第２フィルタ回路２２ｂの出力電圧が低下する。第１フィルタ回路２２ａの出力電圧が一定の閾値電圧未満の電圧となった場合、第１駆動回路２１ａはオフ指示を受け付ける。第２フィルタ回路２２ｂの出力電圧が一定の閾値電圧未満の電圧となった場合、第２駆動回路２１ｂはオフ指示を受け付ける。
第１駆動回路２１ａは、オン指示を受け付けている場合において、第１ＦＥＴ２０ａ及び第２ＦＥＴ２０ｂ間の接続ノードの電圧が一定の基準電圧以上であるとき、第１ＦＥＴ２０ａをオンに切替える。以下では、第１ＦＥＴ２０ａ及び第２ＦＥＴ２０ｂ間の接続ノードの電圧を中間電圧と記載する。中間電圧の基準電位はダイオード電位である。基準電圧は、正の電圧であり、第２の所定電圧に相当する。第１駆動回路２１ａは、オフ指示を受け付けるか、又は、中間電圧が基準電圧未満の電圧となった場合、第１ＦＥＴ２０ａをオフに切替える。
第２駆動回路２１ｂは、オン指示を受け付けている場合において、中間電圧が基準電圧以上であるとき、第２ＦＥＴ２０ｂをオンに切替える。第２駆動回路２１ｂは、オフ指示を受け付けるか、又は、中間電圧が基準電圧未満の電圧となった場合、第２ＦＥＴ２０ｂをオフに切替える。
基準電位がダイオード電位である正極端子Ｔｐの電圧が基準電圧以上である場合、昇圧回路２５の昇圧電圧は、第１ＦＥＴ２０ａ及び第２ＦＥＴ２０ｂをオンに切替えることが可能な電圧である。基準電位がダイオード電位である正極端子Ｔｐの電圧が基準電圧未満である場合、昇圧回路２５で適切な昇圧が行われず、昇圧電圧が第１ＦＥＴ２０ａ及び第２ＦＥＴ２０ｂをオンに切替えることが可能な電圧よりも低い可能性がある。この場合、昇圧回路２５の昇圧電圧の印加によって、第１ＦＥＴ２０ａ及び第２ＦＥＴ２０ｂそれぞれについて、ドレイン及びソース間の抵抗値が十分に小さな値に低下しない可能性がある。
＜第１ＦＥＴ２０ａの動作＞
図２は、第１ＦＥＴ２０ａの動作を説明するためのタイミングチャートである。図２には、マイコン２３の出力電圧、中間電圧、第１フィルタ回路２２ａの出力電圧、及び、第１ＦＥＴ２０ａの状態の推移が示されている。これらの推移について、横軸には時間が示されている。図２では、ハイレベル電圧、ローレベル電圧、基準電圧及び閾値電圧それぞれは、Ｈ、Ｌ、Ｖｒ及びＶｔｈで示されている。図２に示す第１フィルタ回路２２ａの出力電圧の基準電位はダイオード電位である。図２に示す推移それぞれは、直流電源１２の接続が正常接続である場合における推移である。図２では、ローレベル電圧がゼロＶである例が示されている。
第１ＦＥＴ２０ａ及び第２ＦＥＴ２０ｂがオフである場合、第１ＦＥＴ２０ａ及び第２ＦＥＴ２０ｂを介して電流が流れず、装置抵抗２４を介して電流は流れないので、中間電圧は、基準電位がダイオード電位である正極端子Ｔｐの電圧と一致する。電流が第１ダイオード２６のアノード及びカソードの順に流れた場合に生じる電圧降下の幅を順方向電圧と記載する。中間電圧は、直流電源１２の電圧から第１ダイオード２６の順方向電圧を減算することによって得られる電圧と実質的に一致する。
以上のように、装置抵抗２４が第１ＦＥＴ２０ａのドレイン及びソース間に接続されているので、第１ＦＥＴ２０ａ及び第２ＦＥＴ２０ｂがオフであっても、中間電圧は、基準電位がダイオード電位である正極端子Ｔｐの電圧と一致する。
直流電源１２の接続が逆接続である場合において、第１ＦＥＴ２０ａ及び第２ＦＥＴ２０ｂがオフであるとき、電流は、負荷１１、第２寄生ダイオードＤｂ及び装置抵抗２４の順に流れる。第２寄生ダイオードＤｂを介して電流が流れ続けた場合、第２ＦＥＴ２０ｂの温度が異常な温度に上昇する可能性がある。第２ＦＥＴ２０ｂの温度が異常な温度に上昇した場合、第２ＦＥＴ２０ｂにおいて故障が発生する可能性がある。このため、装置抵抗２４として、抵抗値が非常に大きい抵抗が用いられる。この場合においては、たとえ、直流電源１２の接続が逆接続であっても、第２寄生ダイオードＤｂを介して流れる電流は実質的にゼロＡであり、第２ＦＥＴ２０ｂの温度が異常な温度に上昇することはない。
第１ＦＥＴ２０ａがオンである場合も、中間電圧は、基準電位がダイオード電位である正極端子Ｔｐの電圧と一致する。ここで、第１ＦＥＴ２０ａで生じる電圧降下を無視している。従って、中間電圧は、常時、直流電源１２の電圧から第１ダイオード２６の順方向電圧を減算することによって得られる電圧と実質的に一致する。第１ダイオード２６の順方向電圧は実質的に一定であるため、中間電圧は、直流電源１２の電圧と同様に推移する。図２の例では、中間電圧は、最初、基準電圧Ｖｒを超える電圧に維持されている。その後、例えば、直流電源１２の出力電圧が低下したことによって、中間電圧は低下し、基準電圧Ｖｒ未満の電圧に維持される。
マイコン２３の出力電圧がローレベル電圧である場合において、第１キャパシタ３１に電力が蓄えられていないとき、第１フィルタ回路２２ａの出力電圧は、ゼロＶであり、閾値電圧Ｖｔｈ未満である。第１フィルタ回路２２ａの出力電圧が閾値電圧Ｖｔｈ未満である場合、第１駆動回路２１ａは第１ＦＥＴ２０ａをオフに維持している。前述したように、閾値電圧Ｖｔｈは、ローレベル電圧を超えており、かつ、ハイレベル電圧未満である。
マイコン２３が出力電圧をローレベル電圧からハイレベル電圧に切替えた場合、電流が、マイコン２３から第１抵抗３０及び第１キャパシタ３１の順に流れ、第１キャパシタ３１が充電される。これにより、第１フィルタ回路２２ａの出力電圧は、時間の経過とともに上昇する。第１抵抗３０の抵抗値及び第１キャパシタ３１のキャパシタンスそれぞれをＲ１及びＣ１と記載した場合、第１フィルタ回路２２ａの出力電圧の上昇速度は、Ｒ１・Ｃ１で表される第１時定数が小さい程、速い。「・」は積を表す。
前述したように、第１フィルタ回路２２ａの出力電圧が閾値電圧Ｖｔｈ以上の電圧となった場合、第１駆動回路２１ａはオン指示を受け付ける。第１駆動回路２１ａは、オン指示を受け付けた場合において、中間電圧が基準電圧Ｖｒ以上であるとき、昇圧回路２５の昇圧電圧の印加によって第１ＦＥＴ２０ａをオンに切替えることが可能として、昇圧電圧を第１ＦＥＴ２０ａのゲートに印加する。これにより、第１ＦＥＴ２０ａはオンに切替わる。第１フィルタ回路２２ａの出力電圧がハイレベル電圧となった場合、第１キャパシタ３１の充電が終了する。充電が終了した後においては、マイコン２３の出力電圧がハイレベル電圧である間、第１フィルタ回路２２ａの出力電圧はハイレベル電圧に維持される。
マイコン２３が出力電圧をハイレベル電圧からローレベル電圧に切替えた場合、電流が、第１キャパシタ３１から第１抵抗３０及びマイコン２３の順に流れ、第１キャパシタ３１は放電する。これにより、第１フィルタ回路２２ａの出力電圧は、時間の経過とともに低下する。第１フィルタ回路２２ａの出力電圧の低下速度は、第１時定数が小さい程、速い。第１フィルタ回路２２ａの出力電圧が閾値電圧Ｖｔｈ未満となった場合、第１駆動回路２１ａは、オフ指示を受け付け、第１ＦＥＴ２０ａをオフに切替える。
前述したように、第１駆動回路２１ａは、オフ指示を受け付けるか、又は、中間電圧が基準電圧Ｖｒ未満の電圧となった場合、第１ＦＥＴ２０ａをオフに切替える。従って、第１フィルタ回路２２ａの出力電圧が閾値電圧Ｖｔｈ以上である状態で中間電圧が基準電圧Ｖｒ未満の電圧となった場合も、第１駆動回路２１ａは第１ＦＥＴ２０ａをオフに切替える。
第１キャパシタ３１の放電は、第１フィルタ回路２２ａの出力電圧がゼロＶ（ローレベル電圧）となった場合に終了する。放電が終了した後においては、マイコン２３の出力電圧がローレベル電圧である間、第１フィルタ回路２２ａの出力電圧はゼロＶに維持される。
＜第２ＦＥＴ２０ｂの動作＞
第２フィルタ回路２２ｂの出力電圧は、第１フィルタ回路２２ａの出力電圧と同様に推移する。マイコン２３が出力電圧をローレベル電圧からハイレベル電圧に切替えた場合、電流が、マイコン２３から第２抵抗４０及び第２キャパシタ４１の順に流れ、第２キャパシタ４１が充電される。これにより、第２フィルタ回路２２ｂの出力電圧は、時間の経過とともに上昇する。
第２抵抗４０の抵抗値及び第２キャパシタ４１のキャパシタンスそれぞれをＲ２及びＣ２と記載した場合、第２フィルタ回路２２ｂの出力電圧の上昇速度は、Ｒ２・Ｃ２で表される第２時定数が小さい程、速い。第２フィルタ回路２２ｂの出力電圧がハイレベル電圧となった場合、第２キャパシタ４１の充電が終了する。第１時定数は、第２時定数よりも小さい。このため、第２フィルタ回路２２ｂの出力電圧の上昇速度は、第１フィルタ回路２２ａの出力電圧の上昇速度よりも遅い。
マイコン２３が出力電圧をハイレベル電圧からローレベル電圧に切替えた場合、電流が、第２キャパシタ４１から回路ダイオード４２及びマイコン２３の順に流れ、第２キャパシタ４１は放電する。これにより、第２フィルタ回路２２ｂの出力電圧は、時間の経過とともに低下する。第２キャパシタ４１が放電する場合、回路ダイオード４２を介して電流が流れるので、第２フィルタ回路２２ｂの出力電圧の低下速度は、第１フィルタ回路２２ａの出力電圧の低下速度よりも速い。第２キャパシタ４１の放電は、第２フィルタ回路２２ｂの出力電圧がゼロＶ（ローレベル電圧）となった場合に終了する。
前述したように、第２フィルタ回路２２ｂの出力電圧が閾値電圧Ｖｔｈ未満の電圧となった場合、第２駆動回路２１ｂはオフ指示を受け付ける。第２駆動回路２１ｂは、第１駆動回路２１ａと同様に作用する。従って、第２駆動回路２１ｂは、オフ指示を受け付けた場合において、中間電圧が基準電圧Ｖｒ以上であるとき、昇圧回路２５の昇圧電圧の印加によって第２ＦＥＴ２０ｂをオンに切替えることが可能であるとして、昇圧電圧を第２ＦＥＴ２０ｂのゲートに印加する。これにより、第２ＦＥＴ２０ｂはオンに切替わる。第２駆動回路２１ｂは、第２フィルタ回路２２ｂの出力電圧が閾値電圧Ｖｔｈ未満の電圧となるか、又は、中間電圧が基準電圧Ｖｒ未満の電圧となった場合に第２ＦＥＴ２０ｂをオフに切替える。
＜第１ＦＥＴ２０ａ及び第２ＦＥＴ２０ｂの切替えのタイミング＞
図３は、第１ＦＥＴ２０ａ及び第２ＦＥＴ２０ｂの切替えのタイミングを説明するためのタイミングチャートである。図３には、マイコン２３の出力電圧、第１フィルタ回路２２ａの出力電圧、第２フィルタ回路２２ｂの出力電圧、第１ＦＥＴ２０ａの状態、及び第２ＦＥＴ２０ｂの状態の推移が示されている。これらの推移の横軸には時間が示されている。図３では、図２と同様に、ハイレベル電圧、ローレベル電圧及び閾値電圧それぞれは、Ｈ、Ｌ及びＶｔｈで示されている。以下では、直流電源１２の接続が正常接続であり、かつ、中間電圧が基準電圧以上である場合における第１ＦＥＴ２０ａ及び第２ＦＥＴ２０ｂの切替えのタイミングを説明する。
マイコン２３が第１ＦＥＴ２０ａ及び第２ＦＥＴ２０ｂのオンへの切替えを指示した場合、即ち、マイコン２３が出力電圧をローレベル電圧からハイレベル電圧に切替えた場合、第１フィルタ回路２２ａ及び第２フィルタ回路２２ｂの出力電圧は、前述したように、上昇する。第１時定数は第２時定数よりも小さいので、第１フィルタ回路２２ａの出力電圧の上昇速度は、第２フィルタ回路２２ｂの出力電圧の上昇速度よりも速い。従って、第１フィルタ回路２２ａの出力電圧が、第２フィルタ回路２２ｂの出力電圧よりも先に閾値電圧Ｖｔｈ以上の電圧になる。このため、マイコン２３が第１ＦＥＴ２０ａ及び第２ＦＥＴ２０ｂのオンへの切替えを指示した場合、第１ＦＥＴ２０ａは、第１駆動回路２１ａによって、第２ＦＥＴ２０ｂよりも先にオンに切替えられる。第１ＦＥＴ２０ａにオンに切替わった後、第２駆動回路２１ｂが第２ＦＥＴ２０ｂをオンに切替える。
直流電源１２の接続が正常接続である場合において、第１ＦＥＴ２０ａ及び第２ＦＥＴ２０ｂそれぞれがオフ及びオンであるとき、電流は、第１寄生ダイオードＤａ、第２ＦＥＴ２０ｂ及び負荷１１の順に流れる。第１寄生ダイオードＤａを介して電流が流れ続けた場合、第１ＦＥＴ２０ａの温度が異常な温度に上昇する可能性がある。この場合、第１ＦＥＴ２０ａにおいて故障が発生する可能性がある。しかしながら、第１ＦＥＴ２０ａが第２ＦＥＴ２０ｂよりも先にオンに切替わるので、第１ＦＥＴ２０ａ及び第２ＦＥＴ２０ｂがオンに切替わる過程で電流が第１寄生ダイオードＤａを介して流れることがない。
マイコン２３が第１ＦＥＴ２０ａ及び第２ＦＥＴ２０ｂのオフへの切替えを指示した場合、即ち、マイコン２３が出力電圧をハイレベル電圧からローレベル電圧に切替えた場合、第１フィルタ回路２２ａ及び第２フィルタ回路２２ｂの出力電圧は、前述したように、低下する。第２フィルタ回路２２ｂでは、第２キャパシタ４１は回路ダイオード４２を介して放電するので、第１フィルタ回路２２ａの出力電圧の低下速度は、第２フィルタ回路２２ｂの出力電圧の低下速度よりも遅い。従って、第１フィルタ回路２２ａの出力電圧が、第２フィルタ回路２２ｂの出力電圧よりも後に閾値電圧Ｖｔｈ未満の電圧になる。このため、マイコン２３が第１ＦＥＴ２０ａ及び第２ＦＥＴ２０ｂのオフへの切替えを指示した場合、最初に第２ＦＥＴ２０ｂが第２駆動回路２１ｂによってオフに切替えられる。第２ＦＥＴ２０ｂがオフに切替わった後に、第１ＦＥＴ２０ａは、第１駆動回路２１ａによってオフに切替えられる。
前述したように、直流電源１２の接続が正常接続である場合において、第１ＦＥＴ２０ａ及び第２ＦＥＴ２０ｂそれぞれがオフ及びオンであるとき、第１寄生ダイオードＤａを介して電流が流れる。しかしながら、第１ＦＥＴ２０ａが第２ＦＥＴ２０ｂよりも後にオフに切替わるので、第１ＦＥＴ２０ａ及び第２ＦＥＴ２０ｂがオンに切替わる過程で電流が第１寄生ダイオードＤａを介して流れることがない。
＜第１駆動回路２１ａの構成＞
図４は、第１駆動回路２１ａ及び第２駆動回路２１ｂの回路図である。第１駆動回路２１ａは、上側ＦＥＴ５０ｕ、下側ＦＥＴ５０ｄ及び第１駆動部５１を有する。上側ＦＥＴ５０ｕは、Ｐチャネル型のＭＯＳＦＥＴである。下側ＦＥＴ５０ｄは、Ｎチャネル型のＭＯＳＦＥＴである。上側ＦＥＴ５０ｕについて、ソース及びドレインそれぞれにカソード及びアノードが接続される上側寄生ダイオード５ｕが形成されている。下側ＦＥＴ５０ｄについて、ドレイン及びソースそれぞれにカソード及びアノードが接続される下側寄生ダイオード５ｄが形成されている。
上側ＦＥＴ５０ｕのソースは昇圧回路２５の出力端に接続されている。従って、基準電位がダイオード電位である上側ＦＥＴ５０ｕのソースの電圧は昇圧電圧である。上側ＦＥＴ５０ｕのドレインは下側ＦＥＴ５０ｄのドレインに接続されている。下側ＦＥＴ５０ｄのソースは第１ダイオード２６のカソードに接続されている。上側ＦＥＴ５０ｕ及び下側ＦＥＴ５０ｄのドレイン間の接続ノードは第１ＦＥＴ２０ａのゲートに接続されている。上側ＦＥＴ５０ｕのゲートは下側ＦＥＴ５０ｄのゲートに接続されている。上側ＦＥＴ５０ｕ及び下側ＦＥＴ５０ｄのゲート間の接続ノードは第１駆動部５１に接続されている。第１駆動部５１は、更に、第１フィルタ回路２２ａが有する第１抵抗３０及び第１キャパシタ３１間の接続ノードと、下側ＦＥＴ５０ｄのソースと、第１ＦＥＴ２０ａ及び第２ＦＥＴ２０ｂ間の接続ノードとに接続されている。
上側ＦＥＴ５０ｕ及び下側ＦＥＴ５０ｄそれぞれはスイッチとして機能する。上側ＦＥＴ５０ｕ及び下側ＦＥＴ５０ｄそれぞれについて、状態がオンである場合、ドレイン及びソース間の抵抗値が十分に小さく、ドレイン及びソースを介して電流を流れることが可能である。上側ＦＥＴ５０ｕ及び下側ＦＥＴ５０ｄそれぞれについて、状態がオフである場合、ドレイン及びソース間の抵抗値が十分に大きく、ドレイン及びソースを介して電流を流れることはない。上側ＦＥＴ５０ｕ及び下側ＦＥＴ５０ｄそれぞれについて、基準電位がソースの電位であるゲートの電圧に応じて、ドレイン及びソース間の抵抗値が変化する。
上側ＦＥＴ５０ｕについて、基準電位がソースの電位であるゲートの電圧が一定の第２のオン電圧未満である場合、状態はオンである。上側ＦＥＴ５０ｕについて、基準電位がソースの電位であるゲートの電圧が一定の第２のオフ電圧以上である場合、状態はオフである。第２のオン電圧は第２のオフ電圧未満である。第２のオフ電圧は負の電圧である。
下側ＦＥＴ５０ｄについて、基準電位がソースの電位であるゲートの電圧が一定の第３のオン電圧以上である場合、状態はオンである。下側ＦＥＴ５０ｄについて、基準電位がソースの電位であるゲートの電圧が一定の第３のオフ電圧未満である場合、状態はオフである。第３のオン電圧は第３のオフ電圧を超えている。第３のオフ電圧は正の電圧である。
直流電源１２の接続が正常接続である場合における第１駆動部５１の動作を説明する。第１駆動部５１は、第１フィルタ回路２２ａの出力電圧が閾値電圧以上の電圧となった場合において、中間電圧が基準電圧以上であるとき、上側ＦＥＴ５０ｕ及び下側ＦＥＴ５０ｄのゲートの電圧を低下させる。ここで、ゲートの電圧の基準電位はダイオード電位である。上側ＦＥＴ５０ｕ及び下側ＦＥＴ５０ｄのゲートの電圧が低下した場合、上側ＦＥＴ５０ｕでは、基準電位がソースの電位であるゲートの電圧が第２のオン電圧未満の電圧に低下し、下側ＦＥＴ５０ｄでは、基準電位がソースの電位であるゲートの電圧が第３オフ電圧未満の電圧に低下する。結果、上側ＦＥＴ５０ｕ及び下側ＦＥＴ５０ｄそれぞれがオン及びオフに切替わる。これにより、昇圧回路２５の昇圧電圧が上側ＦＥＴ５０ｕを介して第１ＦＥＴ２０ａのゲートに印加され、第１ＦＥＴ２０ａがオンに切替わる。
第１駆動部５１は、第１フィルタ回路２２ａの出力電圧が閾値電圧未満の電圧となるか、又は、中間電圧が基準電圧未満の電圧となった場合、上側ＦＥＴ５０ｕ及び下側ＦＥＴ５０ｄのゲートの電圧を上昇させる。ここで、ゲートの電圧の基準電位はダイオード電位である。上側ＦＥＴ５０ｕ及び下側ＦＥＴ５０ｄのゲートの電圧が上昇した場合、上側ＦＥＴ５０ｕでは、基準電位がソースの電位であるゲートの電圧が第２のオフ電圧以上の電圧に上昇し、下側ＦＥＴ５０ｄでは、基準電位がソースの電位であるゲートの電圧が第３のオン電圧以上の電圧に上昇する。結果、上側ＦＥＴ５０ｕ及び下側ＦＥＴ５０ｄそれぞれがオフ及びオンに切替わる。これにより、昇圧電圧の印加が停止し、第１ＦＥＴ２０ａのゲートの電位がダイオード電位に調整される。結果、第１ＦＥＴ２０ａがオフに切替わる。
以上のように、直流電源１２の接続が正常接続である場合において、第１駆動部５１は、上側ＦＥＴ５０ｕ及び下側ＦＥＴ５０ｄそれぞれをオン及びオフに切替えることによって、第１ＦＥＴ２０ａをオンに切替える。更に、第１駆動部５１は、上側ＦＥＴ５０ｕ及び下側ＦＥＴ５０ｄそれぞれをオフ及びオンに切替えることによって、第１ＦＥＴ２０ａをオフに切替える。直流電源１２の接続が逆接続である場合、第１駆動部５１は上側ＦＥＴ５０ｕ及び下側ＦＥＴ５０ｄをオフに維持する。例えば、上側ＦＥＴ５０ｕ及び下側ＦＥＴ５０ｄそれぞれについて、ゲート及びソース間の電圧をゼロＶに調整することによって、上側ＦＥＴ５０ｕ及び下側ＦＥＴ５０ｄのオフを実現する。
＜第２駆動回路２１ｂの構成＞
第１駆動回路２１ａは、上側ＦＥＴ６０ｕ、下側ＦＥＴ６０ｄ及び第２駆動部６１を有する。上側ＦＥＴ６０ｕは、Ｐチャネル型のＭＯＳＦＥＴである。下側ＦＥＴ６０ｄは、Ｎチャネル型のＭＯＳＦＥＴである。上側ＦＥＴ６０ｕについて、ソース及びドレインそれぞれにカソード及びアノードが接続される上側寄生ダイオード６ｕが形成されている。下側ＦＥＴ６０ｄについて、ドレイン及びソースそれぞれにカソード及びアノードが接続される下側寄生ダイオード６ｄが形成されている。
上側ＦＥＴ６０ｕのソースは昇圧回路２５の出力端に接続されている。従って、基準電位がダイオード電位である上側ＦＥＴ６０ｕのソースの電圧は昇圧電圧である。上側ＦＥＴ６０ｕのドレインは下側ＦＥＴ６０ｄのドレインに接続されている。下側ＦＥＴ６０ｄのソースは第１ダイオード２６のカソードに接続されている。上側ＦＥＴ６０ｕ及び下側ＦＥＴ６０ｄのゲート間の接続ノードは第２ＦＥＴ２０ｂのゲートに接続されている。上側ＦＥＴ６０ｕのゲートは下側ＦＥＴ６０ｄのゲートに接続されている。上側ＦＥＴ６０ｕ及び下側ＦＥＴ６０ｄのゲート間の接続ノードは第２駆動部６１に接続されている。第２駆動部６１は、更に、第２フィルタ回路２２ｂが有する第２抵抗４０及び第２キャパシタ４１間の接続ノードと、下側ＦＥＴ６０ｄのソースと、第１ＦＥＴ２０ａ及び第２ＦＥＴ２０ｂ間の接続ノードとに接続されている。
上側ＦＥＴ６０ｕ及び下側ＦＥＴ６０ｄそれぞれは、上側ＦＥＴ５０ｕ及び下側ＦＥＴ５０ｄと同様に構成されている。第２駆動部６１は、直流電源１２の接続が正常接続である場合、第１駆動部５１と同様に、上側ＦＥＴ６０ｕ及び下側ＦＥＴ６０ｄそれぞれをオン又はオフに切替える。
従って、第２駆動部６１は、第２フィルタ回路２２ｂの出力電圧が閾値電圧以上の電圧となった場合において、中間電圧が基準電圧以上であるとき、上側ＦＥＴ６０ｕ及び下側ＦＥＴ６０ｄそれぞれをオン及びオフに切替える。これにより、昇圧電圧が第２ＦＥＴ２０ｂのゲートに印加され、第１ＦＥＴ２０ａがオンに切替わる。第２ＦＥＴ２０ｂがオンに切替わる。第２駆動部６１は、第２フィルタ回路２２ｂの出力電圧が閾値電圧未満の電圧となるか、又は、中間電圧が基準電圧未満の電圧となった場合、上側ＦＥＴ６０ｕ及び下側ＦＥＴ６０ｄそれぞれをオフ及びオンに切替える。これにより、昇圧電圧の印加が停止し、第２ＦＥＴ２０ｂのゲートの電位がダイオード電位に調整される。結果、第２ＦＥＴ２０ｂがオフに切替わる。直流電源１２の接続が逆接続である場合、第２駆動部６１は上側ＦＥＴ６０ｕ及び下側ＦＥＴ６０ｄをオフに維持する。
＜第１ダイオード２６の効果＞
図５は、第１ダイオード２６の効果の説明図である。図５には、給電制御装置１０において、第１ダイオード２６が除かれた構成が示されている。この構成は、具体的には、給電制御装置１０において第１ダイオード２６の両端が短絡した構成である。この構成で、図５に示すように、直流電源１２の接続が逆接続である場合、直流電源１２の電圧が下側寄生ダイオード５ｄを介して第１ＦＥＴ２０ａのゲートに印加されるとともに、下側寄生ダイオード６ｄを介して第２ＦＥＴ２０ｂのゲートに印加される。これにより、第１ＦＥＴ２０ａ及び第２ＦＥＴ２０ｂそれぞれにおいて、基準電位がソースの電位であるゲートの電圧が上昇し、第１ＦＥＴ２０ａ及び第２ＦＥＴ２０ｂそれぞれについてドレイン及びソース間の抵抗値が低下する。これにより、第１ＦＥＴ２０ａ及び第２ＦＥＴ２０ｂを介して電流が流れる可能性がある。
直流電源１２の接続が逆接続である場合において、第１ＦＥＴ２０ａ及び第２ＦＥＴ２０ｂを介して電流が流れたとき、負極端子Ｔｎから電流が負荷１１、第２ＦＥＴ２０ｂ、第１ＦＥＴ２０ａ及び正極端子Ｔｐの順に流れる。これにより、負荷１１が不適切な動作を行う可能性がある。例えば、負荷１１がモータである場合、モータが通常の方向とは異なる方向に回転する可能性がある。
しかしながら、図１に示す給電制御装置１０は第１ダイオード２６を有するので、直流電源１２の接続が逆接続である場合において、第１駆動回路２１ａ及び第２駆動回路２１ｂそれぞれを介して、直流電源１２の電圧が第１ＦＥＴ２０ａ及び第２ＦＥＴ２０ｂのゲートに印加されることはない。前述したように、直流電源１２の接続が逆接続である場合、上側ＦＥＴ５０ｕ，６０ｕ及び下側ＦＥＴ５０ｄ，６０ｄはオフである。第１ＦＥＴ２０ａ及び第２ＦＥＴ２０ｂそれぞれのゲートは、例えば、図示しない２つの抵抗を介して第１ダイオード２６のカソードに接続されている。このため、直流電源１２の電圧が第１ＦＥＴ２０ａ及び第２ＦＥＴ２０ｂのゲートに印加されていない場合、第１ＦＥＴ２０ａ及び第２ＦＥＴ２０ｂについて、基準電位がダイオード電位であるゲートの電圧は低く、第１ＦＥＴ２０ａ及び第２ＦＥＴ２０ｂはオフに維持される。
また、図１に示すように、正極端子Ｔｐ及び第１ダイオード２６のアノードそれぞれに、第２ダイオード２７のカソード及びアノードが接続されている。このため、直流電源１２の接続が逆接続である場合であっても、直流電源１２の負極、及び、第１ダイオード２６のアノード間の電圧は安定する。
＜なお書き＞
第１フィルタ回路２２ａの出力電圧の閾値電圧は、第２フィルタ回路２２ｂの出力電圧の閾値電圧と異なっていてもよい。第１時定数は第２時定数以上の値であってもよい。第１ＦＥＴ２０ａが第２ＦＥＴ２０ｂよりも先にオンに切替わり、かつ、第１ＦＥＴ２０ａが第２ＦＥＴ２０ｂよりも後にオフに切替わる構成である限り、閾値電圧、第１時定数及び第２時定数を任意の値に設定することができる。例えば、第１時定数及び第２時定数が一致している場合、第１フィルタ回路２２ａの出力電圧の閾値電圧を、第２フィルタ回路２２ｂの出力電圧の閾値電圧未満の電圧に設定する。これにより、前述した構成を実現することができる。
（実施形態２）
実施形態１において、直流電源１２の接続が逆接続である場合であっても、直流電源１２の負極、及び、第１ダイオード２６のカソード間の電圧を安定させるために第２ダイオード２７が用いられている。しかしながら、直流電源１２の接続が逆接続である場合であっても、直流電源１２の負極、及び、第１ダイオード２６のカソード間の電圧を安定させるために用いる素子は、第２ダイオード２７に限定されない。
以下では、実施形態２について、実施形態１と異なる点を説明する。後述する構成を除く他の構成は実施形態１と共通している。このため、実施形態１と共通する構成部には、実施形態１と同一の参照符号を付してその説明を省略する。
＜給電制御装置１０の構成＞
図６は実施形態２における電源システム１の要部構成を示すブロック図である。実施形態２における電源システム１を、実施形態１における電源システム１と比較した場合、給電制御装置１０の構成が異なる。実施形態２における給電制御装置１０は、実施形態１における給電制御装置１０が有する構成部の中で第２ダイオード２７を除く他の構成を有する。実施形態２における給電制御装置１０は、第２ダイオード２７の代わりに、スイッチ７０を有する。
スイッチ７０はＮチャネル型のＭＯＳＦＥＴである。ＭＯＳＦＥＴは半導体スイッチの１つである。スイッチ７０について、ドレイン及びソースそれぞれにカソード及びアノードが接続される寄生ダイオード７１が形成されている。スイッチ７０のドレイン、ソース及びゲートそれぞれは、正極端子Ｔｐ、第１ダイオード２６のアノード及び負極端子Ｔｎに接続されている。
スイッチ７０について、状態がオンである場合、ドレイン及びソース間の抵抗値が十分に小さく、ドレイン及びソースを介して電流を流れることが可能である。スイッチ７０について、状態がオフである場合、ドレイン及びソース間の抵抗値が十分に大きく、ドレイン及びソースを介して電流を流れることはない。スイッチ７０について、基準電位がソースの電位であるゲートの電圧が一定の第４のオン電圧以上である場合、状態はオンである。スイッチ７０について、基準電位がソースの電位であるゲートの電圧が一定の第４のオフ電圧以上である場合、状態はオンである。第４のオン電圧は第４のオフ電圧を超えている。第４のオフ電圧は正の電圧である。スイッチ７０のソースの電位は、第１ダイオード２６のアノードの電位である。スイッチ７０のゲートは制御端として機能する。第４のオン電圧は所定電圧に相当する。
直流電源１２の接続が正常接続である場合、第１ダイオード２６において、電流がアノード及びカソードの順に流れる。このため、スイッチ７０において、基準電位がソースの電位であるゲートの電圧は、負の電圧であり、第４のオフ電圧未満である。このため、直流電源１２の接続が正常接続である場合、スイッチ７０はオフである。
直流電源１２の接続が逆接続である場合、スイッチ７０について、基準電位がドレインであるソースの電圧は直流電源１２の電圧である。このとき、スイッチ７０において、基準電位がソースの電位であるゲートの電圧は第４のオン電圧以上であり、スイッチ７０はオンである。これにより、第１ダイオード２６のカソードは、正極端子Ｔｐ、即ち、直流電源１２の負極端子に接続される。従って、直流電源１２の接続が逆接続である場合であっても、基準電位が直流電源１２の負極の電位である第１ダイオード２６のアノードの電圧は、ゼロＶに固定され、安定する。
＜給電制御装置１０＞
実施形態２における給電制御装置１０は、実施形態１における給電制御装置１０が奏する効果の中で、第２ダイオード２７を用いることによって得られる効果を除く他の効果を同様に奏する。
＜なお書き＞
実施形態２において、スイッチ７０は、Ｎチャネル型のＭＯＳＦＥＴに限定されず、例えば、ＩＧＢＴ(Insulated Gate Bipolar Transistor)であってもよい。この場合、スイッチ７０のコレクタ、エミッタ及びゲートは、例えば、第１ダイオード２６のアノード、正極端子Ｔｐ及び負極端子Ｔｎに接続される。更に、スイッチ７０は、半導体スイッチに限定されず、例えば、リレー接点であってもよい。
（実施形態３）
実施形態１では、正極端子Ｔｐから負極端子Ｔｎに流れる電流の電流経路において、第１ＦＥＴ２０ａは、第２ＦＥＴ２０ｂの上流側に配置されている。しかしながら、第１ＦＥＴ２０ａが配置される場所は、第２ＦＥＴ２０ｂの上流側に限定されない。
以下では、実施形態３について、実施形態１と異なる点を説明する。後述する構成を除く他の構成は実施形態１と共通している。このため、実施形態１と共通する構成部には、実施形態１と同一の参照符号を付してその説明を省略する。
＜給電制御装置１０の構成＞
図７は、実施形態３における電源システム１の要部構成を示すブロック図である。実施形態３における電源システム１を、実施形態１における電源システム１と比較した場合、給電制御装置１０の構成が異なる。実施形態３における給電制御装置１０は、実施形態１における給電制御装置１０が有する構成部の中で、装置抵抗２４を除く他の構成部を有する。
実施形態３では、第１ＦＥＴ２０ａのドレイン及びソースそれぞれは、正極端子Ｔｐ及び第２ＦＥＴ２０ｂのソースに接続されている。第２ＦＥＴ２０ｂのドレインは負荷１１の一端に接続されている。直流電源１２の接続が正常接続である場合において、第１ＦＥＴ２０ａ及び第２ＦＥＴ２０ｂがオンであるとき、電流は正極端子Ｔｐから第２ＦＥＴ２０ｂ、第１ＦＥＴ２０ａ、負荷１１及び負極端子Ｔｎの順に流れる。従って、正極端子Ｔｐから負極端子Ｔｎに流れる電流の電流経路において、第１ＦＥＴ２０ａは第２ＦＥＴ２０ｂの下流側に配置されている。また、実施形態３では、第１駆動回路２１ａの第１駆動部５１及び第２駆動回路２１ｂの第２駆動部６１は、第１ＦＥＴ２０ａ及び第２ＦＥＴ２０ｂ間の接続ノードの代わりに、正極端子Ｔｐに接続されている。
実施形態１においては、中間電圧は、基準電位がダイオード電位である正極端子Ｔｐの電圧に一致する。実施形態４における第１駆動部５１及び第２駆動部６１それぞれは、中間電圧の代わりに、基準電位がダイオード電位である正極端子Ｔｐの電圧を直接に監視し、実施形態１と同様に、第１ＦＥＴ２０ａ及び第２ＦＥＴ２０ｂをオン又はオフに切替える。
従って、直流電源１２の接続が正常接続である場合における第１駆動部５１の動作は以下の通りである。第１駆動部５１は、第１フィルタ回路２２ａの出力電圧が閾値電圧以上の電圧となった場合において、基準電位がダイオード電位である正極端子Ｔｐの電圧が基準電圧以上であるとき、上側ＦＥＴ５０ｕ及び下側ＦＥＴ５０ｄそれぞれをオン及びオフに切替える。これにより、昇圧電圧が第１ＦＥＴ２０ａのゲートに印加され、第１ＦＥＴ２０ａがオンに切替わる。第１駆動部５１は、第１フィルタ回路２２ａの出力電圧が閾値電圧未満の電圧となるか、又は、基準電位がダイオード電位である正極端子Ｔｐの電圧が基準電圧未満の電圧となった場合、上側ＦＥＴ５０ｕ及び下側ＦＥＴ５０ｄそれぞれをオフ及びオンに切替える。これにより、昇圧電圧の印加が停止し、第１ＦＥＴ２０ａのゲートの電位がダイオード電位に調整される。結果、第１ＦＥＴ２０ａがオフに切替わる。直流電源１２の接続が逆接続である場合、第１駆動部５１は、実施形態１と同様に、上側ＦＥＴ５０ｕ及び下側ＦＥＴ５０ｄをオフに維持する。
直流電源１２の接続が正常接続である場合における第２駆動部６１の動作は、直流電源１２の接続が正常接続である場合における第１駆動部５１の動作と同様である。ここで、第２ＦＥＴ２０ｂ、上側ＦＥＴ６０ｕ及び下側ＦＥＴ６０ｄそれぞれは、第１ＦＥＴ２０ａ、上側ＦＥＴ５０ｕ及び下側ＦＥＴ５０ｄに対応する。直流電源１２の接続が逆接続である場合、第２駆動部６１は、実施形態１と同様に、上側ＦＥＴ６０ｕ及び下側ＦＥＴ６０ｄをオフに維持する。
＜第１ダイオード２６の効果＞
第１ダイオード２６がない場合、即ち、実施形態３における給電制御装置１０において第１ダイオード２６の両端が短絡している場合において、直流電源１２の接続が逆接続であると仮定する。この場合、実施形態１の説明で述べたように、第１ＦＥＴ２０ａ及び第２ＦＥＴ２０ｂのゲートに直流電源１２の電圧が印加され、第１ＦＥＴ２０ａ及び第２ＦＥＴ２０ｂそれぞれについて、ドレイン及びソース間の抵抗値が低下し、第１ＦＥＴ２０ａ及び第２ＦＥＴ２０ｂを介して電流が流れる可能性がある。結果、負荷１１が不適切な動作を行う可能性がある。しかしながら、実施形態３における給電制御装置１０は第１ダイオード２６を有するので、直流電源１２の接続が逆接続である場合において、第１駆動回路２１ａ及び第２駆動回路２１ｂそれぞれを介して、直流電源１２の電圧が第１ＦＥＴ２０ａ及び第２ＦＥＴ２０ｂのゲートに印加されることはない。
前述したように、直流電源１２の接続が逆接続である場合、上側ＦＥＴ５０ｕ，６０ｕ及び下側ＦＥＴ５０ｄ，６０ｄはオフである。第１ＦＥＴ２０ａ及び第２ＦＥＴ２０ｂそれぞれのゲートは、例えば、図示しない２つの抵抗を介して第１ダイオード２６のカソードに接続されている。このため、直流電源１２の電圧が第１ＦＥＴ２０ａ及び第２ＦＥＴ２０ｂのゲートに印加されていない場合、第１ＦＥＴ２０ａ及び第２ＦＥＴ２０ｂについて、基準電位がダイオード電位であるゲートの電圧は低く、第１ＦＥＴ２０ａ及び第２ＦＥＴ２０ｂはオフに維持される。
＜給電制御装置１０の効果及びなお書き＞
実施形態３における給電制御装置１０は、実施形態１における給電制御装置１０が奏する効果を同様に奏する。
実施形態３において、実施形態２と同様に、第２ダイオード２７の代わりに、スイッチ７０を用いてもよい。この場合、実施形態３における給電制御装置１０は、実施形態２における給電制御装置１０が奏する効果を同様に奏する。
（実施形態４）
実施形態１では、正極端子Ｔｐから負極端子Ｔｎに流れる電流の電流経路において、第１ＦＥＴ２０ａ及び第２ＦＥＴ２０ｂは負荷１１の上流側に配置されている。しかしながら、第１ＦＥＴ２０ａ及び第２ＦＥＴ２０ｂは、負荷１１の下流側に配置されてもよい。
以下では、実施形態４について、実施形態１と異なる点を説明する。後述する構成を除く他の構成は実施形態１と共通している。このため、実施形態１と共通する構成部には、実施形態１と同一の参照符号を付してその説明を省略する。
＜電源システム１の構成＞
図８は、実施形態４における電源システム１の要部構成を示すブロック図である。実施形態４における電源システム１を、実施形態１における電源システム１と比較した場合、負荷１１の配置場所が異なる。正極端子Ｔｐが負荷１１の一端に接続されている。負荷１１の他端は第１ＦＥＴ２０ａのソースに接続されている。第２ＦＥＴ２０ｂのソースは負極端子Ｔｎに接続されている。
直流電源１２の接続が正常接続である場合において、第１ＦＥＴ２０ａ及び第２ＦＥＴ２０ｂをオンであるとき、電流が正極端子Ｔｐから負荷１１、第１ＦＥＴ２０ａ及び第２ＦＥＴ２０ｂの順に流れる。これにより、直流電源１２から負荷１１に電力が供給され、負荷１１は作動する。同様の場合において、第１ＦＥＴ２０ａ及び第２ＦＥＴ２０ｂがオフであるとき、第１ＦＥＴ２０ａ及び第２ＦＥＴ２０ｂを介して電流が流れず、直流電源１２から負荷１１への給電は停止している。このとき、負荷１１が作動することはない。
＜給電制御装置１０の構成＞
実施形態４における給電制御装置１０は、実施形態１における給電制御装置１０が有する構成部の中で装置抵抗２４及び昇圧回路２５を除く他の構成部を有する。第１駆動回路２１ａ及び第２駆動回路２１ｂは、昇圧回路２５の出力端に接続する代わりに、正極端子Ｔｐに接続されている。第１駆動回路２１ａ及び第２駆動回路２１ｂは、第１ＦＥＴ２０ａ及び第２ＦＥＴ２０ｂ間の接続ノードに接続されておらず、実施形態３と同様に、中間電圧の代わりに、基準電位がダイオード電位である正極端子Ｔｐの電圧を監視している。
直流電源１２の接続が正常接続である場合において、第１駆動回路２１ａは、直流電源１２の電圧を第１ＦＥＴ２０ａに印加することによって、第１ＦＥＴ２０ａをオンに切替える。第１駆動回路２１ａは、直流電源１２の電圧の印加を停止し、第１ＦＥＴ２０ａのゲートの電位をダイオード電位に調整することによって、第１ＦＥＴ２０ａをオフに切替える。
同様に、直流電源１２の接続が正常接続である場合において、第２駆動回路２１ｂは、直流電源１２の電圧を第２ＦＥＴ２０ｂに印加することによって、第２ＦＥＴ２０ｂをオンに切替える。第２駆動回路２１ｂは、直流電源１２の電圧の印加を停止し、第２ＦＥＴ２０ｂのゲートの電位をダイオード電位に調整することによって、第２ＦＥＴ２０ｂをオフに切替える。
＜第１駆動回路２１ａ及び第２駆動回路２１ｂの構成＞
図９は、第１駆動回路２１ａ及び第２駆動回路２１ｂの回路図である。図９に示すように、第１駆動部５１及び第２駆動部６１それぞれは、第１ＦＥＴ２０ａ及び第２ＦＥＴ２０ｂ間の接続ノードの代わりに、正極端子Ｔｐに接続されている。
直流電源１２の接続が正常接続である場合、第１駆動回路２１ａの第１駆動部５１は、実施形態３と同様に、基準電位がダイオード電位である正極端子Ｔｐの電圧と、第１フィルタ回路２２ａの出力電圧とに基づいて、上側ＦＥＴ５０ｕ及び下側ＦＥＴ５０ｄそれぞれをオン又はオフに切替える。上側ＦＥＴ５０ｕ及び下側ＦＥＴ５０ｄそれぞれがオン及びオフである場合、直流電源１２の電圧が第１ＦＥＴ２０ａのゲートに印加され、第１ＦＥＴ２０ａはオンに切替わる。上側ＦＥＴ５０ｕ及び下側ＦＥＴ５０ｄそれぞれがオフ及びオンである場合、昇圧電圧の印加が停止し、第１ＦＥＴ２０ａのゲートの電位がダイオード電位に調整される。結果、第１ＦＥＴ２０ａがオフに切替わる。直流電源１２の接続が逆接続である場合、第１駆動部５１は、実施形態３と同様に、上側ＦＥＴ５０ｕ及び下側ＦＥＴ５０ｄをオフに維持する。
同様に、直流電源１２の接続が正常接続である場合、第２駆動回路２１ｂの第２駆動部６１は、実施形態３と同様に、基準電位がダイオード電位である正極端子Ｔｐの電圧と、第２フィルタ回路２２ｂの出力電圧とに基づいて、上側ＦＥＴ６０ｕ及び下側ＦＥＴ６０ｄそれぞれをオン又はオフに切替える。上側ＦＥＴ６０ｕ及び下側ＦＥＴ６０ｄそれぞれがオン及びオフである場合、直流電源１２の電圧が第２ＦＥＴ２０ｂのゲートに印加され、第２ＦＥＴ２０ｂはオンに切替わる。上側ＦＥＴ６０ｕ及び下側ＦＥＴ６０ｄそれぞれがオフ及びオンである場合、昇圧電圧の印加が停止し、第２ＦＥＴ２０ｂのゲートの電位がダイオード電位に調整される。結果、第２ＦＥＴ２０ｂがオフに切替わる。直流電源１２の接続が逆接続である場合、第２駆動部６１は、実施形態３と同様に、上側ＦＥＴ６０ｕ及び下側ＦＥＴ６０ｄをオフに維持する。
＜第１ダイオード２６の効果＞
第１ダイオード２６がない場合、即ち、実施形態４における給電制御装置１０において第１ダイオード２６の両端が短絡している場合において、直流電源１２の接続が逆接続であると仮定する。この場合、実施形態１の説明で述べたように、第１ＦＥＴ２０ａ及び第２ＦＥＴ２０ｂのゲートに直流電源１２の電圧が印加され、第１ＦＥＴ２０ａ及び第２ＦＥＴ２０ｂそれぞれについて、ドレイン及びソース間の抵抗値が低下し、第１ＦＥＴ２０ａ及び第２ＦＥＴ２０ｂを介して電流が流れる可能性がある。結果、負荷１１が不適切な動作を行う可能性がある。しかしながら、実施形態４における給電制御装置１０は第１ダイオード２６を有するので、直流電源１２の接続が逆接続である場合において、第１駆動回路２１ａ及び第２駆動回路２１ｂそれぞれを介して、直流電源１２の電圧が第１ＦＥＴ２０ａ及び第２ＦＥＴ２０ｂのゲートに印加されることはない。
前述したように、直流電源１２の接続が逆接続である場合、上側ＦＥＴ５０ｕ，６０ｕ及び下側ＦＥＴ５０ｄ，６０ｄはオフである。第１ＦＥＴ２０ａ及び第２ＦＥＴ２０ｂそれぞれのゲートは、例えば、図示しない２つの抵抗を介して第１ダイオード２６のカソードに接続されている。このため、直流電源１２の電圧が第１ＦＥＴ２０ａ及び第２ＦＥＴ２０ｂのゲートに印加されていない場合、第１ＦＥＴ２０ａ及び第２ＦＥＴ２０ｂについて、基準電位がダイオード電位であるゲートの電圧は低く、第１ＦＥＴ２０ａ及び第２ＦＥＴ２０ｂはオフに維持される。
＜給電制御装置１０の効果及びなお書き＞
実施形態４における給電制御装置１０は、実施形態１における給電制御装置１０が奏する効果を同様に奏する。
実施形態４において、実施形態２と同様に、第２ダイオード２７の代わりに、スイッチ７０を用いてもよい。この場合、実施形態４における給電制御装置１０は、実施形態２における給電制御装置１０が奏する効果を同様に奏する。
（実施形態５）
実施形態４では、正極端子Ｔｐから負極端子Ｔｎに流れる電流の電流経路において、第１ＦＥＴ２０ａは、第２ＦＥＴ２０ｂの上流側に配置されている。しかしながら、第１ＦＥＴ２０ａが配置される場所は、第２ＦＥＴ２０ｂの上流側に限定されない。
以下では、実施形態５について、実施形態４と異なる点を説明する。後述する構成を除く他の構成は実施形態４と共通している。このため、実施形態４と共通する構成部には、実施形態４と同一の参照符号を付してその説明を省略する。
＜給電制御装置１０の構成＞
図１０は、実施形態５における電源システム１の要部構成を示すブロック図である。実施形態５における電源システム１を、実施形態１における電源システム１と比較した場合、給電制御装置１０の構成が異なる。実施形態５における給電制御装置１０を、実施形態４における給電制御装置１０と比較した場合、第１ＦＥＴ２０ａ及び第２ＦＥＴ２０ｂの配置場所が異なる。
第１ＦＥＴ２０ａのドレイン及びソースそれぞれは、負荷１１の他端及び第２ＦＥＴ２０ｂのソースに接続されている。第２ＦＥＴ２０ｂのドレインは負極端子Ｔｎに接続されている。
＜第１ダイオード２６の効果＞
第１駆動回路２１ａは、実施形態４と同様に、第１ＦＥＴ２０ａをオン又はオフに切替える。第２駆動回路２１ｂも、実施形態４と同様に、第２ＦＥＴ２０ｂをオン又はオフに切替える。直流電源１２の接続が正常接続である場合において、第１ＦＥＴ２０ａ及び第２ＦＥＴ２０ｂがオンであるとき、電流は正極端子Ｔｐから負荷１１、第２ＦＥＴ２０ｂ、第１ＦＥＴ２０ａ及び負極端子Ｔｎの順に流れる。従って、正極端子Ｔｐから負極端子Ｔｎに流れる電流の電流経路において、第１ＦＥＴ２０ａは第２ＦＥＴ２０ｂの下流側に配置されている。
第１ダイオード２６がない場合、即ち、実施形態５における給電制御装置１０において第１ダイオード２６の両端が短絡している場合において、直流電源１２の接続が逆接続であると仮定する。この場合、実施形態４の説明で述べたように、第１ＦＥＴ２０ａ及び第２ＦＥＴ２０ｂのゲートに直流電源１２の電圧が印加され、第１ＦＥＴ２０ａ及び第２ＦＥＴ２０ｂそれぞれについて、ドレイン及びソース間の抵抗値が低下し、第１ＦＥＴ２０ａ及び第２ＦＥＴ２０ｂを介して電流が流れる可能性がある。結果、負荷１１が不適切な動作を行う可能性がある。しかしながら、実施形態５における給電制御装置１０は第１ダイオード２６を有するので、直流電源１２の接続が逆接続である場合において、第１駆動回路２１ａ及び第２駆動回路２１ｂそれぞれを介して、直流電源１２の電圧が第１ＦＥＴ２０ａ及び第２ＦＥＴ２０ｂのゲートに印加されることはない。
実施形態４と同様に、直流電源１２の接続が逆接続である場合、上側ＦＥＴ５０ｕ，６０ｕ及び下側ＦＥＴ５０ｄ，６０ｄはオフである。第１ＦＥＴ２０ａ及び第２ＦＥＴ２０ｂそれぞれのゲートは、例えば、図示しない２つの抵抗を介して第１ダイオード２６のカソードに接続されている。このため、直流電源１２の電圧が第１ＦＥＴ２０ａ及び第２ＦＥＴ２０ｂのゲートに印加されていない場合、第１ＦＥＴ２０ａ及び第２ＦＥＴ２０ｂについて、基準電位がダイオード電位であるゲートの電圧は低く、第１ＦＥＴ２０ａ及び第２ＦＥＴ２０ｂはオフに維持される。
＜給電制御装置１０の効果及びなお書き＞
実施形態５における給電制御装置１０は、実施形態４における給電制御装置１０が奏する効果を同様に奏する。
実施形態５において、実施形態２と同様に、第２ダイオード２７の代わりに、スイッチ７０を用いてもよい。この場合、実施形態５における給電制御装置１０は、実施形態２における給電制御装置１０が奏する効果を同様に奏する。
＜変形例＞
実施形態１～５において、第１駆動回路２１ａは、直流電源１２の接続が逆接続である場合に、グランド端を介して第１ＦＥＴ２０ａのゲートに電圧を印加することが可能な回路であればよい。このため、第１駆動回路２１ａの構成は、上側ＦＥＴ５０ｕ及び下側ＦＥＴ５０ｄが用いられる構成に限定されない。同様に、第２駆動回路２１ｂは、直流電源１２の接続が逆接続である場合に、グランド端を介して第２ＦＥＴ２０ｂのゲートに電圧を印加することが可能な回路であればよい。このため、第２駆動回路２１ｂの構成は、上側ＦＥＴ６０ｕ及び下側ＦＥＴ６０ｄが用いられる構成に限定されない。
開示された実施形態１～５はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は、上述した意味ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味及び範囲内でのすべての変更が含まれることが意図される。
１ 電源システム
５ｄ 下側寄生ダイオード
５ｕ 上側寄生ダイオード
６ｄ 下側寄生ダイオード
６ｕ 上側寄生ダイオード
１０ 給電制御装置
１１ 負荷
１２ 直流電源
２０ａ 第１ＦＥＴ
２０ｂ 第２ＦＥＴ
２１ａ 第１駆動回路（切替え回路の一部）
２１ｂ 第２駆動回路（切替え回路の一部）
２２ａ 第１フィルタ回路
２２ｂ 第２フィルタ回路
２３ マイコン
２４ 装置抵抗
２５ 昇圧回路
２６ 第１ダイオード
２７ 第２ダイオード
３０ 第１抵抗
３１ 第１キャパシタ
４０ 第２抵抗
４１ 第２キャパシタ
４２ 回路ダイオード
５０ｄ，６０ｄ 下側ＦＥＴ
５０ｕ，６０ｕ 上側ＦＥＴ
５１ 第１駆動部
６１ 第２駆動部
７０ スイッチ
７１ 寄生ダイオード
Ｄａ 第１寄生ダイオード
Ｄｂ 第２寄生ダイオード
Ｔｎ 負極端子（第２端子）
Ｔｐ 正極端子（第１端子）

Claims (7)

  1. 第１端子及び第２端子間に着脱可能に接続される直流電源から負荷への給電を制御する給電制御装置であって、
    前記第１端子から前記第２端子に流れる電流の電流経路にて、ドレインがソースの下流側に配置されるＮチャネル型の第１ＦＥＴと、
    前記電流経路にて、ドレインがソースの上流側に配置されるＮチャネル型の第２ＦＥＴと、
    前記第２端子にカソードが接続されるダイオードと、
    基準電位が前記ダイオードのアノードの電位である前記第１ＦＥＴ及び第２ＦＥＴのゲートの電圧を調整することによって、前記第１ＦＥＴ及び第２ＦＥＴをオン又はオフに切替える切替え回路と
    を備え、
    前記第１ＦＥＴ及び第２ＦＥＴそれぞれについて、ドレイン及びソースそれぞれにカソード及びアノードが接続される寄生ダイオードが形成されている
    給電制御装置。
  2. カソード及びアノードそれぞれが前記第１端子及び前記ダイオードのアノードに接続される第２のダイオード
    を備える請求項１に記載の給電制御装置。
  3. 前記第１端子及び前記ダイオードのアノード間に接続されるスイッチを備え、
    前記スイッチは、前記第１端子及び第２端子それぞれに前記直流電源の正極及び負極が接続された場合にオフであり、前記第１端子及び第２端子それぞれに前記直流電源の負極及び正極が接続された場合にオンである
    請求項１に記載の給電制御装置。
  4. 前記スイッチは、基準電位が前記ダイオードのアノードの電位である制御端の電圧が所定電圧以上である場合にオンである半導体スイッチであり、
    前記スイッチの制御端は前記第２端子に接続される
    請求項３に記載の給電制御装置。
  5. 前記第１端子の電圧を昇圧する昇圧回路と、
    前記第１ＦＥＴのドレイン及びソース間に接続される抵抗と
    を備え、
    前記電流経路にて、前記第１ＦＥＴは前記第２ＦＥＴの上流側に配置され、前記第２ＦＥＴは前記負荷の上流側に配置され、
    前記切替え回路は、前記第１ＦＥＴ及び第２ＦＥＴのオンへの切替えが指示された場合にて、前記第１ＦＥＴ及び第２ＦＥＴ間の接続ノードの電圧が第２の所定電圧以上であるとき、前記昇圧回路が昇圧した電圧を前記第１ＦＥＴ及び第２ＦＥＴのゲートに印加する
    請求項１から請求項４のいずれか１つに記載の給電制御装置。
  6. 前記切替え回路は、前記第１ＦＥＴ及び第２ＦＥＴのオンへの切替えが指示された場合、前記第２ＦＥＴよりも先に前記第１ＦＥＴをオンに切替える
    請求項１から請求項５のいずれか１つに記載の給電制御装置。
  7. 前記切替え回路は、前記第１ＦＥＴ及び第２ＦＥＴのオフへの切替えが指示された場合、前記第２ＦＥＴよりも後に前記第１ＦＥＴをオフに切替える
    請求項１から請求項６のいずれか１つに記載の給電制御装置。
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