JP2007194464A - Semiconductor device and method of manufacturing the same - Google Patents
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Abstract
Description
この発明は、半導体装置および半導体装置の製造方法に係る発明であり、たとえば、メタルハードマスクプロセスを経て製造された半導体装置およびその半導体装置の製造方法に適用することができる。 The present invention relates to a semiconductor device and a method for manufacturing the semiconductor device, and can be applied to, for example, a semiconductor device manufactured through a metal hard mask process and a method for manufacturing the semiconductor device.
半導体素子の微細化に伴い、製造工程中で使用されるレジスト膜厚も薄膜化の傾向にある。当該薄膜化したレジストでは、エッチングの際にエッチング対象となる層（尾もしくは膜）とのエッチング選択比を十分に取ることができない。 With the miniaturization of semiconductor elements, the resist film thickness used in the manufacturing process tends to be thin. The thinned resist cannot have a sufficient etching selectivity with respect to a layer (tail or film) to be etched during etching.
したがって、当該半導体素子の微細化に伴い、メタルハードマスクプロセスが採用されはじめていている。特に、配設レイヤでは、メタルハードマスクプロセスが必要になってきている。 Therefore, with the miniaturization of the semiconductor element, a metal hard mask process has begun to be adopted. In particular, a metal hard mask process is required in the arrangement layer.
ところで、半導体装置を構成するいずれかの層内には、下地マークが形成されている。当該下地マークは、半導体装置の製造工程中において、たとえば露光処理の際の位置合わせや重ね合わせ検査時の際等に使用される。 Incidentally, a base mark is formed in any of the layers constituting the semiconductor device. The ground mark is used during the manufacturing process of the semiconductor device, for example, at the time of alignment during exposure processing or at the time of overlay inspection.
しかし、上述のようにメタルハードマスクプロセスが施される場合には、不透明性を有するメタルハードマスクにより、当該メタルハードマスクの下層に存する下地マークが精度良く認識できなくなり、最悪の場合には全く認識できなくなる。これでは、下地マークを目印とした、位置合わせや重ね合わせ検査等を精度良く（位置ずれが発生することなく）実施することができない。 However, when the metal hard mask process is performed as described above, the base mark existing in the lower layer of the metal hard mask cannot be accurately recognized due to the opaque metal hard mask. Cannot be recognized. This makes it impossible to perform alignment, overlay inspection, or the like with the base mark as a mark (without causing a positional shift).
そこで、本発明は、たとえメタルハードマスクプロセスを施す場合においても、下地マークの認識が容易にできる半導体装置を提供することを目的とする。また、当該半導体装置の製造方法を提供することを目的とする。 Accordingly, an object of the present invention is to provide a semiconductor device capable of easily recognizing a base mark even when a metal hard mask process is performed. Another object of the present invention is to provide a method for manufacturing the semiconductor device.
上記の目的を達成するために、本発明に係る請求項１に記載の半導体装置は、下地層上に形成されている第一の層と、前記第一の層内に所定のパターンで埋め込み形成された下地マーク部と、前記第一の層および前記下地マーク部を覆う第二の層とを、備えており、断面視において、前記下地マーク部の上面と前記下地マーク部に隣接する前記第一の層上面との間で、段差が生じており、前記第二の層の上面は、断面視において、前記段差に基づいた凹凸形状を有している。
In order to achieve the above object, a semiconductor device according to
また、請求項１６に記載の半導体装置の製造方法は、（ａ）下地層上に第一の層を形成する工程と、（ｂ）前記第一の層内に所定のパターンで下地マーク部を埋め込み形成する工程と、（ｃ）前記下地マーク部周辺の前記第一の層の上面部を除去する工程と、（ｄ）前記工程（ｃ）の後、前記第一の層および前記下地マーク部を覆うように、第二の層を形成する工程とを、備えている。
The method of manufacturing a semiconductor device according to
また、請求項１７に記載の半導体装置の製造方法は、（ａ）下地層上に第一の層を形成する工程と、（ｂ）前記第一の層内に所定のパターンで下地マーク部を埋め込み形成する工程と、（ｃ）前記第一の層から露出している前記下地マーク部の上面部を除去する工程と、（ｄ）前記工程（ｃ）の後、前記第一の層および前記下地マーク部を覆うように、第二の層を形成する工程とを、備えている。 The method of manufacturing a semiconductor device according to claim 17 includes: (a) a step of forming a first layer on the base layer; and (b) forming a base mark portion in a predetermined pattern in the first layer. A step of embedding, (c) a step of removing an upper surface portion of the base mark portion exposed from the first layer, and (d) after the step (c), the first layer and the step Forming a second layer so as to cover the base mark portion.
また、請求項１８に記載の半導体装置の製造方法は、（Ａ）下地層上に第一の層を形成する工程と、（Ｂ）前記第一の層内に、埋め込み配線を形成するための第一の溝を形成する工程と、（Ｃ）前記第一の層内に、前記第一の溝幅よりも広い幅を有しており、埋め込み下地マーク部を形成するための第二の溝を形成する工程と、（Ｄ）前記第一の溝にメッキ膜が充填されるメッキ条件の下、前記第一の溝および前記第二の溝の両方に対してメッキ処理を施すことにより、断面視において上面が凹部形状を有する前記下地マーク部、および前記配線とを形成する工程と、（Ｅ）前記工程（Ｄ）の後、前記第一の層および前記下地マーク部を覆うように、第二の層を形成する工程とを、備えている。 The method for manufacturing a semiconductor device according to claim 18 includes: (A) a step of forming a first layer on the underlayer; and (B) a method for forming a buried wiring in the first layer. A step of forming a first groove; and (C) a second groove having a width wider than the first groove width in the first layer and for forming an embedded base mark portion. And (D) applying a plating process to both the first groove and the second groove under a plating condition in which the first groove is filled with a plating film. A step of forming the base mark portion having the concave shape on the upper surface and the wiring, and (E) after the step (D), so as to cover the first layer and the base mark portion. Forming a second layer.
本発明の請求項１に記載の半導体装置は、下地層上に形成されている第一の層と、前記第一の層内に所定のパターンで埋め込み形成された下地マーク部と、前記第一の層および前記下地マーク部を覆う第二の層とを、備えており、断面視において、前記下地マーク部の上面と前記下地マーク部に隣接する前記第一の層上面との間で、段差が生じており、前記第二の層の上面は、断面視において、前記段差に基づいた凹凸形状を有している。したがって、当該第二の層の上にメタルハードマスクを形成した場合には、当該メタルハードマスクの上面は、断面視において、上記凹凸形状に従った凹凸形状を有する。よって、不透明なメタルハードマスクを用いたプロセスを施したとしても、下地マーク部の位置を正確に認識することができる。
The semiconductor device according to
また、請求項１６に記載の半導体装置の製造方法は、（ａ）下地層上に第一の層を形成する工程と、（ｂ）前記第一の層内に所定のパターンで下地マーク部を埋め込み形成する工程と、（ｃ）前記下地マーク部周辺の前記第一の層の上面部を除去する工程と、（ｄ）前記工程（ｃ）の後、前記第一の層および前記下地マーク部を覆うように、第二の層を形成する工程とを、備えている。したがって、断面視において、下地マーク部の上面と下地マーク部に隣接する第一の層上面との間で、段差が生じさせることができる。よって、前記第二の層の上面は、断面視において、前記段差に基づいた凹凸形状を有している。したがって、当該第二の層の上にメタルハードマスクを形成した場合には、当該メタルハードマスクの上面は、断面視において、上記凹凸形状に従った凹凸形状を有する。よって、不透明なメタルハードマスクを用いたプロセスを施したとしても、下地マーク部の位置を正確に認識することができる。
The method of manufacturing a semiconductor device according to
また、請求項１７に記載の半導体装置の製造方法は、（ａ）下地層上に第一の層を形成する工程と、（ｂ）前記第一の層内に所定のパターンで下地マーク部を埋め込み形成する工程と、（ｃ）前記第一の層から露出している前記下地マーク部の上面部を除去する工程と、（ｄ）前記工程（ｃ）の後、前記第一の層および前記下地マーク部を覆うように、第二の層を形成する工程とを、備えている。したがって、断面視において、下地マーク部の上面と下地マーク部に隣接する第一の層上面との間で、段差が生じさせることができる。よって、前記第二の層の上面は、断面視において、前記段差に基づいた凹凸形状を有している。したがって、当該第二の層の上にメタルハードマスクを形成した場合には、当該メタルハードマスクの上面は、断面視において、上記凹凸形状に従った凹凸形状を有する。よって、不透明なメタルハードマスクを用いたプロセスを施したとしても、下地マーク部の位置を正確に認識することができる。 The method of manufacturing a semiconductor device according to claim 17 includes: (a) a step of forming a first layer on the base layer; and (b) forming a base mark portion in a predetermined pattern in the first layer. A step of embedding, (c) a step of removing an upper surface portion of the base mark portion exposed from the first layer, and (d) after the step (c), the first layer and the step Forming a second layer so as to cover the base mark portion. Therefore, in a cross-sectional view, a step can be generated between the upper surface of the base mark portion and the upper surface of the first layer adjacent to the base mark portion. Therefore, the upper surface of the second layer has an uneven shape based on the step in a cross-sectional view. Therefore, when a metal hard mask is formed on the second layer, the upper surface of the metal hard mask has a concavo-convex shape according to the concavo-convex shape in a cross-sectional view. Therefore, even when a process using an opaque metal hard mask is performed, the position of the base mark portion can be accurately recognized.
また、請求項１８に記載の半導体装置の製造方法は、（Ａ）下地層上に第一の層を形成する工程と、（Ｂ）前記第一の層内に、埋め込み配線を形成するための第一の溝を形成する工程と、（Ｃ）前記第一の層内に、前記第一の溝幅よりも広い幅を有しており、埋め込み下地マーク部を形成するための第二の溝を形成する工程と、（Ｄ）前記第一の溝にメッキ膜が充填されるメッキ条件の下、前記第一の溝および前記第二の溝の両方に対してメッキ処理を施すことにより、断面視において上面が凹部形状を有する前記下地マーク部、および前記配線とを形成する工程と、（Ｅ）前記工程（Ｄ）の後、前記第一の層および前記下地マーク部を覆うように、第二の層を形成する工程とを、備えている。したがって、断面視において、下地マーク部の上面と下地マーク部に隣接する第一の層上面との間で、段差が生じさせることができる。よって、前記第二の層の上面は、断面視において、前記段差に基づいた凹凸形状を有している。したがって、当該第二の層の上にメタルハードマスクを形成した場合には、当該メタルハードマスクの上面は、断面視において、上記凹凸形状に従った凹凸形状を有する。よって、不透明なメタルハードマスクを用いたプロセスを施したとしても、下地マーク部の位置を正確に認識することができる。 The method for manufacturing a semiconductor device according to claim 18 includes: (A) a step of forming a first layer on the underlayer; and (B) a method for forming a buried wiring in the first layer. A step of forming a first groove; and (C) a second groove having a width wider than the first groove width in the first layer and for forming an embedded base mark portion. And (D) applying a plating process to both the first groove and the second groove under a plating condition in which the first groove is filled with a plating film. A step of forming the base mark portion having the concave shape on the upper surface and the wiring, and (E) after the step (D), so as to cover the first layer and the base mark portion. Forming a second layer. Therefore, in a cross-sectional view, a step can be generated between the upper surface of the base mark portion and the upper surface of the first layer adjacent to the base mark portion. Therefore, the upper surface of the second layer has an uneven shape based on the step in a cross-sectional view. Therefore, when a metal hard mask is formed on the second layer, the upper surface of the metal hard mask has a concavo-convex shape according to the concavo-convex shape in a cross-sectional view. Therefore, even when a process using an opaque metal hard mask is performed, the position of the base mark portion can be accurately recognized.
以下、この発明をその実施の形態を示す図面に基づいて具体的に説明する。なお、以下に説明する発明は、不透明であるメタルハードマスクを用いたメタルハードマスクプロセスが実施される半導体装置および、当該半導体装置の製造方法全般に適用され得る。特に、４５ｎｍノードの半導体装置（ＣＭＯＳ等）および当該半導体装置の製造方法に有効である。 Hereinafter, the present invention will be specifically described with reference to the drawings showing embodiments thereof. Note that the invention described below can be applied to a semiconductor device in which a metal hard mask process using an opaque metal hard mask is performed and a method for manufacturing the semiconductor device in general. In particular, it is effective for a 45 nm node semiconductor device (CMOS or the like) and a method for manufacturing the semiconductor device.
＜実施の形態１＞
図１は、本実施の形態１に係わる半導体装置が有する下地マーク部の構成を示す透視平面図である。また、図２は、図１のＡ−Ａ断面を示す断面図である。また、図３は、当該半導体装置において、素子（たとえば配線）が形成されている領域の構成を示す断面図である。ここで、図２，３は、製造途中の半導体装置の構成を示す断面図である。
<
FIG. 1 is a perspective plan view showing a configuration of a base mark portion included in the semiconductor device according to the first embodiment. FIG. 2 is a cross-sectional view taken along the line AA of FIG. FIG. 3 is a cross-sectional view showing a configuration of a region where an element (for example, a wiring) is formed in the semiconductor device. 2 and 3 are cross-sectional views showing the configuration of the semiconductor device being manufactured.
図１に示すように、本実施の形態では、下地マーク部１は環状に形成されている。ここで、下地マーク部１は、第一の層内に所定のパターンで埋め込み形成されており、素子として機能しない。また、後述の説明からも分かるように、下地マーク部１は、素子として使用されるパターン形成可能な膜（たとえば、導電体から成る配線であり、当該配線も第一の層に所定のパターンで埋め込み形成されている）と同一材料から形成されている。また、下地マーク部１は、当該パターン形成可能な膜と同一層内（つまり、第一の層内）に形成されている。
As shown in FIG. 1, in the present embodiment, the
下地マーク部１（パターン形成可能な膜）は、当該パターン形成可能という観点から、メタル膜（たとえばＣｕ、Ｔａ、ＴａＮ、Ｔｉ、ＴｉＮ、Ｍｎ、Ｃｏ、Ｗ、ＷＮ、Ｒｕ、ＲｕＯ、ＣｏＷＰのいずれか）により構成されていることが望ましい。 The base mark portion 1 (film that can be patterned) is a metal film (for example, Cu, Ta, TaN, Ti, TiN, Mn, Co, W, WN, Ru, RuO, or CoWP from the viewpoint that the pattern can be formed. Is desirable.
また、図２に示すように、本実施の形態に係わる半導体装置では、半導体基板（図示せず。当該半導体基板が下地層であると把握できる）上にＵＳＧ（Un-doped Silicate Glass）酸化膜等の層間絶縁膜２が形成されている。ここで、層間絶縁膜２の膜厚は、たとえば４００ｎｍ程度である。また、層間絶縁膜２上には、ＳｉＣ膜等のライナー膜３が形成されている。ここで、ライナー膜３の誘電率は４．８程度であり、ライナー膜３の膜厚は５０ｎｍ程度である。
As shown in FIG. 2, in the semiconductor device according to the present embodiment, a USG (Un-doped Silicate Glass) oxide film is formed on a semiconductor substrate (not shown; it can be grasped that the semiconductor substrate is a base layer). An interlayer insulating
また、ライナー膜３上には、層間絶縁膜としてＵＬＫ（Ultra Low-K）膜４が形成されている。ここで、ＵＬＫ膜４の誘電率は２．４程度であり、ＵＬＫ膜４の膜厚は１００ｎｍ程度である。また、ＵＬＫ膜４上には、ＴＥＯＳ（Tetra Eth Oxy Silane）膜等のキャップ層間絶縁膜５が形成されている。ここで、キャップ層間絶縁膜５の膜厚は１０ｎｍ程度である。
An ULK (Ultra Low-K)
なお、本実施の形態では、ＵＬＫ膜４およびキャップ層間絶縁膜５が第一の層であると把握できる。
In the present embodiment, it can be understood that the
また図２に示すように、第一の層内には、素子として機能しない下地マーク部１が形成されている。ここで、下地マーク部１がＣｕ等の層間絶縁膜への拡散性の強いメタルから構成されている場合、図２に示すように、第一の層と下地マーク部１との間には、ＴａＮ膜とＴａ膜との積層膜等のバリアメタル膜６が形成される。なお、バリアメタル膜６の膜厚は、１０ｎｍ程度である。また、図２では、バリアメタル膜６は、下地マーク部１と層間絶縁膜２との間にも形成されている。
Further, as shown in FIG. 2, a
次に、下地マーク部１を覆うように、ＳｉＣ膜等のライナー膜７が形成されている。ここで、ライナー膜７の誘電率は４．８程度であり、ライナー膜７の膜厚は５０ｎｍ程度である。また、ライナー膜７上には、層間絶縁膜としてＵＬＫ膜８が形成されている。ここで、ＵＬＫ膜８の誘電率は２．４程度であり、ＵＬＫ膜８の膜厚は２００ｎｍ程度である。
Next, a
なお、本実施の形態では、ライナー膜７、ＵＬＫ膜８およびキャップ層間絶縁膜９が第二の層であると把握できる。
In the present embodiment, it can be understood that the
ここで図２から分かるように、当該第二の層は、断面視において、下地マーク部１の形状に沿った段差が生じている。特に、本実施の形態では、当該第二の層の段差は、下地マーク部１の上方において凸状となっている。
Here, as can be seen from FIG. 2, the second layer has a step along the shape of the
また、図２に示すように、ＵＬＫ膜８上には、ＴＥＯＳ膜等のキャップ層間絶縁膜９が形成されている。ここで、キャップ層間絶縁膜９の膜厚は５０ｎｍ程度である。
Further, as shown in FIG. 2, a cap
なお、図２，３に示す断面図は、上述の通り製造途中の半導体装置を示す図である。したがって、キャップ層間絶縁膜９上には、ＳｉＣ膜等のハードマスク１０が形成されている。また、ハードマスク１０上には、ＴａＮ膜等のメタルハードマスク１１が形成されている。ここで、ハードマスク１０の誘電率は４．８程度であり、ハードマスク１０の膜厚は５０ｎｍ程度である。さらに、メタルハードマスク１１の膜厚は、５０ｎｍ程度（より具体的には、５〜５００ｎｍ程度）である。
2 and 3 are views showing the semiconductor device being manufactured as described above. Therefore, a
ここで、上述した第二の層の段差に起因して、図２に示すように、メタルハードマスク１１も段差が生じている。
Here, due to the step of the second layer described above, the metal
なお、完成品の半導体装置では、上記ハードマスク１０およびメタルハードマスク１１は除去される。また、図２，３から分かるように、下地マーク部１が形成されている層内の別の領域には、素子として使用されるパターン形成可能な膜（配線１３）が形成されている（図３）。
In the completed semiconductor device, the
ここで、配線１３と下地マーク部１は、パターン化処理を含む同一工程で形成され、また同一材料で構成されている。また、配線１３および下地マーク部１は、第一の層内において所定のパターンで埋め込み形成されている。
Here, the
また、下地マーク部１が形成されている領域において、キャップ層間絶縁膜５が除去されている。したがって、図２の方では、キャップ層間絶縁膜５の膜厚は１０ｎｍ程度であるが、図３の方では、キャップ層間絶縁膜５の膜厚は３０ｎｍである。
Further, the cap
次に、本実施の形態に係わる半導体装置の製造方法（特に、下地マーク部１を含む領域の半導体装置の製造方法）について説明する。 Next, a method for manufacturing a semiconductor device according to the present embodiment (in particular, a method for manufacturing a semiconductor device in a region including the base mark portion 1) will be described.
シリコン基板等の半導体基板（図示せず）上に、層間絶縁膜２を５００ｎｍ程度形成する。当該層間絶縁膜２は、たとえばＣＶＤ（Ｃｈｍｉｃａｌ Ｍｅｃａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法により形成可能である。その後、当該層間絶縁膜２に対してＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）処理を施し、当該層間絶縁膜２を１００ｎｍ程度研磨する（図４）。
An interlayer insulating
ここで、半導体基板の表面内には、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法により、トレンチ分離（図示せず）が形成されている。また、層間絶縁膜２の表面内には、半導体基板と上層とを接続するタングステンプラグ（図示せず）が形成されている。当該タングステンプラグは、ＣＶＤ法およびＣＭＰ法により、形成可能である。
Here, trench isolation (not shown) is formed in the surface of the semiconductor substrate by STI (Shallow Trench Isolation). A tungsten plug (not shown) that connects the semiconductor substrate and the upper layer is formed in the surface of the
次に、層間絶縁膜２上に、ライナー膜３を５０ｎｍ程度形成する（図４）。また、ライナー膜３上に、ＵＬＫ膜４を１００ｎｍ程度形成する（図４）。さらに、当該ＵＬＫ膜４上に、キャップ層間絶縁膜５を３０ｎｍ程度形成する（図４）。ここで、当該ライナー膜３、ＵＬＫ膜４およびキャップ層間絶縁膜５の形成は、たとえばＣＶＤ法により形成可能である。
Next, a
なお、上述したように本実施の形態では、ＵＬＫ膜４およびキャップ層間絶縁膜５が第一の層であると把握できる。
As described above, in the present embodiment, it can be grasped that the
次に、上記第一の層内に、所定のパターンの下地マーク部１を埋め込み形成する。具体的には、以下の通りである。
Next, a
まず、キャップ層間絶縁膜５、ＵＬＫ膜４およびライナー膜３を連通した溝を、たとえばリソグラフィ技術により形成する。次に、当該溝の底面および側面にバリアメタル膜６を、たとえばＣＶＤ法やスパッタ法等により形成する（図４）。次に、たとえばスパッタ法によりバリアメタル膜６上に、たとえばＣｕシード膜を堆積する。そして、メッキ法およびＣＭＰ法を施すことにより、上記開口部を充填するように、たとえばＣｕから成る下地マーク部１を形成する（図４）。
First, a groove communicating the cap
なお、当該バリアメタル膜６および下地マーク部１の形成と同時に、素子として使用されるパターン化された膜（バリアメタル膜６を備えるＣｕ等の配線１３）を第一の層内に埋め込み形成する。したがって、下地マーク部１と配線１３とは同一材料から成る。
Simultaneously with the formation of the
次に、キャップ層間絶縁膜５上に、所定の開口部を有するレジスト（図示せず）を形成する。そして、当該レジストをマスクとして、下地マーク部１の周辺部のキャップ層間絶縁膜５を、２０ｎｍ程度除去する。当該キャップ層間絶縁膜５の除去は、たとえばウエットエッチング処理（ＨＦ処理）またはドライエッチング処理を施すことにより、可能となる。
Next, a resist (not shown) having a predetermined opening is formed on the cap
当該キャップ層間絶縁膜５の除去後の様子を、図５に示す。図５の断面図に示されているように、キャップ層間絶縁膜５が除去された分だけ、下地マーク部１が突出する。つまり、下地マーク部１と当該下地マーク部１に隣接するキャップ層間絶縁膜５との間で、断面視において段差が生じている。
FIG. 5 shows a state after the cap
次に、図６に示すように、下地マーク部１を覆うようにキャップ層間絶縁膜５上に、ライナー膜７を５０ｎｍ程度形成する。当該ライナー膜７は、たとえばＣＶＤ法により形成可能である。図６に示すように、下地マーク部１とキャップ層間絶縁膜５との間で生じている断面視における段差に従って、ライナー膜７にも段差が生じている。より具体的に、ライナー膜７の下地マーク部１を覆っている部分は、断面視において凸状になっている。
Next, as shown in FIG. 6, a
次に、ライナー膜７上に、ＵＬＫ膜８を２００ｎｍ程度形成する。また、当該ＵＬＫ膜８上に、キャップ層間絶縁膜９を５０ｎｍ程度形成する（図７）。ここで、ＵＬＫ膜８およびキャップ層間絶縁膜９は、ＣＶＤ法により形成可能である（図７）。
Next, the
なお、上述したように本実施の形態では、ライナー膜７、ＵＬＫ膜８およびキャップ層間絶縁膜９が第二の層であると把握できる。
As described above, in the present embodiment, it can be understood that the
また、図７に示すように、下地マーク部１とキャップ層間絶縁膜５との間で生じている断面視における段差に従って、ＵＬＫ膜８およびキャップ層間絶縁膜９にも段差が生じている。より具体的に、ＵＬＫ膜８およびキャップ層間絶縁膜９の下地マーク部１を覆っている部分は、断面視において、凸状になっている。つまり、当該第二の層の段差は、下地マーク部１の上方において凸状となっている。
Further, as shown in FIG. 7, steps are also generated in the
次に、メタルハードマスクプロセスを実施する。 Next, a metal hard mask process is performed.
具体的にまず、図２に示したように、キャップ層間絶縁膜９上にハードマスク１０を形成する。ここで、ハードマスク１０の膜厚は５０ｎｍ程度である。また、当該ハードマスク１０はＣＶＤ法により形成可能である。
Specifically, first, as shown in FIG. 2, a
さらに、図２に示したように、当該ハードマスク１０上に、メタルハードマスク１１を形成する。ここで、メタルハードマスク１１の膜厚は５０ｎｍ程度であり、当該メタルハードマスク１１はＰＶＤ（Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により形成可能である。
Further, as shown in FIG. 2, a metal
なお、第二の層と把握できるキャップ層間絶縁膜９の断面視における凹凸（段差）に起因して、ハードマスク１０およびメタルハードマスク１１も断面視において凹凸（段差）が生じる。
The
当該ハードマスク１０およびメタルハードマスク１１形成後、所定の形状のレジストを用いて、当該ハードマスク１０およびメタルハードマスク１１をパターニングする。その後、溝や開口部等の形成のため、当該ハードマスク１０およびメタルハードマスク１１をマスクとして使用して、キャップ層間絶縁膜９等の一部を除去する。
After the
以上のように、本実施の形態に係わる発明では、下地マーク部１を覆う第二の層の上面が、断面視において段差（本実施の形態では、下地マーク部１を覆う部分が凸状になっている）生じている。また、当該段差が生じるように、第一の層の一部（下地マーク部１の周辺部）を除去（エッチバック）している。
As described above, in the invention according to the present embodiment, the upper surface of the second layer that covers the
したがって、たとえ第二の層上にメタルハードマスク１１を形成したとしても、当該段差を目印に、下地マーク部１の位置を正確に、精度良く把握（認識）することができる。よって、メタルハードマスク１１に対する露光処理の際に、下地マーク部１に対する位置ずれを抑制することができる。また、所定の重ね合わせ検査を精度良く実施することができる。
Therefore, even if the metal
なお、下地マーク部１として、ＴａＮ、Ｔｉ，ＴｉＮ，Ｍｎ，Ｃｏ，Ｗ，ＷＮ，Ｒｕ，ＲｕＯ，ＣｏＷＰ等または、これらをいずれかを含む物質を採用することができる。
The
また、上記では、下地マーク部１の上面と、当該下地マーク部１に隣接するキャップ層間絶縁膜５の上面との段差は、２０ｎｍ程度であると述べた。しかし、これに限定する趣旨はない。たとえば、当該段差が１０ｎｍ〜１０００ｎｍ程度である場合においても、上記と同様な効果を奏する。
Further, in the above description, the step between the upper surface of the
＜実施の形態２＞
本実施の形態に係わる半導体装置（特に、製造途中の半導体装置）の断面図を、図８に示す。
<
FIG. 8 shows a cross-sectional view of a semiconductor device according to this embodiment (particularly, a semiconductor device being manufactured).
図８と図２との比較から分かるように、次の点を除いて、実施の形態１に係わる半導体装置と本実施の形態に係わる半導体装置とは、同じ構成である。両半導体装置において異なる点は、下地マーク部１の上面の方と第一の層の上面との間での生じている段差である。
As can be seen from the comparison between FIG. 8 and FIG. 2, the semiconductor device according to the first embodiment and the semiconductor device according to the present embodiment have the same configuration except for the following points. A difference between the two semiconductor devices is a step formed between the upper surface of the
実施の形態１に係わる半導体装置では、図２に示したように断面視において、下地マーク部１の上面の方が第一の層（キャップ層間絶縁膜５）の上面よりも高くなっている。したがって、当該下地マーク部１を覆うように第一の層上に形成される第二の層（ライナー膜７、ＵＬＫ膜８、キャップ層間絶縁膜９）の上面は、断面視において、下地マーク部１を覆っている部分において凸状になっている。つまり、当該第二の層の段差は、下地マーク部１の上方において凸状となっている。
In the semiconductor device according to the first embodiment, as shown in FIG. 2, the upper surface of the
これに対して、本実施の形態に係わる半導体装置では、図８に示すように断面視において、下地マーク部１の上面の方が第一の層（キャップ層間絶縁膜５）の上面よりも低くなっている。したがって、当該下地マーク部１を覆うように第一の層上に形成される第二の層（ライナー膜７、ＵＬＫ膜８、キャップ層間絶縁膜９）の上面は、断面視において、下地マーク部１を覆っている部分において凹状になっている。つまり、当該第二の層の段差は、下地マーク部１の上方において凹状となっている。
On the other hand, in the semiconductor device according to the present embodiment, the upper surface of the
したがって、図８に示すように、本実施の形態では、キャップ層間絶縁膜９上に形成されるハードマスク１０およびメタルハードマスク１１は、当該第二の層の段差に起因して、断面視において下地マーク部１を覆っている部分が、凹んでいる。
Therefore, as shown in FIG. 8, in the present embodiment, the
なお、上記以外の構成は、実施の形態１と同様であるので、ここでの詳細な説明は省略する。 Since the configuration other than the above is the same as that of the first embodiment, a detailed description thereof is omitted here.
本実施の形態に係わる半導体装置の製造方法では、まず図４の構造を用意する。次に、第一の層（キャップ層間絶縁膜５）から露出している下地マーク部１の上面部を除去する。
In the method of manufacturing a semiconductor device according to the present embodiment, the structure shown in FIG. 4 is first prepared. Next, the upper surface portion of the
具体的に、下地マーク部１が銅や酸化銅から成る場合には、当該下地マーク部１に対して、ＨＣｌ、ＮＨＯ3，Ｈ2ＳＯ4，ＣＨ3ＣＯＯＨ，ＮＨ4ＯＨ等を用いた、ウエットエッチング処理を施す。
Specifically, when the
当該ウエットエッチング処理により、下地マーク部１の上面と、当該下地マーク部１に隣接した第一の層（キャップ層間絶縁膜５）の上面との間に、断面視において段差を生じさせることができる。より具体的には、断面視において、下地マーク部１の上面を第一の層（キャップ層間絶縁膜５）の上面よりも低くさせることができる。
By the wet etching process, a step can be generated in a cross-sectional view between the upper surface of the
なお、下地マーク部１の上面の一部を除去する方法は、上記ウエットエッチングの他に、ドライエッチングを採用しても良い。また、ＣＭＰ法により、下地マーク部１の上面をオーバーポリッシュ処理を採用しても良い。
The method for removing a part of the upper surface of the
その後、下地マーク部１を覆うように第一の層（キャップ層間絶縁膜５）上に、第二の層を（より具体的に、ライナー膜７、ＵＬＫ膜８、キャップ層間絶縁膜９を当該順に）形成する。その後、当該第二の層（キャップ層間絶縁膜９）上に、ハードマスク１０およびメタルハードマスク１１を当該順に形成する。
Thereafter, the second layer (more specifically, the
本実施の形態に係わる半導体装置においても、断面視において第二の層の上面に段差が生じている。したがって、ハードマスク１０の上面およびメタルハードマスク１１の上面においても、断面視において、当該段差に起因した段差が生じる。
Also in the semiconductor device according to the present embodiment, a step is generated on the upper surface of the second layer in a sectional view. Therefore, steps on the upper surface of the
したがって、不透明なメタルハードマスク１１の存在にもかかわらず、下地マーク部１の位置を精度良く認識することができる。
Therefore, it is possible to accurately recognize the position of the
＜実施の形態３＞
本実施の形態に係わる半導体装置の透視平面図を図９に示す。図９に示すように、本実施の形態では、ダミーパターン１５が形成されている。
<
A perspective plan view of the semiconductor device according to this embodiment is shown in FIG. As shown in FIG. 9, in this embodiment, a
ここで、ダミーパターン１５は、下地マーク部１と同層（つまり、図２における第一の層と把握できるキャップ層間絶縁膜５）に形成されている。また、ダミーパターン１５は、下地マーク部１と離隔して、下地マーク部１の周辺に形成されている。本実施の形態では、環状の下地マーク部１の外側周辺部および環状の下地マーク部１の内側周辺部に、ダミーパターン１５は各々形成されている。また、ダミーパターン１５は、下地マーク部１が含んでいる物質と同じ物質を含んでいる。
Here, the
なお、実施の形態１と同様に、下地マーク部１として、ＴａＮ、Ｔｉ，ＴｉＮ，Ｍｎ，Ｃｏ，Ｗ，ＷＮ，Ｒｕ，ＲｕＯ，ＣｏＷＰ等または、これらをいずれかを含む物質を採用することができる。
As in the first embodiment, TaN, Ti, TiN, Mn, Co, W, WN, Ru, RuO, CoWP, or a material containing any of these may be employed as the
当該下地マーク部１およびダミーパターン１５形成に際して、下地マーク部１およびダミーパターン１５に対して、平坦化のためにＣＭＰ処理が施される。ところで、ＣＭＰ処理後のディッシング量は、当該ＣＭＰ処理の対象となっているパターンを含む所定の領域における占有率に依存することが知られている。
In forming the
したがって、本実施の形態のように、下地マーク部１の他にダミーパターン１５を形成することにより、当該下地マーク部１の除去量を調整することができる。
Therefore, the removal amount of the
たとえば、下地マーク部１を含む１００μｍ×１００μｍの領域における、下地マーク部１とダミーパターン１５との占有率を８０％以上、９０％以下にすることにより、下地マーク部１を３０ｎｍ程度ディッシングすることができる。つまり、第一の層（たとえばキャップ層間絶縁膜）の上面に対して、下地マーク部１の上面を３０ｎｍ程度下げることができる。
For example, the
また、下地マーク部１を含む１００μｍ×１００μｍの領域における、下地マーク部１とダミーパターン１５との占有率を１０％程度もしくは１０％以下（もちろん０％は含まない）にすることにより、下地マーク部１を１０ｎｍ程度突出した状態にすることができる。つまり、第一の層（たとえばキャップ層間絶縁膜）の上面に対して、下地マーク部１の上面を１０ｎｍ程度上げることができる。
Further, by setting the occupancy ratio of the
なお、図３のように素子として機能する配線等が形成されている領域において、当該配線を含む１００μｍ×１００μｍの領域における、配線の占有率は３０％程度である。また、当該ＣＭＰ処理により、当然ダミーパターン１５も一部除去される。そして、当該ダミーパターン１５の除去量も当然、所定の領域における下地マーク部１とダミーパターン１５の占有率に依存している。
Note that, in a region where wirings or the like that function as elements are formed as shown in FIG. 3, the wiring occupancy ratio is about 30% in a 100 μm × 100 μm region including the wiring. Of course, the
以上のように、本実施の形態では、下地マーク部１とは別に、当該下地マーク部１の周辺部にダミーパターン１５を形成している。したがって、所定の領域における下地マーク部１とダミーパターン１５との占有率を調整することができる。
As described above, in the present embodiment, the
よって、下地マーク部１等の平坦化のために当該下地マーク部１等にＣＭＰ処理を施すと、当該占有率に依存して下地マーク部１の除去量を制御することができる。つまり、当該下地マーク部１の上面とこれに隣接する第一の層（図２におけるキャップ層間絶縁膜５）の上面と間に段差を生じさせることができる。より具体的には、下地マーク部１の上面を、当該下地マーク部１に隣接する第一の層の上面よりも凹ませる（あるいは、盛り上がらせる）ことができる。
Therefore, when the
したがって、上記各実施の形態と同様に、不透明なメタルハードマスク１１等において、断面視で段差が生じる。したがって、当該段差を目印に、下地マーク部１の位置を精度良く認識することができる。
Therefore, as in the above embodiments, a step is produced in the cross-sectional view in the opaque metal
なお、素子として機能する配線の形成の際に、上記ＣＭＰ処理を当該配線に対しても施して良い。これにより、配線の形成と、隣接する第一の層との間で断面視における段差が生じている下地マーク部１との形成を同時に行うことができる。
Note that when the wiring functioning as an element is formed, the CMP treatment may be performed on the wiring. Thereby, the formation of the wiring and the formation of the
＜実施の形態４＞
本実施の形態に係わる半導体装置（特に、製造途中の半導体装置）の断面図を、図１０に示す。
<
A cross-sectional view of the semiconductor device according to this embodiment (particularly, a semiconductor device being manufactured) is shown in FIG.
図１０と図８との比較から分かるように、次の点を除いて、実施の形態１に係わる半導体装置と本実施の形態に係わる半導体装置とは、同じ構成である。両半導体装置において異なる点は、下地マーク部１が半導体基板２０の表面内に形成されている活性領域と電気的に接続されているか否かということである。
As can be seen from the comparison between FIG. 10 and FIG. 8, the semiconductor device according to the first embodiment and the semiconductor device according to the present embodiment have the same configuration except for the following points. A difference between the two semiconductor devices is whether or not the
具体的に、図１０に示すように、層間絶縁膜２の下面に存する半導体基板２０の表面内には、活性領域２１が形成されている。また、ここで、活性領域２１の導電型は、Ｎ型（より好もしくはＮ＋型）である。
Specifically, as shown in FIG. 10, an
さらに、図１０に示すように、層間絶縁膜２の表面内には、コンタクトビア（導電体と把握できる）２２が形成されている。ここで、当該コンタクトビア２２は、活性領域２１と導電性を有する下地マーク部１とを電気的に接続している。ここで、下地マーク部１は、メタル膜（たとえばＣｕ、Ｔａ、ＴａＮ、Ｔｉ、ＴｉＮ、Ｍｎ、Ｃｏ、Ｗ、ＷＮ、Ｒｕ、ＲｕＯ、ＣｏＷＰ等のいずれかを含んでいる）である。
Furthermore, as shown in FIG. 10, a contact via (which can be grasped as a conductor) 22 is formed in the surface of the
本実施の形態に係わる半導体装置のその他の構成は、実施の形態２に係わる半導体装置と同じである。したがって、ここでの当該その他の構成の詳細な説明は、省略する。なお、図８に示した構造においても、図示はしていないが実施の形態１で説明したように、層間絶縁膜２の下方には、半導体基板が存在する。
Other configurations of the semiconductor device according to the present embodiment are the same as those of the semiconductor device according to the second embodiment. Therefore, detailed description of the other configuration here is omitted. In the structure shown in FIG. 8 as well, although not shown, a semiconductor substrate exists below the
次に、本実施の形態に係わる半導体装置の製造方法（特に、下地マーク部１を含む領域の半導体装置の製造方法）について説明する。 Next, a method for manufacturing a semiconductor device according to the present embodiment (in particular, a method for manufacturing a semiconductor device in a region including the base mark portion 1) will be described.
シリコン基板等の半導体基板２０の上面に対して、不純物イオンを注入する。その後、不純物を活性化させるために、当該半導体基板１に対して熱処理を施す。当該工程により、半導体基板２０の表面内の所定の領域には、Ｎ型（より好ましくはＮ＋型）の導電型（導電性）を有する活性領域２１が形成される（図１１）。
Impurity ions are implanted into the upper surface of the
その後、半導体基板２０上に、層間絶縁膜２、ライナー膜３、ＵＬＫ膜４、キャップ層間絶縁膜５を当該順に形成する（図１１）。
Thereafter, the
その後、第一の層と把握できるＵＬＫ膜４およびキャップ層間絶縁膜５内に、導電性を有する下地マーク部１を形成すると共に、層間絶縁膜２内に、コンタクトビア２２を形成する（図１１）。なお、上述の通り、導電性を有する下地マーク部１と活性領域２１とは、メタルバリア膜６とコンタクトビア２２とを介して電気的に接続されている。
Thereafter, the
また、上述の通り、下地マーク部１は、Ｃｕ、Ｔａ、ＴａＮ、Ｔｉ、ＴｉＮ、Ｍｎ、Ｃｏ、Ｗ、ＷＮ、Ｒｕ、ＲｕＯ、ＣｏＷＰ等のいずれかを含むメタル膜である。
As described above, the
次に、キャップ層間絶縁膜５上に形成されている余分な部材（当該部材は、下地マーク部１やコンタクトビア２２の形成のための部材であり、導電性を有する部材である）を除去するために、キャップ層間絶縁膜５の上面に対して、ＣＭＰ処理を施す。
Next, an extra member formed on the cap interlayer insulating film 5 (the member is a member for forming the
ここで、当該ＣＭＰ処理により、下地マーク部１と活性領域２１との間で電池効果が生じる。たとえば、銅等に対するＣＭＰ処理中の電池効果は従来より知られている。当該電池効果により、活性領域２１に電子を供給した下地マーク部１は、当該下地マーク部１の上面において徐々に除去（リセス）されていく（図１０）。
Here, a battery effect is produced between the
下地マーク部１の上面を除去（リセス）させた後のライナー膜７、ＵＬＫ膜８、キャップ層間絶縁膜９、ハードマスク１０、およびメタルハードマスク１１の形成方法は、実施の形態１と同様である。
The method for forming the
以上のように、本実施の形態では、下地マーク部１に対するＣＭＰ処理の際に発生する、下地マーク部１と活性領域２１との間で発生する電池効果を利用することにより、当該下地マーク部１の上面とこれに隣接する第一の層（キャップ層間絶縁膜５）の上面と間に段差を生じさせている。より具体的には、下地マーク部１の上面を、当該下地マーク部１に隣接する第一の層の上面よりも凹ませている。
As described above, in the present embodiment, by using the battery effect generated between the
したがって、上記各実施の形態と同様に、不透明なメタルハードマスク１１等において、断面視で段差が生じる。したがって、当該段差を目印に、下地マーク部１の位置を精度良く認識することができる。
Therefore, as in the above embodiments, a step is produced in the cross-sectional view in the opaque metal
なお、Ｎ型の活性領域２１は、電池効果の際の電子の供給先となるので、その体積は下地マーク部１の体積と比べて大きいほど良い（電池効果が大きくなる）。
The N-type
＜実施の形態５＞
本実施の形態は、実施の形態４の実施例である。実施の形態４では、下地マーク部１のＣＭＰ処理の際に、当該下地マーク部１と活性領域２１との間で電池効果を発生させ、当該電池効果により、下地マーク部１の上面を除去（リセス）させていた。これに対して、本実施の形態では、下地マーク部１のＣＭＰ処理の際に、当該下地マーク部１と導電部との間で電池効果を発生させ、当該電池効果により、下地マーク部１の上面を除去（リセス）させる。
<
The present embodiment is an example of the fourth embodiment. In the fourth embodiment, during the CMP process of the
図１２は、本実施の形態に係わる半導体装置の構成を示す透視平面図である。 FIG. 12 is a perspective plan view showing the configuration of the semiconductor device according to the present embodiment.
図１２に示すように、下地マーク部１と同層に、導電部３０が形成されている。ここで、下地マーク部１は、Ｃｕ、Ｔａ、ＴａＮ、Ｔｉ、ＴｉＮ、Ｍｎ、Ｃｏ、Ｗ、ＷＮ、Ｒｕ、ＲｕＯ、ＣｏＷＰのいずれかを含んでいる。また、導電部３０は、下地マーク部１が含んでいる物質（上記列記した物質）と同じ物質を含んでいる。また、導電部３０は、下地マーク部１と離隔して形成されている。また、導電部３０の体積は、下地マーク部１の体積よりも大きい。
As shown in FIG. 12, a
また、図１２に示すように、導電部３０と下地マーク部１とは、配線（導電体と把握できる）３１を介して電気的に接続されている。
Further, as shown in FIG. 12, the
なお、導電部３０、下地マーク部１および配線３１は同時に（同工程で）形成しても良く、または別個独立の工程で形成しても良い。
The
本実施の形態においても、実施の形態４と同様に、下地マーク部１のＣＭＰ処理の際に発生する電池効果を利用して、下地マーク部１の上面を除去（リセス）する。
Also in the present embodiment, similarly to the fourth embodiment, the upper surface of the
つまり、上記導電部３０が形成されている状態において、下地マーク部１に対してＣＭＰ処理を施す。すると、スラリー研磨中のＣｕ表面で生じた錯体膜の不均一性が原因となって、錯体を形成したＣｕと形成していないＣｕとの間での局部電池効果により、水研磨中にＣｕリセスが発生する。
That is, in the state in which the
スラリーの影響を受けて、バリアメタルとＣｕの界面付近では、（バリアメタルＴａＮからＣｕへ電子が流れ（＝電池効果）、錯体膜の形成を阻害してるため）、錯体膜の形成が薄くなる。特に、導電部３０のような大きなＰＡＤの中央部では十分に錯体膜が形成されるが、ＰＡＤ周辺部ではオーバポリッシュされやすく錯体膜が不十分になる。
Under the influence of the slurry, in the vicinity of the interface between the barrier metal and Cu (electrons flow from the barrier metal TaN to Cu (= battery effect) and inhibits the formation of the complex film), the formation of the complex film becomes thin. . In particular, a complex film is sufficiently formed in the central part of a large PAD such as the
その後、研磨中に、導電部３０でバリアメタル近傍の錯体膜のないＣｕと、ボンディングパッド中央の錯体膜が形成されたＣｕとの間で局部電池効果により、Ｃｕが溶解する。また、このとき下地マーク部１と導電部３０のボンディングパッド中央の錯体膜との間でも、配線層３１を介しての局部電池効果で、Ｃｕリセスが発生する。
Thereafter, during the polishing, Cu dissolves due to the local battery effect between Cu having no complex film near the barrier metal in the
そして、当該局部電池効果により下地マーク部１の上面が除去される。つまり結果として、断面視において、下地マーク部１と上面と当該下地マーク部１に隣接する第一の層（キャップ層間絶縁膜５）の上面との間で、段差が生じる。より具体的には、下地マーク部１の上面が、第一の層の上面よりも下がる。
And the upper surface of the
以上のように、本実施の形態では、下地マーク部１に対するＣＭＰ処理の際に発生する、下地マーク部１と導電部３０との間での電池効果を利用することにより、当該下地マーク部１の上面とこれに隣接する第一の層（キャップ層間絶縁膜５）の上面と間に段差を生じさせている。より具体的には、下地マーク部１の上面を、当該下地マーク部１に隣接する第一の層の上面よりも凹ませている。
As described above, in the present embodiment, the
したがって、上記各実施の形態と同様に、不透明なメタルハードマスク１１等において、断面視で段差が生じる。したがって、当該段差を目印に、下地マーク部１の位置を精度良く認識することができる。
Therefore, as in the above embodiments, a step is produced in the cross-sectional view in the opaque metal
なお、導電部３０として、たとえば占有面積の大きなパッド部を採用することができる。また、図１３に示すように、導電部３０としてシールリングを採用することができる。図１３に示すように、下地マーク部１は、配線（導電体と把握できる）３１を介して、シールリング３５と電気的に接続されている。なお、図１３では、シールリング３５の一部のみを示している。実際には、半導体装置に形成されている各素子を囲繞するように形成されている。また、シールリングは、通常半導体基板に接続している。
For example, a pad portion having a large occupied area can be employed as the
なお、導電体３０は、電池効果の際の電子の供給先となるので、その体積は下地マーク部１の体積に比べて大きいほど良い（つまり、電池効果が大きくなる）。
In addition, since the
＜実施の形態６＞
実施の形態４，５では、下地マーク部１は環状に形成されている。これに対して、本実施の形態では、下地マーク部１は、島状に、点在して形成されている。図１４は、本実施の形態に係わる半導体装置の透視平面図を示す。
<
In the fourth and fifth embodiments, the
図１４に示すように、下地マーク部１は、島状に、点在して形成されている。ここで、一つの下地マーク部１は、０．８μｍ×０．３μｍ程度の占有面積を有している。また、隣接する下地マーク部１の間隔は、１μｍ程度である。
As shown in FIG. 14, the
また図１４に示すように、実施の形態４で説明したように、各下地マーク部１は、コンタクトビア（導電体と把握できる）２２を介して、活性領域（図１１の符号２１）に電気的に接続されている。
As shown in FIG. 14, as described in the fourth embodiment, each
以上のように、一の下地マーク部１の大きさが、下地マーク部１が環状のときと比べて小さくなっている。したがって、下地マーク部１と活性領域との間で発生する電池効果により、下地マーク部１の上面を均一に除去することができる。つまり、当該除去後の下地マーク部１の上面は、断面視において略水平となる。
As described above, the size of one
なお、上記では、下地マーク部１は活性領域と電気的に接続されている。しかし、島状に点在する各下地マーク部１を、実施の形態５で説明したように、配線（導電体と把握できる）を介して導電部（たとえば、パッドやシールリング等）と電気的に接続した場合においても、同様な効果を奏することができる。
In the above, the
＜実施の形態７＞
本実施の形態に係わる半導体装置の透視平面図を図１５に示す。また、図１５のＣ−Ｃ断面を図１６に示す。ここで図１６は、製造途中の半導体装置の構成を示す断面図である。
<
A perspective plan view of the semiconductor device according to this embodiment is shown in FIG. FIG. 16 shows a CC cross section of FIG. Here, FIG. 16 is a cross-sectional view showing a configuration of a semiconductor device being manufactured.
図１５に示すように本実施の形態では、環状の下地マーク部１は、線状の部分を有している。図示していないが、第一の層（図２おけるキャップ層間絶縁膜５等）内には、当該下地マーク部１の他に、素子として機能する配線が形成されている（たとえば、図３参照）。下地マーク部１の線状の部分の幅は、当該配線の幅よりも大きい。
As shown in FIG. 15, in the present embodiment, the annular
より具体的には、当該配線の幅は、半導体装置の設計規則の最小寸法である。これに対して、下地マーク部１の線状の部分の幅は、半導体装置の設計規則の最小寸法の５倍以上、５００倍以下である。
More specifically, the width of the wiring is the minimum dimension of the design rule of the semiconductor device. On the other hand, the width of the linear portion of the
次に、下地マーク部１および配線の形成方法について説明する。
Next, a method for forming the
まず、第一の層（図１６においてキャップ層間絶縁膜５およびＵＬＫ膜４）内に、素子として機能する配線を形成するための第一の溝を形成する。また、当該第一の層内に第二の溝を形成する。ここで、第二の溝は、上記第一の溝幅よりも広い幅を有している。また第二の溝は、下地マーク部１を形成するための溝である。
First, a first groove for forming a wiring functioning as an element is formed in the first layer (the cap
なお、上記第一の溝の形成と第二の溝形成とを同工程で行っても良く、別工程で行っても良い。 The formation of the first groove and the formation of the second groove may be performed in the same process or in separate processes.
次に、配線および下地マーク部１とを形成するために、第一の溝および第二の溝にメッキ処理を施す。ここで、メッキ処理は、第一の溝が銅などのメッキ膜により、ちょうど充填（または、当該充填は、第一溝がちょうどメッキ膜により充填される充填量、および当該ちょうどの充填量よりも多少前後する充填量で行われる）されるようなメッキ条件の下で実施される。
Next, in order to form the wiring and the
当該メッキ処理の結果、配線が形成されると共に、図１６に示すように、下地マーク部１が形成される。ここで、上記メッキ条件によりメッキ処理を施したので、銅などの導電体は、第二の溝内を十分に充填しきれていない。つまり、下地マーク部１は、リセス（凹んだ）状態で形成される。
As a result of the plating process, a wiring is formed and a
たとえば、メッキ膜厚０．５μｍで上記第一の溝を導電体が完全に充填することができるとする。そうすると、当該メッキ膜厚でメッキ条件を設定する。ここで、第二の溝の幅が４μｍ程度であれば、当該メッキ条件でメッキ処理を施した場合、下地マーク部１は上述の通りリセス状態で形成される。
For example, it is assumed that the conductor can completely fill the first groove with a plating film thickness of 0.5 μm. Then, the plating conditions are set with the plating film thickness. Here, if the width of the second groove is about 4 μm, the
たとえば、所定のメッキ膜厚が形成可能な条件でメッキ処理を施したとする。もし、下地マーク部１（第二の溝と同視できる）が当該メッキ膜厚の３〜１０倍程度（これ以上であっても良い）であれば、上記条件でメッキ処理を施せば、下地マーク部１は上述の通りリセス状態で形成されることが分かっている。
For example, it is assumed that the plating process is performed under the condition that a predetermined plating film thickness can be formed. If the ground mark portion 1 (which can be equated with the second groove) is about 3 to 10 times the plating film thickness (or more than this), the ground mark can be obtained by performing the plating process under the above conditions. It has been found that
このように、下地マーク部１がリセス状態で形成された状態で（つまり、下地マーク部１と当該下地マーク部１に隣接する第一の層（たとえば、キャップ層間絶縁膜５）との間で断面視において段差が生じている状態で）、当該下地マーク部１を覆うように、第一の層上に第二の層を形成する。つまり、第二の層と把握できるライナー膜５、ＵＬＫ膜８、およびキャップ層間絶縁膜９を当該順に、キャップ層間絶縁膜５上に形成する（図１６）。
In this way, with the
そうすると、図１６に示すように、第二の層の上面は、断面視において上記段差に従って段差が生じる（つまり、下地マーク部１の上方で第二の層が凹む）。 Then, as shown in FIG. 16, the upper surface of the second layer has a level difference in accordance with the level difference in a sectional view (that is, the second layer is recessed above the base mark portion 1).
さらに、当該第二の層（より具体的には、キャップ層間絶縁膜９）上に、ハードマスク１０およびメタルハードマスク１１を当該順に形成する（図１６）。そうすると、図１６に示すように、メタルハードマスク１１上面は、断面視において上記段差に従って段差が生じる（つまり、下地マーク部１の上方でメタルハードマスク１１が凹む）。
Further, a
以上のように本実施の形態では、下地マーク部１（第二の溝と同視可能）の線幅をより太くし、所定のメッキ条件の下で下地マーク部１を形成のためのメッキ処理を施す。これにより、下地マーク部１をリセス（凹ませた）状態で形成することができる。そして、当該下地マーク部１の上方にメタルハードマスク１１形成された場合には、メタルハードマスク１１の上面を断面視おいて凹ませることができる。
As described above, in the present embodiment, the line width of the base mark portion 1 (which can be equated with the second groove) is increased, and the plating process for forming the
なお上述したように、各実施の形態に係わる発明は、不透明なメタルハードマスク１１を用いたメタルハードマスクプロセスが実施され得る半導体装置等に有効である。ここで、不透明なメタルハードマスク１１として、ＴａＮ膜の他に、Ｔｉ，ＴｉＮ，Ｍｎ，Ｃｏ，Ｗ，ＷＮ，Ｒｕ，ＲｕＯ，ＣｏＷＰ等がある。
As described above, the invention according to each embodiment is effective for a semiconductor device or the like in which a metal hard mask process using an opaque metal
また、上記各実施の形態において、ＵＬＫ膜４，８の代わりに、多孔質ＭＳＱ膜（誘電率２．２程度）を採用しても良い。当該多孔質ＭＳＱ膜は、スピン塗布法により形成可能である。また、当該ＵＬＫ膜４，８の代わりに、ｐ−ＳｉＯＣ膜、ＦＳＧ膜およびＴＥＯＳ膜、またはこれらの膜の積層膜であっても良い。
In each of the above embodiments, a porous MSQ film (with a dielectric constant of about 2.2) may be employed instead of the
また、ライナー膜２，７は、ｐ−ＳｉＣ膜に限定する趣旨はない。たとえば、ライナー膜２，７として、ｐ−ＳｉＮ膜や、ｐ−ＳｉＣ膜とｐ−ＳｉＮ膜との積層膜等を採用しても良い。
Further, the
１ 下地マーク部、３，７ ライナー膜、４，８ ＵＬＫ膜、５，９ キャップ層間絶縁間膜、１０ ハードマスク、１１ メタルハードマスク、１３ 配線、１５ ダミーパターン、２０ 半導体基板、２１ 活性領域、２２ コンタクトビア、３０ 導電部、３１ 導電体（配線）、３５ シールリング。
DESCRIPTION OF
Claims (24)
前記第一の層内に所定のパターンで埋め込み形成された下地マーク部と、
前記第一の層および前記下地マーク部を覆う第二の層とを、備えており、
断面視において、前記下地マーク部の上面と前記下地マーク部に隣接する前記第一の層上面との間で、段差が生じており、
前記第二の層の上面は、
断面視において、前記段差に基づいた凹凸形状を有している、
ことを特徴とした半導体装置。 A first layer formed on the underlayer;
A base mark portion embedded in a predetermined pattern in the first layer;
A second layer covering the first layer and the base mark portion,
In a cross-sectional view, there is a step between the upper surface of the ground mark portion and the top surface of the first layer adjacent to the ground mark portion,
The upper surface of the second layer is
In cross-sectional view, it has an uneven shape based on the step,
A semiconductor device characterized by that.
前記第一の層内に所定のパターンで埋め込み形成された配線と同一層として形成されている、
ことを特徴とする請求項１に記載の半導体装置。 The ground mark portion is
It is formed as the same layer as wiring embedded in a predetermined pattern in the first layer,
The semiconductor device according to claim 1.
前記下地マーク部の上方において、凸状となっている、
ことを特徴とする請求項１に記載の半導体装置。 The upper surface of the second layer is
Above the base mark part, it is convex.
The semiconductor device according to claim 1.
前記下地マーク部の上方において、凹状となっている、
ことを特徴とする請求項１に記載の半導体装置。 The upper surface of the second layer is
A concave shape is formed above the base mark portion.
The semiconductor device according to claim 1.
メタルで構成されている、
ことを特徴とする請求項２に記載の半導体装置。 The wiring and the base mark portion are
Made of metal,
The semiconductor device according to claim 2.
Ｃｕ、Ｔａ、ＴａＮ、Ｔｉ、ＴｉＮ、Ｍｎ、Ｃｏ、Ｗ、ＷＮ、Ｒｕ、ＲｕＯ、ＣｏＷＰのいずれかを含む、
ことを特徴とする請求項５に記載の半導体装置。 The wiring and the base mark portion are
Including Cu, Ta, TaN, Ti, TiN, Mn, Co, W, WN, Ru, RuO, CoWP,
The semiconductor device according to claim 5.
ことを特徴とする請求項６に記載の半導体装置。 It is formed in the same layer as the ground mark portion, is formed around the ground mark portion so as to be separated from the ground mark portion, and further includes a dummy pattern made of the same material as the ground mark portion. ,
The semiconductor device according to claim 6.
ことを特徴とする請求項７に記載の半導体装置。 The occupancy of the base mark portion and the dummy pattern in a predetermined region including the base mark portion is 80% or more, 90% or less, or 10% or less.
The semiconductor device according to claim 7.
前記活性領域と前記下地マーク部とを電気的に接続する導電体とを、さらに備えている、
ことを特徴とする請求項６に記載の半導体装置。 An active region having an N-type conductivity type formed on the semiconductor substrate as the base layer;
A conductor that electrically connects the active region and the base mark portion;
The semiconductor device according to claim 6.
前記導電部と前記下地マーク部とを電気的に接続する導電体とを、さらに備えている、
ことを特徴とする請求項６に記載の半導体装置。 A conductive portion that is formed in the same layer as the ground mark portion, is spaced apart from the ground mark portion, has a volume larger than the volume of the ground mark portion, and is made of the same material as the ground mark portion; ,
A conductor that electrically connects the conductive portion and the base mark portion;
The semiconductor device according to claim 6.
ことを特徴とする請求項１０に記載の半導体装置。 The conductive portion is a pad portion.
The semiconductor device according to claim 10.
ことを特徴とする請求項１０に記載に半導体装置。 The conductive portion is a seal ring portion surrounding an element formed in the semiconductor device.
The semiconductor device according to claim 10.
島状に点在して形成されている、
ことを特徴とする請求項９ないし請求項１２のいずれかに記載の半導体装置。 The ground mark portion is
Formed in islands,
13. The semiconductor device according to claim 9, wherein the semiconductor device is a semiconductor device.
前記下地マーク部の前記線状の部分の幅は、前記配線の幅よりも大きい、
ことを特徴とする請求項２に記載の半導体装置。 The base mark portion has a linear portion,
The width of the linear portion of the base mark portion is larger than the width of the wiring.
The semiconductor device according to claim 2.
前記下地マーク部の前記線状の部分の幅は、前記半導体装置の設計規則の最小寸法の５倍以上、５００倍以下である、
ことを特徴とする請求項１４に記載の半導体装置。 The width of the wiring is the minimum dimension of the design rule of the semiconductor device,
The width of the linear portion of the base mark portion is not less than 5 times and not more than 500 times the minimum dimension of the design rule of the semiconductor device.
The semiconductor device according to claim 14.
（ｂ）前記第一の層内に所定のパターンで下地マーク部を埋め込み形成する工程と、
（ｃ）前記下地マーク部周辺の前記第一の層の上面部を除去する工程と、
（ｄ）前記工程（ｃ）の後、前記第一の層および前記下地マーク部を覆うように、第二の層を形成する工程とを、備えている、
ことを特徴とする半導体装置の製造方法。 (A) forming a first layer on the underlayer;
(B) a step of embedding and forming a base mark portion in a predetermined pattern in the first layer;
(C) removing an upper surface portion of the first layer around the base mark portion;
(D) After the step (c), a step of forming a second layer so as to cover the first layer and the base mark portion is provided.
A method for manufacturing a semiconductor device.
（ｂ）前記第一の層内に所定のパターンで下地マーク部を埋め込み形成する工程と、
（ｃ）前記第一の層から露出している前記下地マーク部の上面部を除去する工程と、
（ｄ）前記工程（ｃ）の後、前記第一の層および前記下地マーク部を覆うように、第二の層を形成する工程とを、備えている、
ことを特徴とする半導体装置の製造方法。 (A) forming a first layer on the underlayer;
(B) a step of embedding and forming a base mark portion in a predetermined pattern in the first layer;
(C) removing an upper surface portion of the base mark portion exposed from the first layer;
(D) After the step (c), a step of forming a second layer so as to cover the first layer and the base mark portion is provided.
A method for manufacturing a semiconductor device.
（Ｂ）前記第一の層内に、埋め込み配線を形成するための第一の溝を形成する工程と、
（Ｃ）前記第一の層内に、前記第一の溝幅よりも広い幅を有しており、埋め込み下地マーク部を形成するための第二の溝を形成する工程と、
（Ｄ）前記第一の溝にメッキ膜が充填されるメッキ条件の下、前記第一の溝および前記第二の溝の両方に対してメッキ処理を施すことにより、断面視において上面が凹部形状を有する前記下地マーク部、および前記配線とを形成する工程と、
（Ｅ）前記工程（Ｄ）の後、前記第一の層および前記下地マーク部を覆うように、第二の層を形成する工程とを、備えている、
ことを特徴とする半導体装置の製造方法。 (A) forming a first layer on the underlayer;
(B) forming a first groove for forming a buried wiring in the first layer;
(C) forming a second groove in the first layer having a width wider than the first groove width and forming an embedded base mark portion;
(D) By plating the first groove and the second groove under a plating condition in which the first groove is filled with a plating film, the upper surface has a concave shape in a sectional view. Forming the base mark part having the wiring and the wiring;
(E) After the step (D), including a step of forming a second layer so as to cover the first layer and the base mark portion.
A method for manufacturing a semiconductor device.
前記下地マーク部の形成と同時に、前記第一の層内に所定のパターンの配線を埋め込み形成する工程である、
ことを特徴とする請求項１６または請求項１７に記載の半導体装置の製造方法。 The step (b)
A step of embedding a predetermined pattern of wiring in the first layer simultaneously with the formation of the base mark portion,
18. The method for manufacturing a semiconductor device according to claim 16, wherein the method is a semiconductor device manufacturing method.
ことを特徴とする請求項１６ないし請求項１８のいずれかに記載の半導体装置の製造方法。 (L) further comprising a step of forming a hard mask on the second layer,
19. A method of manufacturing a semiconductor device according to claim 16, wherein the method is a semiconductor device manufacturing method.
ウエットエッチング処理、ドライエッチング処理、およびオーバーポリッシュ処理のいずれかにより、前記下地マーク部を除去する工程である、
ことを特徴とする請求項１７に記載の半導体装置の製造方法。 The step (c)
It is a step of removing the base mark portion by any of wet etching treatment, dry etching treatment, and over-polishing treatment.
The method of manufacturing a semiconductor device according to claim 17.
メタル膜から成る前記下地マーク部を形成する工程であり、
（ｅ）前記半導体基板の表面内に、Ｎ型の導電型を有する活性領域を形成する工程と、
（ｆ）前記活性領域と前記下地マーク部とを、電気的に接続する導電体を形成する工程とを、さらに備えており、
前記工程（ｃ）は、
前記下地マーク部に対してＣＭＰ処理を施すことにより、前記下地マーク部と前記活性領域との間で電池効果を発生させ、当該電池効果により前記下地マーク部を除去する工程である、
ことを特徴とする請求項１７に記載の半導体装置の製造方法。 The step (b)
A step of forming the base mark portion made of a metal film,
(E) forming an active region having an N-type conductivity in the surface of the semiconductor substrate;
(F) further comprising a step of forming a conductor that electrically connects the active region and the base mark portion;
The step (c)
A step of performing a CMP process on the base mark part to generate a battery effect between the base mark part and the active region, and removing the base mark part by the battery effect.
The method of manufacturing a semiconductor device according to claim 17.
メタル膜から成る前記下地マーク部を形成する工程であり、
（ｇ）前記下地マーク部と同層において、前記下地マーク部と離隔しており、前記下地マーク部の体積よりも体積が大きく、前記下地マーク部が含んでいる物質と同じ物質を含む導電部を形成する工程と、
（ｈ）前記導電部と前記下地マーク部とを、電気的に接続する導電体を形成する工程とを、さらに備えており、
前記工程（ｃ）は、
前記下地マーク部に対してＣＭＰ処理を施すことにより、前記下地マーク部と前記導電部との間で電池効果を発生させ、当該電池効果により前記下地マーク部を除去する工程である、
ことを特徴とする請求項１７に記載の半導体装置の製造方法。 The step (b)
A step of forming the base mark portion made of a metal film,
(G) In the same layer as the base mark part, the conductive part is separated from the base mark part, has a volume larger than the volume of the base mark part, and contains the same substance as the base mark part. Forming a step;
(H) further comprising a step of forming a conductor that electrically connects the conductive portion and the base mark portion;
The step (c)
A step of performing a CMP process on the base mark part to generate a battery effect between the base mark part and the conductive part, and removing the base mark part by the battery effect.
The method of manufacturing a semiconductor device according to claim 17.
島状に点在する前記下地マーク部を形成する工程である、
ことを特徴とする請求項２２または請求項２３に記載の半導体装置の製造方法。
The step (b)
It is a step of forming the base mark portions scattered in an island shape.
24. A method of manufacturing a semiconductor device according to claim 22, wherein:
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