JP2007189068A - 半導体デバイスの製造方法 - Google Patents

Abstract

【課題】半導体基板の表面に形成される成膜の段差を減少させ、成膜後の平坦化処理に必要な成膜の厚さを減少させ、平坦化処理工程にかかる時間を短縮し生産性を向上させることができる半導体デバイスの製造方法を提供することを目的とする。
【解決手段】半導体デバイスの製造方法は、半導体基板ＷＡの表面に配線用の凹部１５Ａを形成する工程と、凹部内に導電性材料でダミーパターン１６Ａを形成する工程と、ダミーパターン１６Ａを形成した後に、半導体基板ＷＡの表面に成膜する工程と、前記成膜した後に、半導体基板の表面を平坦化処理する平坦化処理工程を備える。
【選択図】図１

Description

本発明は、半導体デバイスの製造方法に関し、特に半導体デバイスの表面に設けた配線用の凹部に埋込んだ導電体の表面を平坦化して、埋込み配線を形成する半導体デバイスの製造方法に関するものである。

近年、半導体ウエハ等の基板上に回路を形成するための配線材料として、アルミニウムまたはアルミニウム合金に代えて、電気抵抗率が低くエレクトロマイグレーション耐性が高い銅（Ｃｕ）を用いる動きが顕著になっている。この種の銅配線は、一般に基板の表面に設けた微細凹部の内部に銅を埋込むことによって形成される。すなわち、ＣＶＤ等の手法により基板のほぼ全表面に銅を成膜し、次に化学機械的研磨（ＣＭＰ）により不要の銅を除去することにより銅配線を形成する。

さらに具体的には、図１０（ａ）（ｂ）に示すように、ｌｏｗ−Ｋ材（ＵＬＫ材）（誘電率の低い材料）からなる絶縁膜１０２Ａに配線用の溝１０４Ａを加工し、溝１０４Ａにバリア（バリアメタル）層（不図示）を形成し、さらにバリア層の上にシード層（不図示）を形成する。次に、溝１０４Ａに銅を用いて導電層１０６、１０６Ａ、Ｂを形成する。

次に、図１０（ｃ）に示すように、化学機械的研磨（ＣＭＰ）により、絶縁膜１０２Ａ上の銅膜１０６Ａ、Ｂ及び溝１０４Ａの内部以外のバリア層を除去して、配線用の溝１０４Ａに充填させた銅膜１０６の表面と絶縁膜１０２Ａの表面とをほぼ同一平面にする。このようにして、銅膜からなる導電層、すなわち配線が半導体基板（基板）Ｗ_０上に形成される。このようにあらかじめ層間絶縁膜に配線形成用溝を加工し、ここにバリア層とＣｕを堆積した後、配線溝以外のＣｕ及びバリア層をＣＭＰによって除去する方法をＣｕダマシン法と呼ぶ。

しかしながら従来の方法によれば、（ａ）に示すように幅の広い溝に銅膜１０６Ａを成膜すると溝の部分には、深く凹んだ部分１０８Ａが生じる。すなわち溝のない部分との間に段差が生じる。膜１０６Ａの厚さＸ０が５００ｎｍ程度と薄い場合、段差を除去するためにＣＭＰ加工を施すと、配線部分が溝のない部分からかなりの深さＸ２だけくぼんでしまい、配線抵抗の増加につながる。したがって（ｂ）に示すように、銅膜１０６Ｂの厚さＸ１を１０００〜１５００ｎｍといった厚さにする必要があり、生産性の低下を招いていた。

またＣＭＰ加工のように、工具が被加工物を物理的に破壊しながら除去していく加工法を行うとき、生産性を上げるために強い圧力（例えば、２８ｋＰａ）で工具を被加工面に押し付けて加工していた。このような加工を行うと幅広配線パターン部分で配線断面が皿状にくぼむディッシングと呼ばれる現象が生じる。これは配線抵抗の増加につながる一種の欠陥である。

本発明は、上記事情に鑑みてなされたものであり、成膜後の平坦化処理工程にかかる時間を短縮し生産性を向上させながら、高品質の配線を備える半導体デバイスを製造する方法を提供することを目的とする。

上記目的を達成するため、請求項１に係る発明による半導体デバイスの製造方法は、例えば図２（Ｅ）に示すように、半導体基板ＷＡの表面に配線用の凹部１５Ａを形成する工程と；凹部１５Ａ内に導電性材料でダミーパターン１６Ａを形成する工程と；ダミーパターン１６Ａを形成した後に、半導体基板ＷＡの表面に成膜する工程と；前記成膜した後に、半導体基板ＷＡの表面を平坦化処理する平坦化処理工程を備える。

このように構成すると、凹部１５Ａにダミーパターン１６Ａを形成するので、半導体基板ＷＡの表面の成膜１９Ａの凹部１５Ａの上方に形成される段差ＸＡ_１を小さくすることができ、凹部１５Ａ内の成膜１９Ａの厚さ方向の強度を増加させることができる。よって、適切な平坦化処理に必要な成膜１９Ａの厚さを薄くすることができ、さらに平坦化処理に際し凹部１５Ａ内の成膜１９Ａの被加工面に形成される凹みを減少させ、又は当該凹みを生じさせないようにすることができる。またダミーパターン１６Ａを導電性材料で形成するので、凹部１５Ａ内の成膜１９Ａを配線部として使用するとき、配線部の機能の低下（断線や配線遅延等）を防ぐことができる。

請求項２に係る発明による半導体デバイスの製造方法は、請求項１に記載の半導体デバイスの製造方法において、例えば図４に示すように、凹部１５Ｂ、２４Ｂは所定の線幅の第１の凹部２４Ｂと、前記所定の線幅の５倍以上の線幅の第２の凹部１５Ｂを含み、第１の凹部２４Ｂにはダミーパターン１６Ｂを形成することなく、前記第２の凹部１５Ｂにダミーパターン１６Ｂを形成する。

第２の凹部１５Ｂにダミーパターン１６Ｂを形成し、平坦化処理に際して生じる、第２の凹部１５Ｂの被加工面の凹み２３Ｂを小さくし、平坦化処理に際して被加工面の凹みがほとんど生じない第１の凹部２４Ｂにはダミーパターン１６Ｂを形成しないので、半導体基板ＷＡの被加工面の平坦度を効果的に増加させることができる。所定の線幅は、例えば、半導体基板ＷＢの最小線幅である。

請求項３に係る発明による半導体デバイスの製造方法は、請求項１又は請求項２に記載の半導体デバイスの製造方法において、前記平坦化処理はＣＭＰによる研磨処理であり、前記研磨処理の研磨圧力を１０．０ｋＰａ以下とする。

研磨圧力を１０．０ｋＰａ以下とするので、強度の低いＬｏｗ−Ｋ材料の凹部内に成膜を形成することができ、ＣＭＰ加工による成膜及び絶縁膜の劣化を回避し、半導体基板の配線遅延等を小さくすることができる。

上記目的を達成するため、請求項４に係る発明による半導体デバイスの製造方法は、例えば図５（Ｃ）に示すように、半導体基板ＷＣの表面に配線用の凹部１５Ｃ、２４Ｃを形成する工程と；半導体基板ＷＣの表面に成膜する工程と；前記成膜する工程で形成された膜１９Ｃ上に塗布材料を塗布して、膜１９Ｃ上に形成された凹凸２５Ｃ、２２Ｃを緩和する工程と；凹凸２５Ｃ、２２Ｃの緩和された表面を平坦化する平坦化処理工程を備える。
ここで「膜上に塗布材料を塗布」は、「膜材料をリフロー処理すること」を含む概念である。

このように構成すると、膜１９Ｃ上に塗布材料を塗布して、膜１９Ｃ上に形成された凹凸２５Ｃ、２２Ｃを緩和するので、適切な平坦化処理に必要な膜１９Ｃの厚さを薄くすることができる。特に膜１９Ｃをリフロー処理すると、膜１９Ｃ上に形成された凹凸２５Ｃ、２２Ｃを緩和する効果が高い。

請求項５に係る発明による半導体デバイスの製造方法は、請求項４に記載の半導体デバイスの製造方法において、前記塗布材料は、レジスト材料、又は、ポリイミド、ポリイミドシロキサン、ＰＴＦＥおよびフェノールからなる群から選択された有機物、又は、ＳＯＧ（Ｓｐｉｎ-ｏｎ-Ｇｌａｓｓ）、又は、ＢＣＢおよびＰＡＥからなる群から選択された無機物、又は金属微粒子含有物である。

このように構成すると、塗布材料を膜上に容易に形成し、膜上に形成された凹凸を容易に緩和することができる。

請求項６に係る発明による半導体デバイスの製造方法は、請求項４に記載の半導体デバイスの製造方法において、前記塗布材料がマイクロカプセルを含む。

このように構成すると、塗布材料が膜上に着電し、膜上に形成された凹凸を容易に緩和することができる。

上記目的を達成するため、請求項７に係る発明による半導体デバイスの製造方法は、例えば図８（Ａ）、（Ｇ）に示すように、半導体基板ＷＦの表面に配線用の互いに異なる線幅の凹部１５Ｆ、２４Ｆを形成する工程と；凹部１５Ｆ、２４Ｆのうち線幅の小さい部分をマスクする工程と；マスクされた半導体基板ＷＦの表面に成膜する第１の成膜工程と；前記第１の成膜工程の後でマスク３９Ｆを除去する工程と；マスク３９Ｆを除去する工程の後で半導体基板ＷＦの表面に成膜する第２の成膜工程と；前記第２の成膜工程の後に半導体基板ＷＦの表面を平坦化する平坦化処理工程を備える。ここで、マスクを除去する工程の除去は洗浄工程を加えてもよい。さらに、第３以上の成膜工程及びこれに伴う前記同様の工程を備えてもよい。

このように構成すると、凹部１５Ｆ、２４Ｆのうち線幅の大きい部分の成膜を第２の成膜工程に分けて形成し、凹部１５Ｆ、２４Ｆのうち線幅の小さい部分の成膜を第１の成膜工程で形成するので、凹部１５Ｆ、２４Ｆのうち線幅の小さい部分の上方に生ずるハンプ４４Ｆの高さを小さくし、あるいは凹部１５Ｆ、２４Ｆのうち線幅の小さい部分にハンプ４４Ｆが生じないようにすることができ、結果として成膜後の段差を小さくすることができ、平坦化処理工程で必要な成膜４２Ｆの厚さを小さくすることができる。

請求項８に係る発明による半導体デバイスの製造方法は、請求項７に記載の半導体デバイスの製造方法において、例えば図８（Ａ）に示すように、前記マスクする工程の前に、凹部１５Ｆ、２４Ｆの形成された半導体基板ＷＦの表面にバリアメタル層１７Ｆを成膜する工程を備える。

上記目的を達成するため、請求項９に係る発明による半導体デバイスの製造方法は、例えば図８（Ａ）、（Ｇ）に示すように、半導体基板ＷＦの表面に配線用の互いに異なる線幅の凹部１５Ｆ、２４Ｆを形成する工程と；凹部１５Ｆ、２４Ｆのうち線幅の大きい凹部１５Ｆに適合した条件で前記半導体基板ＷＦの表面に成膜する第１の成膜工程と；前記第１の成膜工程の後で、半導体基板ＷＦの表面の全体にほぼ一様な条件で行う膜を除去する工程であって、線幅の小さい凹部２４Ｆに形成された膜がほぼ完全に除去されるまで行う膜除去工程と；前記膜除去工程の後で線幅の小さい凹部２４Ｆに適合した条件で半導体基板ＷＦの表面に成膜する第２の成膜工程と；前記第２の成膜工程の後に半導体基板ＷＦの表面を平坦化する平坦化処理工程を備える。

以上の工程を複数回行ってもよい。

このように構成すると、第１の成膜工程及び第２の成膜工程により凹部１５Ｆ、２４Ｆのうち線幅の大きい凹部１５Ｆの上方に形成される成膜の凹み４３Ｆを小さくし、第２の成膜工程により凹部１５Ｆ、２４Ｆのうち線幅の小さい凹部２４Ｆの上方に形成される成膜のハンプ部４４Ｆの高さを小さくし、最終的に形成される成膜４２Ｆの段差を小さくすることができる。

上記目的を達成するため、請求項１０に係る発明による半導体デバイスの製造方法は、例えば図８（Ａ）、（Ｇ）に示すように、半導体基板ＷＦの表面に配線用の互いに異なる線幅の凹部１５Ｆ、２４Ｆを形成する工程と；凹部１５Ｆ、２４Ｆのうち線幅の大きい凹部１５Ｆに適合した条件で半導体基板ＷＦの表面に成膜する第１の成膜工程と；凹部１５Ｆ、２４Ｆのうち線幅の小さい凹部２４Ｆに適合した条件で半導体基板ＷＦの表面に成膜する第２の成膜工程と；前記第１の成膜工程と第２の成膜工程のうち先に行う成膜工程の前に前記後に成膜工程を行う部分をマスクする第１のマスク工程と；前記先に行った成膜工程の後、前記後で行う成膜工程の前に、前記第１のマスク工程でされたマスク３９Ｆ又は４１Ｆを除去する第１のマスク除去工程と；前記第１のマスク除去工程の後、前記後で行う成膜工程の前に、該先に成膜された部分をマスクする第２のマスク工程と；前記後に行った成膜工程の後で前記第２のマスク工程でされたマスク４１Ｆ又は３９Ｆを除去する第２のマスク除去工程と；前記第２のマスク除去工程の後に半導体基板ＷＦの表面を平坦化する平坦化処理工程を備える。

このように構成すると、各凹部１５Ｆ、２４Ｆに形成される成膜４０Ｆは、その凹部１５Ｆ、２４Ｆに適合した条件下で形成されるので、各凹部１５Ｆ、２４Ｆの上方に形成される成膜４０Ｆの凹み４３Ｆ、ハンプ部４４Ｆを小さくすることができる。

請求項１１に係る発明による半導体デバイスの製造方法は、請求項１０に記載の半導体デバイスの製造方法において、前記第２の成膜工程を前記第１の成膜工程よりも先に行う。

このように構成すると、前述の例と同様に、各凹部１５Ｆ、２４Ｆに形成される成膜４０Ｆは、その凹部１５Ｆ、２４Ｆに適合した条件下で形成されるので、各凹部１５Ｆ、２４Ｆの上方に形成される成膜４０Ｆの凹み４３Ｆ、ハンプ部４４Ｆを小さくすることができる。

本発明は、半導体基板の表面に形成される成膜の段差を減少させ、成膜後の平坦化処理に必要な成膜の厚さを減少させ、平坦化処理工程にかかる時間を短縮し生産性を向上させることができる半導体デバイスの製造方法を提供することができる。

以下、本発明の実施の形態について、図面を参照して説明する。なお、各図において互いに同一あるいは相当する部材については同一符号を付し、重複した説明は省略する。

図１（Ａ）〜図２（Ｋ）は、本発明の第１の実施の形態に係る半導体基板ＷＡ（基板ＷＡ）の製造方法を工程順に説明する部分断面図である。なお成膜のハンプやくぼみ等の段差の角は、実際には図１０の従来例のように丸みを帯びるのが通常であるが、以下の実施の形態を説明する図は模式的断面図として角ばった形状に示している。

図１（Ａ）に示すように、多層配線構造（不図示）を有する基板ＷＡは、絶縁膜２Ａを有し、絶縁膜２Ａには、配線用の凹部としての溝４Ａが形成され、溝４Ａには、上層の導電層としての導電層９Ａが形成され、基板ＷＡの表面には保護マスク１１Ａが形成されている。また、導電層９Ａは溝４Ａの内部に形成され、保護マスク１１Ａによって囲まれている上部以外は、バリア層５Ａによって囲まれている。

図１（Ｂ）に示すように、基板ＷＡを洗浄した後に、基板ＷＡの導電層９Ａの上（参照している図面中で上（以下、本明細書において同じ））に、ＳｉＦ、ＳｉＯＨ、ポーラスシリカ等のＬｏｗ−Ｋ材（ＵＬＫ材）膜等からなる絶縁膜１２Ａを堆積させ、洗浄を行った後に絶縁膜１２Ａの上に保護マスク１３Ａを堆積させる。さらに、洗浄を行った後に保護マスク１３Ａの上にレジスト１４Ａを堆積させ、さらに洗浄を行う。絶縁膜１２Ａとしては、ＳｉＯ_２からなる酸化膜を堆積させてもよい。なお、導電層９Ａの上とは、ここでは正確には保護マスク１１Ａの上の意味である。

図１（Ｃ）に示すように、絶縁膜１２Ａの内部に、リソグラフィ・エッチング技術により配線用の凹部又は第２の凹部としての溝１５Ａ、配線用の凹部又は第１の凹部としての溝２４Ａを形成する。なおここでは、複数の細線状柱１６Ａが図示されているが、溝１５Ａは形成時には柱１６Ａの無い幅広の溝である。溝２４Ａの幅は、基板ＷＡに形成される配線の最小線幅であり、溝１５Ａの幅は、配線の最小線幅の１０倍以上とする。本実施の形態の溝１５Ａの幅は２０μｍである。溝１５Ａを形成した後、溝１５Ａ内にダミーパターンとしての導電性材料から製造される細線状柱１６Ａを形成する。細線状柱１６Ａは、水平断面がほぼ円形である円柱形状とし断面の直径が１ミクロン以下となるようにするとよい。また細線状柱１６Ａの高さは溝１５Ａの深さにほぼ等しい。溝１５Ａの形成後にレジスト１４Ａ（図１（Ｂ）参照）を除去（アッシング）し、さらに洗浄を行う。

細線状柱１６Ａの材質は、アルミ合金とすることができる。細線状柱１６Ａの材質を導電性材料とするので、絶縁性材料とした場合と比較して、実質配線抵抗や実質キャパシタを減らすことができるため、基板ＷＡの高速化に有利である。細線状柱１６Ａの材質を、Ｃｕ、Ａｇ、Ａｕ等の低抵抗材料とすると配線遅延の防止に有利である。

図３（Ａ）の斜視図、図３（Ｂ）の平面図に示すように、基板ＷＡに形成された細線状柱１６Ａの配置を格子状にすると、電流密度の均一性が良好となる。図３（Ｃ）の平面図に示すように、細線状柱１６Ａの配置を６０°千鳥配置としても、電流密度の均一性を良好にすることができる。本実施の形態の細線状柱１６Ａの幅方向及び長手方向の間隔は１μｍである。なお、本実施の形態の細線状柱１６Ａの幅方向の数は、図１（Ｃ）〜図２（Ｋ）、図３中で、４本であるとして示しているが、実際には１８本である。

細線状柱１６Ａの密度（細線状柱が占める、基板ＷＡの表面に平行な方向の断面の総面積を、溝１５Ａの同方向の面積で割った値）は、１／５以上とし、細線状柱１６Ａは、基板ＷＡの表面に平行な方向に均等に分布するように、配置することが望ましい。

なお細線状柱１６Ａは、典型的には図３に示すように円柱状であるが、これに限らず溝の長手方向にある程度の長さをもった薄板状の柱又は壁（「細線状」というとき「薄い」を含む概念とし、「柱」というとき「壁」も含む概念とする）であってもよい。薄板状の柱又は壁とすると、エッチングで絶縁層２Ａと一体に形成する場合に都合がよい。

図１（Ｄ）に示すように、レジスト１４Ａ（図１（Ｂ））を除去し洗浄を行ったその基板ＷＡの上にＴａ、ＴａＮ、Ｔｉ、ＴｉＮ、Ｗ、ＷＮ、ＴｉＳｉＮ、Ｒｕ系材料等からなるバリア層１７Ａを形成し、必要に応じて更にその上に電解メッキの給電層としてシード層１８Ａ（図中、バリア層１７Ａとシード層１８Ａは一体に表示）を形成してもよい。また、その他のバリア層材質としてセラミックスを使用してもよい。

図２（Ｅ）に示すように、基板ＷＡの表面に銅メッキを施すことにより、溝１５Ａ、２４Ａ内に銅を充填するとともに、絶縁膜１２Ａ上に銅膜１９Ａを堆積させる。銅メッキにより銅膜１９Ａを堆積させることは、本発明の成膜する工程に相当する。このとき、溝１５Ａの上方に銅膜１９Ａのハンプ部２２Ａ（膜上に形成された凸部）が形成され、溝１５Ａの上方に銅膜１９Ａの凹み（膜上に形成された凹部）が形成されることはない。溝２４Ａの上方に銅膜１９Ａのハンプ部３３Ａ（膜上に形成された凸部）が形成され、溝２４Ａの上方に銅膜１９Ａの凹み（膜上に形成された凹部）が形成されることはない。

これは、ダミーパターンとして形成された細線状柱１６Ａに形成されたシード層（導電層）１８Ａの密度が、柱１６Ａの無い場合に比べて高いためであると考えられる。銅膜１９Ａはシード層の上に形成される。元々シード層の密度の高い幅の狭い溝２４Ａについても同様である。溝２４Ａでは、シード層の密度がダミーパターンの形成された溝１５Ａよりもさらに高いので、逆にハンプが形成されるのである。

図２（Ｆ）（導電層（配線部）９Ａ（図２（Ｅ））回りの部分について省略、以下図２（Ｇ）〜図２（Ｋ）において同様）に示すように、銅膜１９Ａの形成後に、平坦化処理としての化学機械的研磨（ＣＭＰ）により絶縁膜１２Ａ上の銅膜１９Ａの研磨を行い、ハンプ部２２Ａ、３３Ａ（図２（Ｅ））を削り取り、段差を解消する。

図２（Ｇ）に示すように、バリア層１７Ａが表出するまでさらに銅膜１９Ａの削り込みを行い、溝１５Ａ、２４Ａ部以外の銅膜を除去し、溝１５Ａ部に導電層（配線部）２０Ａ、溝２４Ａ部に導電層３４Ａを形成する。導電層２０Ａ、３４Ａは上層の導電層であり、導電層９Ａ（図２（Ｅ））は下層の導電層である。

図２（Ｈ）に示すように、保護マスク１３Ａが表出するまで、さらにバリア層１７Ａ（図２（Ｇ））の削り込みを行う。

図２（Ｉ）に示すように、絶縁膜１２Ａが表出するまで、さらに保護マスク１３Ａ（図２（Ｈ））の削り込みを行う。

図２（Ｊ）に示すように、さらに絶縁膜１２Ａの削り込みを行い、導電層２０Ａ、３４Ａの表面と絶縁膜１２Ａの表面とをほぼ同一平面に加工し、導電層２０Ａ部のディッシング量を２５０ｎｍ以下とすることができる。導電層３４Ａ部のディッシング量はほぼゼロである。このように、銅膜からなる導電層２０Ａ、３４Ａの配線が形成される。導電層２０Ａ、３４Ａの表面と絶縁膜１２Ａの表面とをほぼ同一平面に加工することは、本発明の半導体基板の表面を平坦化処理することに相当する。

次に図２（Ｋ）に示すように、基板ＷＡの表面に保護マスク２１Ａを形成する。又は、保護マスク２１Ａは導電層２０Ａの表面のみに形成してもよい。なお、ＣＭＰの研磨圧力は、１０．０ｋＰａ以下とし、好ましくは、７．０ｋPa以下、更に好ましくは３．５ｋＰａ以下とするとよい。保護マスクの材料はＳｉＣ、ＳｉＮ、ＳｉＣＮ（全面マスクの場合）、Ｃｏ、ＣｏＷＰ（導電層２０Ａ上のみマスクの場合）が適している。

本実施の形態の基板の製造方法により基板ＷＡを製造すると、幅の広い溝１５Ａと幅の狭い溝２４Ａ上の銅膜の厚さの差が小さくなり、即ち段差が小さくなり、又ＣＭＰ加工により平坦化する際にも幅の広い溝１５Ａのディッシングを防止できる。したがって、配線部にあたる銅膜１９Ａの初期厚みを低減し、ＣＭＰ平坦化処理を短時間に効率よく行うことができる。特に、Ｌｏｗ−Ｋ材を使用した基板ＷＡの加工では、Ｌｏｗ−Ｋ材の弱い機械的物性のため高い加工圧力をかけられない。そのため加工圧力の低い（例えば１０ｋＰａ以下）ＣＭＰ処理を行うことが望まれるが、本実施の形態の製造方法で製造された基板ＷＡは、薄い銅膜１９Ａを形成することができるので、加工圧力が低いため加工効率が低くても処理時間を短く抑えることができ、単位時間当たりの処理枚数を十分確保することができる。

上述のように、本実施の形態の基板の製造方法により製造された基板ＷＡは、溝１５Ａの上方で凹みが形成されず溝２４Ａの上方と同様にハンプ部２２Ａが形成されるので、成膜後の初期段差量を減らすことができる。さらに溝１５Ａ部でのディッシング量を減少させることのできる銅膜１９Ａとし、かつ銅膜１９Ａの非溝部（溝１５Ａ、溝２４Ａ以外の部分）での厚さを薄くすることができるので、ＣＭＰ本来の性能を発揮することができ、より平坦な被加工面を創生することができる。

特に、銅膜１９Ａの初期段差ＸＡ_１（図２（Ｅ））を、３００〜５００ｎｍ以下とすることができ、溝１５Ａ部に細線状柱１６Ａを設けない場合の半分程度とすることができる。また、銅膜１９Ａの非配線形成部の配線材料成膜厚ＸＡ_２（図２（Ｅ））の平均値を、５００〜７００ｎｍ以下とすることができ、溝１５Ａ部に細線状柱１６Ａを設けない場合の半分程度とすることができる。よって、ＣＭＰの段差除去性能、研磨速度、加工面の均一性などの大きな改善を伴わずに、次世代半導体の厳しい要求にも十分対応可能である。次世代半導体では、例えば、６５ｎｍノード以下といった厳しい要求が出されるが、本発明の実施の形態によれば、元段差を小さくできるのでＣＭＰの段差解消工程が不要となる。あるいは段差解消のためのマージンが不要となる。したがって、メッキ厚が薄くてもよく、ＣＭＰによる処理時間の短縮が可能となる。また元段差が大きいと、段差解消ができたとしても仕上げ精度は悪くなるが、本発明の実施の形態によれば、その問題も解決できる。

以上述べた本実施の形態の基板の製造方法によれば、初期段差量を５００ｎｍ以下、ディッシング量を２５０ｎｍ以下とし、非配線形成部の平均成膜量を７５０ｎｍ以下とすることができ、配線高さ（図２（Ｋ）に記載のシード層１８Ａの高さＸＡ_３）５００ｎｍの配線を現状のＣＭＰ技術で形成できる。また、今後厳しい設計ルールが適用される半導体基板にも各種方法を用いて成膜時の初期段差を低減し、特にディッシング量を低減することで高品位な平坦面を創生することができる。

本実施の形態において、細線状柱１６Ａをカーボンナノチューブ（ＣＮＴ）としてもよい。この場合、溝１５Ａを形成し、レジスト１４Ａを除去した後に、溝１５Ａにバリア層１７Ａ、必要に応じシード層（Ｃｕシード層）１８Ａを形成する。次に、まず溝１５Ａの底部に微細パターンを優先的に埋め込む条件でＣｕ成膜（Ｃｕメッキ）を行う。メッキ液は、（１）均一なメッキ成長や濡れ性の改善を目的とするポリマ、（２）結晶核形成促進でボトムアップフィルなどを目的とするキャリア、及び（３）局部的な析出抑制による段差低減を目的とするレベラを含む。この３つの成分のうち、キャリアを多く含むメッキ液を使用することが、上記優先的に埋め込む条件である。
通常は、相反する３成分の比率が難しく理想的なメッキ面は得られにくいが、目的に応じて上記３成分の比率を変えてメッキすることで好適なメッキ面が得られる。

次に、Ｐｄを溶液に溶かし（たとえば、塩酸／塩化パラジウム、硫酸／硫酸パラジウム、酢酸／酢酸パラジウムなど）、または触媒溶液を噴霧することによって溝１５Ａの底部に点在させたＰｄを島状成長させる。ここで触媒付与の時間、触媒の濃度、温度等を最適化して、触媒必要量を供給し、必要サイズの島状成長をさせることができる。例えば、直径数μｍ程度の島状に成長させるようにするとよい。

次に、Ｐｄを触媒として、ＣｏやＮｉを選択的に無電解メッキで析出させる。ＣｏやＮｉは少量でよいので、メッキ速度をできるかぎり低くして、メッキを行うのがよい。フィールド部に析出したＣｏやＮｉ等を除去するために、ＣＭＰを行い、フィールド部上のＣｏやＮｉのみを除去する。ＣｏやＮｉが幅広の溝１５Ａ部のみに残存した基板ＷＡを熱化学気相成長炉に入れ、６００〜１０００℃程度（例えば、好ましくは９００℃）にしてメタンガスを流す。これによりパターニングしたＣｏ、Ｎｉが触媒として働き、これを核としてカーボンナノチューブが配向成長する。さらに、配向成長時には、所定の電界を印可することで配向性が高まる。ここで、気相成長は条件（ガス供給量、触媒、温度、電界）を最適化することでカーボンナノチューブの直径や長さのそろった高品質のカーボンナノチューブを得ることができる。

カーボンナノチューブを配置された成膜は厚み方向に強度が強くなっており、変形しにくく、通常のダミーパターンを配置した場合と同等の効果がある。そのため段差を小さくできることから、又、ＣＭＰによる平坦化工程において、ディッシングが抑制されることから、成膜の厚さに関し少ないＣＭＰマージンで済み、初期メッキ量を減らすことができる。よって、メッキ量の少ない膜、すなわち薄い膜をＣＭＰで加工できるため、ＣＭＰ処理時間が短縮でき、結果としてＣＭＰを低圧で加工しても十分なスループットが得られる。例えば、ＣＭＰの加工圧力は１０．０ｋＰａ以下とすることができ、好ましくは７ｋPa以下、更に好ましくは３．５ｋＰａ程度とすることができる。低圧でＣＭＰ加工を行えば、工具の弾性変形によるディッシングを防ぐことができ、基板のさらなる高性能化が望める。この場合、成膜条件を最適化することにより、カーボンナノチューブの配置本数を制御することができる。

次に、図４を参照して、本発明の第２の実施の形態に係る基板ＷＢの製造方法について説明する。本実施の形態では、溝１５Ｂの形状が前述の第１の実施の形態の溝１５Ａの形状と異なり、後述の柱１６Ｂの形状、数が、前述の第１の実施の形態の柱１６Ａの形状、数と異なるが、他の点は第１の実施の形態と同様である。溝１５Ｂの詳細は以下説明する。

本実施の形態では、第１の実施の形態と同様に、基板ＷＢの洗浄後に下層の導電層９Ｂの上にＬｏｗ−Ｋ材からなる絶縁膜１２Ｂを堆積させ、さらに絶縁膜１２Ｂの上に保護マスク１３Ｂを形成し、保護マスク１３Ｂの上にレジスト（不図示）を形成し洗浄する。その後絶縁膜１２Ｂの内部に溝１５Ｂ、溝２４Ｂを形成する。本実施の形態では、溝２４Ｂの幅は、基板ＷＢに形成される配線の最小線幅であり、溝１５Ｂの幅は、基板ＷＢに形成される配線の最小線幅の５倍以上とする。図中、溝１５Ｂは溝２４Ｂと同様な幅の狭い溝に見えるが、実際は後述のように幅の広い溝であり、幅広柱１６Ｂが形成されているため幅が狭く見えるだけである。

溝１５Ｂを形成した後、溝１５Ｂ内にダミーパターンとしての導電性の幅広柱１６Ｂを形成する。導電性の幅広柱の材質としてはアルミ合金、Cu、Ag、Au等を使用することができる。幅広柱１６Ｂは、水平断面がほぼ円形である円柱形状とし断面の直径が１０ミクロン以上となるようにするとよい。また幅広柱１６Ｂの高さは溝１５Ｂの深さにほぼ等しい。溝１５Ｂの形成後にレジストを除去（アッシング）し、さらに洗浄を行う。幅広柱１６Ｂの密度は、１／１０以上とし、 幅広柱１６Ｂは、基板ＷＢの表面に平行な方向に均等に分布するように、配置することが望ましい。なお、図中のダミーパターン１６Ｂの数は、実際の数を表すものではない。

その後、基板ＷＢの上にバリア層１７Ｂを形成し、必要に応じてその上にシード層１８Ｂ（図中、バリア層１７Ｂとシード層１８Ｂは一体に表示）を形成し、溝１５Ｂ内に銅を充填し絶縁膜１２Ｂ上に銅膜１９Ｂを堆積させる。このとき、溝１５Ｂの上方に銅膜１９Ｂの凹み２３Ｂ（膜上に形成される凹部）が形成される（図４は、この状態を表す）。凹み２３Ｂの深さに溝２４Ｂの上方に形成されるハンプ部３３Ｂの高さを加えた長さ、すなわち初期段差ＸＢ_１を、多少低減できる。凹み２３Ｂの深さは、溝１５Ｂ部内に幅広柱１６Ｂを形成しなかったときより浅くすることができる。

次に、ＣＭＰ加工により銅膜１９Ｂの段差を解消し、バリア層１７Ｂを表出させ、次に保護マスク１３Ｂが表出するまでバリア層１７Ｂを削り、絶縁膜１２Ｂが表出するまで保護マスク１３Ｂを削る。次に、絶縁膜１２Ｂと溝１５Ｂ内の銅膜１９Ｂとを一体に削り、溝１５Ｂ部に導電層（不図示）を形成し、導電層の表面と絶縁膜１２Ｂの表面とをほぼ同一平面にし、導電層部のディッシング量をほぼゼロとすることができる。その後、基板ＷＢの表面に保護マスク（不図示）を形成する。なお、ＣＭＰの研磨圧力は、１０．０ｋＰａ以下とし、好ましくは７．０ｋPa以下、更に好ましくは３．５ｋＰａ以下とするとよい。

本実施の形態の基板の製造方法により基板を製造すると、溝１５Ｂ部に幅広柱１６Ｂを形成したので配線部にあたる銅膜１９Ｂの凹み２３Ｂの深さに溝２４Ｂの上方に形成されるハンプ部３３Ｂの高さを加えた長さ、すなわち初期厚みＸＢ_１を低減し、ＣＭＰ平坦化処理を短時間に効率よく行うことができる。また、溝１５Ｂ部内の銅膜１９Ｂを幅広柱１６Ｂと同時に加工するので、幅広柱１６Ｂに形成された保護マスク１３Ｂがディッシングのストッパーとして作用し、ディッシングをほぼゼロとすることができるので、銅膜１９Ｂの厚さＸＢ_２を小さくすることができ、ＣＭＰ加工を短時間で行うことができる。なお、本実施の形態において、幅広柱１６Ｂを前述のようにカーボンナノチューブ（ＣＮＴ）としてもよい。

次に、本発明の第３の実施の形態に係る基板ＷＣの製造方法について説明する。
本実施の形態では、第１の実施の形態の製造方法で図１（Ａ）、図１（Ｂ）を参照して説明した工程と同じ工程を有するので、この同じ部分については説明を割愛する。
よって、以下、図５（Ａ）〜図５（Ｄ）を参照して、基板ＷＣ上に絶縁膜１２Ｃを形成し、絶縁膜１２Ｃの上に保護マスク１３Ｃを形成し、保護マスク１３Ｃの上にレジスト（不図示）を形成し、洗浄した後に行われる工程について説明する。

図５（Ａ）に示すように、絶縁膜１２Ｃの内部に、リソグラフィ・エッチング技術により、配線用の幅が広い溝１５Ｃと、同じく配線用の幅の狭い溝２４Ｃとを形成し、その後ＣＭＰにて保護マスク１３Ｃの上に形成されていたレジスト（不図示）の除去が行われる。その後、バリア層１７Ｃを形成し、必要に応じてさらにシード層１８Ｃを形成する。図中、バリア層１７Ｃとシード層１８Ｃとを一体に表示している。溝１５Ｃは最大幅のパターンであり、溝１５Ｃの幅は、最小幅のパターンである溝２４Ｃの幅（０．１μｍ以下）の５倍以上である。

図５（Ｂ）に示すように、基板ＷＣの表面にメッキ（又は、ＣＶＤその他の方法による配線埋め込み）を行うと、膜としての銅膜１９Ｃが形成されるが、シード密度の高い溝２４Ｃが先に埋め込まれてしまい、銅膜１９Ｃには溝２４Ｃの上方にハンプ部２２Ｃが形成され、溝１５Ｃの上方に凹み２５Ｃ（膜上に形成される凹部）が形成され、初期段差ＸＣ_１（ハンプ部２２Ｃの頂部３５Ｃと凹み２５Ｃの底部３６Ｃとの高さの差）の値が大きくなる。

図５（Ｃ）に示すように、次に銅膜１９Ｃの上方に塗布膜２６Ｃを形成し、初期段差ＸＣ_１（図５（Ｂ））を緩和する。塗布膜２６Ｃは、塗布膜２６Ｃの頂部３７Ｃが、ハンプ部２２Ｃの頂部３５Ｃとほぼ同じレベルになるように形成される。塗布膜２６Ｃによって、初期段差ＸＣ_１を緩和することができるので、銅膜１９Ｃの溝１５Ｃ、２４Ｃの上方を除く厚さ（初期膜厚ＸＣ_２（図５（Ｂ）））を薄くすることができ、塗布膜２６Ｃ形成後に行われるＣＭＰによる平坦化加工に要する時間を短縮することができる。

図５（Ｄ）に示すように、溝１５Ｃ、２４Ｃの配線埋め込みが銅メッキにより行われ、銅膜１９Ｃ’が形成され、その上に塗布膜２６Ｃ’が形成される場合は、溝１５Ｃでの銅膜１９Ｃ’の厚さＸＣ_１’が薄く、溝１５Ｃを埋め尽くすことができないが、銅膜１９Ｃ’の基板ＷＣ表面上の初期膜厚ＸＣ_２’がより薄くなるので、塗布膜２６Ｃ’の形成後に行われるＣＭＰによる平坦化加工に要する時間を短縮することができる。

その後に、第１の実施の形態の図２（Ｆ）〜図２（Ｋ）で説明したように、塗布膜２６Ｃ又は塗布膜２６Ｃ’、銅膜１９Ｃ又は銅膜１９Ｃ’、バリア層１７Ｃ、保護マスク１３Ｃ、絶縁膜１２Ｃを削り取るＣＭＰ加工が行われる。なお、図５（Ｄ）の場合は、バリア層１７Ｃと塗布膜２６Ｃ’の削り込みが同時に行われ、保護マスク１３Ｃと塗布膜２６Ｃ’の削り込みが同時に行われ、絶縁膜１２Ｃと塗布膜２６Ｃ’の削り込みが同時に行われる。

ＣＭＰの加工圧力は、塗布膜２６Ｃ（塗布膜２６Ｃ’）の物性にもよるが、比較的強度が低いため、１０．０ｋＰａ以下とする。好ましくは７．０ｋPa以下、さらに３．５ｋＰａ以下とすることが望ましい。塗布膜２６Ｃ（塗布膜２６Ｃ’）は、レジスト等の有機膜としてもよく、無機膜では、例えばＳＯＧでもよく、金属微粒子ペーストであってもよい。このとき塗布膜２６Ｃ（塗布膜２６Ｃ’）と銅膜１９Ｃ（銅膜１９Ｃ’）の研磨速度が同等であることが望ましく、塗布膜２６Ｃ（塗布膜２６Ｃ’）、銅膜１９Ｃ（銅膜１９Ｃ’）、ＣＭＰ加工で使用されるスラリー又はケミカル、ＣＭＰ装置のパッド工具、又は固定砥粒等それぞれを組み合わせて選定することが望ましい。

塗布膜２６Ｃ（塗布膜２６Ｃ’）を形成する塗布膜形成工程では、スピンコーター等の塗布工程、アニール、露光、現像、洗浄、焼結、乾燥、化学反応合成等定着固定工程を必要により加え、塗布膜２６Ｃ（塗布膜２６Ｃ’）の物性を配線材料の物性に近づけることが望ましい。また、スピンコート法以外にディップ法も利用可能である。

塗布膜２６Ｃ（塗布膜２６Ｃ’）の塗布材料は、各種レジスト材料や、又はポリイミド（polyimide）およびポリイミドシロキサン（polyimide siloxane）およびＰＴＦＥ（polytetrafluoroethylene）およびフェノール（phenolresin）からなる群から選択された有機物、又はＳＯＧ−Ｓiloxan（ＨＳＱ、Ｈydrosilsesquioxanes）、又はＢＣＢ（Ｂenzo Ｃyclo Ｂutane）およびＰＡＥ（Ｐolyaryleneethers）からなる群から選択された無機物、又は金属微粒子含有物である。

塗布材料として、熱硬化性樹脂、熱可塑性樹脂等のさまざまな高分子材料を使用することができる。また、金、銀、銅等の微粒子と、有機材料と、金属又は金属酸化物有機材との混合液であるハイブリッド材を使用することができる。また、無機シリケート系ＳＯＧ、メチルシロキサン系ＳＯＧ、ハイメチルシロキサンＳＯＧ（有機の含有量の高いメチルシロキサン系ＳＯＧ）など各種ＳＯＧ材料、また各種レジスト材料を使用することができる。

塗布膜２６Ｃ（塗布膜２６Ｃ’）は、マイクロカプセルであってもよい。
銅膜１９Ｃの段差を緩和するために追加して付着させる付着粒子の周囲に電荷を持たせるように被覆膜を有するマイクロカプセルを使用することができる。電荷を有しているため、マイクロカプセルを十分に含む溶液を対象基板ＷＣにディッピングし、銅膜１９Ｃの表面にマイクロカプセルの表面電荷によって選定した電位をかけることによってマイクロカプセル粒子の電着が可能である。このように電着を行うと一般に基板をリフローすることにより銅膜１９Ｃの段差を解消することができる。ここでリフロー処理とは、ペースト状の材料などを塗布し、酸化防止用のＮ_２ガスを供給しながら加熱溶解することで材料を平たく延ばすことをいう。すなわちリフローによれば、平坦化が可能である。さらに段差緩和用付着粒子に低温（ＲＴ（室温）〜４００℃程度）で可撓性を示す材料を使用すれば、基板ＷＣにかかる熱応力を低減することができ好ましい。

塗布膜２６Ｃ（塗布膜２６Ｃ’）の材料として、可溶性ポリイミドポリマーに周囲をアミン変性（アクリルのマイクロカプセル）した電着ポリイミドを使用できる。電着ポリイミドを水溶液にして、基板ＷＣを浸漬し、電位をかけ、銅メッキ後の銅膜１９Ｃ表面にマイナス電位をかけることにより銅表面では、２Ｈ_２Ｏ＋２ｅ⁻→Ｈ_２↑＋２ＯＨ⁻、Ｒ_３ＮＨ^＋（親水性）＋ＯＨ⁻→Ｒ_３Ｎ（疎水化・ポリマー析出）＋Ｈ_２Ｏの反応が起き、銅表面にポリマー薄膜が凝集吸着できる（陽極では、２Ｈ_２Ｏ→４Ｈ^＋＋４ｅ⁻＋Ｏ_２↑）。その後、基板ＷＣを取り出して熱をかける（９０℃でプリベーク（水を飛ばす）、２００〜２５０℃でべーク（リフロー））ことにより、銅膜１９Ｃの段差を緩和するようにリフローできる。このとき樹脂を含んだ液体にＣＨＮ（シクロヘキサン）（Cyclohexane）数％、ＮＭＰ（Ｎ−メチル−２−ピロリドン）（N-Methyl-2-Pyrrolidone）十数％程度の溶剤を入れることによりリフローしやすくなる。

特に、基板の最小線幅が０．１μｍ以下のときに、最小幅のパターン溝２４Ｃと最大幅のパターン１５Ｃとの線幅の差が大きくなり、通常では平坦化処理が不可能であるが、本実施の形態の製造方法で製造された基板は、初期段差を小さくすることができるので平坦化処理が可能である。また、最大幅のパターン１５Ｃは、線幅が最小線幅の５〜１００倍、好ましくは１０〜５０倍とすることができる。

次に、図６の一連の断面図を参照して、本発明の第４の実施の形態に係る基板ＷＤの製造方法について説明する。
本実施の形態では、第１の実施の形態の製造方法で図１（Ａ）、図１（Ｂ）を参照して説明した工程と同じ工程を有するので、この同じ部分については説明を割愛する。
よって、以下、図６（Ａ）〜図６（Ｆ）を参照して、基板ＷＤ上に絶縁膜１２Ｄを形成し、絶縁膜１２Ｄの上に保護マスク１３Ｄを形成し、保護マスク１３Ｄの上にレジスト（不図示）を形成し、洗浄した後に行われる工程について説明する。

図６（Ａ）に示すように、絶縁膜１２Ｄの内部に、リソグラフィ・エッチング技術により、配線用の幅が広い溝１５Ｄと、同じく配線用の幅の狭い溝２４Ｄとを形成し、その後、ＣＭＰにて保護マスク１３Ｄの上に形成されていたレジスト（不図示）の除去が行われる。溝１５Ｄは最大幅のパターンであり溝１５Ｄの幅は、最小幅のパターンである溝２４Ｄの幅（０．１μｍ以下）の５倍以上である。

図６（Ｂ）に示すように、基板ＷＤの表面にレジスト４５Ｄを塗布（スピンコート）する。ここでレジストを塗布する前に、微細なパターン部を埋め込み、埋め込み切った部分にレジストを塗布するようにしてもよい。

図６（Ｃ）に示すように、レジスト４５Ｄにプリベーク、露光（波長、ＤＯＦ（焦点深度、Depth of Focus）、超解像度等を工夫する）、現像（酸、アルカリ等の薬剤に暴露することにより行う）、ポストベーク（溶剤除去）等の工程で、パターンレジスト２６Ｄを形成し、洗浄を行う。パターンレジスト２６Ｄでは、レジストを底部までほぼ完全に除去する。

図６（Ｄ）に示すように、パターンレジスト２６Ｄ及び溝１５Ｄに、銅埋め込み（メッキ、ＣＶＤ、ＰＶＤ、微粒子流し込み（荒埋め込み））を行い、銅膜２７Ｄを形成する。

図６（Ｅ）に示すように、溶剤、アルカリ等の剥離液、又はアッシング処理によりレジスト４５Ｄを除去する。

図６（Ｆ）に示すように、銅メッキを行い銅膜２８Ｄを形成する。溝１５Ｄ、溝２４Ｄの上方にそれぞれハンプ部（膜上に形成される凸部）２９Ｄ、ハンプ部（膜上に形成される凸部）３０Ｄが形成されるが凹みは形成されない。凹みが無い分メッキ量を薄くできる。
レジスト４５Ｄ（図６（Ｂ））の厚さの厳密な管理又はメッキ量の管理により銅膜２７Ｄ、２８Ｄを薄くできる。よって、銅膜２８Ｄの形成後に行われるＣＭＰによる平坦化加工に要する時間を短縮することができる。

以後の工程は、前述の図２（Ｆ）〜図２（Ｋ）で説明した工程と同じである。

次に、図７（Ａ）〜図７（Ｆ）を参照して、本発明の第５の実施の形態に係る基板ＷＥの製造方法について説明する。本実施の形態では、第１の実施の形態の製造方法で図１（Ａ）、図１（Ｂ）を参照して説明した工程と同じ工程を有するので、この同じ部分については説明を割愛する。
よって、以下、図７（Ａ）〜図７（Ｆ）を参照して、基板ＷＥ上に絶縁膜１２Ｅを形成し、絶縁膜１２Ｅの上に保護マスク１３Ｅを形成し、保護マスク１３Ｅの上にレジスト（不図示）を形成し、洗浄した後に行われる工程について説明する。

図７（Ａ）に示すように、絶縁膜１２Ｅの内部に、リソグラフィ・エッチング技術により、配線用の幅が広い溝１５Ｅと、同じく配線用の幅の狭い溝２４Ｅとを形成し、その後ＣＭＰにて保護マスク１３Ｅの上に形成されていたレジスト（不図示）の除去が行われる。その後、Ｔａ、ＴａＮ、Ｔｉ、ＴｉＮ、Ｗ、ＷＮ、ＴｉＳｉＮ、Ｒｕ系材料等からなるバリア層１７Ｅを形成し、必要に応じてさらにシード層１８Ｅを形成する。図中、バリア層１７Ｅとシード層１８Ｅとを一体に表示している。溝１５Ｅは最大幅のパターンであり溝１５Ｅの幅は、最小幅のパターンである溝２４Ｅの幅（０．１μｍ以下）の５倍以上である。

図７（Ｂ）に示すように、狭い溝２４Ｅに合わせた成膜条件で成膜１９Ｅを形成すると、溝２４Ｅのみを埋め込むことが可能であり、溝２４Eの上部にはハンプが形成される。一方溝１５Ｅ内及び非溝部に形成された成膜１９Ｅ’は、溝２４Eの上部に比べて薄く、成膜条件が適切でないため成膜１９E‘には欠陥が多数発生している。溝幅に合わせた成膜条件は、例えばメッキで成膜する場合、メッキ液に添加する添加剤等を調整することによって作る。

図７（Ｃ）に示すように、基板ＷＥを酸で処理することにより溝１５Ｅ及び非溝部に形成された欠陥を多く含んだ成膜１９Ｅ’は容易に除去され、溝２４Ｅ内及び溝２４Ｅの上方に形成された成膜１９Ｅのみ残存する。溝１５Ｅ内の成膜１９Ｅ’はほぼ完全に除去される。シード層が同時に除去される場合には、必要に応じてシード層を再度成膜してもよい。

図７（Ｄ）に示すように、溝２４Ｅに形成された成膜１９Ｅの上に保護マスク３１Ｅを形成する。

図７（Ｅ）に示すように、溝１５Ｅに合わせた成膜条件で第２の成膜工程（銅メッキ）により段差の少ない銅膜３２Ｅを形成する。溝２４Ｅの上方には保護マスク３１Ｅが形成されているので、溝２４Ｅの上方には銅膜は形成されず、溝１５Ｅの内部、溝１５Ｅの上方、溝が形成されていない表面の上に、段差の少ない銅膜３２Ｅが形成される。よって、銅膜３２Ｅの形成後に行われるＣＭＰによる平坦化加工に要する時間を短縮することができる。

本実施の形態において保護マスク３１Ｅは、以下のような工程を含む、フォトマスク工程により形成されてもよい。
フォトマスク工程では、フォトレジストや印刷工程には、ポジ型、ネガ型感光性樹脂、レジストインクを用いた各種プロセスとして、スピナコート、ロールコート、シルク印刷等が使用できる。プリベーク、露光（密着露光、投影露光、パターニングはフィルムマスク、エマルジョンマスク、ハードマスク、シースルーマスク）、ディップ現像、スプレー現像などの各種現像、レジスト溶剤や水分除去のためのポストベーク、各種エッチャントを利用したドライエッチ、ウェットエッチ、電解エッチングなどのエッチング工程、溶剤、アルカリ浸漬によるレジストの除去工程などである。この際、必要に応じてシード層成膜を数回行っても良い。

このようにすると、銅膜３２Ｅの形成後に行われるＣＭＰによる平坦化処理の時間を短縮することができる。

図７（Ｆ）に示すように、レジスト３１ＥをＣＭＰ加工により除去する。
以後の工程は、前述の図２（Ｆ）〜図２（Ｋ）で説明した工程と同じである。

第５の実施の形態の変形例として、逆に先ず幅広溝１５Ｅに合わせた成膜条件で成膜して、あとで幅の狭い溝に合わせた成膜条件で成膜する方法でもよい。この変形例の工程は第５の実施の形態と同様なので詳細な説明は省略する。

次に、図８の一連の断面図を参照して、本発明の第６の実施の形態に係る基板ＷＦの製造方法について説明する。
本実施の形態では、第１の実施の形態の製造方法で図１（Ａ）、図１（Ｂ）を参照して説明した工程と同じ工程を有するので、この同じ部分については説明を割愛する。
よって、以下、図８（Ａ）〜図８（Ｇ）を参照して、基板ＷＦ上に絶縁膜１２Ｆを形成し、絶縁膜１２Ｆの上に保護マスク１３Ｆを形成し、保護マスク１３Ｆの上にレジスト（不図示）を形成し、洗浄した後に行われる工程について説明する。

図８（Ａ）に示すように、絶縁膜１２Ｆの内部に、リソグラフィ・エッチング技術により、配線用の幅が広い溝１５Ｆと、同じく配線用の幅の狭い溝２４Ｆとを形成し、その後ＣＭＰにて保護マスク１３Ｆの上に形成されていたレジスト（不図示）の除去が行われる。その後、基板ＷＦの表面にＴａ、ＴａＮ、Ｔｉ、ＴｉＮ、Ｗ、ＷＮ、ＴｉＳｉＮ、Ｒｕ系材料等からなるバリア層１７Ｆを形成し、必要に応じてさらにシード層１８Ｆを形成する。図中、バリア層１７Ｆとシード層１８Ｆとを一体に表示している。溝１５Ｆは最大幅のパターンであり、溝１５Ｆの幅は、最小幅のパターンである溝２４Ｆの幅（０．１μｍ以下）の５倍以上である。次に、溝２４Ｆの上に保護マスク３９Ｆを形成する。

図８（Ｂ）に示すように、溝１５Ｆに適合した条件（例えば、適合した添加剤を用い、適合した電流密度で行う）で成膜４０Ｆを形成する。

図８（Ｃ）に示すように、溝２４Ｆの上方の保護マスク３９Ｆ（図８（Ｂ））を除去する。

図８（Ｄ）に示すように、溝１５Ｆの上方の部分に位置する成膜４０Ｆの上に保護マスク４１Ｆを形成する。

図８（Ｅ）に示すように、基板ＷＦを酸で処理することにより保護マスク４１Ｆの下方以外の成膜４０Ｆを除去する。

図８（Ｆ）に示すように、溝２４Ｆに適した条件で成膜４２Ｆを形成する

図８（Ｇ）に示すように、溝１５Ｆの上方の保護マスク４１Ｆ（図８（Ｆ））を除去する。

以後の工程は、前述の図２（Ｆ）〜図２（Ｋ）で説明した工程と同じである。

本実施の形態によれば、溝１５Ｆと溝２４Ｆの成膜形成による埋め込みをそれぞれの溝１５Ｆ、２４Ｆの条件に適合させて別々に行うので、溝１５Ｆの上方に形成される凹み４３Ｆ（膜上に形成される凹部）の深さを小さくし、溝２４Ｆの上方に形成されるハンプ部４４Ｆ（膜上に形成される凸部）の高さを小さくすることができる。よって、初期段差を小さくすることができるので、保護マスク４１Ｆの除去後に行われるＣＭＰによる平坦化加工に要する時間を短縮することができる。
この実施の形態では配線用の幅が広い溝１５Fと、同じく配線用の幅の狭い溝２４Fに分割して処理を行ったが、更に多くの範囲に分割することも可能である。保護マスクを成膜を行おうとしている部分以外の部分に形成して、マスクされていない部分の成膜を除去し、その部分に適合した成膜条件で成膜して、保護マスクを除去することを繰り返せばよい。

次に、図９の一連の断面図を参照して、本発明の第７の実施の形態に係る基板ＷＧの製造方法について説明する。
本実施の形態では、第１の実施の形態の製造方法で図１（Ａ）、図１（Ｂ）を参照して説明した工程と同じ工程を有するので、この同じ部分については説明を割愛する。
よって、以下、図９（Ａ）〜図９（Ｇ）を参照して、基板ＷＧ上に絶縁膜１２Ｇを形成し、絶縁膜１２Ｇの上に保護マスク１３Ｇを形成し、保護マスク１３Ｇの上にレジスト（不図示）を形成し、洗浄した後に行われる工程について説明する。

図９（Ａ）に示すように、絶縁膜１２Ｇの内部に、リソグラフィ・エッチング技術により、配線用の幅が広い溝１５Ｇと、同じく配線用の幅の狭い溝２４Ｇとを形成し、その後ＣＭＰにて保護マスク１３Ｇの上に形成されていたレジスト（不図示）の除去が行われる。その後、基板ＷＧの表面にＴａ、ＴａＮ、Ｔｉ、ＴｉＮ、Ｗ、ＷＮ、ＴｉＳｉＮ、Ｒｕ系材料等からなるバリア層１７Ｇを形成し、必要に応じてさらにシード層１８Ｇを形成する。図中、バリア層１７Ｇとシード層１８Ｇとを一体に表示している。溝１５Ｇは最大幅のパターンであり、溝１５Ｇの幅は、最小幅のパターンである溝２４Ｇの幅（０．１μｍ以下）の５倍以上である。次に、溝１５Ｇの上に保護マスク４１Ｇを形成する。

図９（Ｂ）に示すように、溝２４Ｇに適した条件で成膜４０Ｇを形成する。

図９（Ｃ）に示すように、溝１５Ｇの上方の保護マスク４１Ｇ（図９（Ｂ））を除去する。

図９（Ｄ）に示すように、成膜４０Ｇの上であって溝２４Ｇの上方の部分に保護マスク３９Ｇを形成する。

図９（Ｅ）に示すように、基板ＷＧを酸で処理することにより保護マスク３９Ｇの下方以外の成膜４０Ｇを除去する。溝２４Ｅの上には多少盛り上がったハンプ４４Ｇが残り得る。

図９（Ｆ）に示すように、溝１５Ｇに適した条件で成膜４２Ｇを形成する

図９（Ｇ）に示すように、溝２４Ｇの上方の保護マスク３９Ｇ（図９（Ｆ））を除去する。

以後の工程は、前述の図２（Ｆ）〜図２（Ｋ）で説明した工程と同じである。

本実施の形態によれば、溝１５Ｇと溝２４Ｇの成膜形成による埋め込みを、それぞれの溝１５Ｇ、２４Ｇの条件に適合させて別々に行っているので、溝１５Ｇの上方に形成される凹み４３Ｇの深さを小さくし、溝２４Ｇの上方に形成されるハンプ部（膜上に形成される凸部）４４Ｇの高さを小さくすることができる。よって、初期段差を小さくすることができるので、保護マスク３９Ｇの除去後に行われるＣＭＰによる平坦化加工に要する時間を短縮することができる。

このようにして配線を形成し、また該配線で接続されるべきダイオード（不図示）等を形成した基板を、最終的にダイシングして、１枚の半導体基板から複数の半導体デバイスを完成する。

本発明の第１の実施の形態に係る製造方法により製造される基板を（Ａ）〜（Ｄ）に工程順に示す部分断面図である。 図１の続きで、本発明の第１の実施の形態に係る製造方法により製造される基板を（Ｅ）〜（Ｋ）に工程順に示す部分断面図である。 溝に形成された細線状柱の配置を示す図である。（Ａ）は矢視図、（Ｂ）、（Ｃ）は平面図である。 本発明の第２の実施の形態に係る製造方法により製造される基板を示す部分断面図である。 本発明の第３の実施の形態に係る製造方法により製造される基板を（Ａ）〜（Ｄ）に工程順に示す部分断面図である。 本発明の第４の実施の形態に係る製造方法により製造される基板を（Ａ）〜（Ｆ）に工程順に示す部分断面図である。 本発明の第５の実施の形態に係る製造方法により製造される基板を（Ａ）〜（Ｆ）に工程順に示す部分断面図である。 本発明の第６の実施の形態に係る製造方法により製造される基板を（Ａ）〜（Ｃ）に工程順に示す部分断面図である。 本発明の第７の実施の形態に係る製造方法により製造される基板を（Ａ）〜（Ｈ）に工程順に示す部分断面図である。 従来の半導体基板の製造方法により製造された基板の構成を示す部分断面図である。

符号の説明

２Ａ 絶縁膜
４Ａ 溝（凹部）
５Ａ、１７Ａ バリア層（バリアメタル層）
９Ａ、導電層
１１Ａ 保護マスク
１２Ａ、Ｂ、Ｃ、Ｄ、Ｅ 、Ｆ、Ｇ 絶縁マスク
１３Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ、Ｇ 保護マスク
１４Ａ レジスト
１５Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ、Ｇ 溝（凹部、第２の凹部）
１６Ａ 細線状柱（ダミーパターン）
１６Ｂ 幅広柱（ダミーパターン）
１７Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ、Ｇ バリア層
１８Ａ、Ｂ、Ｃ、Ｅ、Ｆ、Ｇ シード層
１９Ａ、Ｂ、Ｃ、Ｅ、Ｆ 銅膜（成膜、膜）
２０Ａ 導電層
２１Ａ 保護マスク
２２Ａ、Ｃ ハンプ部
２３Ｂ、Ｇ 凹み
２４Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ 溝（凹部、第１の凹部）
２５Ｃ、Ｄ 凹み
３１Ｅ，Ｆ 保護マスク
３９Ｆ，Ｇ 保護マスク
４２Ｆ，Ｇ 成膜
４３Ｆ，Ｇ 凹み
４４Ｆ，Ｇ ハンプ部
ＷＡ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ、Ｇ 半導体基板（基板）

Claims (11)

1. 半導体基板の表面に配線用の凹部を形成する工程と；
   前記凹部内に導電性材料でダミーパターンを形成する工程と；
   前記ダミーパターンを形成した後に、前記半導体基板の表面に成膜する工程と；
   前記成膜した後に、前記半導体基板の表面を平坦化処理する平坦化処理工程を備える；
   半導体デバイスの製造方法。
2. 前記凹部は所定の線幅の第１の凹部と、前記所定の線幅の５倍以上の線幅の第２の凹部を含み；
   前記第１の凹部には前記ダミーパターンを形成することなく、前記第２の凹部に前記ダミーパターンを形成する；
   請求項１に記載の半導体デバイスの製造方法。
3. 前記平坦化処理はＣＭＰによる研磨処理であり、前記研磨処理の研磨圧力を１０．０ｋＰａ以下とする；
   請求項１又は請求項２に記載の半導体デバイスの製造方法。
4. 半導体基板の表面に配線用の凹部を形成する工程と；
   前記半導体基板の表面に成膜する工程と；
   前記成膜する工程で形成された膜上に塗布材料を塗布して、前記膜上に形成された凹凸を緩和する工程と；
   前記凹凸の緩和された表面を平坦化する平坦化処理工程を備える；
   半導体デバイスの製造方法。
5. 前記塗布材料は、レジスト材料、又は、ポリイミド、ポリイミドシロキサン、ＰＴＦＥおよびフェノールからなる群から選択された有機物、又は、ＳＯＧ、又は、ＢＣＢ及びＰＡＥからなる群から選択された無機物、又は、金属微粒子含有物である；
   請求項４に記載の半導体デバイスの製造方法。
6. 前記塗布材料がマイクロカプセルを含む；
   請求項４に記載の半導体デバイスの製造方法。
7. 半導体基板の表面に配線用の互いに異なる線幅の凹部を形成する工程と；
   前記凹部のうち線幅の小さい部分をマスクする工程と；
   前記マスクされた半導体基板の表面に成膜する第１の成膜工程と；
   前記第１の成膜工程の後で前記マスクを除去する工程と；
   前記マスクを除去する工程の後で前記半導体基板の表面に成膜する第２の成膜工程と；
   前記第２の成膜工程の後に前記半導体基板の表面を平坦化する平坦化処理工程を備える；
   半導体デバイスの製造方法。
8. 前記マスクする工程の前に、前記凹部の形成された半導体基板の表面にバリアメタル層を成膜する工程を備える；
   請求項７に記載の半導体デバイスの製造方法。
9. 半導体基板の表面に配線用の互いに異なる線幅の凹部を形成する工程と；
   前記凹部のうち線幅の大きい凹部に適合した条件で前記半導体基板の表面に成膜する第１の成膜工程と；
   前記第１の成膜工程の後で、前記半導体基板の表面の全体にほぼ一様な条件で行う膜を除去する工程であって、前記線幅の小さい凹部に形成された膜がほぼ完全に除去されるまで行う膜除去工程と；
   前記膜除去工程の後で前記線幅の小さい凹部に適合した条件で前記半導体基板の表面に成膜する第２の成膜工程と；
   前記第２の成膜工程の後に前記半導体基板の表面を平坦化する平坦化処理工程を備える；
   半導体デバイスの製造方法。
10. 半導体基板の表面に配線用の互いに異なる線幅の凹部を形成する工程と；
    前記凹部のうち線幅の大きい凹部に適合した条件で前記半導体基板の表面に成膜する第１の成膜工程と；
    前記凹部のうち線幅の小さい凹部に適合した条件で前記半導体基板の表面に成膜する第２の成膜工程と；
    前記第１の成膜工程と第２の成膜工程のうち先に行う成膜工程の前に前記後に成膜工程を行う部分をマスクする第１のマスク工程と；
    前記先に行った成膜工程の後、前記後で行う成膜工程の前に、前記第１のマスク工程でされたマスクを除去する第１のマスク除去工程と；
    前記第１のマスク除去工程の後、前記後で行う成膜工程の前に、該先に成膜された部分をマスクする第２のマスク工程と；
    前記後に行った成膜工程の後で前記第２のマスク工程でされたマスクを除去する第２のマスク除去工程と；
    前記第２のマスク除去工程の後に前記半導体基板の表面を平坦化する平坦化処理工程を備える；
    半導体デバイスの製造方法。
11. 前記第２の成膜工程を前記第１の成膜工程よりも先に行う、請求項１０に記載の半導体デバイスの製造方法。

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