TWI840718B - 電鍍方法 - Google Patents

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Abstract

一種例示性的電鍍方法，包括在半導體基材上形成第一罩幕層。此方法包括形成晶種層覆蓋第一罩幕層。此方法包括形成第二罩幕層覆蓋晶種層。此方法包括在半導體基材上電鍍一定量的金屬。一部分的金屬被鍍覆在第一罩幕層上方。

Description

電鍍方法
交叉引用的相關申請案
本申請主張2020年11月19日所提交標題為「ELECTROPLATING WITH TEMPORARY FEATURES」的美國非臨時申請號16/952,343的權益和優先權，其內容通過引用併入的方式全文收錄於本說明書中。
本發明是有關於一種半導體加工中的電鍍操作。且特別是有關於一種在電鍍系統中在永久(permanent)和虛擬(dummy)特徵內執行電鍍的系統和方法。
藉由在基材表面上形成複雜圖案化材料層的技術，使積體電路的製備成為可能。在基材上形成、蝕刻和進行其他處理之後，以沉積或形成金屬或其他導電材料的方式來提供各組件之間的電性連接。因為這種金屬化(metallization)製程可以在許多製程操作之後進行，所以在金屬化製程中所產生的問題，可能會產生昂貴的廢棄基材或晶圓。
電鍍是在電鍍室中，將晶片的目標側(target side)置於液態電解質(liquid electrolyte)之中，使位於接觸環上的電接觸點(electrical contacts)接觸晶圓表面上的導電層，例如晶種層(seed layer)。電流從電源流經電解質和導電層。使電解質中的金屬離子析出(plate out)並沉積到晶圓上，進而在晶圓上形成金屬層。當電鍍時若晶圓具有不均勻分佈的接觸結構，電流可能無法被均勻地分佈至基材上，且在橫跨基材的不同區域上所進的電鍍速率會有所不同。這樣的變異現象可能會導致不同區域在電鍍後所形成的高度有所不同，而可能會使下游後段製程的操作產生進一步的挑戰。
因此，有需要提供一種可用於形成高品質元件和結構的先進系統和方法，以解決習知技術所面臨的問題。
一種電鍍方法的實施例，包括在半導體基材上形成第一罩幕層。此方法包括形成晶種層覆蓋於第一罩幕層的上方。此方法包括形成覆蓋於晶種層上方的第二罩幕層。此方法包括在半導體基材上電鍍一定數量的金屬，以使一部分的金屬被鍍覆在第一罩幕層上。
在一些實施例中，此一方法包括對一部分的第一罩幕層進行開口。晶種層形成在第一罩幕層之開口處的半導體基材上。在半導體基材上方的接觸銲墊的上方對第一罩幕層進行開口。此一方法包括對一部分的第二罩幕層進行開口。對第二罩幕層所進行的開口係與形成於第一罩幕層中的每一個開口處對應(in line with)。在保留有第一罩幕層的位置上對第二罩幕層進行開口。此方法包括在電鍍之後移除第二罩幕層。此方法包括蝕刻 晶種層。此方法包括移除第一罩幕層。鍍覆在第一罩幕層上方的部分金屬可以與第一罩幕層一起被移除。第一罩幕層和第二罩幕層可以是或包括光阻層。鍍覆在第一罩幕層上的部分金屬可以被鍍成一個不均勻的圖案。
本技術的一些實施例包括電鍍方法。此方法包括在半導體基材上形成第一罩幕層。此方法包括對第一罩幕層進行開口，藉以暴露被定義在半導體基材上的多個接觸位置。此方法包括形成覆蓋於第一罩幕層上方的晶種層。晶種層與被定義在半導體基材上的每一個接觸位置形成電性耦合(conductive coupling)。此方法包括在半導體基材上電鍍一定量的金屬。使一部分的金屬可以被鍍覆在第一罩幕層上方。
在一些實施例中，此方法可以包括形成覆蓋於晶種層的第二罩幕層。此方法包括對一部分的第二罩幕層進行開口。對第二罩幕層所進行的開口與形成在第一罩幕層中的每一個開口對應。在將晶種層和第一罩幕層暴露出來的一個或多個位置上，額外地對第二罩幕層進行開口。此方法包括在電鍍之後移除第二罩幕層。此方法包括蝕刻晶種層。此方法包括移除第一罩幕層。被鍍覆在第一罩幕層上方的一部分金屬可以與第一罩幕層一起被移除。
本技術的一些實施例包括一種電鍍方法。此方法包括在半導體基材上形成第一罩幕層。此方法包括形成晶種層覆蓋於第一罩幕層上方。此方法包括形成第二罩幕層覆蓋晶種層上方。此方法包括對第二罩幕層中進行開口，以使半導體基材的一部分可以通過開口暴 露於外。此方法以包括電鍍一定量的金屬，使一部分的金屬可以鍍覆在罩幕第一層上。
在一些實施例中，此方法包括對一部分的第一罩幕層之中進行開口。晶種層可以形成在第一罩幕層之開口位置的半導體基材上。此方法包括在電鍍之後移除第二罩幕層。此方法包括蝕刻晶種層。此方法包括移除第一罩幕層。被鍍覆在第一罩幕層上方的一部分金屬可以與第一罩幕層一起被移除。
與傳統技術相比，這種技術可以提供許多好處。例如，本技術可以在基材上提供更均勻的電鍍。此外，本技術可允許為了限制金屬沉積而量身定製的虛擬輪廓(tailored dummy profile)，藉以產生更均勻的沉積高度。結合以下描述和所附圖式可以更詳細地描述上述和其他實施例以及它們的技術優點與特徵。
100:電鍍系統
110:系統頭部
115:碗槽
120:升降器
125:平台基板
130:密封件
135:原位沖洗系統
200:電鍍設備
205:電鍍浴容器
210:頭部
212:密封件
215:基材
220:沖洗框
225:邊緣
227:沖洗通道
230:內側側壁
235:充氣室
250:側面清潔噴嘴
300:基材
305:接觸點
310:接觸點
350:基材
360:電鍍位置
400:方法
405:形成第一罩幕層
410:對第一罩幕層進行開口
415:形成晶種層
420:形成第二罩幕層
425:對第二罩幕層進行開口
430:電鍍金屬
435:移除第二罩幕層
440:蝕刻晶種層
445:移除第二罩幕層
500:半導體結構
505:基材
510:接觸結構
515:第一罩幕層
520:晶種層
525:第二罩幕層
530a:區域
530b:區域
605:基材
610:永久位置
615:虛擬位置
為了對本說明書之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式詳細說明如下： 第1圖係根據本技術的一實施例所繪示的一種電鍍系統的透視示意圖。
第2圖係根據本技術的一實施例所繪示的一種電鍍系統的部分結構剖面示意圖。
第3A圖至第3B圖係根據本技術的一實施例，繪示基材在電鍍期間的局部結構俯視示意圖。
第4圖係根據本技術的一些實施例，繪示電鍍方法中的步驟流程示意圖。
第5A圖至第5I圖係根據本技術的一實施例，繪示基材在電鍍期間的局部結構剖面示意圖。
第6A圖至第6B圖係根據本技術的一實施例，繪示基材在電鍍期間的局部結構俯視示意圖。
本說明書所包含的圖式僅作為例示。應當理解，這些圖式僅是為了說明本說明書的技述內容，且除非有特別指明，否則並未按照實際比例繪示。此外，提供這些例示的圖式僅係為了幫助理解，其可能不包括實際實施例的所有方面或信息，且可能包括用於說明目的的延伸材料(exaggerated material)。
在圖式中，相似的元件和/或特徵可以使用相同數字的元件標號。此外，相同類型的各種元件可以通過在元件標號後面加上區分相似元件和/或特徵的字母來區分。如果在說明書中僅使用第一位數的元件標號，則其描述的內容仍適用於其他具有相同的第一位數的元件標號的任何一個相似元件和/或特徵，而與第一位數後綴的數字無關。
半導體製造中所執行的各種操作和製程會在基材上產生大量的特徵陣列(arrays of features)。隨著多個半導體層的形成，會在結構內產生插塞通孔(via)、溝槽(trench)和其他通道。 然後可以用導電或金屬材料填充這些特徵用，以允許電流傳導通過元件，從一層傳導到另一層。
執行電鍍操作可以將導電材料提供到基材上的插塞通孔和其他特徵之中。電鍍是利用含有導電材料之離子的電解浴(electrolyte bath)將導電材料以電化學的方式沉積到基材上，並填充到被定義在基材上的特徵之中。欲在其上電鍍金屬的基材係作為陰極。電接觸點(electrical contact)，例如環或引腳等，可以允許電流流過系統。在電鍍期間，可以將基材夾在頭部(head)上並浸沒在電鍍浴中藉以形成金屬化層(metallization)。在下述的系統中，基材也可以被夾在密封件(seal)內，此密封件可以在操作期間與頭部耦合。
隨著半導體結構變得更加複雜，電鍍操作可能會沿著基材覆蓋大量的特徵陣列，其中可能包括特徵密集區域(densely populated regions)以及特徵稀疏區域(sparsely populated regions)。電鍍浴可以在基材上提供更均勻的電流密度，因此在特徵稀疏區域進行電鍍的電流可能和在特徵密集區域進行電鍍的電流不同。例如，在具有較大特徵間隔的電鍍區域中，因為該區域沒有特徵落著在阻障層(barrier layer)上方，可能會導致電流聚集到最近的特徵上。這可能導致電鍍在不同區域中以不同的速率進行，其中，在特徵較稀疏的區域中，電鍍可能以較高的速率(increased rate)進行。
後續的製程操作可以包括將基材與一個附加的基材(第二基材)接合，此附加的基材是以具有實質上平坦的輪廓作 為特徵。當電鍍所形成的導電特徵延伸不同的高度時，延伸高度較矮的區域可能無法完全與第二基材上的耦合位置接觸。傳統技術試圖以多種方式解決這些問題。例如，傳統的電鍍可以在基材上形成永久的虛擬特徵，以產生更均勻的電鍍圖案。然而，這可種方式的適用性有限。由於在開放區域(open regions)中所形成的虛擬特徵將是永久性的，因此這種方法可能不適用於後續需要執行元件放置(device placement)的基材配置。例如，在後續製程中需要放置晶粒，基材需要保持沒有虛擬特徵的情況，這種放置永久虛擬特徵的做法是不可能實施的。
或者，傳統技術可能試圖在後續的接合操作中克服高度的不連續性。例如，當基材與第二基材接合時，以焊料設置在導電特徵上以促進其電性接觸。一些傳統技術可能需要增加焊料的用量，以克服特徵之間的高度差異。儘管這樣可以顧及較短的高度，但對於較高高度的特徵而言，其所施加的焊料可能過多，並且可能在接合過程中由特徵向外延伸。而隨著特徵之間的間距不斷縮小，這種額外的焊料延伸的程度可能會大到足以使相鄰的特徵彼此橋接，這樣可能會導致沿線的元件發生短路，從而導致所形成的結構損壞。
本技術可以藉由形成本質上為臨時的虛擬特徵來克服這些問題。本技術藉由形成可移除的虛擬特徵，提供基材的不同電鍍區域之間的電流控制，允許特徵之間具有更一致的電鍍 高度。在描述執行本技術例示性的腔室系統的實施例之後，說明書的其他內容將討論本技術的系統和製程的各個方面。
第1圖係繪示根據本技術的一實施例所的一種電鍍系統100的透視示意圖。電鍍系統100是一種例示性的電鍍系統，其包括系統頭部110和碗槽115的示例性電鍍系統。在電鍍操作期間，晶圓可以被夾持到系統頭部110、倒置並延伸到碗槽115之中以執行電鍍操作。電鍍系統100包括頭部升降器120，其係配置來升降並旋轉頭部110，或以其他方式將頭部110定位在系統內，包括傾斜操作。頭部110和碗槽115可以連接到平台基板(deck plate)125或其他結構上，此平台基板可以是包含多個電鍍系統100的更大系統的一部分，並且可以共享電解質和其他材料。轉子(rotor)可允許被夾持於頭部的基材在碗槽115內部旋轉，或在不同操作步驟中在碗槽115外部旋轉。轉子可以包括一個接觸環，可以提供與基材的電性接觸。密封件130(以下將進一步討論)可以與頭部連接。密封件130包括待處理的被承載晶圓(chucked wafer)。第1圖繪示出電鍍室，其包括要直接在平台上清潔的部件。應理解的是，電鍍室可能包括其他配置，例如其可以包括一種平台，在其上可以將頭部移動到附加的模塊並密封或執行其他組件的清潔。另外，一種例示性的原位沖洗系統(in situ rinse system)135也與系統100一起被繪示出來。
請參照第2圖，第2圖是根據本技術的一些實施例繪示包含有電鍍設備200之腔室的部分結構剖面示意圖。電鍍設備 200可以與電鍍系統結合。該電鍍系統包括上述的系統。如第2圖所繪示，電鍍系統的電鍍浴容器(plating bath vessel)205連同頭部210一起被繪示出來，其具有與頭部結合的基材215。在一些實施例中，基材215可以與結合在頭部上的密封件212結合。沖洗框(rinsing frame)220可以連接在鍍浴容器205上方，並且可以配置為在電鍍期間將頭部接收到電鍍浴容器中。沖洗框220可以包括環狀延伸(circumferentially extending)圍繞於電鍍浴容器205上表面的邊緣225。沖洗通道(rinsing channel)227被定義在邊緣225和鍍浴容器205的上表面之間。例如，邊緣225可以包括以傾斜輪廓為特徵的內側壁230。如前所述，從基材上甩出的沖洗液可以接觸內側側壁230，並且可以被充氣室(plenum)235所接收。充氣室235圍繞邊緣225延伸，用於收集來自電鍍設備200的沖洗液。
在一些實施例中，電鍍設備200可以另外包括一種或多種清潔部件。這些部件可以包括一個或多個噴嘴，用於將流體輸送到基材215或頭部210，或向基材215或頭部210輸送流體。第2圖繪示出多種實施例中的一個，其改進的沖洗組件(rinse assemblies)可用於在沖洗操作期間保護電鍍浴和基材。在一些實施例中，側面清潔噴嘴250可以延伸穿過沖洗框220的邊緣225並且被引導到沖洗密封件212以及基材215的多個方面。
如前所述，本技術可以在整個基材上產生更均勻的電鍍層。其中，整個基材上具有不均勻分佈的接觸。第3A圖係根據本技術的一些實施例繪示在電鍍期間基材300的局部結構俯視 示意圖。如前所述，一些基材可能包括高密度電鍍需求(more dense plating requirements)區域以及低密度電鍍需求(less dense plating requirements)區域。在具有接觸點(例如，接觸點305)的區域中，電鍍可能在每一個位置均勻地進行。然而，在接觸點310處，因為接觸點的位置可能被區隔開來，使得局部區域可能僅存在這些接觸點，而導致電流被導向這些接觸點的位置。這可能會導致這些位置的電流增加，進而增加來自於電鍍液的電鍍析出。因而增加這些位置的電鍍厚度。
類似地，第3B圖係繪示一個具有特定配置的基材350。在此一配置中電鍍區(plating sections)延伸圍繞在一個不發生電鍍的位置周邊。如圖所示，電鍍位置360可以延伸圍繞在不發生電鍍的中心位置周邊。例如，後續製程可能會將晶粒放置於此中心位置上，因此該區域可能需要在電鍍期間保持空白。而這個不發生電鍍的區域可能會影響其他位置的電鍍。由於電鍍浴中的電流分佈可能相對均勻，因此在不發生電鍍的區域中，電流可能沿著多條路徑流向可能發生電鍍的區域，這可能導致該區域以較高的速率進行電鍍。因此，與不發生鍍的區域相鄰的位置相比，在發生電鍍的區域的特徵上所形成的電鍍層厚度會增加，而這可能導致前述的任何問題。本技術可以形成限制這些不均勻電鍍現象的虛擬特徵。
先前討論的腔室或系統可用於執行下述的例示方法，其包括電鍍方法。請參照第4圖，第4圖是根據本技術的一些 實施例繪示一種例示性的操作方法400，此方法400包括在本方法開始之前先進行一個或多個製程步驟，其包括一個前端處理、沉積、閘極形成、蝕刻、拋光、清潔。或者可以在上述製程步驟之前執任何其他的製程步驟。此方法可以包括多個可選擇的步驟，這些可選擇的步驟可以與本技術一些實施例的方法具體相關聯，也可以不具體相關聯。例如，本文描述多種例示的製程步驟的目的是為了提供更寬廣的範圍，但這些製程步驟對於本技術而言並非關鍵；或者可以通過下述進一步討論的其他替代方法來實現。方法400描述繪示在第5A圖至第5I圖中的製程步驟。其圖式將結合方法400的製程步驟進行說明。應當理解的是，這些圖式僅係例示部分結構，並且基材可以是包含任何數量的附加材料和具有多種如圖所示之性質和方面的特徵。
方法400可能涉及或可能不涉及一種將半導體結構500發展成為特定製程的可選擇性步驟。應當理解的是，方法400可以在任何數量的半導體結構或基材505上執行。如第5A圖至第5I圖所示，這包括可以在其上執行電鍍製程的任何例示性結構。例示性的半導體結構可以包括含有一種或多種材料的溝槽、插塞通孔或其他凹陷特徵。例如，例示性的基材可以包含矽、氧化矽或一些其他半導體基材材料以及可以形成凹槽、溝槽、插塞通孔或隔離結構的層間介電材料。在一些實施例中，例示性的基材可以包括接觸結構510，其可以提供電性連接至電晶體或穿過基 材所形成的其他結構。根據本技術的實施例，基材505可以在製程期間被遮罩，以在這些接觸結構上進行電鍍。
在步驟405中，在半導體基材上方形成罩幕層。其中，此罩幕層可以是橫跨基材所形成的全域罩幕層(global mask)。如第5A圖所繪示，罩幕層515形成在整個基材上方，包括要執行電鍍的區域以及保留不進行電鍍的區域。罩幕層可以由任何數量的材料所形成，且在一些實施例中其可以是光阻層。罩幕層可以形成在要進行電鍍的所有區域上，以及形成在要避免進行電鍍的區域上。為了限制電鍍對形成晶種層的影響，可以使罩幕層515(作為第一罩幕層)的厚度小於或約為25μm，或可以使其厚度小於或約為20μm，小於或約為15μm、小於或約為10μm、小於或約為5μm、小於或約為3μm、小於或約為1μm或更少。
在步驟410中，可以進行開口製程(opening process)以圖案化罩幕層。例如，可以進行微影開口製程(lithographic opening)以圖案化光阻層和罩幕層的開口區域。如第5B圖所繪示，可以在穿過基材以形成接觸結構510的區域周圍，例如是在基材表面圍繞接觸銲墊(contact pads)的區域，執行開口製程。在一些實施例中，開口可以形成為具有與接觸銲墊相同的尺寸，或者可以形成為具有比接觸銲墊的距離更寬的尺寸(如圖所示)。隨後，在步驟415中，在半導體基材上形成晶種層。如第5C圖所繪示，晶種層520形成在第一罩幕層上方以及形成在通過第一罩幕層的開口暴露於外的基材表面上。藉由將第一罩幕層 厚度保持在較小的高度(reduced height)，可以促進晶種層的形成。例如，可以藉由物理氣相沉積技術來形成晶種層，並且可以形成橫跨基材的均勻厚度，並且可以共形地(conformally)延伸橫跨第一罩幕層515以及橫跨基材上的接觸位置。因此，可以在接觸結構510和晶種層520之間形成導電路徑。
在本技術的實施例中，方法400包括在步驟420中形成第二罩幕層。第二罩幕層也可以由任意數量的材料所形成，且在本技術的一些實施例中可以是光阻層。如第5D圖所繪示，第二罩幕層525也可以整體橫跨基材而形成，並且完全延伸跨過基材表面或晶種層520。在步驟425中進行圖案化製程，藉以在第二罩幕層的多個區域中形成開口。雖然在第一罩幕層中形成開口的製程，僅在形成穿過基材之接觸結構的位置上進行，但是在第二罩幕層中形成開口的製程可以在形成穿過基材之接觸結構的位置上進行，同時也可以在整個基板的虛擬位置上進行。
如第5E圖所繪示，第二罩幕層525的開口可以形成在第一罩幕層515形成開口的每一個位置上，並且可以形成在保持有第一罩幕層515的其他位置上。第二罩幕層525的開口可以形成在與第一罩幕層515中的每個開口一致(對應)的位置上，並且可以形成與第一罩幕層之開口尺寸類似的開口，或者是形成具有較小寬度的開口。例如，如圖所繪示，對第一罩幕層515進行開口是為了容納晶種層520，對第二罩幕層進行開口，考慮晶種層的側壁覆蓋能力，將第二罩幕層控制在一個較小的厚度。在一些實施例中， 第一罩幕層的開口和第二罩幕層的開口二者之間的差異可以等於晶種層的厚度，其可以小於或大約為1μm，並且可以小於或大約為900nm，小於或約為800nm、小於或約為700nm、小於或大約為600nm、小於或大約為500nm、小於或約為400nm、小於或大約為300nm、小於大或約為200nm、小於或大約為100nm，小於或大約為50nm，或更小。在後述的移除和蝕刻製程的說明中，此一厚度差異可以在電鍍製程期間，限制額外的晶種層殘留物從基材上形成，並圍繞在特徵周圍。
在步驟430中，對整個基材上進行電鍍製程。此電鍍製程可採用半導體製造的電鍍製程中所能使用的任何金屬，其包括銅以及適用於電鍍製程中進行電鍍所能使用的任何其他金屬。藉由在第二罩幕層上形成額外的開口，可以在橫跨基材的期望位置上進行電鍍以達到均勻的厚度。方法400的操作可以允許橫跨基材形成虛擬特徵，如下文所述，虛擬特徵可以橫跨基材臨時形成。因為晶種層可以形成並覆蓋在第一罩幕層上方，所以穿過第二罩幕層所形成的任何電鍍層都可以從晶種層向外延伸，無論是覆蓋於第一罩幕材料上方，還是穿過第一和第二罩幕材料延伸至基材的接觸位置。如第5F圖所繪示，一部分的電鍍層530可以形成在區域530a上，其中電鍍層可以延伸到與接觸結構510電性耦合的晶種層上。另外，由於第二罩幕層的圖案化，一部分的電鍍層530也可以形成在第一罩幕層沒有處進行圖案化的位置上(例如區域530b)。因此，在這些區域中，電鍍層可以在第一罩幕層上 延伸，並且可以不接觸基材。因此，藉由形成這兩種罩幕結構，可以在指定的永久區域(例如，形成基材接觸銲墊的地方)以及在覆蓋有第一罩幕材料的虛擬位置同時進行電鍍。這與一些傳統技術不同，虛擬位置不會與位於第一罩幕結構下方的基材接觸。
當本技術的一些實施例採用多罩幕結構進行電鍍時，就可以執行多個可選擇的步驟，藉以在整個基材上產生更均勻的電鍍層。例如，在一些實施例中，在可選擇的步驟435中，將第二罩幕材料從基材上剝離。此一移除製程可以是一種選擇性移除(selective removal)或一種光阻移除(photoresist removal)，用以從基材以及從沿著基材形成的電鍍材料周圍移除材料。如第5G圖所繪示，區域530a和530b在移除期間會全部暴露於外。因為每一個結構都形成且覆蓋於晶種層520上方。因此，在移除第二罩幕層之後所有的部分可以被完全保留下來。
在移除第二罩幕層之後，可以在可選擇的步驟440中將晶種層從基材上蝕刻移除。此一蝕刻步驟可以是濕式蝕刻或選擇性蝕刻，藉以移除基材上的金屬材料，並將基材周圍的接觸區隔離。此外，蝕刻步驟可以將晶種層下方的第一罩幕層暴露於外。如第5H圖所繪示，可以在金屬選擇性蝕刻步驟中移除晶種層。如前所述，因為第一罩幕層515因為已經被圖案化而形成具有比第二罩幕的開口更寬的開口，所以晶種層可以凹陷到電鍍區域下方的區域，且特別是覆蓋接觸銲墊的區域。因此，通過使第一 罩幕層和第二罩幕層具有不同寬度，可以控制晶種層，並且形成永久結構，使其具有與沿著基材形成的銲墊區域相似的厚度。
在步驟445中，可以將第一罩幕層從半導體基材上剝離。因為虛擬結構形成在第一罩幕層上，所以可以在可選擇的步驟445中將虛擬結構從基材上移除。如第5I圖所繪示，剩餘結構包括在橫跨於基材的目標處(包括在更密集和較不密集圖案化的位置上)形成具有指定高度的構造。藉由在罩幕區域上形成一定數量的虛擬構造，可以控制橫跨基材的電鍍，並且可以形成橫跨基材具有任意數量可控制高度之區域的基材。此外，藉由在罩幕部分上形成虛擬特徵，可以從基材上移除虛擬特徵，這可以促進或允許對基材製程的進行，其對對基材製程的進行是有益的。
第6A圖至第6B圖係根據本技術的一些實施例，繪示在電鍍期間基材的局部結構俯視示意圖。如前所述，藉由形成臨時虛擬特徵，可以改善永久性特徵的鍍層高度，且不管基材上各個位置的電鍍層密度如何，都可以橫跨基材形成更均勻的電鍍層。因此，本技術可以改進電鍍製程，儘管需會在虛擬區域中執行額外的電鍍。然而，在一些實施例中，本技術也可以限制虛擬特徵的金屬消耗量。
如第6A圖所繪示，如前所述，基材605的特徵在於其包括一個其上不需要電鍍的區域。藉由採用本技術的方法，可以在永久位置610以及虛擬位置615中執行電鍍。如圖所示，虛擬位置可以形成於圖案中，藉以形成橫跨基材的均勻整體圖案。這 可以確保在所需位置進行均勻的電鍍，儘管這可能以移除電鍍層為代價。然而，在一些實施例中，當第一罩幕層被移除時，可以執行一過濾製程藉以將被移除的虛擬電鍍結構分離出來，這些分離的虛擬電鍍結構可以被回收用於後續的電鍍。
另外，在一些實施例中，可以執行額外的控制以進一步限制形成虛擬鍍層的數量。如第6B圖所繪示，可以本於電鍍期間的電流分佈來進行虛擬圖案化製程，並在基材的空白部分或特徵密度較低的部分上形成不均勻的圖案。例如，虛擬位置615可形成在圖案中，其中接收到較大電流分佈的位置，與數量增加的虛擬位置相鄰；且在較小電流分佈的位置上，不包括額外的虛擬位置。因此，可以將虛擬位置處的額外電鍍層最小化，同時在永久位置處產生以具有更均勻高度為特徵的電鍍層。因此，可以將整體永久特徵的電鍍可以控製在目標高度，整體的特徵可以保持在小於或約為20%的變異範圍之內，並且可以保持在小於或約為15%、小於或等於15%、約10%、小於或約5%、小於或約為3%、小於或約為1%或更少的高度變化範圍之內。藉由形成可控的虛擬結構覆蓋於單獨的罩幕層上，本技術可以更準確地控制基材上複雜結構的電鍍層高度。
在前述內容中，雖然基於清楚解釋，已經揭露了許多技術細節，以便於該技術領域中具有通常知識者理解本技術的各種實施例。然而，該技術領域中具有通常知識者應知曉，某些實施例可以在沒有這些技術細節中的的情況下實施，或者在具有 其他額外技術細節的情況下實施。例如，利於所述濕式製程技術(wetting techniques)的其他基材也可以與本技術一起使用。
已經公開了幾個實施例，該技術領域中具有通常知識者應知曉，在不背離實施例的精神範圍的情況下，可以使用各種修改、替代構造和均等範圍。此外，為了避免不必要的混淆，許多習知的製程和元件略未描述。因此，以上述實施例並非用以限制本技術的範圍。這些較窄範圍的上限和下限可以獨立地包括或排除在該範圍之內。且每一種數值範圍，不論是擇一、兩者皆是，或兩者皆非，都包含在本技術揭露的範圍之內，但該限定的數值範圍仍受到本說明書中任何明確的排除條款限制。當所述範圍包括一個或兩個限定值時，排除其中一個或包含兩個限定值的範圍也包括在本技術揭露的範圍之內。在列表中提供多個數值的情況下，包含或基於任何這些數值的任何範圍都類似地被視為已具體公開。
如本文和後附申請專利範圍中使用的，單數形式「a」、「an」和「the」除非上下文另有明確規定，可以包括複數形式。因此，例如，提及「一種材料」，其可包括多種這樣的材料；提及「特徵」則包括技術領域中具有通常知識者已知的一個或多個特徵及其均等範圍，等等。
在提供數值範圍的情況下，應理解的是，除非上下文另有明確說明，否則該範圍的上限和下限之間的每個中間值，下限單位的最小分數也都已被具體公開。包括在限定範圍內的任 何限定值或未被限定的中間值與該限定範圍內的任何其他限定值或中間值之間的任何較窄範圍都包含在數值範圍之內。
此外，當在本說明書和和後附申請專利範圍中使用「comprise(s)」、「comprising」、「contain(s)」、「containing」、“「include(s)」和「including」等詞時，旨在指定所陳述的特徵、整數、組件或步驟的存在，但它們不排除一個或多個其他特徵、整數、組件、步驟、動作或上述組合的存在或添加。
400:方法
405:形成第一罩幕層
410:對第一罩幕層進行開口
415:形成晶種層
420:形成第二罩幕層
425:對第二罩幕層進行開口
430:電鍍金屬
435:移除第二罩幕層
440:蝕刻晶種層
445:移除第一罩幕層

Claims (17)

  1. 一種電鍍方法，包括：在一半導體基材上形成一第一罩幕層；形成一晶種層，覆蓋於該第一罩幕層上方；形成一第二罩幕層，覆蓋於晶種層上方；以及形成該第一罩幕層、該晶種層和該第二罩幕層之後，在該半導體基材上電鍍一數量的一金屬，以使一部分的該金屬被鍍覆在該第一罩幕層上；以及移除該第一罩幕層；其中鍍覆在該第一罩幕層上方的該部分的該金屬與該第一罩幕層一起被移除。
  2. 如請求項1所述之電鍍方法，更包括：對一部分的該第一罩幕層進行開口，其中該晶種層形成於該第一罩幕層中的一開口處的該半導體基材上方。
  3. 如請求項2所述之電鍍方法，其中是在該半導體基材上方的一接觸銲墊的上方對該第一罩幕層進行開口。
  4. 如請求項2所述之電鍍方法，更包括：對一部分的該第二罩幕層進行開口，其中對於該第二罩幕層所進行的開口係與形成於該第一罩幕層中的每一開口對應(in line with)；其中在保留有該第一罩幕層的一位置上方對該第二罩幕層進行開口。
  5. 如請求項1所述之電鍍方法，更包括：在電鍍該金屬之後，移除該第二罩幕層。
  6. 如請求項5所述之電鍍方法，更包括：蝕刻該晶種層。
  7. 如請求項1所述之電鍍方法，其中該第一罩幕層和該第二罩幕層包括一光阻層。
  8. 如請求項1所述之電鍍方法，其中該鍍覆在該第一罩幕層上方的該部分的該金屬被鍍成一不均勻的圖案。
  9. 一種電鍍方法，包括：在一半導體基材上形成一第一罩幕層；對該第一罩幕層進行開口藉以暴露出被定義在該半導體基材上的複數個接觸位置；形成一晶種層，覆蓋於該第一罩幕層，其中該晶種層與被定義在該半導體基材上的該複數個接觸位置每一者形成一電性耦合(conductive coupling)；在該半導體基材上電鍍一數量的一金屬，以使一第一部分的該金屬被鍍覆在該第一罩幕層上，一第二部分的該金屬被鍍覆在 複數個接觸位置每一者的該電性耦合上，其中該第一部分的該金屬與該第二部分的該金屬彼此分離；以及移除該第一罩幕層；其中鍍覆在該第一罩幕層上方的該第一部分的該金屬與該第一罩幕層一起被移除。
  10. 如請求項9所述之電鍍方法，更包括：形成一第二罩幕層，覆蓋於晶種層上方。
  11. 如請求項10所述之電鍍方法，更包括：對一部分的該第二罩幕層進行開口，其中對於該第二罩幕層所進行的開口係與形成於該第一罩幕層中的每一開口對應。
  12. 如請求項11所述之電鍍方法，其中在暴露出該晶種層和該第一罩幕層的一或複數個位置上，額外地對該第二罩幕層對進行開口。
  13. 如請求項11所述之電鍍方法，更包括：在電鍍該金屬之後，移除該第二罩幕層。
  14. 如請求項13所述之電鍍方法，更包括：蝕刻該晶種層。
  15. 一種電鍍方法，包括： 在一半導體基材上形成一第一罩幕層；形成一晶種層，覆蓋於該第一罩幕層上方；形成一第二罩幕層，覆蓋於晶種層上方；對該第二罩幕層進行開口，其中一部分的該半導體基材被一開口暴露於外；在該半導體基材上電鍍一數量的一金屬，以使一部分的該金屬被鍍覆在該第一罩幕層上；以及移除該第一罩幕層；其中鍍覆在該第一罩幕層上方的該部分的該金屬與該第一罩幕層一起被移除。
  16. 如請求項15所述之電鍍方法，更包括：對一部分的該第一罩幕層進行開口，其中該晶種層形成於該第一罩幕層中的一開口處的該半導體基材上方。
  17. 如請求項15所述之電鍍方法，更包括：在電鍍該金屬之後，移除該第二罩幕層；以及蝕刻該晶種層。
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110096825A (ko) * 2010-02-23 2011-08-31 한국과학기술연구원 미세전극 어레이 제조방법
US20130105329A1 (en) * 2010-08-02 2013-05-02 Atotech Deutschland Gmbh Method to form solder deposits and non-melting bump structures on substrates
US20190106798A1 (en) * 2017-10-06 2019-04-11 Nivarox-Far S.A. Mould for electroplating and its manufacturing process

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6020261A (en) * 1999-06-01 2000-02-01 Motorola, Inc. Process for forming high aspect ratio circuit features
US6699396B1 (en) * 2001-06-29 2004-03-02 Novellus Systems, Inc. Methods for electroplating large copper interconnects
KR20050010153A (ko) * 2003-07-18 2005-01-27 매그나칩 반도체 유한회사 반도체 소자의 금속 배선 형성 방법
US9658111B2 (en) * 2009-10-09 2017-05-23 Flir Systems, Inc. Microbolometer contact systems and methods
US9773928B2 (en) * 2010-09-10 2017-09-26 Tesla, Inc. Solar cell with electroplated metal grid
US8580687B2 (en) * 2010-09-30 2013-11-12 Infineon Technologies Ag Semiconductor structure and method for making same
CN102468186A (zh) * 2010-11-15 2012-05-23 无锡江南计算技术研究所 基板的制作方法及半导体芯片的封装方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110096825A (ko) * 2010-02-23 2011-08-31 한국과학기술연구원 미세전극 어레이 제조방법
US20130105329A1 (en) * 2010-08-02 2013-05-02 Atotech Deutschland Gmbh Method to form solder deposits and non-melting bump structures on substrates
US20190106798A1 (en) * 2017-10-06 2019-04-11 Nivarox-Far S.A. Mould for electroplating and its manufacturing process

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