JP2007173583A - 積層実装構造体 - Google Patents

積層実装構造体 Download PDF

Info

Publication number
JP2007173583A
JP2007173583A JP2005370157A JP2005370157A JP2007173583A JP 2007173583 A JP2007173583 A JP 2007173583A JP 2005370157 A JP2005370157 A JP 2005370157A JP 2005370157 A JP2005370157 A JP 2005370157A JP 2007173583 A JP2007173583 A JP 2007173583A
Authority
JP
Japan
Prior art keywords
protruding electrode
substrate
mounting structure
electrode
protruding
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2005370157A
Other languages
English (en)
Other versions
JP4751714B2 (ja
Inventor
Takanori Sekido
孝典 関戸
Takeshi Kondo
雄 近藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Olympus Corp
Original Assignee
Olympus Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Olympus Corp filed Critical Olympus Corp
Priority to JP2005370157A priority Critical patent/JP4751714B2/ja
Priority to US11/639,045 priority patent/US7679196B2/en
Publication of JP2007173583A publication Critical patent/JP2007173583A/ja
Application granted granted Critical
Publication of JP4751714B2 publication Critical patent/JP4751714B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • BPERFORMING OPERATIONS; TRANSPORTING
    • B81MICROSTRUCTURAL TECHNOLOGY
    • B81CPROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C1/00Manufacture or treatment of devices or systems in or on a substrate
    • B81C1/00015Manufacture or treatment of devices or systems in or on a substrate for manufacturing microsystems
    • B81C1/00261Processes for packaging MEMS devices
    • B81C1/00301Connecting electric signal lines from the MEMS device with external electrical signal lines, e.g. through vias
    • BPERFORMING OPERATIONS; TRANSPORTING
    • B81MICROSTRUCTURAL TECHNOLOGY
    • B81CPROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C1/00Manufacture or treatment of devices or systems in or on a substrate
    • B81C1/00015Manufacture or treatment of devices or systems in or on a substrate for manufacturing microsystems
    • B81C1/00261Processes for packaging MEMS devices
    • B81C1/00333Aspects relating to packaging of MEMS devices, not covered by groups B81C1/00269 - B81C1/00325
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/14Structural association of two or more printed circuits
    • H05K1/144Stacked arrangements of planar printed circuit boards
    • BPERFORMING OPERATIONS; TRANSPORTING
    • B81MICROSTRUCTURAL TECHNOLOGY
    • B81BMICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
    • B81B2207/00Microstructural systems or auxiliary parts thereof
    • B81B2207/01Microstructural systems or auxiliary parts thereof comprising a micromechanical device connected to control or processing electronics, i.e. Smart-MEMS
    • B81B2207/012Microstructural systems or auxiliary parts thereof comprising a micromechanical device connected to control or processing electronics, i.e. Smart-MEMS the micromechanical device and the control or processing electronics being separate parts in the same package
    • BPERFORMING OPERATIONS; TRANSPORTING
    • B81MICROSTRUCTURAL TECHNOLOGY
    • B81BMICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
    • B81B2207/00Microstructural systems or auxiliary parts thereof
    • B81B2207/01Microstructural systems or auxiliary parts thereof comprising a micromechanical device connected to control or processing electronics, i.e. Smart-MEMS
    • B81B2207/017Smart-MEMS not provided for in B81B2207/012 - B81B2207/015
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/03Conductive materials
    • H05K2201/0332Structure of the conductor
    • H05K2201/0364Conductor shape
    • H05K2201/0367Metallic bump or raised conductor not used as solder bump
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/03Conductive materials
    • H05K2201/0332Structure of the conductor
    • H05K2201/0364Conductor shape
    • H05K2201/0379Stacked conductors
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/04Assemblies of printed circuits
    • H05K2201/042Stacked spaced PCBs; Planar parts of folded flexible circuits having mounted components in between or spaced from each other
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/20Details of printed circuits not provided for in H05K2201/01 - H05K2201/10
    • H05K2201/2018Presence of a frame in a printed circuit or printed circuit assembly

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Combinations Of Printed Boards (AREA)

Abstract

【課題】複数の基板をスペーサを介して接続し、基板間の空間に実装部品を実装する積層構造体において、基板の平面方向の投影面積を減少させるように小型化しつつ、製造工程を少なくしたことで歩留まり向上及びコストの低下及び製造時間の短縮を実現した積層実装構造体を提供すること。
【解決手段】第1の突起電極102aが形成された第1の基板101aと、第2の突起電極102bが形成された第2の基板101bとの少なくとの2つの基板と、基板101a、101b間に設置され、基板101a、101bと所定の間隙をもって接続する中間基板103とを有し、基板101a、101bの間の間隙に実装部品104が配置されている積層実装構造体100であって、第1の突起電極102aと第2の突起電極102bとが、中間基板103に設けられている開口部105内で接続されている。
【選択図】 図1

Description

本発明は、積層実装構造体、特に複数の部材を部材の厚さ方向に積層してできる3次元的な積層実装構造体に関するものである。
従来、電子部品が実装されている基板を備える構造体に関しては、種々の構成が提案されている(例えば、特許文献1、特許文献2参照。)。特許文献1には、例えば、図15に示すような、内視鏡10の先端部に設けられている撮像ユニットに関する実装構造体が開示されている。ここでは、撮像素子11と平行に実装基板を積層する技術が述べられている。この技術では、まず、撮像素子11と平行に実装基板12を配置する。そして、撮像素子11が実装された実装基板12と、その他の部品が実装されている実装基板13とを、スペーサを介して実装する。これにより、スペーサの高さ分で得られた空間に実装基板上の実装部品を配置できる。従って、実装構造体の実装密度を向上できる。この結果、内視鏡の先端部に設けられている撮像ユニットの小型化を図ることができる。
また、特許文献2には、図16に示すような、メモリモジュール基板24を備える実装構造体20の構成が開示されている。対向する基板21の内側は中空である。基板21の両面に複数の電極が設けられている。そして、基板21の表面の電極と、対向する基板21の裏面の電極とが互いに電気的に接続されている。電極どうしの接続部分では、導電性スペーサ25の両面に異方性導電フィルム22が貼り付けられている。このように、特許文献2には、電子部品23が実装されている基板21の実装構造体が開示されている。この構成では、導電性スペーサ25と異方性導電フィルム22との接合のために、導電性スペーサ25上に設けたスルーホール上に電極を設けている。
特公平4-38417号公報 特開平11-111914号公報
特許文献1に開示された構成では、積層して配置した基板間の電気的導通はリード線14により確保されている。リード線14による基板間接合は、作業の自動化が困難である。例えば、立体的に配置された微小な構造体に、短いリード線を配置し、はんだ付けする作業は、一般的な自動実装機では対応が不可能である。
そのため、リード線14の取付け作業は、自ずと手作業になってくる。また、たとえ手作業によっても、このような実装内容は難度が高い部類に入る。自動化が難しく、作業難度が高い技術では、実装コストの増加や生産能力の低下を招いてしまうという問題がある。また、手作業にてハンドリング可能なリード線の大きさ、及びハンドリング時に制御可能なリード線間の間隙を考慮すると、従来技術の構成では、実装構造体の小型化に対しても不利である。
また、特許文献2に開示された構成では、図16から明らかなように、導電性スペーサ25上に、スルーホール外形よりも大きな面積の電極を設ける必要がある。このため、接合部の狭ピッチ化が困難となる。換言すると、実装構造体を上部から見たときの投影面積を小さくすることが困難である。また、この構成では、導電性スペーサ25と基板21との接合材料として、異方性導電フィルム22を用いている。このため、導電性スペーサ25と基板21との間の接続抵抗値が高くなってしまう欠点がある。
このように、従来技術の実装構造体は、電子部品の実装スペースを確保するためのスペーサを介した基板積層実装を行う上で、良好な生産性を確保することが困難である。また、基板の平面方向の投影面積を減少させるように小型化することも困難である。
本発明は、上述のような問題点を考慮してなされたものであり、複数の基板をスペーサを介して接続し、基板間の空間に実装部品を実装する積層実装構造体において、基板の平面方向の投影面積を減少させるように小型化しつつ、製造工程を少なくしたことで歩留まり向上及びコストの低減及び製造時間の短縮を実現した積層実装構造体及びその製造方法を提供することを目的とする。
上述した課題を解決し、目的を達成するために、本発明によれば、表面に第1の突起電極が形成された第1の部材と第1の部材と対向する表面に第2の突起電極が形成された第2の部材との少なくとも2つの部材と、第1の部材と第2の部材との間に設置され、第1の部材と第2の部材とを所定の間隙をもって接続する中間部材とを有し、第1の部材と第2の部材との間の間隙に実装部品が配置されている積層実装構造体であって、第1の突起電極と第2の突起電極とが、中間部材に設けられている開口部内で接続されていることを特徴とする積層実装構造体を提供できる。
また、本発明の好ましい態様によれば、対向する第1の突起電極の高さと第2の突起電極の高さとを合計した高さは、中間部材の高さよりも大きく、かつ第1の突起電極の形状と第2の突起電極の形状とは、それぞれ先端部が最も細くなっている形状であることが望ましい。
また、本発明の好ましい態様によれば、第1の突起電極の直径の最大値と第2の突起電極の直径の最大値とは、それぞれ中間部材に設けられている開口部の直径よりも小さいことが望ましい。
また、本発明の好ましい態様によれば、第1の突起電極と第2の突起電極とは、それぞれ幅と高さとの比が1対1である突起電極を複数段積層して形成されていることが望ましい。
また、本発明の好ましい態様によれば、開口部の内壁は凹凸形状を有していることが望ましい。
また、本発明の好ましい態様によれば、開口部の内壁の角部に面取り部が形成されていることが望ましい。
また、本発明の好ましい態様によれば、第1の突起電極と第2の突起電極との材質は、Auであることが望ましい。
また、本発明の好ましい態様によれば、中間部材の開口部の内壁表面に導体層が設けられていることが望ましい。
また、本発明の好ましい態様によれば、第1の突起電極と第2の突起電極との材質は、はんだ材料であることが望ましい。
また、本発明の好ましい態様によれば、表面に第1の突起電極が形成された第1の部材と第1の部材と、表面に第2の突起電極が形成された第2の部材との少なくとも2つの部材とを対向させる対向ステップと、第1の部材と第2の部材との間に中間部材を配置する配置ステップと、第1の突起電極と第2の突起電極とが、中間部材に設けられている開口部内で接続されるように、第1の部材と第2の部材との間を中間部材を介して所定の間隙をもって接合する接合ステップとを有し、対向ステップにおいて、対向する第1の突起電極の高さと第2の突起電極の高さとを合計した高さは、中間部材の高さよりも大きく、かつ第1の突起電極の形状と第2の突起電極の形状とは、それぞれ先端部が最も細くなっている形状であることを特徴とする積層実装構造体の製造方法を提供できる。
また、本発明の好ましい態様によれば、対向ステップにおいて、第1の突起電極の直径と第2の突起電極の直径とは、それぞれ中間部材に設けられている開口部の直径よりも小さいことが望ましい。
本発明によれば、複数の基板をスペーサを介して接続し、基板間の空間に実装部品を実装する積層実装構造体において、基板の平面方向の投影面積を減少させるように小型化しつつ、製造工程を少なくしたことで歩留まり向上及びコストの低下及び製造時間の短縮を実現した積層実装構造体を提供できるという効果を奏する。
以下に、本発明に係る積層実装構造体の実施例を図面に基づいて詳細に説明する。なお、この実施例によりこの発明が限定されるものではない。
本発明の実施例1に係る積層実装構造体100について説明する。図1は、積層実装構造体100の断面構成を示している。図2は、積層実装構造体100を分解したときの斜視構成を示している。
図1において、第1の基板101aと第2の基板101bとは、それぞれ平板形状を有している。これら基板は、有機基板、セラミック基板、ガラス基板、Si基板、メタル基板、フレキシブル基板などを用いることができる。また、これら基板を複合した複合材料基板も用いることができる。第1の基板101aは、第1の部材に対応する。第2の基板101bは、第2の部材に対応する。
なお、ここでは便宜上、基板と記載しているが、基板に限らず、Siチップやパッケージ部品など、実装構造を構成する要素で平面を有している部材であれば、同様に本発明を適用することが可能である。
第1の基板101aには、第1の突起電極102aが形成されている。また、第2の基板101bには、第2の突起電極102bが形成されている。これら突起電極102a、102bは、スタッドバンピング、めっき、エッチング、導電性ペースト塗布・印刷などの工法で作成される。
突起電極102a、102bの材料としては、Au、Ag、Cu、Al、Pt、Ni、Mo、W、Sn、Zn、As、In、Ge、Pb、Pd、Biなどの金属材料、またはこれらの金属材料を複数種組み合わせた合金を用いることができる。
そして、突起電極102a、102bの材質には、これらの金属、または合金のうち、拡散による接合、金属結合による接合を起こし得る金属の組み合わせが用いられる。例えば、第1の突起電極102aはAu、第2の突起電極102bはAlである構成、第1の突起電極102a、第2の突起電極102b共にAuである構成である。また、突起電極102a、102bとして、導電性樹脂などの機能性樹脂材料を用いる場合もある。
第1の基板101aと第2の基板101bとの間には、中間基板103が設けられている。中間基板103としては、有機基板、セラミック基板、ガラス基板、Si基板、メタル基板、フレキシブル基板などを用いることができる。また、上述した基板を複合した複合材料基板も用いることができる。
中間基板103には、中間基板103の面方向と垂直な方向に開口部105が設けられている。開口部105を設ける方法としては、ドリリング、パンチング、レーザ加工、エッチングなどが挙げられる。加工方法は、加工対象である中間基板103の材質や開口部105の寸法などにより適切な方法が選択される。
第2の基板101b上には、実装部品104が設けられている。図1に示すように、第1の基板101aと第2の基板101bとは、中間基板103を挟んで接合されている。そして、実装部品104は、第1の基板101aと第2の基板101bとの間の空間に形成されている。
実装部品104は、図示しない基板上に形成されたパターン、実装基板と何らかの方法で電気的に接続されている他の基板上に実装された他の部品と合わせて、所定の機能を有する電子回路を構成する。実装部品104としては、チップ抵抗、ミニモールドトランジスタ、BGA(Ball Grid Array)などが挙げられる。しかしながら、実装部品104は、これらに限られるものではない。
また、図示しないが、第1の基板101aと第1の突起電極102aとの間、及び第2の基板101bと第2の突起電極102bとの間には、それぞれ突起電極102a、102bと電気的導通を取るため、及び基板101a、101b上への突起電極102a、102bの形成を助けるための電極を形成することもできる。
次に、各々の構成要素の位置関係について説明する。第1の基板101aと第2の基板101bとは、突起電極が形成された面を対向させて配置されている。また、図示しないが、基板101a、101bの両面に突起電極が設けられる場合もある。この場合も、接合させる突起電極どうしを対向させる方向で基板が配置される。
第1の基板101a、第2の基板101bのx−y面内(図2参照)方向の位置関係は、接合させる突起電極102a、102bどうしの位置関係に関連して決められる。接合させる突起電極102a、102bの位置関係は、突起電極102a、102bを上方向または下方向、つまりz軸(図2参照)の方向から見た投影図の中心位置を、対応する突起電極102a、102bどうしで一致させる。このとき許容される配置誤差は、x−y方向共に、相互の第1の突起電極102a、第2の突起電極102bの形成位置精度、及び各々の基板101a、101bをハンドリングする装置の位置合わせ精度を合計したものである。
中間基板103と第1の基板101aと第2の基板101bとの位置関係は、中間基板103に形成されている開口部105と第1の突起電極102a、第2の突起電極102bとの位置関係に関連して決められる。
第1の突起電極102a、第2の突起電極102b、及び中間基板103の開口部105を上方向または下方向、つまりz軸の方向から見た投影図の中心位置を、対応する突起電極102a、102b及び開口部105で一致させる。このとき許容される位置精度は、x−y方向共に、第1の突起電極102a、第2の突起電極102b、及び中間基板103の開口部105の位置精度、第1の突起電極102a、第2の突起電極102bの形状誤差、中間基板103の開口部105の形状誤差、第1の突起電極102a、第2の突起電極102bが形成されている基板をハンドリングする装置の位置合わせ精度、中間基板103をハンドリングする装置の位置合わせ精度を合計したものである。
第1の基板101aの第1の突起電極102aを有する面、及び第2の基板101bの第2の突起電極102bを有する面は、それぞれ中間基板103の各基板101a、101bに対応する面と接触する位置に配置される。
また、図示しないが、接合の為の材料を中間基板103と各基板101a、101bと間に設けるときは、中間基板103と各基板101a、101bとの間に接合の為の材料層が入る場合がある。
次に、上述の手順で各部材の位置あわせをした後、第1の突起電極102a、第2の突起電極102bを接触させ、加熱・加圧する。これにより、第1の突起電極102aと第2の突起電極102bとを接合する。
この際、加熱する方法は以下の(1)、(2)、(3)がある。
(1)第1の突起電極102a、第2の突起電極102bまたは第1の突起電極102a、第2の突起電極102b近傍の部材に直接ヒータを接触させて、第1の突起電極102a、第2の突起電極102bを加熱する直接加熱方法
(2)第1の突起電極102a、第2の突起電極102bまたは第1の突起電極102a、第2の突起電極102b近傍の部材をレーザや温風吹き付けにより加熱する間接加熱方法
(3)周辺雰囲気温度を上昇させて第1の突起電極102a、第2の突起電極102bを含む実装構造体全体を加熱する全体加熱方法
そして、これらの加熱方法のうちから、積層実装構造体の仕様などにより、適切な方法を選択する。なお、第1の突起電極102a、第2の突起電極102bどうしを接触させる前に、プラズマや活性剤により第1の突起電極102a、第2の突起電極102bの表面を活性化させることが望ましい。これにより、第1の突起電極102a、第2の突起電極102bどうしが接合しやすくなる。さらに、加熱加圧と同時に第1の突起電極102a、第2の突起電極102bに超音波を印加することが望ましい。これにより、第1の突起電極102a、第2の突起電極102bどうしが接合しやすくなる。
次に、本実施例の作用を説明する。例えば、特許文献1に開示された従来技術では、上述したように、積層して配置した基板間の電気的導通はリード線により確保されていた。このため、基板接合の自動化が難しく、作業難度が高い該技術では、実装コストの増加や生産能力の低下を招いている。また、この従来技術の構成では、実装構造の小型化も困難である。
これに対し、本実施例では、積層して配置した第1の基板101aと第2の基板101bとの間の電気的導通を、第1の突起電極102a、第2の突起電極102bどうしの接合及び接触により確保する。そして、第1の突起電極102a、第2の突起電極102bの形成は、自動機を用いる作業が可能である。その作業内容は特別な技能を必要とするものではない。
また、第1の突起電極102a、第2の突起電極102bは、例えばスタッドバンプの場合、直径が100μm程度の寸法である。このため、リード線よりも接合部を小さくすることが可能である。
この結果、本実施例では、積層実装構造体において、従来技術では困難であったような作業の自動化及び実装構造体の小型化を実現することが可能である。
また、特許文献2に開示された従来技術の構成では、上述したように、導電性スペーサ(本実施例における中間基板103に対応する)と異方性導電フィルムとの接合の為に、スペーサ上に設けたスルーホール(本実施例における中間基板103の開口部105に対応する)上に電極を設けていた。そして、従来技術の構成では、実装構造体の上部からの投影面積を小さくすることが困難である。
これに対し、本実施例では、第1の突起電極102a、第2の突起電極102bどうしを直接接合している。このため、中間基板103には開口部105だけ設ければ良い。これにより、接合部の狭ピッチ化が可能となる。この結果、積層実装構造体100上部からの投影面積の縮小化が可能となる。
このように、本実施例では、接合部材及び接合部を中間基板103の開口部105内に格納できるため、基板厚さ方向の寸法を小さくすることが可能となる。また、接合部近傍に電極を設けることなく実装が可能となるため、この電極を省いた分だけ、積層実装構造体の高密度化が可能となる。また、一般的に入手が容易な自動機を用いて実装作業が可能となる。
以上説明したように、本実施例によれば、基板平面方向の投影面積を減少させるように小型化が可能な積層実装構造体を提供することが可能となる。また、製造工程を自動化し生産性を向上させた積層実装構造体を提供することが可能になる。
次に、本発明の実施例2に係る積層実装構造体200について説明する。図3は、積層構造体200を接合する前の状態の断面構成を示している。実施例1と同一の部分には同一の符号を付し、重複する説明は省略する。
本実施例では、図3に示すように、各部材を接合する前の状態において、対向する第1の突起電極102aの高さHaと第2の突起電極102bの高さHbとを合計した高さHa+Hbは、中間基板103の高さHcよりも大きい。同時に、第1の突起電極101aの形状と第2の突起電極101bとは、それぞれ先端部が最も細くなっている形状を有している。
換言すると、突起電極101a、101bの高さHa、Hbと中間基板103の高さ(厚さ)Hcとが、次式(1)を満足する。
Ha+Hb>Hc ・・・(1)
本実施例の積層実装構造体200を製造するとき、まず、実装時に第1の突起電極102a、第2の突起電極102bを加圧・加熱する。これにより、第1の突起電極102a、第2の突起電極102bが圧縮される方向に変形する。第1の突起電極102a、第2の突起電極102bが圧縮される方向に変形するとき、これら突起電極102a、102bは、それぞれ高さ方向の寸法は小さく、直径は大きくなるように変形する。
このような変形により中間基板103の開口部105より第1の突起電極102a、第2の突起電極102bが大きくなったとき、第1の突起電極102a、第2の突起電極102bは、それぞれ中間基板103の開口部105の内壁に接触する。これにより、第1の突起電極102a、第2の突起電極102bと中間基板103とを摩擦力によって固定できる。これにより、外力が加わったとき、中間基板103が移動してしまうことを防止できる。
本実施例によれば、第1の突起電極102a、第2の突起電極102bと中間基板103とが固定された、より堅固な積層実装構造体を提供できる。
また、従来技術の構成では、中間基板103を、第1の基板101a、第2の基板101bに、それぞれ固定する工程を別途設けなければならない。このような固定する工程を設けないと、中間基板103は、第1の基板101aと第2の基板101bとに挟まれているだけの状態となる。このため、外力が加わったとき、中間基板103が移動してしまう可能性がある。これに対して、本実施例では、中間基板103を第1の基板101a、第2の基板101bに固定する工程を削減しつつ、中間基板103を固定することができる。
これらのことから、本実施例によれば、より堅固かつ実装が簡易な積層実装構造体を提供できる。
次に、本発明の実施例3に係る積層実装構造体300について説明する。図4は、積層構造体300を接合する前の状態の断面構成を示している。実施例1と同一の部分には同一の符号を付し、重複する説明は省略する。
本実施例では、図4に示すように、各部材を接合する前の状態において、対向する第1の突起電極102a、第2の突起電極102bの直径の最大値Waは、中間基板103に設けられている開口部105の直径Waより小さい。
換言すると、突起電極102a、102bの直径の最大値Waと中間基板103の開口部105の直径Wcとは、次式(2)を満足する。
Wc>Wa ・・・(2)
次に、本実施例の作用を説明する。式(2)を満足することで、「突起電極102a、102bの直径の最大値≧中間基板103の開口部105の直径」であるときに比較して、実装時の圧力を低くすることが可能となる。
図5の(a)、(b)は、「突起電極102a、102bの直径の最大値≧中間基板103の開口部105の直径」である場合の接合工程を示している。なお、図4では、第1の突起電極102a、第2の突起電極102bは、それぞれ先端部に向かって細くなるテーパ形状を有している。これに対して、図5の(a)、(b)では、第1の突起電極102a、第2の突起電極102bは、それぞれ複数の突起電極を高さ方向に積層した形状として示している。
図5の(a)において、実装時に中間基板103及び中間基板103の開口部105と第1の突起電極102aとが物理的に干渉してしまう。第2の突起電極102bについても同様なので説明は省略する。
このように、図5の工程においては、中間基板103の開口部105の直径に比較して、より大きな直径を有する第1の突起電極102aを中間基板103の開口部105に圧入するような実装になってしまう。このため、第1の突起電極102a自体、及び第1の突起電極102aの実装部及びその近傍、さらに中間基板103の開口部105近傍に対して、圧力による負荷が作用する。
また、図5の(b)に示すように、さらに、圧力を加えてゆくと、第1の突起電極102aが塑性変形しながら開口部105に入ってゆく状態となる。このとき、第1の突起電極102aと開口部105等とが干渉している部分Aに機械的な応力、例えば、圧縮応力や摩擦力が生じてしまう。
これに対して、本実施例では、第1の突起電極102aを変形させながら、中間基板103の開口部105に配置する。そして、本実施例の構成では、中間基板103の開口部105と、第1の突起電極102aとの干渉がなくなる。このため、実装時の圧力を低減できる。また、圧力による部材へのダメージ、例えば破壊、損傷を軽減できる。
本発明を適用する対象例として、MEMS(Micro Electro Mechanical System)デバイスがある。このデバイスは、シリコンプロセスにより製造した軽量、薄型、小型な構造体である。
軽量、薄型、小型な構造体は、外力による影響を受けやすい。このため、上述のような外力により破壊してしまう場合も少なくない。したがって、本実施例は、このような外力に対して敏感な部材、デバイスを組み立てるとき、特に有効である。
本実施例によれば、実装時に受ける負荷が少なく、より状態の良い部材を用いた積層実装構造体を提供できる。
次に、本発明の実施例4に係る積層実装構造体400について説明する。図6は、積層構造体400を接合する前の状態の断面構成を示している。実施例1と同一の部分には同一の符号を付し、重複する説明は省略する。
本実施例では、第1の突起電極102aは、それぞれ幅と高さとの比が1対1、すなわちアスペクト比が1対1である突起電極102a1、102a2、102a3を複数段、例えば3段積層して形成されている。同様に、第2の突起電極102bは、それぞれ幅と高さとの比が1対1である突起電極102b1、102b2、102b3を複数段、例えば3段積層して形成されている。突起電極は、いわゆるスタッドバンプと呼ばれるものである。
本実施例では、中間基板103の開口部105のアスペクト比が高い場合であっても、実装が可能となる。例えば、中間基板103の開口部105のアスペクト比が高い場合、すなわち、開口部105の直径が小さく、かつ中間基板103の高さ(厚さ)が大きいような開口部105の内部に第1の突起電極102aを配置することになる。
一般的に、突起電極を作成するとき、アスペクト比すなわち突起電極の直径と高さの比は1対1程度である。このため、一般的には、あまりアスペクト比を大きくすることはできない。そして、中間基板103の開口部105のアスペクト比が高いとき、一般的な構成の突起電極では、対向する第1の突起電極102a、第2の突起電極102bどうしが接触しない場合がある。
これに対して、本実施例では、突起電極102a1、102a2、102a3等を複数段積層している。このため、第1の突起電極102aのアスペクト比を大きくすることが可能となる。この結果、中間基板103の開口部105のアスペクト比が大きい場合でも実装が可能である。従って、積層実装構造体の設計をする上で、設計の自由度を向上させることができるという面で大きな利点となる。
本実施例によれば、中間基板103の開口部105のアスペクト比が高い積層実装構造を提供できる。
(製造方法)
次に、積層実装構造体の製造手順について説明する。図7(a)、(b)、(c)、図8(a)、(b)は、製造手順を示している。図7の(a)において、第1の基板101a、第2の基板101bの一方の面に、それぞれ第1の突起電極102a、第2の突起電極102bを形成する。突起電極の形成は、突起電極作成ツール110を用いて、突起電極材料細線111を材料として行う。
図7の(b)において、第1の基板101aの上に中間基板103を配置する。このとき、第1の突起電極102a、第2の突起電極102bの位置が、それぞれ中間基板103の開口部105の位置と一致するように配置する。
図7の(c)において、第2の基板102bを第1の基板102aに対向するように配置する。このとき、中間基板103の開口部105の位置と、第2の突起電極102bの位置とが一致するように配置する。これは、対向ステップに対応する。また、図示しないが、さらに配置ステップにおいて、第1の基板101aと第2の基板102bとの間に配置する。
図8の(a)において、第2の基板101bを加熱する。そして、第2の基板101bに対して、第1の基板101aの方向に圧力Fを印加する。これにより、第1の突起電極102a、第2の突起電極102bは、径方向により大きく、高さ方向により小さく変形する。
図8の(b)において、第2の基板101bと中間基板103とが接触して、第1の突起電極102aと第2の突起電極102bが接合するまで圧力Fを印加する。これは、接合ステップに対応する。このような手順により、上述した構成の積層実装構造体を得ることができる。なお、この製造手順において、式(1)や式(2)の条件を満足することがさらに好ましい。
次に、本発明の実施例5に係る積層実装構造体500について説明する。図9は、積層構造体500を接合する前の状態の断面構成を示している。実施例1と同一の部分には同一の符号を付し、重複する説明は省略する。
本実施例では、中間基板103の開口部105の内壁に凹凸部501が形成されている。凹凸部501の加工方法は、エッチングのような化学的方法、サンドブラストのような物理的方法が挙げられる。なお、その他の方法でも、化学的方法や物理的方法と同様の構造が得られるのであれば特に方法は限定しない。
次に、本実施例の作用を説明する。本実施例では、第1の突起電極102a、第2の突起電極102bと、中間基板103の開口部105の内壁との接触面積を増加させることができる。これにより、第1の突起電極102a、第2の突起電極102bと、中間基板103の開口部105の内壁の接触面積が大きくなる。このため、積層実装構造体500の構造が堅固になる。
本実施例によれば、構造が堅固な積層実装構造体500を提供できる。
次に、本発明の実施例6に係る積層実装構造体600について説明する。図10は、積層構造体600の断面構成を示している。実施例1と同一の部分には同一の符号を付し、重複する説明は省略する。
本実施例では、中間基板103の開口部105の内壁の角部に面取り部601が形成されている。面取り部601の加工方法は、エッチングのような化学的方法、レーザ加工のような物理的方法が挙げられる。なお、その他の方法でも、化学的方法や物理的方法と同様の構造が得られるのであれば特に方法は限定しない。
次に、本実施例の作用を説明する。本実施例では、実装後の第1の突起電極102a、第2の突起電極102bの形状が、それぞれ突起電極の根元に傾斜がついた形状となる。このような形状により、第1の突起電極102a、第2の突起電極102bの根元、及びその近傍領域、さらに第1の突起電極102aと第2の突起電極102bとの接合部に生じる応力集中を軽減できる。
なお、一般的事象として、温度変化による熱応力や、曲げ、振動、衝撃などの負荷応力が積層実装構造体に作用したとき、応力集中部に負荷応力が集中的に作用する。この結果、応力集中部より亀裂を生じて、破壊に至ることがある。本実施例によれば、このような亀裂、破壊を低減できる。また、本実施例では、第1の突起電極102a、第2の突起電極102bと、中間基板103の開口部105の内壁との接触面積が増える。このため、実装構造を堅固にすることができる。
本実施例によれば、構造が堅固かつ、突起電極−電極間接合部の信頼性に優れた積層実装構造体600を提供できる。
次に、本発明の実施例7に係る積層実装構造体700について説明する。図11は、積層構造体700の断面構成を示している。実施例1と同一の部分には同一の符号を付し、重複する説明は省略する。
本実施例では、中間基板103の開口部105の内壁に、第1の突起電極102a、第2の突起電極102bと接合が可能な金属膜701を形成している。金属膜701は、めっき、スパッタ、析出などの方法で形成される。また、これに限られるものではなく、図11に示すような構造を得られるのであれば、方法は特に限定しない。
金属膜701の材料としては、Au、Ag、Cu、Al、Pt、Ni、Mo、W、Sn、Zn、As、In、Ge、Pb、Pd、Biなどの金属材料、及びこれらの金属材料を複数種組み合わせた合金が挙げられる。金属膜701の材料には、第1の突起電極102a、第2の突起電極102bを形成する金属または合金に対して、拡散による接合、金属結合による接合を起こし得る金属が用いられる。例えば、第1の突起電極102a、第2の突起電極102bがAu、金属膜701がAlである構成、第1の突起電極102a、第2の突起電極102bと金属膜701共にAuである構成である。
次に、本実施例の作用を説明する。本実施例によれば、実装した際に第1の突起電極102a、第2の突起電極102bと、中間基板103の開口部105の内壁に形成された金属膜701とが、加熱・加圧により接合する。これにより、第1の突起電極102a、第2の突起電極102bと、中間基板103の開口部105との接合力は著しく向上する。
また、第1の突起電極102a、第2の突起電極102b及び金属膜701がどちらも導電材料、導体層により構成されている場合は、第1の突起電極102a、第2の突起電極102b及び金属膜701を電気回路として使用することが可能となる。これにより、中間基板103を、単なるスペーサとしてではなく、機能部品として活用することができる。この結果、電気回路の高密度化や、技術適用対象デバイスの多機能化が容易になる。
本実施例によれば、構造が堅固かつ、第1の突起電極102a、第2の突起電極102b及び中間基板103の開口部105の内壁に形成された金属膜701を電気回路としても使用可能であり、電気回路の高密度化や、技術適用対象デバイスの多機能化が容易な積層実装構造体を提供できる。
次に、本発明の実施例8に係る積層実装構造体800について説明する。図12の(a)、(b)は、積層実装構造体800の断面構成を示している。実施例1と同一の部分には同一の符号を付し、重複する説明は省略する。
本実施例では、第1の突起電極801a、第2の突起電極801bがはんだ材料で形成されている。はんだ材料としては、Sn-Pb系はんだをはじめ、Au−Sn系はんだ、Sn−Ag−Cu系はんだ、Sn-Bi系はんだ、Sn-In系はんだなどが挙げられる。
図12の(a)に示すように、はんだ材料で第1の突起電極801a、第2の突起電極801bを形成する場合、まず、第1の基板101a、第2の基板101bの上に電極を形成する。そして、電極上に、はんだペーストを印刷やディスペンスにより供給し、加熱により溶融させて作成する方法や、めっきにより作成する方法により突起電極を形成する。なお、上記構造を得られるのであれば、工法は特に限定しない。
そして、図12の(b)に示すように、はんだ材料の融点以上の加熱を行い、はんだを溶融させる。これにより、はんだ材料接合部802を形成する。なお、はんだ材料突起電極である第1の突起電極801a、第2の突起電極801bは、必ずしも一つの塊である必要はなく、微細なはんだ粉を固めたような、微細材料による構造であっても良い。
次に、本実施例の作用について説明する。本実施例によれば、実装の際に、はんだ材料の融点以上の加熱を行って第1の突起電極801a、第2の突起電極801bを溶融させる。これにより、はんだ材料接合部802を形成する。この結果、積層実装構造体800に圧力をかけずに接合をすることが可能になる。
また、図13の(a)、(b)の変形例に示すように、中間基板103の開口部105の形状を、中間基板103の高さ方向の中心に向かうにつれて小さくすることもできる。これにより、毛細管現象を利用し、はんだ材料どうしの接合をさらに容易にできる。
本実施例によれば、積層実装構造体にほとんど圧力をかけずに実装構造を得ることが可能となる。すなわち、特に圧力に対する強度が小さい部材であっても実装が可能となる。また、実装時に受ける圧力負荷が少なく、より状態の良い部材を用いた積層実装構造体を提供することが可能となる。
また、上述した各実施例は、2枚の基板を有する積層実装構造体について説明している。しかしながら、本発明はこれに限られず、図14に示すように3枚の基板を有する積層実装構造体1000としても良い。
図14において、第1の基板101aと第2の基板101bとの間には、中間基板103aが形成されている。そして、第1の基板101aと第2の基板101bとは、それぞれと突起電極102a、102bとで電気的に接続されている。
また、第2の基板101bと第3の基板101cとの間には、中間基板103bが形成されている。そして、第2の基板101bと第3の基板101cとは、それぞれと突起電極102c、102dとで電気的に接続されている。
さらに、突起電極102bと突起電極102cとは、導電部材1001で電気的に導通するように構成されている。このように、本発明は、容易に複数の基板の積層化を達成できる。また、本発明は、その趣旨を逸脱しない範囲で、様々な変形例をとることができる。
以上のように、本発明に積層実装構造体は、小型で製造容易な構造体に有用である。
本発明の実施例1に係る積層実装構造体の断面構成を示す図である。 実施例1の積層実装構造体の分解した斜視構成を示す図である。 本発明の実施例2に係る積層実装構造体の断面構成を示す図である。 本発明の実施例3に係る積層実装構造体の断面構成を示す図である。 (a)、(b)は、積層実装構造体の製造時の干渉状態を示す図である。 本発明の実施例4に係る積層実装構造体の断面構成を示す図である。 (a)、(b)、(c)は、実施例4に係る積層実装構造体の製造手順を示す図である。 (a)、(b)は、実施例4に係る積層実装構造体の製造手順を示す他の図である。 本発明の実施例5に係る積層実装構造体の断面構成を示す図である。 本発明の実施例6に係る積層実装構造体の断面構成を示す図である。 本発明の実施例7に係る積層実装構造体の断面構成を示す図である。 (a)、(b)は、実施例8に係る積層実装構造体の断面構成を示す図である。 (a)、(b)は、実施例8の変形例に係る積層実装構造体の断面構成を示す図である。 本発明の変形例に係る積層実装構造体の断面構成を示す図である。 従来技術の積層実装構造体の概略構成を示す図である。 従来技術の積層実装構造体の概略構成を示す他の図である。
符号の説明
100 積層実装構造体
101a 第1の基板
101b 第2の基板
101c 第3の基板
102a 第1の突起電極
102b 第2の突起電極
103、103a、103b 中間基板
104 実装部品
105 開口部
200、300、400 積層実装構造体
500 積層実装構造体
501 凹凸部
600、700 積層実装構造体
601 面取り部
701 金属膜
800 積層実装構造体
801a 第1の突起電極
801b 第2の突起電極
802 はんだ材料接合部
900、1000 積層実装構造体
1001 導電部材
10 内視鏡
11 撮像素子
12 実装基板
13 実装基板
14 リード線
20 実装構造体
21 基板
22 異方導電フィルム
23 電子部品
24 メモリモジュール基板
25 スペーサ

Claims (11)

  1. 表面に第1の突起電極が形成された第1の部材と、前記第1の部材と対向する表面に第2の突起電極が形成された第2の部材との少なくとも2つの部材と、
    前記第1の部材と前記第2の部材との間に設置され、前記第1の部材と前記第2の部材とを所定の間隙をもって接続する中間部材とを有し、
    前記第1の部材と前記第2の部材との間の間隙に実装部品が配置されている積層実装構造体であって、
    前記第1の突起電極と前記第2の突起電極とが、前記中間部材に設けられている開口部内で接続されていることを特徴とする積層実装構造体。
  2. 対向する前記第1の突起電極の高さと前記第2の突起電極の高さとを合計した高さは、前記中間部材の高さよりも大きく、かつ
    前記第1の突起電極の形状と前記第2の突起電極の形状とは、それぞれ先端部が最も細くなっている形状であることを特徴とする請求項1に記載の積層実装構造体。
  3. 前記第1の突起電極の直径の最大値と前記第2の突起電極の直径の最大値とは、それぞれ前記中間部材に設けられている前記開口部の直径よりも小さいことを特徴とする請求項1または2に記載の積層実装構造体。
  4. 前記第1の突起電極と前記第2の突起電極とは、それぞれ幅と高さとの比が1対1である突起電極を複数段積層して形成されていることを特徴とする請求項1〜3のいずれか一項に記載の積層実装構造体。
  5. 前記開口部の内壁は凹凸形状を有していることを特徴とする請求項1〜4のいずれか一項に記載の積層実装構造体。
  6. 前記開口部の内壁の角部に面取り部が形成されていることを特徴とする請求項1〜5のいずれか一項に記載の積層実装構造体。
  7. 前記第1の突起電極と前記第2の突起電極との材質は、Auであることを特徴とする請求項1〜6のいずれか一項に記載の積層実装構造体。
  8. 前記中間部材の前記開口部の内壁表面に導体層が設けられていることを特徴とする請求項1〜7のいずれか一項に記載の積層実装構造体。
  9. 前記第1の突起電極と前記第2の突起電極との材質は、はんだ材料であることを特徴とする請求項1〜8のいずれか一項に記載の積層実装構造体。
  10. 表面に第1の突起電極が形成された第1の部材と、前記第1の部材と対向する表面に第2の突起電極が形成された第2の部材との少なくとも2つの部材とを対向させる対向ステップと、
    前記第1の部材と前記第2の部材との間に中間部材を配置する配置ステップと、
    前記第1の突起電極と前記第2の突起電極とが、前記中間部材に設けられている開口部内で接続されるように、前記第1の部材と前記第2の部材との間を前記中間部材を介して所定の間隙をもって接合する接合ステップとを有し、
    前記対向ステップにおいて、対向する前記第1の突起電極の高さと前記第2の突起電極の高さとを合計した高さは、前記中間部材の高さよりも大きく、かつ
    前記第1の突起電極の形状と前記第2の突起電極の形状とは、それぞれ先端部が最も細くなっている形状であることを特徴とする積層実装構造体の製造方法。
  11. 前記対向ステップにおいて、前記第1の突起電極の直径と前記第2の突起電極の直径とは、それぞれ前記中間部材に設けられている前記開口部の直径よりも小さいことを特徴とする請求項10に記載の積層実装構造体の製造方法。
JP2005370157A 2005-12-22 2005-12-22 積層実装構造体 Expired - Fee Related JP4751714B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2005370157A JP4751714B2 (ja) 2005-12-22 2005-12-22 積層実装構造体
US11/639,045 US7679196B2 (en) 2005-12-22 2006-12-14 Stacked mounting structure

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005370157A JP4751714B2 (ja) 2005-12-22 2005-12-22 積層実装構造体

Publications (2)

Publication Number Publication Date
JP2007173583A true JP2007173583A (ja) 2007-07-05
JP4751714B2 JP4751714B2 (ja) 2011-08-17

Family

ID=38262428

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005370157A Expired - Fee Related JP4751714B2 (ja) 2005-12-22 2005-12-22 積層実装構造体

Country Status (2)

Country Link
US (1) US7679196B2 (ja)
JP (1) JP4751714B2 (ja)

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008277691A (ja) * 2007-05-07 2008-11-13 Fujitsu Ltd 両面実装回路基板に対する電子部品の実装構造、半導体装置、及び両面実装半導体装置の製造方法
WO2011161717A1 (ja) * 2010-06-21 2011-12-29 パイオニア株式会社 電子デバイスおよび電子デバイスの製造方法
JP2012060145A (ja) * 2011-11-04 2012-03-22 Pioneer Electronic Corp 電子デバイスおよび電子デバイスの製造方法
JP2012164934A (ja) * 2011-02-09 2012-08-30 Mitsubishi Electric Corp 回路モジュール、電子部品実装基板および回路モジュールの製造方法
JP5507026B1 (ja) * 2012-11-29 2014-05-28 オリンパスメディカルシステムズ株式会社 基板の接続構造
JP2017112346A (ja) * 2015-12-14 2017-06-22 凸版印刷株式会社 ガラス配線基板及び半導体装置
JP2018022788A (ja) * 2016-08-04 2018-02-08 Necスペーステクノロジー株式会社 プリント基板接続構造
JP2020099123A (ja) * 2018-12-18 2020-06-25 Kyb株式会社 回転電機
WO2022259760A1 (ja) * 2021-06-09 2022-12-15 Fict株式会社 積層基板及び積層基板の製造方法

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8942005B2 (en) * 2009-05-21 2015-01-27 Raytheon Company Low cost, high strength electronics module for airborne object
US9090456B2 (en) * 2009-11-16 2015-07-28 Qualcomm Mems Technologies, Inc. System and method of manufacturing an electromechanical device by printing raised conductive contours
DE102010055627A1 (de) * 2010-12-22 2012-06-28 Epcos Ag Elektrisches Modul zur Aufnahme durch Bestückungsautomaten mittels Erzeugung eines Vakuums
TW201246501A (en) * 2011-01-27 2012-11-16 Panasonic Corp Substrate with though electrode and method for producing same
US9162879B2 (en) * 2012-08-01 2015-10-20 Pioneer Corporation Electronic device
US9007776B2 (en) * 2012-12-14 2015-04-14 Htc Corporation Electronic module
DE102013221120A1 (de) * 2013-10-17 2015-04-23 Zf Friedrichshafen Ag Steuerungseinrichtung

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05235544A (ja) * 1992-02-19 1993-09-10 Ibiden Co Ltd 複合プリント配線板の製造方法
JPH08264540A (ja) * 1995-03-22 1996-10-11 Nec Corp バンプ構造、バンプ製造用キャピラリ及びバンプ製造方 法
JP2000208700A (ja) * 1999-01-18 2000-07-28 Denso Corp 積層型回路実装モジュ―ル
JP2000299542A (ja) * 1999-04-13 2000-10-24 Mitsui High Tec Inc 積層型回路基板およびその製造方法
JP2000307211A (ja) * 1999-04-19 2000-11-02 Mitsubishi Electric Corp モジュール−基板間接続構造
JP2003069179A (ja) * 2001-08-30 2003-03-07 Sony Corp 電子部品実装基板複合体及びその組立実装方法
JP2005005358A (ja) * 2003-06-10 2005-01-06 Sharp Corp 半導体モジュールの積層基板間接続構造

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0438417A (ja) 1990-06-01 1992-02-07 Fujitsu Ltd 座標測定装置
JP2870528B1 (ja) 1997-10-01 1999-03-17 日本電気株式会社 3次元メモリモジュール
US6903442B2 (en) * 2002-08-29 2005-06-07 Micron Technology, Inc. Semiconductor component having backside pin contacts
JP2004349495A (ja) * 2003-03-25 2004-12-09 Seiko Epson Corp 半導体装置、電子デバイス、電子機器および半導体装置の製造方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05235544A (ja) * 1992-02-19 1993-09-10 Ibiden Co Ltd 複合プリント配線板の製造方法
JPH08264540A (ja) * 1995-03-22 1996-10-11 Nec Corp バンプ構造、バンプ製造用キャピラリ及びバンプ製造方 法
JP2000208700A (ja) * 1999-01-18 2000-07-28 Denso Corp 積層型回路実装モジュ―ル
JP2000299542A (ja) * 1999-04-13 2000-10-24 Mitsui High Tec Inc 積層型回路基板およびその製造方法
JP2000307211A (ja) * 1999-04-19 2000-11-02 Mitsubishi Electric Corp モジュール−基板間接続構造
JP2003069179A (ja) * 2001-08-30 2003-03-07 Sony Corp 電子部品実装基板複合体及びその組立実装方法
JP2005005358A (ja) * 2003-06-10 2005-01-06 Sharp Corp 半導体モジュールの積層基板間接続構造

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008277691A (ja) * 2007-05-07 2008-11-13 Fujitsu Ltd 両面実装回路基板に対する電子部品の実装構造、半導体装置、及び両面実装半導体装置の製造方法
WO2011161717A1 (ja) * 2010-06-21 2011-12-29 パイオニア株式会社 電子デバイスおよび電子デバイスの製造方法
JP4913928B2 (ja) * 2010-06-21 2012-04-11 パイオニア株式会社 電子デバイスおよび電子デバイスの製造方法
US8896132B2 (en) 2010-06-21 2014-11-25 Pioneer Corporation Electronic device and fabrication method thereof
JP2012164934A (ja) * 2011-02-09 2012-08-30 Mitsubishi Electric Corp 回路モジュール、電子部品実装基板および回路モジュールの製造方法
JP2012060145A (ja) * 2011-11-04 2012-03-22 Pioneer Electronic Corp 電子デバイスおよび電子デバイスの製造方法
WO2014083959A1 (ja) * 2012-11-29 2014-06-05 オリンパスメディカルシステムズ株式会社 基板の接続構造
JP5507026B1 (ja) * 2012-11-29 2014-05-28 オリンパスメディカルシステムズ株式会社 基板の接続構造
US8911241B2 (en) 2012-11-29 2014-12-16 Olympus Medical Systems Corp. Substrate connection structure
JP2017112346A (ja) * 2015-12-14 2017-06-22 凸版印刷株式会社 ガラス配線基板及び半導体装置
JP2018022788A (ja) * 2016-08-04 2018-02-08 Necスペーステクノロジー株式会社 プリント基板接続構造
JP2020099123A (ja) * 2018-12-18 2020-06-25 Kyb株式会社 回転電機
JP7231398B2 (ja) 2018-12-18 2023-03-01 Kyb株式会社 回転電機
WO2022259760A1 (ja) * 2021-06-09 2022-12-15 Fict株式会社 積層基板及び積層基板の製造方法

Also Published As

Publication number Publication date
US7679196B2 (en) 2010-03-16
US20070164444A1 (en) 2007-07-19
JP4751714B2 (ja) 2011-08-17

Similar Documents

Publication Publication Date Title
JP4751714B2 (ja) 積層実装構造体
JP4940743B2 (ja) 半導体装置
US20100171209A1 (en) Semiconductor device and method for manufacturing the same
US8564969B2 (en) Component arrangement and method for production thereof
JP3891297B2 (ja) 半導体装置製造用治具
JP2007305856A (ja) 封止構造及び該封止構造の製造方法
JP2002373967A (ja) 半導体装置およびその製造方法
JP2004006905A (ja) 半導体パワーモジュール
US7658001B1 (en) Electrical connector for disk drive suspension assembly and method of non-contact solder attachment of same
JP2017028156A (ja) 実装構造体及びその製造方法
JP2009224534A (ja) パワーモジュール
JP2008177298A (ja) 積層実装構造体
JP5086647B2 (ja) 積層実装構造体
JP7159626B2 (ja) 超音波接合装置および超音波接合方法
JP2017199897A (ja) 半導体装置
JP5292827B2 (ja) 半導体装置の製造方法及び半導体装置の製造装置
JP2008004927A (ja) 積層実装構造体
JP2008140941A (ja) 実装構造
JP6348759B2 (ja) 半導体モジュール、接合用治具、および半導体モジュールの製造方法
JP5217013B2 (ja) 電力変換装置およびその製造方法
JP2005072098A (ja) 半導体装置
JP4088291B2 (ja) 金属間接合方法
JP2009059800A (ja) 小型モジュール
JP2008177299A (ja) 積層実装構造体
JP5556424B2 (ja) 配線板および接続方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20081113

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20110415

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20110427

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20110523

R151 Written notification of patent or utility model registration

Ref document number: 4751714

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140527

Year of fee payment: 3

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees