JP2007171285A - プラズマディスプレイ装置、プラズマディスプレイパネルの駆動回路、及びプラズマディスプレイパネルの駆動方法 - Google Patents

Abstract

【課題】本発明は、十分なアドレス駆動期間及びサスティン駆動期間を確保するとともに階調表示性能を向上させることができるサブフレーム方式のプラズマディスプレイ装置及びその駆動回路及び駆動方法を提供することを目的とする。
【解決手段】プラズマディスプレイパネルを駆動する回路は、複数の第１の電極にそれぞれ独立に電圧を印加可能な第１のドライバ回路と、複数の第２の電極にそれぞれ独立に電圧を印加可能な第２のドライバ回路と、複数の第３の電極を駆動する第３のドライバ回路と、表示セルを選択するために第３の電極にアドレス電圧を印加するとともに複数の第１の電極に走査電圧を順次印加していくアドレス駆動動作を実行しながら、表示セルの放電を維持するために第１の電極と第２の電極とに維持電圧を印加する維持駆動動作を走査電圧の印加を終了した第１の電極について順次開始することにより、アドレス駆動動作と維持駆動動作とを同時に並行して実行する制御回路を含むことを特徴とする。
【選択図】図５

Description

本発明は、一般にプラズマディスプレイ装置及びその駆動回路及び駆動方法に関し、詳しくはサブフレーム方式のプラズマディスプレイ装置及びその駆動回路及び駆動方法に関する。

フラットディスプレイパネルを利用したフラットディスプレイ装置は、従来のブラウン管に置き換わり、小型ディスプレイから大型ディスプレイまで広い範囲に渡り実用化が進められている。特に大型ディスプレイの分野では、ＰＤＰ（プラズマディスプレイパネル）がその原理構成上の特性から優位であり、普及の主流として商品化が図られている。

今後のさらなる広範囲な普及を促すためには、装置自身の低価格化と共に、表示性能の更なる向上や機能面での一段の向上等が望まれている。更に、現在、ＥＭＩ等含めてさまざまな環境負荷への影響を低減する要求が強くなりつつあり、今後の一般家庭への広範囲な普及のためには、更なる環境負荷の低減が必要である。

図１は、大画面ディスプレイ装置の一例として３電極型面放電ＡＣ−ＰＤＰパネルの断面模式図を示している。

３電極型面放電ＡＣ−ＰＤＰパネルは、前面ガラス基板１５と背面ガラス基板１１の２枚のガラス基板によって構成されており、前面ガラス基板１５には、維持電極のＢＵＳ電極１７と透明電極１６とで構成される共通維持電極（Ｘ電極）及び走査電極（Ｙ電極）が形成される。これらのＸ電極及びＹ電極は交互に配置されている。Ｘ電極及びＹ電極上に誘電体層１８が形成され、誘電体層１８の上にはＭｇＯ等の保護膜１９が形成される。

ＢＵＳ電極１７は高い導電性を有し、透明電極１６の導電性を補うよう機能する。誘電体層１３は壁電荷による放電を維持するよう機能し、低融点ガラスからなる。

背面ガラス基板１１にはＸ電極及びＹ電極と直交する形でアドレス電極１２が形成される。このアドレス電極１２の上に誘電体層１３が形成され、更に誘電体層１３上においてアドレス電極１２の間隙に対応する位置に隔壁１４が形成されている。

隔壁１４間には誘電体層２３及び隔壁側壁を覆うように蛍光体層Ｒ，Ｇ，Ｂが形成される。この蛍光体層Ｒ，Ｇ，Ｂは赤、緑、青の３色に対応する。ＰＤＰ駆動時にはＸ電極とＹ電極との間の放電によって紫外線が生じ、蛍光体層Ｒ，Ｇ，Ｂが紫外線で励起され発光することにより画像表示が行なわれる。

Ｘ電極及びＹ電極が設けられた前面とアドレス電極１２が設けられた背面との間には、ネオンとキセノンの混合ガス等の放電ガスが充填される。Ｘ電極及びＹ電極とアドレス電極とが交差する部分の空間が、１つの放電セル（画素）を構成する。

図２は、３電極型面放電ＡＣ−ＰＤＰパネルに対する駆動回路の主要部を示すブロック図である。図２に示される駆動回路は、アドレスドライバ回路１１１、走査ドライバ回路１１２、Ｙ共通ドライバ回路１１３、Ｘ共通ドライバ回路１１４、及び制御回路１１５を含む。制御回路１１５は、表示データ制御部１１６、走査ドライバ制御部１１７、及び共通ドライバ制御部１１８を含む。更に、表示データ制御部１１６はフレームメモリ１１９を含む。

制御回路１１５は、外部より入力されるクロック信号ＣＬＫ、表示データＤ、垂直同期信号ＶＳＹＮＣ、水平同期信号ＨＳＹＮＣ等に応じてパネル駆動を制御するための制御信号を生成する。具体的には、表示データ制御部１１６が、表示データＤを受け取りフレームメモリ１１９に格納し、クロックＣＬＫに同期してフレームメモリ１１９の表示データＤに応じたアドレス制御信号を生成する。アドレス制御信号は、アドレスドライバ回路１１１に供給される。また走査ドライバ制御部１１７は、垂直同期信号ＶＳＹＮＣ及び水平同期信号ＨＳＹＮＣに同期して、走査ドライバ回路１１２を制御する走査ドライバ制御信号を生成する。また共通ドライバ制御部１１８は、垂直同期信号ＶＳＹＮＣ及び水平同期信号ＨＳＹＮＣに同期して、Ｙ共通ドライバ回路１１３及びＸ共通ドライバ回路１１４を駆動する。

アドレスドライバ回路１１１は、表示データ制御部１１６からのアドレス制御信号に応じて動作し、表示データに対応したアドレス電圧パルスを各アドレス電極Ａ１乃至Ａｍに印加する。走査ドライバ回路１１２は、走査ドライバ制御部１１７からの走査ドライバ制御信号に応じて動作し、各走査電極（Ｙ電極）Ｙ１乃至Ｙｎを独立して駆動する。走査ドライバ回路１１２が各走査電極（Ｙ電極）Ｙ１乃至Ｙｎを順次駆動しながら、アドレスドライバ回路１１１がアドレス電圧パルスを各アドレス電極Ａ１乃至Ａｍに印加することにより、表示するセルを選択して、各セル（画素）１０３の表示・不表示（選択／非選択）を制御する。

Ｙ共通ドライバ回路１１３によりＹ電極Ｙ１乃至Ｙｎに維持電圧パルスを印加し、Ｘ共通ドライバ回路１１４によりＸ電極Ｘ１乃至Ｘｎに維持電圧パルスを印加する。維持電圧パルスを印加することで、表示セルとして選択されたセルにおいて、Ｘ電極とＹ電極の間に維持放電を発生させる。なおアドレス電極Ａ１乃至Ａｍ、Ｘ電極Ｘ１乃至Ｘｎ、及びＹ電極Ｙ１乃至Ｙｎは、前面ガラス基板１０１（図１の１５に対応）と背面ガラス基板１０２（図１の１１に対応）との間に配置されている。また隔壁１０６（図１の１４に対応）がアドレス電極Ａ１乃至Ａｍ間に設けられている。

図３は、図２の駆動回路の基本的な動作の一例を示す波形図である。ＰＤＰの駆動期間は、リセット期間、アドレス期間、及びサスティン期間とから主に構成される。リセット期間において各表示画素の初期化を行い、次のアドレス期間において表示する画素を選択し、最後のサスティン期間において選択された画素を発光させる。

まずリセット期間においては、走査電極であるＹ電極Ｙ１乃至Ｙｎと共通Ｘ電極Ｘ１乃至Ｘｎとに対して、図示されるような電圧を印加することで、全ての表示セルの状態を一斉に初期状態に設定する。即ち、前回表示されたセルも表示されなかったセルも、同一の状態に初期化される。

アドレス期間においては、走査電極であるＹ電極Ｙ１乃至Ｙｎに順次−Ｖｙレベルの走査電圧パルスを印加していくことで、Ｙ電極Ｙ１乃至Ｙｎを順次一本ずつ走査する。各Ｙ電極への走査電圧パルスの印加に同期させて、各アドレス電極（Ａ１乃至Ａｍ）に対し、Ｖａレベルのアドレス電圧パルスを印加する。これにより、各走査ライン上の表示画素の選択を行う。

次のサスティン期間においては、全ての走査電極Ｙ１乃至Ｙｎと共通Ｘ電極Ｘ１乃至Ｘｎに対し、共通のＶｓレベル（Ｖｓｙ，Ｖｓｘ）のサスティンパルス（維持電圧パルス）を交互に印加する。これにより、アドレス期間で選択された画素を発光させ、サスティンパルスを連続印加することにより所定輝度での表示を行なう。

また、このような一連の駆動波形の基本動作を組合せて発光回数を制御することにより、濃淡の階調表示を行うことも可能である。図４は、現在広く採用されているサブフレーム方式による階調表示方式について説明するための図である。

図４には、１０個のサブフレームにより１０２４階調の濃淡表示を行う場合が示される。１０個のサブフレームＳＦ１乃至ＳＦ１０の各々は、上述のリセット期間（図４でのリセット駆動タイミング）、アドレス期間、及びサスティン期間（維持駆動期間）から構成される。異なるサブフレーム間で、リセット期間とアドレス期間とについては略同一の駆動を行うが、サスティン期間についてはサブフレーム毎にサスティンパルス数が異なるように設定されている。この異なるサスティンパルス数を有するサブフレームの組み合せにより、任意の階調表示を行なう。

１０個のサブフレームにサスティンパルス数を割り当てる方法は様々であるが、一般的には、１０個のサブフレームのサスティンパルス数がそれぞれ２⁰ ＝１、２¹ ＝２、２² ＝４、・・・、２⁹ ＝５１２になるように設定する。これらの１０個のサブフレームから選択した任意の組合せのサブフレームで発光表示することにより、最大１０２４階調の濃淡表示が可能である。

このような従来のサブフレーム方式による階調表示方式では、リセット期間、アドレス期間、及びサスティン期間という機能的に明確に分かれた駆動期間を用いて表示を制御するものであり、比較的制御が容易であるという特長がある。しかしリセット期間、アドレス期間、及びサスティン期間の各々に対して十分な時間を確保するためには、各サブフレームの時間が長くなってしまうという欠点がある。

一セットのサブフレームの組合せをフレームと呼ぶ。画面表示のちらつきを防止するためにはフレーム表示を６０Ｈｚ以上で繰り返す必要があり、１フレームに許される時間は１６．７ｍｓ以下である。このような時間的制約があるために、サブフレームの時間が長くなると１フレームあたりのサブフレームの数が少なくなり、十分な階調数が得られないという問題がある。

逆に十分な階調数を確保するために、十分な数のサブフレームを確保しようとすると、リセット期間、アドレス期間、及びサスティン期間のそれぞれの駆動に割り当てられる時間が十分でなくなってしまう。その結果、動作マージンや駆動の安定性が悪くなり、誤表示等の問題が発生し易いという問題が生じる。

また、上述のように複数の駆動期間に明確に分かれていて、異なる駆動期間では異なる駆動動作をするので、必要とされる駆動電流量が駆動期間毎に大きく異なることになる。具体的には、サスティン期間で必要な電流量が他の期間で必要な電流量に比べて極端に大きくなり、消費電流の変動が大きくなってしまうという問題が生じる。

電源の電流変動成分（リップル電流）が大きいと、その変動成分の最大値（ピーク電流）を満足できる能力の安定化回路等の制御回路を備えるとともに、配線系の回路素材には容量の大きいものを備える必要がある。この結果、装置が複雑、高価になりコスト的に不利となる。更には、ピーク電流成分が大きくなることにより、駆動回路系からのノイズ信号の放射が大きくなり、回路制御の誤動作が発生し易くなる。また電磁界エネルギーの放射による周囲環境への影響が大きくなり易いという問題もある。
特開平１１−３５２９２５号公報

以上を鑑みて本発明は、十分なアドレス駆動期間及びサスティン駆動期間を確保するとともに、階調表示性能を向上させることができるサブフレーム方式のプラズマディスプレイ装置及びその駆動回路及び駆動方法を提供することを目的とする。また更に、電流変動が少ないサブフレーム方式のプラズマディスプレイ装置及びその駆動回路及び駆動方法を提供することを目的とする。

第１の方向に延びる複数の第１の電極と、該第１の方向に延びる複数の第２の電極と、該第１の方向に実質的に垂直な第２の方向に延びる複数の第３の電極とを含む電極群により少なくとも表示セルの一部が構成されたプラズマディスプレイパネルを駆動する回路は、該複数の第１の電極を駆動する第１のドライバ回路と、該複数の第２の電極を駆動する第２のドライバ回路と、該複数の第３の電極を駆動する第３のドライバ回路と、該表示セルを選択するために該第３の電極にアドレス電圧を印加するとともに該複数の第１の電極に走査電圧を順次印加していくアドレス駆動動作を実行しながら、該表示セルの放電を維持するために互いに隣接する第１の電極と第２の電極とに維持電圧を印加する維持駆動動作を実行することにより、該アドレス駆動動作と該維持駆動動作とを同時に並行して実行するように該第１乃至第３のドライバ回路を制御する制御回路を含むことを特徴とする。

また第１の方向に延びる複数の第１の電極と、該第１の方向に延びる複数の第２の電極と、該第１の方向に実質的に垂直な第２の方向に延びる複数の第３の電極とを含む電極群により少なくとも表示セルの一部が構成されたプラズマディスプレイパネルを駆動する方法は、該複数の第１の電極及び該複数の第２の電極にリセット電圧を印加するリセット駆動段階と、該表示セルを選択するために該第３の電極にアドレス電圧を印加するとともに該複数の第１の電極に走査電圧を順次印加していくアドレス駆動段階と、表示セルの放電を維持するために互いに隣接する第１の電極と第２の電極とに維持電圧を印加する動作を実行する維持駆動段階を含み、該アドレス駆動段階と該維持駆動段階とを少なくとも部分的に同時に並行して実行することを特徴とする。

また第１の方向に延びる複数の第１の電極と、該第１の方向に延びる複数の第２の電極と、該第１の方向に実質的に垂直な第２の方向に延びる複数の第３の電極とを含む電極群により少なくとも表示セルの一部が構成されたプラズマディスプレイパネルと、該複数の第１の電極を駆動する第１のドライバ回路と、該複数の第２の電極を駆動する第２のドライバ回路と、該複数の第３の電極を駆動する第３のドライバ回路と、該表示セルを選択するために該第３の電極にアドレス電圧を印加するとともに該複数の第１の電極に走査電圧を順次印加していくアドレス駆動動作を実行しながら、該表示セルの放電を維持するために互いに隣接する第１の電極と第２の電極とに維持電圧を印加する維持駆動動作を実行することにより、該アドレス駆動動作と該維持駆動動作とを同時に並行して実行するように該第１乃至第３のドライバ回路を制御する制御回路を含むことを特徴とする。

本発明の少なくとも１つの実施例によれば、プラズマディスプレイパネルのアドレス駆動と維持駆動とを同時に並行して実行することを可能とする。これにより十分なアドレス駆動期間及びサスティン駆動期間を確保するとともに、電流変動が少ない駆動を実現することができる。また駆動を高速化し駆動時間を短縮することにより、階調表現力の向上や高輝度表示化等の表示性能の高度化を図ることができる。

以下に、本発明の実施例を添付の図面を用いて詳細に説明する。

図５は、本発明の基本原理を説明するための図である。図５では、説明の便宜上、１０本の表示ラインＬ１乃至Ｌ１０が設けられ、更に１フレームが１０サブフレームで構成される場合を示している。この構成は限定的ではなく、本発明は他の表示ライン数、他のサブフレーム数の構成に対して同様に適用可能である。

図５に示すように、１フレーム１６．６６７ｍｓを均等に分割することで、等しい長さを有するサブフレームＳＦ１乃至ＳＦ１０（１．６６７ｍｓ）を設ける。各サブフレームは、リセット駆動、スキャン駆動（アドレス駆動）、維持駆動の３種類の駆動から構成される。

まず、最初のサブフレームＳＦ１から駆動を開始するが、サブフレームの開始タイミングにおいて全ての表示ラインに対してリセット駆動を実行して、全ての表示セルの状態を一斉に初期状態に設定する。これは、引き続くサブフレームＳＦ２乃至ＳＦ１０に対しても同じであり、各サブフレームの開始タイミングにおいてリセット駆動を行ない、全表示セルを初期化する。

リセット駆動のあとは、表示ラインＬ１乃至Ｌ１０に対して順次アドレス（スキャン）動作と維持動作とを行うアドレス・維持駆動期間となる。図５において、斜線で示されるタイミングが、表示ラインＬ１乃至Ｌ１０に対してスキャン駆動（アドレス駆動）を行なうタイミングに相当する。スキャン駆動により順番に一本ずつ表示電極（Ｙ電極）を駆動しながらアドレス電極を駆動することにより、各駆動表示ライン上で、表示するセルを選択する。

図５において、斜線で示すスキャン駆動タイミングに後続する横線で示すタイミングにおいて維持駆動が実行される。例えば表示ラインＬ１については、最初のサブフレームＳＦ１での維持駆動の持続時間が最も長く、２番目のサブフレームＳＦ２での維持駆動の持続時間が最も短い。２番目のサブフレームＳＦ２から１０番目のサブフレームＳＦ１０まで、維持駆動の長さは段階的に徐々に増加していく。これにより、１０種類の異なる長さの維持駆動を有した１０個のサブフレームが実現される。

また例えば表示ラインＬ２については、最初のサブフレームＳＦ１での維持駆動の持続時間が２番目に長く、２番目のサブフレームＳＦ２での維持駆動の持続時間が最も長い。また３番目のサブフレームＳＦ３での維持駆動の持続時間が最も短い。３番目のサブフレームＳＦ３から１０番目のサブフレームＳＦ１０まで、維持駆動の長さは段階的に徐々に増加していく。これにより、１０種類の異なる長さの維持駆動を有した１０個のサブフレームが実現される。

このようにして各表示ラインに対して、１０種類の異なる持続時間の維持駆動を有した１０個のサブフレームを実現することができる。これらの１０個のサブフレームから選んだ任意の組み合わせのサブフレームで発光表示することにより、所望の濃淡表示をすることが可能である。また、複数の表示ラインＬ１乃至Ｌ１０の全体で見ると、アドレス駆動と維持駆動とが同時に並行して行なわれており、駆動期間がアドレス期間と維持駆動期間とに明確に分かれているわけではない。

このように本発明では、アドレス・維持駆動期間においてアドレス駆動と維持駆動とを同時に並行して実行することにより、従来のようにアドレス期間と維持駆動期間とを独立に設けアドレス駆動と維持駆動とを別々に実行する場合と比較して、アドレス・維持駆動に要する時間を大幅に削減することができる。またサブフレーム内の殆んどの期間において、何れかの表示ラインで維持駆動が行なわれているので、急激な電流の変動を抑えることが可能となる。

図６Ａ乃至図６Ｅは、サブフレームの駆動タイミングについて更に詳しく説明するための図である。図６ＡはサブフレームＳＦ１を示し、図６ＢはサブフレームＳＦ２、図６ＣはサブフレームＳＦ３、図６ＤはサブフレームＳＦ９、図６ＥはサブフレームＳＦ１０を示す。

各サブフレームは、駆動タイミングＴ０乃至Ｔ１１で時間制御される。まず各サブフレームの先頭のタイミングＴ０において、全ての表示ラインＬ１乃至Ｌ１０に対してリセット駆動Ｒを行うことにより、全ての表示セルの状態を一斉に初期状態に設定する。リセット駆動Ｒのあとは、各表示ラインに対して、アドレス（スキャン）駆動Ａと維持駆動Ｓとを実行するアドレス・維持駆動期間となる。

図６Ａに示すように、サブフレームＳＦ１のアドレス・維持駆動期間においては、まずタイミングＴ１において表示ラインＬ１に対してアドレス駆動Ａを行う。次に、タイミングＴ２乃至Ｔ１０において、表示ラインＬ２乃至Ｌ１０に対して順次アドレス駆動Ａを実行する。

この際Ｔ２においては、Ｌ２のアドレス駆動Ａを行うと同時に、既にアドレス駆動を済ませたＬ１に対して並行して維持駆動Ｓを行う。同様にＴ３においては、Ｌ３のアドレス駆動Ａを行うと同時に、既にアドレス駆動を済ませたＬ１とＬ２とに対して並行して維持駆動Ｓを行う。同様の動作をＴ１０まで繰り返す。

そして最後のタイミングＴ１１においては、直前にアドレス駆動を済ませたＬ１０を含めて全ての表示ラインＬ１乃至Ｌ１０に対して維持駆動Ｓを実行する。この維持駆動後にアドレス・維持駆動期間を終了する。

以上のサブフレームＳＦ１に対するアドレス・維持駆動の実行により、表示ラインＬ１乃至Ｌ１０に対してそれぞれ１０回乃至１回の維持駆動Ｓが実行される。これにより、表示ライン毎に異なる持続時間の維持駆動による階調駆動が実現される。

サブフレームＳＦ１の後は図６ＢのサブフレームＳＦ２に移り、上記と同様に、リセット駆動期間及びアドレス・維持駆動期間に対応したそれぞれの駆動動作を実行する。このサブフレームＳＦ２においては、最初のタイミングＴ１においてアドレス駆動Ａを開始する表示ラインを、サブフレームＳＦ１の場合とは異なる表示ラインとする。具体的には、この例では、表示ラインＬ１に隣接した表示ラインＬ２よりアドレス駆動Ａを開始するようにする。

それ以外の動作はサブフレームＳＦ１の場合と同様であり、アドレス駆動Ａを終了した表示ラインにおいて随時維持駆動Ｓを実行し、タイミングＴ１１までの駆動動作を終了する。このようにしてサブフレームＳＦ２に対するアドレス・維持駆動の実行により、表示ラインＬ１に対して一回の維持駆動Ｓ、表示ラインＬ２乃至Ｌ１０に対してそれぞれ１０回乃至２回の維持駆動Ｓが実行される。これにより、各表示ラインに対する維持駆動の回数をＳＦ１とは異なるものとしながら、表示ライン毎に異なる持続時間の維持駆動による階調駆動が実現される。

図６ＣのサブフレームＳＦ３においては、最初のタイミングＴ１においてアドレス駆動Ａを開始する表示ラインを、表示ラインＬ３とする。また図６ＤのサブフレームＳＦ９においては、最初のタイミングＴ１においてアドレス駆動Ａを開始する表示ラインを、表示ラインＬ９とする。また図６ＥのサブフレームＳＦ１０においては、最初のタイミングＴ１においてアドレス駆動Ａを開始する表示ラインを、表示ラインＬ１０とする。何れのフレームにおいても、アドレス駆動Ａを終了した表示ラインにおいて随時維持駆動Ｓを実行し、タイミングＴ１１までの駆動動作を終了する。

以上のような動作により、１サブフレームの終了後には、全ての表示ラインに対して１乃至１０の維持駆動回数を均等に分配することが可能となる。また、サブフレームを組み合わせることにより、最小１から最大５５（＝１＋２＋３＋・・・＋１０）までの維持駆動回数を各表示ラインに対して実行する可能となる。これにより点灯無しの状態も含めると５６段階の階調表示を可能とする。

以上に示したサブフレームＳＦ１乃至ＳＦ１０は、タイミングＴ１乃至Ｔ１１の１１タイミングから構成されるとしたが、この数は限定的ではなく、維持駆動Ｓの回数を適宜増やすことが可能である。従って本発明の構成は、階調表現に対して大きな自由度を有するものであると言える。

図７は、本発明によるＰＤＰパネル駆動回路の主要部を示すブロック図である。図７において、図２と同一の構成要素は同一の番号で参照し、その説明は省略する。

図７に示される駆動回路は、制御回路２００、アドレスドライバ回路２０１、Ｙ電極走査ドライバ回路２０２、Ｙ電極共通リセット電圧波形発生回路２０３、Ｘ電極ドライバ回路２０４、及びＹ電極共通リセット電圧波形発生回路２０５を含む。制御回路２００は、表示データ制御部２１１、Ｙ電極制御部２１３、及びＸ電極制御部２１４を含む。更に、表示データ制御部２１１はフレームメモリ２１２を含む。

制御回路２００は、外部より入力されるクロック信号ＣＬＫ、表示データＤ、垂直同期信号ＶＳＹＮＣ、水平同期信号ＨＳＹＮＣ等に応じてパネル駆動を制御するための制御信号を生成する。具体的には、表示データ制御部２１１が、表示データＤを受け取りフレームメモリ２１２に格納し、クロックＣＬＫに同期してフレームメモリ２１２の表示データＤに応じたアドレス制御信号を生成する。アドレス制御信号は、アドレスドライバ回路２０１に供給される。またＹ電極制御部２１３は、垂直同期信号ＶＳＹＮＣ及び水平同期信号ＨＳＹＮＣに同期して、Ｙ電極走査ドライバ回路２０２及びＹ電極共通リセット電圧波形発生回路２０３を制御するＹ電極走査ドライバ制御信号を生成する。またＸ電極制御部２１４は、垂直同期信号ＶＳＹＮＣ及び水平同期信号ＨＳＹＮＣに同期して、Ｘ電極ドライバ回路２０４及びＹ電極共通リセット電圧波形発生回路２０５を制御するＸ電極ドライバ制御信号を生成する。

アドレスドライバ回路２０１は、表示データ制御部２１１からのアドレス制御信号に応じて動作し、表示データに対応したアドレス電圧パルスを各アドレス電極Ａ１乃至Ａｍに印加する。Ｙ電極走査ドライバ回路２０２は、Ｙ電極制御部２１３からの走査ドライバ制御信号に応じて動作し、各走査電極（Ｙ電極）Ｙ１乃至Ｙｎを独立して駆動する。Ｙ電極走査ドライバ回路２０２が各走査電極（Ｙ電極）Ｙ１乃至Ｙｎを順次駆動しながら、アドレスドライバ回路２０１がアドレス電圧パルスを各アドレス電極Ａ１乃至Ａｍに印加することにより、表示するセルを選択して、各セル（画素）１０３の表示・不表示（選択／非選択）を制御する。

Ｙ電極走査ドライバ回路２０２はＹ電極Ｙ１乃至Ｙｎをそれぞれ独立に制御し、図５及び図６Ａ乃至図６Ｅに示されるように表示ライン毎に異なる維持駆動を行なうように、表示ライン毎に特有の維持電圧パルスをＹ電極Ｙ１乃至Ｙｎに印加する。またＸ電極ドライバ回路２０４はＸ電極Ｘ１乃至Ｘｎをそれぞれ独立に制御し、図５及び図６Ａ乃至図６Ｅに示されるように表示ライン毎に異なる維持駆動を行なうように、表示ライン毎に特有の維持電圧パルスをＸ電極Ｘ１乃至Ｘｎに印加する。このようにして維持電圧パルスを印加することで、表示セルとして選択されたセルにおいて、Ｘ電極とＹ電極の間に維持放電を発生させる。

図２に示す従来の構成では、維持駆動期間において、Ｙ共通ドライバ回路１１３により全てのＹ電極Ｙ１乃至Ｙｎに共通の維持電圧パルスを印加するとともに、Ｘ共通ドライバ回路１１４により全てのＸ電極Ｘ１乃至Ｘｎに共通の維持電圧パルスを印加していた。本発明では、図５及び図６Ａ乃至図６Ｅに示されるように表示ライン毎に異なる維持駆動を行なうので、Ｙ電極Ｙ１乃至Ｙｎをそれぞれ独立に制御して維持駆動するとともに、Ｘ電極Ｘ１乃至Ｘｎをそれぞれ独立に制御して維持駆動する構成となっている。

図８は、Ｙ電極走査ドライバ回路及びＸ電極ドライバ回路の基本的な回路構成の一例を示す図である。図８において、例えばＮＭＯＳ又はＰＭＯＳトランジスタで構成されるスイッチ素子２２１乃至２２４が、Ｙ電極Ｙ１乃至Ｙｎのうちの一本であるＹ電極Ｙｉに対する、Ｙ電極走査ドライバ回路２０２のドライバ部分に相当する。また例えばＮＭＯＳ又はＰＭＯＳトランジスタで構成されるスイッチ素子２２５及び２２６が、Ｘ電極Ｘ１乃至Ｘｎのうちの一本であるＸ電極Ｘｉに対する、Ｘ電極ドライバ回路２０４のドライバ部分に相当する。

スイッチ素子２２１及び２２２は、アドレス駆動用のスキャン電圧パルス（−Ｖｄレベル）をＹ電極Ｙｉに印加するために設けられる。アドレス駆動時には、所定期間スイッチ素子２２１及び２２２をそれぞれ遮断状態及び導通状態にすることにより、Ｙ電極Ｙｉに所定のパルス幅の電位−Ｖｄをスキャン電圧パルスとして供給する。スイッチ素子２２３及び２２４は、維持駆動用の維持電圧パルス（Ｖｓレベル）をＹ電極Ｙｉに印加するために設けられる。維持駆動時には、所定期間スイッチ素子２２３及び２２４をそれぞれ導通状態及び遮断状態にすることにより、Ｙ電極Ｙｉに所定のパルス幅の電位Ｖｓを維持電圧パルスとして供給する。維持電圧パルスは繰り返し印加される。

またＹ電極Ｙｉはダイオード２２７を介してＹ電極共通リセット電圧波形発生回路２０３に接続されている。Ｙ電極共通リセット電圧波形発生回路２０３は、リセット電圧を生成して、全てのＹ電極Ｙ１乃至Ｙｎに共通にリセット電圧を供給する。

スイッチ素子２２５及び２２６は、維持駆動用の維持電圧パルス（Ｖｓレベル）をＸ電極Ｘｉに印加するために設けられる。維持駆動時には、所定期間スイッチ素子２２５及び２２６をそれぞれ導通状態及び遮断状態にすることにより、Ｘ電極Ｘｉに所定のパルス幅の電位Ｖｓを維持電圧パルスとして供給する。維持電圧パルスは繰り返し印加される。

またＸ電極Ｘｉはダイオード２２８を介してＹ電極共通リセット電圧波形発生回路２０５に接続されている。Ｙ電極共通リセット電圧波形発生回路２０５は、リセット電圧を生成して、全てのＸ電極Ｘ１乃至Ｘｎに共通にリセット電圧を供給する。

本発明では、維持駆動用の維持電圧パルスをＹ電極Ｙｉに印加するためのスイッチ素子２２３及び２２４は、他のＹ電極に維持駆動用の維持電圧パルスを印加するためのスイッチ素子とは独立に制御される。即ち、スイッチ素子２２３及び２２４のコントロールゲートに供給される信号はＹ電極毎に異なる。また維持駆動用の維持電圧パルスをＸ電極Ｘｉに印加するためのスイッチ素子２２５及び２２６は、他のＸ電極に維持駆動用の維持電圧パルスを印加するためのスイッチ素子とは独立に制御される。即ち、スイッチ素子２２５及び２２６のコントロールゲートに供給される信号はＸ電極毎に異なる。

図９は、本発明による駆動波形の一例を示す信号波形図である。まずリセット駆動期間において、最初にＹ電極側に対して共通リセット電圧波形発生回路を動作させることにより、ランプ状に上昇してピーク電圧Ｖｗｙに至るリセット電圧パルスを全てのＹ電極に印加する。続いて、Ｘ電極側に対して共通リセット電圧波形発生回路を動作させることにより、ランプ状に上昇してピーク電圧Ｖｗｘに至るリセット電圧パルスを全てのＸ電極に印加する。このように、Ｙ，Ｘ電極に対して交互にリセット電圧パルスを印加することにより、両電極間で形成される表示セルに存在する電荷を効果的に消去することを可能とし初期状態への移行をスムーズにする。図９では、Ｙ電極、Ｘ電極の順にリセット電圧波形を印加するようにしているが、その逆にＸ電極、Ｙ電極の順に印加してもよいし、それぞれのピーク電圧Ｖｗｙ、Ｖｘｙやそのランプ傾斜の程度は適宜、最適化され設定される。

次に、アドレス・維持駆動期間において、各電極に対して駆動パルスを印加する。図９では、タイミングＴｉ付近を拡大して、表示ラインＬｉ（Ｙ電極Ｙｉ及びＸ電極Ｘｉ）の近傍に対して、電圧波形の様子を示している。

表示ラインＬｉに対しては、タイミングＴｉでアドレス駆動を行う。詳しくは、Ｙｉ電極に対しスキャン電圧パルス（−Ｖｄレベル）を印加すると同時に、選択されたアドレス電極に対してアドレス電圧パルス（Ｖａレベル）を印加することにより、表示電極Ｙｉ上の選択された表示セルに壁電荷を形成して、維持発光状態に移行させる。その後、維持電圧パルス（Ｖｓレベル）をＹｉ／Ｘｉ電極間に交互に印加して、形成された壁電荷を反転させることにより維持発光状態を継続する。

次に表示ラインＬｉ＋１に対しては、タイミングＴｉ＋１でアドレス駆動を行い、それに続いてＹｉ＋１／Ｘｉ＋１電極間で交互に維持駆動を行う。この際、表示ラインＬｉ＋１用にアドレス電極に印加されるアドレス電圧パルス（Ｖａレベル）は、既に維持駆動状態に入っている電極Ｙｉに対する維持電圧パルス（Ｖｓレベル）と同じタイミングで出力される。この場合、Ｌｉ＋１用のアドレス電圧パルスがＬｉの維持駆動動作に影響を与えることが懸念される。

そこで図９の例では、ＶａとＶｓとを同極性に設定することにより電界が加算されるのを避けるとともに、ＶａレベルをＶｓレベルより相対的に低くして（例：Ｖａ＜１／３Ｖｓ）、セル内のＶａレベルの電界強度を弱めている。これにより、セル内の維持駆動用の壁電荷への影響を軽減することができる。

図１０は、本発明による駆動波形の別の一例を示す信号波形図である。図１０の駆動波形は、上記説明したアドレス電圧パルスが維持駆動動作へ及ぼす影響を低減する構成となっている。

図１０では、Ｙ電極の維持電圧パルスとＸ電極の維持電圧パルスとが相互に重なるように構成される。これにより、維持駆動期間中はＹ電極／Ｘ電極間に維持電圧が常に印加されている状態になり、形成された壁電荷が、Ｙ又はＸ電極側に常に引き寄せられた状態となる。これにより、アドレス電極への電圧印加による維持駆動動作への影響を、略無視することができるようになる。

なお図９及び図１０の基本駆動波形において、隣接する表示ラインＬｉとＬｉ＋１との間のＸｉ電極とＹｉ＋１電極間では、印加する維持電圧パルスの位相を合わせるようにしている。これにより、Ｘｉ電極とＹｉ＋１電極間の充放電電力が消費しないようにして、消費電力の低減を実現している。

図１１は、本発明による階調駆動方法の第１実施例の全体フレーム構成を示す図である。図１１に示す第１実施例においては、５００表示ラインのパネルに対して、１０分割の１０サブフレーム構成として、９６３階調表示を実現する。

１０分割する際には、全表示ラインを上から順に５０ラインずつ纏めることで１０個のブロックを形成する。各ブロック内の表示ラインについては、同一の持続時間即ち同一の駆動回数分、維持駆動を行なう構成とする。例えば表示ラインＬ１乃至Ｌ５０の全てについて、第１のサブフレームＳＦ１における維持駆動回数は４５１回に設定される。また例えば表示ラインＬ１５１乃至Ｌ２００の全てについて、第２のサブフレームＳＦ２における維持駆動回数は１２８回に設定される。

図１１において、各サブフレームの開始タイミングにおいてリセット駆動を行ない、全表示セルを初期化する。リセット駆動のあとは、複数の表示ラインに対して順次アドレス（スキャン）動作と維持動作とを行うアドレス・維持駆動期間となる。斜線で示されるタイミングが、表示ラインに対してスキャン駆動（アドレス駆動）を行なうタイミングに相当する。サブフレーム及びブロックに分割された枠内に示される数値は、維持駆動数（サスティンパルス数）である。

図１２Ａ乃至図１２Ｃは、図１１のフレームのサブフレームの駆動波形例を示す図であり、それぞれサブフレームＳＦ１、ＳＦ２、及びＳＦ１０について詳細を示している。

前述のように１フレーム時間は１６．６６７ｍｓに設定する必要があり、１サブフレーム時間は１．６６７ｍｓとなる。この１サブフレーム時間を、リセット駆動期間とアドレス・維持駆動期間とに分割する。更に、アドレス・維持駆動期間は、５００表示ラインに対するアドレス駆動５００回分と、最後にアドレス駆動を行った表示ラインに対する維持駆動１回分とで、合計５０１個のタイミングＴ１乃至Ｔ５０１に分割する。一個のタイミングが１つの維持駆動電圧パルス（一回の維持駆動）に相当する。

図１２Ａに示すように、第１サブフレームＳＦ１では、最初にアドレス駆動を行うブロックは表示ラインＬ１乃至Ｌ５０である。表示ラインＬ１からアドレス駆動を開始し、順番に次の表示ラインをアドレス駆動していく。タイミングＴ５０で表示ラインＬ５０のアドレス駆動を行った後、タイミングＴ５１からこの表示ラインＬ５０に対して維持駆動を行うが、最終タイミングがＴ５０１であるので、維持駆動の最大回数は４５１（＝５０１−５０）となる。即ち、表示ラインＬ１乃至Ｌ５０の各々について、アドレス駆動の直後のタイミングから維持駆動を開始し、４５１回の維持駆動を実行する。図１２Ａでは、維持駆動回数をＳＵＳ数として示してある。

次にアドレス駆動を行うブロックはＬ５１乃至Ｌ１００であり、タイミングＴ１００で表示ラインＬ１００のアドレス駆動を行った後、タイミングＴ１０１からこの表示ラインＬ１００に対して維持駆動を行う。この際、表示ラインＬ１００に対する維持駆動は最大４０１回実行可能であるが、この例では、制御が比較的容易な２のべき乗数である２５６回の維持駆動回数に設定してある。即ち、表示ラインＬ５１乃至Ｌ１００の各々について、アドレス駆動の直後のタイミングから維持駆動を開始して、計２５６回の維持駆動を実行する
図１１に示すように、表示ラインＬ１０１以降のブロックに対しても、維持駆動回数は２のべき乗数に設定してあり、それぞれ１２８、６４、・・・、１回の維持駆動回数となる。以上説明したサブフレームＳＦ１が終了すると、サブフレームＳＦ２の駆動が開始される。

図１２Ｂに示すように、サブフレームＳＦ２では、リセット駆動の後、２番目のブロックの先頭である表示ラインＬ５１からアドレス駆動を開始する。従って図１１に示すように、維持駆動の回数は、２番目のブロックに対して４５１回、３番目のブロックに対して２５６回、・・・、１０番目のブロックに対して２回、１番目のブロックに対して１回となる。

図１２Ｃに示すように、サブフレームＳＦ１０では、リセット駆動の後、１０番目のブロックの表示ラインからアドレス駆動を開始する。従って図１１に示すように、維持駆動の回数は、１０番目のブロックに対して４５１回、１番目のブロックに対して２５６回、・・・、９番目のブロックに対して１回となる。

このように第１の実施例では、５００表示ラインのパネルを１０分割して１０サブフレーム構成とする。こうして得られる１０個のサブフレームから任意の組み合わせのサブフレームを選択して表示することで、最大９６３（＝４５１＋２５６＋１２８＋６４＋３２＋１６＋８＋４＋２＋１＋１［点灯ＯＦＦ状態］）階調の表示が可能となる。

図１３は、本発明による階調駆動方法の第２実施例の全体フレーム構成を示す図である。図１３に示す第２実施例においては、５００表示ラインのパネルに対して、１０分割の１０サブフレーム構成として、１０２４階調表示を実現する。

第１の実施例と同様に、１０分割する際には、全表示ラインを上から順に５０ラインずつ纏めることで１０個のブロックを形成する。各ブロック内の表示ラインについては、同一の持続時間即ち同一の駆動回数分、維持駆動を行なう構成とする。第２の実施例においては、最初にアドレス駆動する表示ラインブロックについて、維持駆動回数を５１２回に設定する。

図１４は、図１３のフレームのサブフレームの駆動波形例を示す図であり、代表例としてサブフレームＳＦ１について詳細を示している。

図１４に示されるように、アドレス・維持駆動期間は、計５６２個のタイミングＴ１乃至Ｔ５６２に分割する。第１サブフレームＳＦ１では、最初にアドレス駆動を行うブロックは表示ラインＬ１乃至Ｌ５０である。表示ラインＬ１からアドレス駆動を開始し、順番に次の表示ラインをアドレス駆動していく。タイミングＴ５０で表示ラインＬ５０のアドレス駆動を行った後、タイミングＴ５１からこの表示ラインＬ５０に対して維持駆動を行うが、最終タイミングがＴ５６２であるので、維持駆動の最大回数は５１２（＝５６２−５０）となる。即ち、表示ラインＬ１乃至Ｌ５０の各々について、アドレス駆動の直後のタイミングから維持駆動を開始し、５１２回の維持駆動を実行する。

このように第２の実施例では、５００表示ラインのパネルを１０分割して１０サブフレーム構成とする際に、１０２４階調表示を実現するに必要な数のタイミングＴ１乃至Ｔ５６２にアドレス・維持駆動期間を分割する。こうして得られる１０個のサブフレームから任意の組み合わせのサブフレームを選択して表示することで、１０２４（＝５１２＋２５６＋１２８＋６４＋３２＋１６＋８＋４＋２＋１＋１［点灯ＯＦＦ状態］）階調の表示が可能となる。

図１５は、本発明による階調駆動方法の第３実施例の全体フレーム構成を示す図である。図１５に示す第３実施例においては、５１２表示ラインのパネルに対して、１６分割の１６サブフレーム構成として、２０４８階調表示を実現する。

１６分割する際には、全表示ラインを上から順に３２ラインずつ纏めることで１６個のブロックを形成する。各ブロック内の表示ラインについては、同一の持続時間即ち同一の駆動回数分、維持駆動を行なう構成とする。第３の実施例においては、最初にアドレス駆動する１番目の表示ラインブロックから６番目の表示ラインブロックまでについて、維持駆動回数を２５６回に設定する。また７番目の表示ラインブロックから９番目の表示ラインブロックまでについて、維持駆動回数を１２８回に設定する。１０番目乃至１６番目の表示ラインブロックについては、それぞれ６４，３２，１６，８，４，２，１回に維持駆動回数が設定される。

図１６は、図１５のフレームのサブフレームの駆動波形例を示す図であり、代表例としてサブフレームＳＦ１について詳細を示している。

図１６に示されるように、アドレス・維持駆動期間は、計５１３個のタイミングＴ１乃至Ｔ５１３に分割する。サブフレームＳＦ１では、表示ラインＬ１からアドレス駆動を開始し、順番に次の表示ラインをアドレス駆動していく。タイミングＴ５１２で表示ラインＬ５１２のアドレス駆動を行った後、タイミングＴ５１３でこの表示ラインＬ５１２に対して維持駆動を行う。

このように第３の実施例では、５１２表示ラインのパネルを１６分割して１６サブフレーム構成とし、タイミングＴ１乃至Ｔ５１２にアドレス・維持駆動期間を分割する。こうして得られる１６個のサブフレームから任意の組み合わせのサブフレームを選択して表示することで、２０４８（＝２５６×６＋１２８×３＋６４＋３２＋１６＋８＋４＋２＋１＋１［点灯ＯＦＦ状態］）階調の表示が可能となる。

上述した各サブフレームに対する維持駆動の回数の設定は、比較的制御のし易い２のべき乗数を選択して、これらを組み合わせることにより、実用上の最高レベルの階調表現が可能な２０４８階調の表示を実現する場合について示したものである。しかし２のべき乗数にこだわらなければ、各表示ラインブロックに対して印加可能な維持駆動回数は、最大４８１（５１３−３２）であり、この維持駆動回数を組み合わせることや、第７番目の表示ラインブロックに対しても２５６回の維持駆動回数に設定すること等により、２０４８階調を超える階調表現が可能になることは勿論である。

図１７及び図１８は、本発明による階調駆動方法の第４実施例を説明するための図である。第４実施例では第１実施例と同様に、５００表示ラインのパネルに、１０サブフレーム構成で９６３階調表示を実現する場合について示している。しかし第１の実施例と異なり、同一回数の維持駆動を行なう表示ラインブロックを連続した５０本の表示ラインで構成するのではなく、１０本毎に配置された５０本の表示ラインで構成する。

図１７はサブフレームＳＦ１の構成を示す。図１７に示されるように、１０本毎に配置された表示ラインＬ１、Ｌ１１、Ｌ２１、・・・、Ｌ４９１により第１のブロックが構成され、サブフレームＳＦ１において最初にアドレス駆動される。第１のブロックの維持駆動回数（ＳＵＳ数）は４５１回である。２番目のブロックは表示ラインＬ２、Ｌ１２、Ｌ２２、・・・、Ｌ４９２により構成され、第１のブロックに続いてアドレス駆動される。第２のブロックの維持駆動回数（ＳＵＳ数）は２５６回である。以下同様にして、サブフレームＳＦ１では、第１乃至第１０のブロックに対して、それぞれ４５１回、２５６回、１２８回、６４回、３２回、１６回、８回、４回、２回、１回の維持駆動回数が割当てられる。

図１８はサブフレームＳＦ２の構成を示す。図１８に示されるように、１０本毎に配置された表示ラインＬ２、Ｌ１２、Ｌ２２、・・・、Ｌ４９２から構成される第２のブロックが、サブフレームＳＦ２において最初にアドレス駆動される。第２のブロックの維持駆動回数（ＳＵＳ数）は４５１回である。次に表示ラインＬ３、Ｌ１３、Ｌ２３、・・・、Ｌ４９３により構成される第３のブロックがアドレス駆動される。第３のブロックの維持駆動回数（ＳＵＳ数）は２５６回である。以下同様にして、サブフレームＳＦ２では、第２乃至第１０及び第１のブロックに対して、それぞれ４５１回、２５６回、１２８回、６４回、３２回、１６回、８回、４回、２回、１回の維持駆動回数が割当てられる。

このように第４の実施例では、１０本ごとの表示ラインを纏めることにより表示ラインブロックを構成し、所定のブロック順序に従ってアドレス駆動を順次実行し、更に同一のブロックにおいては同一回数の維持駆動を実行する。本発明においては、１つの表示ラインブロックを構成する複数の表示ラインを選択する際に、特定の選択の仕方に限定されるものではなく、任意の方法で表示ラインを纏めて表示ラインブロックを構成すればよい。

以上の第４実施例によれば、表示ラインブロックが塊状にならず分散配置されるので、連続する表示ラインに対するそれぞれの維持駆動回数が分散されて印加されることになるため、連続する表示ライン方向に対してより滑らかな階調表示の実現を可能とする。

図１９は、本発明による階調駆動方法の第５実施例を説明するための図であり、代表例としてサブフレームＳＦ１についての駆動波形を示してある。第５実施例では第１実施例と同様に、５００表示ラインのパネルに、１０サブフレーム構成で９６３階調表示を実現する。

但し第１実施例と異なり、第５実施例では、維持駆動波形として、図１０に示される維持駆動波形を用いている。即ち、Ｙ電極の維持電圧パルスとＸ電極の維持電圧パルスとが相互に重なるように構成される。これにより、維持駆動期間中はＹ電極／Ｘ電極間に維持電圧が常に印加されている状態になり、形成された壁電荷が、Ｙ又はＸ電極側に常に引き寄せられた状態となる。これにより、アドレス電極への電圧印加による維持駆動動作への影響を、略無視することができるようになる。それ以外のフレーム構成やサブフレーム構成については、第１実施例と同一であり、その説明は省略する。

図２０は、上記実施例を実現するＹ電極走査ドライバ回路２０２の構成の一例を示す図である。図２０のＹ電極走査ドライバ回路２０２は、Ｙドライバ３０１−１乃至３０１−Ｑを含む。これは、表示ラインをＱ個のブロックに分割する場合の例について示している。

Ｐ番目のＹドライバ３０１−Ｐは、クロック信号ＹＣＬＫ−Ｐ、走査タイミング信号ＹＤ−ＳＣＡＮ−Ｐ、及びＹ電極維持駆動タイミング信号ＹＤ−ＳＵＳ−Ｐを、Ｙ電極制御部２１３から受け取る。Ｙ電極制御部２１３は、Ｐ番目のブロックをアドレス駆動する時には、クロック信号ＹＣＬＫ−Ｐとともに走査タイミング信号ＹＤ−ＳＣＡＮ−ＰをＹドライバ３０１−Ｐに供給する。またＰ番目のブロックを維持駆動する時には、クロック信号ＹＣＬＫ−ＰとともにＹ電極維持駆動タイミング信号ＹＤ−ＳＵＳ−ＰをＹドライバ３０１−Ｐに供給する。またＹドライバ３０１−１乃至３０１−Ｑに共通に、共通制御信号が供給される。

図２１は、Ｙドライバ３０１−Ｐの構成の一例を示す図である。Ｙドライバ３０１−Ｐは、維持駆動シフトレジスタ３１１、スキャン駆動シフトレジスタ３１２、及び高圧出力回路（ＯＵＴ）３１３−１乃至３１３−ｋを含む。これは、１つの表示ラインブロックがｋ本の表示ラインに対応する場合の例について示しており、高圧出力回路３１３−１乃至３１３−ｋがｋ本のＹ電極に一対一に結合される。この高圧出力回路の最終出力段の基本的な回路構成については、前述の図８に具体例を示しており、説明は省略する。

維持駆動シフトレジスタ３１１はｋ個のフリップフロップＳ１乃至Ｓｋを含む。維持駆動シフトレジスタ３１１は、Ｙ電極制御部２１３からＹ電極維持駆動タイミング信号ＹＤ−ＳＵＳ−Ｐを受け取ると、フリップフロップＳ１乃至ＳｋにＹ電極維持駆動タイミング信号ＹＤ−ＳＵＳ−Ｐを順次格納して伝播させていく。この順次格納・伝播動作はクロック信号ＹＣＬＫ−Ｐに同期して行なわれる。

スキャン駆動シフトレジスタ３１２はｋ個のフリップフロップＳ１乃至Ｓｋを含む。スキャン駆動シフトレジスタ３１２は、Ｙ電極制御部２１３から走査タイミング信号ＹＤ−ＳＣＡＮ−Ｐを受け取ると、フリップフロップＳ１乃至Ｓｋに走査タイミング信号ＹＤ−ＳＣＡＮ−Ｐを順次格納して伝播させていく。この順次格納・伝播動作はクロック信号ＹＣＬＫ−Ｐに同期して行なわれる。

高圧出力回路３１３−１乃至３１３−ｋは、維持駆動シフトレジスタ３１１のフリップフロップＳ１乃至Ｓｋの出力をそれぞれ受け取るとともに、スキャン駆動シフトレジスタ３１２のフリップフロップＳ１乃至Ｓｋの出力をそれぞれ受け取る。また高圧出力回路３１３−１乃至３１３−ｋには共通に、共通制御信号が供給される。

高圧出力回路３１３−１乃至３１３−ｋの各々は、スキャン駆動シフトレジスタ３１２の対応するフリップフロップから受け取る信号がアサート状態の時に、Ｙ電極をアドレス駆動電圧により駆動する。これによりアドレス駆動（スキャン駆動）が実現される。また高圧出力回路３１３−１乃至３１３−ｋの各々は、維持駆動シフトレジスタ３１１の対応するフリップフロップから受け取る信号がアサート状態の時に、共通制御信号に基づいてＹ電極を維持駆動電圧により駆動する。これにより維持駆動が実現される。このように高圧出力回路３１３−１乃至３１３−ｋは、それぞれ別個のタイミングを示すタイミング制御信号（維持駆動シフトレジスタ３１１内を伝播するＹ電極維持駆動タイミング信号ＹＤ−ＳＵＳ−Ｐ）により維持駆動タイミングが制御される。

図２２は、図２０及び図２１に示すＹ電極走査ドライバ回路により生成される信号波形を示す図である。図２２に示されるように、まずリセット信号（Ｙ電極共通リセット電圧波形発生回路２０３により生成される信号）に応じて、Ｙ電極Ｙ１乃至Ｙ３にリセット電圧波形が印加される。その後、クロック信号ＹＣＬＫ−１、走査タイミング信号ＹＤ−ＳＣＡＮ−１、及びＹ電極維持駆動タイミング信号ＹＤ−ＳＵＳ−１がＹ電極制御部２１３から供給されると、走査タイミング信号ＹＤ−ＳＣＡＮ−１に応じたタイミングでＹ電極Ｙ１がアドレス駆動（電圧−Ｖｄ）される。その後、走査タイミング信号ＹＤ−ＳＣＡＮ−１がスキャン駆動シフトレジスタ３１２内を伝播していくのに従って、Ｙ電極Ｙ２、Ｙ３、・・・が順次アドレス駆動（電圧−Ｖｄ）される。

またＹ電極維持駆動タイミング信号ＹＤ−ＳＵＳ−１に応じたタイミング（Ｙ電極維持駆動タイミング信号ＹＤ−ＳＵＳ−１のＨＩＧＨ期間に対応するタイミング）で、Ｙ電極Ｙ１が維持駆動（電圧Ｖｓ）される。その後、Ｙ電極維持駆動タイミング信号ＹＤ−ＳＵＳ−１が維持駆動シフトレジスタ３１１内を伝播していくのに従って、Ｙ電極Ｙ２、Ｙ３、・・・が順次維持駆動（電圧Ｖｓ）される。なお偶数番目のＹ電極の維持駆動パルスは、共通制御信号ＹＳＵＳ−ＥＶＥＮのパルスに応じて生成され、奇数番目のＹ電極の維持駆動パルスは、共通制御信号ＹＳＵＳ−ＯＤＤのパルスに応じて生成される。

図２３は、前述の実施例を実現するＸ電極ドライバ回路２０４の構成の一例を示す図である。図２３のＸ電極ドライバ回路２０４は、Ｘドライバ４０１−１乃至４０１−Ｑを含む。これは、表示ラインをＱ個のブロックに分割する場合の例について示している。

Ｐ番目のＸドライバ４０１−Ｐは、クロック信号ＸＣＬＫ−Ｐ及びＸ電極維持駆動タイミング信号ＸＤ−ＳＵＳ−Ｐを、Ｘ電極制御部２１４から受け取る。Ｘ電極制御部２１４は、Ｐ番目のブロックを維持駆動するタイミングで、クロック信号ＸＣＬＫ−ＰとともにＸ電極維持駆動タイミング信号ＸＤ−ＳＵＳ−ＰをＸドライバ４０１−Ｐに供給する。またＸドライバ４０１−１乃至４０１−Ｑに共通に、共通制御信号が供給される。

図２４は、Ｘドライバ４０１−Ｐの構成の一例を示す図である。Ｘドライバ４０１−Ｐは、維持駆動シフトレジスタ４１１及び高圧出力回路（ＯＵＴ）４１３−１乃至４１３−ｋを含む。これは、１つの表示ラインブロックがｋ本の表示ラインに対応する場合の例について示しており、高圧出力回路４１３−１乃至４１３−ｋがｋ本のＸ電極に一対一に結合される。この高圧出力回路の最終出力段の基本的な回路構成については、前述の図８に具体例を示しており、説明は省略する。

維持駆動シフトレジスタ４１１はｋ個のフリップフロップＳ１乃至Ｓｋを含む。維持駆動シフトレジスタ４１１は、Ｘ電極制御部２１４からＸ電極維持駆動タイミング信号ＸＤ−ＳＵＳ−Ｐを受け取ると、フリップフロップＳ１から順番に、フリップフロップＳ１乃至ＳｋにＸ電極維持駆動タイミング信号ＸＤ−ＳＵＳ−Ｐを順次格納して伝播させていく。この順次格納・伝播動作はクロック信号ＸＣＬＫ−Ｐに同期して行なわれる。

高圧出力回路４１３−１乃至４１３−ｋは、維持駆動シフトレジスタ４１１のフリップフロップＳ１乃至Ｓｋの出力をそれぞれ受け取る。また高圧出力回路４１３−１乃至４１３−ｋには共通に、共通制御信号が供給される。

高圧出力回路４１３−１乃至４１３−ｋの各々は、維持駆動シフトレジスタ４１１の対応するフリップフロップから受け取る信号がアサート状態の時に、共通制御信号に基づいてＸ電極を維持駆動電圧により駆動する。これにより維持駆動が実現される。このように高圧出力回路４１３−１乃至４１３−ｋは、それぞれ別個のタイミングを示すタイミング制御信号（維持駆動シフトレジスタ４１１内を伝播するＸ電極維持駆動タイミング信号ＸＤ−ＳＵＳ−Ｐ）により維持駆動タイミングが制御される。

図２５は、図２３及び図２４に示すＸ電極ドライバ回路により生成される信号波形を示す図である。図２５に示されるように、まずリセット信号（Ｙ電極共通リセット電圧波形発生回路２０５により生成される信号）に応じて、Ｘ電極Ｘ１乃至Ｘ３にリセット電圧波形が印加される。その後、クロック信号ＸＣＬＫ−１及びＸ電極維持駆動タイミング信号ＸＤ−ＳＵＳ−１がＸ電極制御部２１４から供給されると、Ｘ電極維持駆動タイミング信号ＸＤ−ＳＵＳ−１に応じたタイミング（Ｘ電極維持駆動タイミング信号ＸＤ−ＳＵＳ−１のＨＩＧＨ期間に対応するタイミング）で、Ｘ電極Ｘ１が維持駆動（電圧Ｖｓ）される。その後、Ｘ電極維持駆動タイミング信号ＸＤ−ＳＵＳ−１が維持駆動シフトレジスタ４１１内を伝播していくのに従って、Ｘ電極Ｘ２、Ｘ３、・・・が順次維持駆動（電圧Ｖｓ）される。なお偶数番目のＸ電極の維持駆動パルスは、共通制御信号ＸＳＵＳ−ＥＶＥＮのパルスに応じて生成され、奇数番目のＸ電極の維持駆動パルスは、共通制御信号ＸＳＵＳ−ＯＤＤのパルスに応じて生成される。

以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。

例えば、上記記載では、３電極型面放電ＡＣ−ＰＤＰを例として本発明の実施例について説明した。しかし本発明はこの構成に限定されるものではなく、同様にガス放電を利用した２電極型ＡＣ−ＰＤＰに対しても適用可能である。

３電極型面放電ＡＣ−ＰＤＰパネルの断面模式図である。 ３電極型面放電ＡＣ−ＰＤＰパネルに対する駆動回路の主要部を示すブロック図である。 図２の駆動回路の基本的な動作の一例を示す波形図である。 サブフレーム方式による階調表示方式について説明するための図である。 本発明の基本原理を説明するための図である。 サブフレームの駆動タイミングについて詳しく説明するための図である。 サブフレームの駆動タイミングについて詳しく説明するための図である。 サブフレームの駆動タイミングについて詳しく説明するための図である。 サブフレームの駆動タイミングについて詳しく説明するための図である。 サブフレームの駆動タイミングについて詳しく説明するための図である。 本発明によるＰＤＰパネル駆動回路の主要部を示すブロック図である。 Ｙ電極走査ドライバ回路及びＸ電極ドライバ回路の基本的な回路構成の一例を示す図である。 本発明による駆動波形の一例を示す信号波形図である。 本発明による駆動波形の別の一例を示す信号波形図である。 本発明による階調駆動方法の第１実施例の全体フレーム構成を示す図である。 図１１のフレームのサブフレームの駆動波形例を示す図である。 図１１のフレームのサブフレームの駆動波形例を示す図である。 図１１のフレームのサブフレームの駆動波形例を示す図である。 本発明による階調駆動方法の第２実施例の全体フレーム構成を示す図である。 図１３のフレームのサブフレームの駆動波形例を示す図である。 本発明による階調駆動方法の第３実施例の全体フレーム構成を示す図である。 図１５のフレームのサブフレームの駆動波形例を示す図である。 本発明による階調駆動方法の第４実施例を説明するための図である。 本発明による階調駆動方法の第４実施例を説明するための図である。 本発明による階調駆動方法の第５実施例を説明するための図である。 Ｙ電極走査ドライバ回路の構成の一例を示す図である。 Ｙドライバの構成の一例を示す図である。 Ｙ電極走査ドライバ回路により生成される信号波形を示す図である。 Ｘ電極ドライバ回路の構成の一例を示す図である。 Ｘドライバの構成の一例を示す図である。 Ｘ電極ドライバ回路により生成される信号波形を示す図である。

符号の説明

２００ 制御回路
２０１ アドレスドライバ回路
２０２ Ｙ電極走査ドライバ回路
２０３ Ｙ電極共通リセット電圧波形発生回路
２０４ Ｘ電極ドライバ回路
２０５ Ｙ電極共通リセット電圧波形発生回路
２１１ 表示データ制御部
２１２ フレームメモリ
２１３ Ｙ電極制御部
２１４ Ｘ電極制御部

Claims (16)

1. 第１の方向に延びる複数の第１の電極と、該第１の方向に延びる複数の第２の電極と、該第１の方向に実質的に垂直な第２の方向に延びる複数の第３の電極とを含む電極群により少なくとも表示セルの一部が構成されたプラズマディスプレイパネルを駆動する回路であって、
   該複数の第１の電極を駆動する第１のドライバ回路と、
   該複数の第２の電極を駆動する第２のドライバ回路と、
   該複数の第３の電極を駆動する第３のドライバ回路と、
   該表示セルを選択するために該第３の電極にアドレス電圧を印加するとともに該複数の第１の電極に走査電圧を順次印加していくアドレス駆動動作を実行しながら、該表示セルの放電を維持するために互いに隣接する第１の電極と第２の電極とに維持電圧を印加する維持駆動動作を実行することにより、該アドレス駆動動作と該維持駆動動作とを同時に並行して実行するように該第１乃至第３のドライバ回路を制御する制御回路
   を含むことを特徴とするプラズマディスプレイパネルの駆動回路。
2. 該第１のドライバ回路は該走査電圧として負極性電圧を該複数の第１の電極に印加し、該第３のドライバ回路は該アドレス電圧として正極性電圧を該複数の第３の電極に印加し、該第１のドライバ回路及び該第２のドライバ回路はそれぞれ該維持電圧として正極性電圧を該複数の第１の電極と該複数の第２の電極とに印加するよう構成されることを特徴とする請求項１記載のプラズマディスプレイパネルの駆動回路。
3. 該維持駆動動作において該第１のドライバ回路による第１の電極への該維持電圧の印加と該第２のドライバ回路による第２の電極への該維持電圧の印加とは交互に行なわれ、且つ第１の電極への該維持電圧の印加と第２の電極への該維持電圧の印加とは時間的に重なる部分があることを特徴とする請求項１記載のプラズマディスプレイパネルの駆動回路。
4. 互いに隣接する第１の電極と第２の電極とに該維持電圧を印加する回数は、第１のタイミングで該走査電圧の印加を終了した第１の電極について第１の回数であり、該第１のタイミングより遅い第２のタイミングで該走査電圧の印加を終了した第１の電極について第２の回数であり、該第２の回数は第１の回数よりも少ないことを特徴とする請求項１記載のプラズマディスプレイパネルの駆動回路。
5. 該複数の第１の電極に該走査電圧を順次印加していく順番を時間とともに変化させるように該制御回路が構成されることを特徴とする請求項１記載のプラズマディスプレイパネルの駆動回路。
6. 該アドレス駆動動作の実行を終了した後の所定の期間において該維持駆動動作を実行するように該制御回路が構成されることを特徴とする請求項１記載のプラズマディスプレイパネルの駆動回路。
7. 該第１のドライバ回路は、
   該複数の第１の電極に一対一に結合され該維持電圧を出力する複数の第１の出力回路と、
   該複数の第１の出力回路にそれぞれ結合され、該複数の第１の出力回路が該維持電圧を出力するタイミングを制御する信号を該複数の第１の出力回路毎に別個に供給する回路
   を含み、該第２のドライバ回路は、
   該複数の第２の電極に一対一に結合され該維持電圧を出力する複数の第２の出力回路と、
   該複数の第２の出力回路にそれぞれ結合され、該複数の第２の出力回路が該維持電圧を出力するタイミングを制御する信号を該複数の第２の出力回路毎に別個に供給する回路
   を含むことを特徴とする請求項１記載のプラズマディスプレイパネルの駆動回路。
8. 第１の方向に延びる複数の第１の電極と、該第１の方向に延びる複数の第２の電極と、該第１の方向に実質的に垂直な第２の方向に延びる複数の第３の電極とを含む電極群により少なくとも表示セルの一部が構成されたプラズマディスプレイパネルを駆動する方法であって、
   該複数の第１の電極及び該複数の第２の電極にリセット電圧を印加するリセット駆動段階と、
   該表示セルを選択するために該第３の電極にアドレス電圧を印加するとともに該複数の第１の電極に走査電圧を順次印加していくアドレス駆動段階と、
   表示セルの放電を維持するために互いに隣接する第１の電極と第２の電極とに維持電圧を印加する動作を実行する維持駆動段階
   を含み、該アドレス駆動段階と該維持駆動段階とを少なくとも部分的に同時に並行して実行することを特徴とするプラズマディスプレイパネルの駆動方法。
9. 該アドレス駆動段階において、該走査電圧として負極性電圧を該複数の第１の電極に印加するとともに該アドレス電圧として正極性電圧を該複数の第３の電極に印加し、該維持駆動段階において、該維持電圧として正極性電圧を該複数の第１の電極と該複数の第２の電極とに印加することを特徴とする請求項８記載のプラズマディスプレイパネルの駆動方法。
10. 該維持駆動段階において第１の電極への該維持電圧の印加と第２の電極への該維持電圧の印加とは交互に行なわれ、且つ第１の電極への該維持電圧の印加と第２の電極への該維持電圧の印加とは時間的に重なる部分があるように該維持電圧を印加することを特徴とする請求項８記載のプラズマディスプレイパネルの駆動方法。
11. 該維持駆動段階において、互いに隣接する第１の電極と第２の電極とに該維持電圧を印加する回数は、第１のタイミングで該走査電圧の印加を終了した第１の電極について第１の回数であり、該第１のタイミングより遅い第２のタイミングで該走査電圧の印加を終了した第１の電極について第２の回数であり、該第２の回数は第１の回数よりも少ないことを特徴とする請求項８記載のプラズマディスプレイパネルの駆動方法。
12. 該アドレス駆動段階の実行を終了した後の所定の期間において該維持駆動段階が引き続き実行されることを特徴とする請求項８記載のプラズマディスプレイパネルの駆動方法。
13. 該リセット駆動段階、該アドレス駆動段階、及び該維持駆動段階を１つのセットとしてサブフレームを構成し、該サブフレームを所定の回数繰り返す段階を更に含むことを特徴とする請求項８記載のプラズマディスプレイパネルの駆動方法。
14. 該アドレス駆動段階において該複数の第１の電極に該走査電圧を順次印加していく順番を該サブフレーム毎に変化させる段階を更に含むことを特徴とする請求項１３記載のプラズマディスプレイパネルの駆動方法。
15. 該サブフレームを該所定の回数繰り返すことで１つのフィールドを構成し、該所定の回数はＮ（２以上の自然数）であり、任意の互いに隣接する第１の電極と第２の電極には、該Ｎ個のサブフレームにおいて、該維持電圧がそれぞれ２^０乃至２^Ｎ回印加されることを特徴とする請求項１３記載のプラズマディスプレイパネルの駆動方法。
16. 第１の方向に延びる複数の第１の電極と、該第１の方向に延びる複数の第２の電極と、
    該第１の方向に実質的に垂直な第２の方向に延びる複数の第３の電極とを含む電極群により少なくとも表示セルの一部が構成されたプラズマディスプレイパネルと、
    該複数の第１の電極を駆動する第１のドライバ回路と、
    該複数の第２の電極を駆動する第２のドライバ回路と、
    該複数の第３の電極を駆動する第３のドライバ回路と、
    該表示セルを選択するために該第３の電極にアドレス電圧を印加するとともに該複数の第１の電極に走査電圧を順次印加していくアドレス駆動動作を実行しながら、該表示セルの放電を維持するために互いに隣接する第１の電極と第２の電極とに維持電圧を印加する維持駆動動作を実行することにより、該アドレス駆動動作と該維持駆動動作とを同時に並行して実行するように該第１乃至第３のドライバ回路を制御する制御回路
    を含むことを特徴とするプラズマディスプレイ装置。

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