本発明に係る撮像装置の実施形態について説明する。図1は、撮像装置1の正面図、図2は、撮像装置1の背面図である。
図1、図2に示すように、撮像装置1は、電源ボタン2と、撮影光学系3と、LCD(Liquid Crystal Display)4と、光学ファインダー5と、内蔵フラッシュ6と、モード設定スイッチ7と、4連スイッチ8と、シャッターボタン9とを備える。
電源ボタン2は、撮像装置1の電源のオンオフを切り替えるものである。撮影光学系3は、ズームレンズや図略のメカニカルシャッター等を備えてなり、CCD(Charge Coupled Device)等の撮像素子10(図3参照)の撮像面に、被写体の光学像を結像するものである。
LCD4は、ライブビュー画像及び後述する外部記憶部21(図3参照)に記録する画像(記録画像)の表示や、外部記憶部21に記録された画像の再生表示等を行うものである。ライブビュー画像は、被写体の画像を記録するまでの期間において、一定の周期(1/30秒)でLCD4に切換表示される一連の画像をいい、このライブビュー画像により、被写体の状態が略リアルタイムでLCD4に表示され、撮影者は被写体の状態をLCD4で確認することができる。なお、LCD4に代えて、有機ELやプラズマの表示装置であってもよい。
光学ファインダー5は、被写体が撮影される範囲を光学的に観察できるようにするものである。内蔵フラッシュ6は、撮像素子10への露光量が不足している場合等に、図略の放電灯を放電させることにより被写体に照明光を照射するものである。
モード設定スイッチ7は、被写体像の静止画撮影を行う「静止画撮影モード」と、被写体像の動画撮影を行う「動画撮影モード」と、外部記憶部21に記録された撮影画像をLCD4に再生表示する「再生モード」との間でモードの切換設定を行うためのスイッチである。モード設定スイッチ7は、上下方向にスライドする3接点のスライドスイッチからなり、下にセットすると撮像装置1が再生モードに設定され、中央にセットすると静止画撮影モードに設定され、上にセットすると動画撮影モードに設定される。
4連スイッチ8は、詳細には説明しないが、各種機能の設定を行うためのメニューモードの設定、ズームレンズの光軸方向への移動、露光補正、あるいはLCD4に再生する記録画像のコマ送り等を行うためのスイッチである。
シャッターボタン9は、2段階(半押し及び全押し)で押圧操作されるボタンであり、露光制御のタイミングを指示するためのものである。撮像装置1は、静止画を撮影する静止画撮影モードと、動画を撮影する動画撮影モードとを有し、静止画撮影モード及び動画撮影モードの設定時において、シャッターボタン9が操作されていない状態では、1/30(秒)毎に被写体の光学像が取り込まれ、LCD4へのライブビュー画像の表示が行われる。
また、静止画撮影モードにおいては、シャッターボタン9の半押し操作が行われることで、露出制御値(シャッタースピード及び絞り値)等の設定が行われる撮像待機状態に設定され、全押し操作が行われることで、外部記憶部21に記録する被写体の画像を生成するための撮像素子10による露光動作(記録用露光動作)が開始される。
動画撮影モードにおいては、シャッターボタン9の全押し操作が行われることで記録用露光動作が開始され、周期的に画素信号が取り出されて該画素信号により順次画像が生成され、再度全押し操作が行われることで、その記録用露光動作が停止する。
図3は、撮像装置1の電気的な構成を示すブロック構成図である。同図において、図1,図2に示した部材と同一部材には同一の番号を付している。
撮像装置1は、撮影光学系3と、LCD4と、撮像素子10と、第1、第2サンプリング回路11,12と、第1、第2増幅部13,14と、第1、第2A/D変換部15,16と、タイミングジェネレータ17と、画像メモリ18と、VRAM(Video Random Access Memory)19と、入力操作部20と、外部記憶部21と、制御部22とを備えて構成されている。
撮影光学系3は、図1に示す撮影光学系3に相当するものであり、前述したようにズームレンズやメカニカルシャッター等を備える。LCD4は、図2に示すLCD4に相当するものである。
撮像素子10は、例えばフォトダイオード等で構成される複数の光電変換素子(以下、画素という)がマトリックス状に2次元配列されたCCDカラーエリアセンサである。
本実施形態の撮像素子10は、図4に示すように、分光特性の異なるR(赤),G(緑),B(青)のカラーフィルタが受光面に配設された画素(以下、カラー画素という)と、該カラーフィルタが配設されていない画素(以下、モノクロ画素という 図4では「R」,「G」,「B」の文字が表記されていない画素)とを備え、R(赤),G(緑),B(青)の各カラー画素が、複数のモノクロ画素の中に規則的に分散して複数配置された構成を有している。
すなわち、図4に示す画素配置例では、撮像素子10の受光面のうち一部の受光領域(縦9列×横16列からなる領域)に注目し、各画素位置を格子点とするX−Y2次元座標を、左上に位置する画素を原点(0,0)として設定したとき、R(赤)のカラー画素は、(4x,4y)で表される位置(x,yは整数)に配置されている。また、G(緑)のカラー画素は、(4x+2,4y)又は(4x,4y+2)で表される位置に、B(青)のカラー画素は、(4x+2,4y+2)で表される位置にそれぞれ配置されており、それ以外の全ての画素がモノクロ画素とされている。図5に示すように、モノクロ画素の感度は、カラー画素の例えば4倍の感度を有する。
撮像素子10は、撮影光学系3により結像された被写体の光像をアナログの電気信号に変換し、この電気信号を画素信号として出力する。なお、カラー画素から出力される画素信号により、R(赤),G(緑),B(青)各色成分のアナログ信号から色の情報が得られ、モノクロ画素から出力されるアナログ信号から輝度の情報がそれぞれ得られる。
本実施形態の撮像素子10は、図6に示すように、前記画素(前記カラー画素及びモノクロ画素)24と、画素24によって蓄積された電荷を垂直方向(図6の矢印Y2で示すインターライン方向)に転送する垂直レジスタ25と、垂直レジスタ25に転送された電荷を水平方向に転送する水平レジスタ26とを備えて構成されるインターライン型の撮像素子である。
各画素で蓄積された電荷は、垂直同期信号により垂直レジスタ25に転送され、各垂直レジスタ25に転送された電荷は、水平同期信号により水平レジスタ26に近い画素から順に水平レジスタ26に向けて垂直方向に転送される。水平レジスタ26に転送された電荷は、当該撮像素子10の出力端子に近い画素24のものから順に第1、第2サンプリング回路11,12に向けて水平方向に転送される。
このような撮像素子10における各画素の出力信号の読出し(水平同期、垂直同期)等の撮像動作や、撮像素子10による露光動作の開始及び終了のタイミングは、後述のタイミングジェネレータ17等により制御される。
図3に戻り、第1、第2サンプリング回路11,12は、前述のように撮像素子10から出力された画素信号を一旦取り込み、この取り込んだ画素信号の中から一部の画素信号をサンプリングするものである。本実施形態においては、カラー画素とモノクロ画素との感度差が大きいことに起因して発生する前述の応答遅れの問題を解消すべく、複数(本実施形態では2つ)のサンプリング回路を設け、これらのサンプリング回路により、撮像素子10から出力された画素信号のうち、カラー画素の画素信号を含むグループの画素信号と、カラー画素の画素信号を含まないグループの画素信号とを異なるサンプリング回路でサンプリングするようにしているところに特徴を有している。第1、第2サンプリング回路11,12によるサンプリング動作は、後述の制御部22によりタイミングジェネレータ17を介して制御されるようになっており、この点については後述する。なお、第1、第2サンプリング回路11,12は、サンプリングした画素信号のノイズの低減も行う。
第1、第2増幅部13,14は、第1、第2サンプリング回路11,12から出力されたノイズ低減処理後の画素信号に対しレベル調整を行うものである。前述したように、モノクロ画素の感度はカラー画素の例えば4倍の感度を有するため、第2増幅部14の増幅率を第1増幅部13の増幅率の約4倍に設定することで、モノクロ画素の画素信号の水準(信号レベル)とカラー画素の画素信号の水準(信号レベル)とを同水準にすることができる。これにより、モノクロ画素とカラー画素との感度差に起因して画像に輝度のばらつきが生じるのを回避または抑制することができる。
第1、第2A/D変換部15,16は、第1、第2増幅部13,14により出力されたアナログのR,G,Bの画素信号を、複数のビット(例えば10ビット)からなるデジタルの画素信号(以下、画素データ)にそれぞれ変換するものである。
タイミングジェネレータ17は、制御部22から送信される基準クロックCLK0に基づいて、撮像素子10の駆動制御信号、例えば積分開始/終了(露光開始/終了)のタイミング信号、各画素の受光信号の読出制御信号(水平同期信号,垂直同期信号等)等のクロック信号CLK1を生成し、このクロック信号CLK1を撮像素子10に出力する。また、タイミングジェネレータ17は、同じく基準クロックCLK0に基づいて、第1、第2サンプリング回路11,12のサンプリング動作に係るタイミング信号等のクロック信号CLK2,CLK3を生成し、このクロック信号CLK2,CLK3を第1、第2サンプリング回路11,12に出力するとともに、第1、第2A/D変換部15,16のA/D変換動作に係るタイミング信号等のクロック信号CLK4,CLK5を生成し、このクロック信号CLK4,CLK5を第1、第2A/D変換部15,16に出力する。
画像メモリ18は、撮影モード時には、第1、第2A/D変換部15,16から出力される画像データを一時的に記憶するとともに、この画像データに対し制御部22により各種処理を行うための作業領域として用いられるメモリである。また、再生モード時には、後述の外部記憶部21から読み出した画像データを一時的に記憶するメモリである。
VRAM19は、LCD4の画素数に対応した画像信号の記録容量を有し、LCD4に再生表示される画像を構成する画素データのバッファメモリである。入力操作部20は、前述のシャッターボタン9、4連スイッチ8、電源ボタン2及びモード設定スイッチ7を含むものであり、これらの操作情報を制御部22に入力するものである。外部記憶部21は、メモリカードやハードディスクなどからなり、制御部22で生成された画像を保存するものである。
制御部22は、例えば制御プログラムを記憶するROMや一時的にデータを記憶するフラッシュメモリ等の記憶部が内蔵されたマイクロコンピュータからなり、上述した撮像装置1内の各部材の駆動を関連付けて制御して撮像装置1の撮影動作を統括制御するものである。
また、制御部22は、黒レベルを基準の黒レベルに補正する黒レベル補正、R(赤)、G(緑)、B(青)の各色成分のデジタル信号のレベル変換を行うホワイトバランスの調整、R(赤),G(緑),B(青)の各色のデジタル信号のγ特性を補正するγ補正を行う画像処理部(図示せず)と、この画像処理部により上記各種の処理が施された記録画像の画素データに、2次元DCT(Discrete Cosine Transform)変換、ハフマン符号化等のJPEG(Joint Picture Experts Group)方式による所定の圧縮処理を施して圧縮画像データを生成し、この圧縮画像データに、撮影画像に関する情報(圧縮率等の情報)を付加した画像ファイルを外部記憶部21に記録する画像圧縮部(図示せず)として機能する。
さらに、制御部22は、第1、第2サンプリング回路11,12のサンプリング動作を、タイミングジェネレータ17を介して制御するサンプリング制御部23としての機能も有している。以下、サンプリング制御部23により制御される第1、第2サンプリング回路11,12のサンプリング動作につき、図4、図6、図7を用いて説明する。
今、図4に示す各画素で生成された画素信号の垂直転送方向及び水平転送方向が図6に示したものと対応するものとすると、図4に示す各画素で生成された画素信号の出力順は、図7(a)に示すものとなる。
図7(a)は、図4に示す各画素のうち一部の画素(図7(a)に示す下側に位置する水平画素列に属する画素)に着目し、この画素で生成された画素信号の出力順を示した図であり、左側から順に撮像素子10から出力されることを示している。
図4に示すように、当該撮像素子10の各画素を特定するため、前記一部の画素に対して番号を付するものとする。すなわち、R(赤)の画素に対しては「R1」,「R2」,・・・と、G(緑)の画素に対しては「G1」,「G2」,・・・と、B(青)の画素に対しては「B1」,「B2」,・・・と、モノクロ画素に対しては1から順番に数字のみを付するものとする。
このとき、これらの番号を付した画素において、当該撮像素子10から出力される画素信号の出力順は、図7(a)に示すとおりとなる。なお、図4において例えば「G1」が表記された画素の画素信号は、図7(a)における「G1」が表記された画素信号に対応し、図4において例えば四角形のマスに「1」の番号が付された画素の画素信号は、図7(a)における「1」の番号のみ表記された画素信号に対応する。
そして、本実施形態では、撮像素子10における複数の画素を、1列おきに並ぶ複数の垂直画素列からなる2つのグループに分けた場合に、撮像素子10から出力された画素信号のうち、一方のグループに属する画素で生成された画素信号を第1サンプリング回路11がサンプリングし、他方のグループに属する画素で生成された画素信号を第2サンプリング回路12がサンプリングする。すなわち、図4に示すように、第1サンプリング回路11は、図4に示す点線で囲まれた画素の画素信号をサンプリングする一方、第2サンプリング回路12は、前記点線で囲まれていない画素の画素信号をサンプリングする。
したがって、第1サンプリング回路11によりサンプリングされる画素信号をサンプリング順に左から列記すると、図7(b)に示すように、「1」,「2」,「3」,「4」,「5」,「6」,「7」,「8」,「9」,「11」,「13」,「15」,「17」及び「19」の番号が付されたモノクロ画素の画素信号が並ぶこととなり、また、第2サンプリング回路12によりサンプリングされる画素信号をサンプリング順に左から列記すると、図7(c)に示すように、「G1」,「R1」,「G2」,「R2」,「G3」,「R3」,「G4」,「R4」の番号が付されたカラー画素の画素信号がこの順番で並び、その後に「10」,「12」,「14」,「16」,「18」及び「20」の番号が付されたモノクロ画素の画素信号が並ぶ態様となる。
これにより、第1サンプリング回路11で処理する対象の画素はモノクロ画素のみとなるから、前述したカラー画素とモノクロ画素との感度差に起因して発生する前記応答遅れの問題は発生しない。
また、第2サンプリング回路12で処理する対象の画素は、カラー画素とモノクロ画素との両方となるものの、カラー画素及びモノクロ画素が所定個(図7では8個)単位で切り替わる。そのため、サンプリングの対象がモノクロ画素とカラー画素との間で切り替わる各周期においては、信号レベルが同水準の画素信号を時系列的に連続してサンプリングするため前記応答遅れはほとんど発生しない。よって、カラー画素とモノクロ画素とが1個ずつ切り替わる場合に比して、前記応答遅れの発生頻度を大幅に低減することができる。
その結果、各画素で生成された画素信号に忠実な信号が第1,第2サンプリング回路11,12から出力されるため、第1、第2A/D変換部15,16において適切なA/D変換値が得られ、前記応答遅れに起因する撮影画像の画質の低下を回避又は低減することができる。
なお、前記構成では、前記第2サンプリング回路12がモノクロ画素の画素信号とカラー画素の画素信号とをサンプリングしているが、前記第2サンプリング回路12を、撮像素子10から出力される略すべて画素信号のうちカラー画素の画素信号のみを選定してサンプリングするものとして使用し、第1サンプリング回路11をモノクロ画素の画素信号のみを選定してサンプリングするものとして使用するようにしてもよい。このようにすると、前述の所定個(図7では8個)単位での切り替えに起因する応答遅れをも解消することができる。
本件は、前記実施形態に加えて、あるいは前記実施形態に代えて次の形態[1]〜[4]に説明する変形形態も含むものである。
[1]前記第1の実施形態では、第1、第2サンプリング回路11,12は、一旦撮像素子10から出力される画素信号を略全て取り込んだ上で、各サンプリング回路11,12でサンプリングすべき画素信号を選定してサンプリングするように構成したが、撮像素子10から画素信号を出力する際に、出力先を分けて画素信号を出力するようにしてもよい。図8は、本実施形態における撮像装置1の電気的な構成を示すブロック構成図である。同図において、第1の実施形態と略同様の構成を有する部材については前記第1の実施形態と同一の番号を付している。
本実施形態の撮像装置1においては、図8に示すように、前記第1の実施形態と同様、第1、第2サンプリング回路11’,12’が設けられているとともに、撮像素子10’から第1サンプリング回路11’までの第1の信号線(信号経路)L1と、撮像素子10’から第2サンプリング回路12’までの信号線(信号経路)L2とが設けられており、モノクロ画素で生成された画素信号は信号線L1を介して第1サンプリング回路11’に出力され、カラー画素で生成された画素信号は信号線L2を介して第2サンプリング回路12’に出力されるようになっている。
図9は、このような画素信号の出力形態に対応する撮像素子10’の構成を示す図である。図9に示すように、本実施形態の撮像素子10’は、出力端子(図示せず)を複数(本実施形態では2個)有しており、該出力端子に対応して、水平方向に並ぶ複数の水平レジスタからなる水平転送部が複数(第1、第2水平転送部27,28)設置されている。
また、撮像素子10’の複数の画素を、1列おきに並ぶ複数の垂直画素列からなる2つのグループに分けた場合に、各グループを各水平転送部27,28に対応させている。すなわち、図9に示す各垂直画素列に対して左側から順番に番号を付すものとすると、1、3、5列目に位置する垂直画素列に属する画素は、第1水平転送部27に画素信号を出力する一方、2、4、6列目に位置する垂直画素列に属する画素は、第2水平転送部28に画素信号を出力する。
そして、第1水平転送部27は、転送されてきた画素信号を前記信号経路L1を介して第1サンプリング回路11に出力し、また、第2水平転送部28は、転送されてきた画素信号を前記信号経路L2を介して第2サンプリング回路12に出力する。
したがって、図9に示す画素のうち、上側に位置する3つの水平画素列及び下側に位置する3つの水平画素列にそれぞれ属するR(赤)のカラー画素に対して「R1」〜「RY」の番号を、G(緑)のカラー画素に対して「G1」〜「GX」の番号を、B(青)のカラー画素に対して「B1」〜「BY」を、モノクロ画素に対して「1」〜「Z」までの番号をそれぞれ付するものとし、第1サンプリング回路11’によりサンプリングされる画素信号をサンプリングされる順に左から列記すると、図10(a)に示すように、「R1」,「G1」,「R2」の番号が付されたカラー画素の画素信号がこの順番で並び、その後に「4」,「6」,「8」の番号が付されたモノクロ画素の画素信号がこの順番で並び、その後に「G2」,「B1」,「G3」の番号が付されたカラー画素の画素信号がこの順番で並ぶ。また、「B(Y−1)」,「G(X−2)」,「BY」の番号が付されたカラー画素の画素信号がこの順番で並び、「Z−8」,「Z−6」,「Z−4」の番号が付されたモノクロ画素の画素信号がこの順番で並び、その後「G(X−1)」,「RY」,「GX」の番号が付されたカラー画素の画素信号がこの順番で並ぶこととなる。
一方、第2サンプリング回路12’によりサンプリングされる画素信号をサンプリングされる順に左から列記すると、図10(b)に示すように、「Z−2」,「Z−1」,「Z」,「Z−7」,「Z−5,「Z−3」,「Z−11」,「Z−10」,・・・,「10」,「11」,「12」,「5」,「7」,「9」,「1」,「2」,「3」の番号が付されたモノクロ画素の画素信号がこの順番で並ぶ態様となる。
これにより、第2サンプリング回路12’で処理する対象の画素はモノクロ画素のみとなり、前述した応答遅れの問題は発生しない。また、第1サンプリング回路11’で処理する対象の画素は、カラー画素とモノクロ画素との両方となるものの、カラー画素及びモノクロ画素が所定個(図10(a)では3個)単位で切り替わる。そのため、サンプリングの対象がモノクロ画素とカラー画素との間で切り替わる各周期においては、信号レベルが同水準の画素信号が時系列的に連続してサンプリングされるため前記応答遅れはほとんど発生しない。よって、カラー画素とモノクロ画素とが1個ずつ切り替わる場合に比して、前記応答遅れの発生頻度を大幅に低減することができる。
その結果、各画素で生成された画素信号に忠実な信号が第1,第2サンプリング回路11,12から出力されるため、第1、第2A/D変換部15,16において適切なA/D変換値が得られ、前記応答遅れに起因する撮影画像の画質の低下を回避又は低減することができる。
このように、第1の実施形態のように第1、第2サンプリング回路11,12がサンプリングする対象の画素信号を選定する構成の他に、第1、第2サンプリング回路11’,12’に出力する画素信号を撮像素子10’内において予め振り分け、その上で第1、第2サンプリング回路11’,12’に出力するようにしておくことでも、前記第1の実施形態と同様の効果を得ることができる。
[2]前記第1の実施形態及び変形形態[1]では、撮像素子としてCCDを採用したが、CMOS(Complementary Metal Oxide Semiconductor)を採用してもよい。図11は、本実施形態の撮像装置100の電気的な構成を示す図である。なお、前記第1の実施形態と略同様の機能を有する部材等については、同一の番号を付している。
図11に示すように、本実施形態の撮像装置100においては、撮像素子101がCMOSで構成されている。ここでCMOSの画素構成について説明する。図12は、CMOSの画素の構成を示す図である。
図12に示すように、CMOSの各画素は、光電変換動作を行う光電変換素子としてのフォトダイオード1011と、複数のトランジスタTr1〜Tr4とを有して構成されている。トランジスタTr1の入力端子は電源Vccと接続され、制御端子は図略の垂直レジスタに接続され、出力端子は、トランジスタTr2の入力端子に接続されている。トランジスタTr2の制御端子は、前述のタイミングジェネレータ17,17’と同様の機能を有するタイミングジェネレータ103(図11参照)に接続され、出力端子は、フォトダイオード1011のカソードと接続されている。
トランジスタTr3の入力端子は電源Vccと接続され、制御端子はトランジスタTr1とトランジスタTr2との接続点Aに接続され、出力端子は、トランジスタTr4の入力端子に接続されている。トランジスタTr4の制御端子は前記タイミングジェネレータ103と接続され、出力端子はアンプ(図示せず)を介して当該素子の出力端子に接続されている。フォトダイオード1011のアノードはグランドに接続されている。
トランジスタTr1は、リセットスイッチとして機能し、トランジスタTr2は、フォトダイオード1011に蓄積された電荷をトランジスタTr3に転送するタイミングを決定するスイッチとして機能し、トランジスタTr3は、トランジスタTr2を介してフォトダイオード1011から出力された電荷を電圧に変換して増幅する増幅素子として機能する。また、トランジスタTr4は、画素信号を出力させる対象の画素を選択するためのスイッチとして機能する。
このような構成を有する画素において、トランジスタTr2をオンし、トランジスタTr1をオンした後、トランジスタTr4をオンすることで、フォトダイオード1011に蓄積された電荷を排出するリセット動作が行われる一方、トランジスタTr2をオンし、トランジスタTr1をオフした後、トランジスタTr4をオンすることで、フォトダイオード1011に蓄積された電荷が画像を構成する画素信号として読み出される。
このように、CMOSは、トランジスタTr1,Tr2,Tr4の制御端子に出力する信号を適宜設定することにより、任意の画素から画素信号を取り出すことができる。これを用いて、本実施形態では、次のようにCMOSの各画素からの画素信号の読み出すようにすればよい。
例えば撮像素子101の各画素をモノクロ画素のグループとカラー画素のグループとにグループ分けし、これらのグループに対して設定した読み出し順序にしたがって、各画素の画素信号の読み出し動作を行うようにするとよい。
すなわち、例えば図13に示すように、各画素の位置を表すために垂直画素列に対して左側から順に,P0,P1、P2,P3,P4,・・・,Pn−4,Pn−3,Pn−2,Pn−1,Pnの番号を付し、また、水平画素列に対して上側から順に、L0,L1、L2,L3,・・・,Lm−3,Lm−2,Ln−1,Lmの番号を付すものとすると、まず、(L0,P1)→(L0,P3)→・・・→(L0,Pn−3)→(L0,Pn−1)→(L1,P0)→(L1,P1)→(L1,P2)→(L1,P3)→(L1,P4)→・・・→(L1,Pn−4)→(L1,Pn−3)→(L1,Pn−2)→(L1,Pn−1)→(L1,Pn)→・・・の順にモノクロ画素から画素信号を読み出し、その後、(L0,P0)→(L0,P2)→(L0,P4)→・・・→(L0,Pn−4)→(L0,Pn−2)→(L0,Pn)→(L2,P0)→(L2,P2)→(L2,P4)→・・・→(L2,Pn−4)→(L2,Pn−2)→(L2,Pn)→・・・の順にカラー画素から画素信号を読み出す形態が想定できる。
なお、図13の上側の水平画素列に対して示された矢印は、モノクロ画素に対する画素信号の読み出し順序を示したものであり、下側の水平画素列に対して示された矢印は、カラー画素に対する画素信号の読み出し順序を示したものである。
これにより、モノクロ画素の各画素信号及びカラー画素の各画素信号を時系列的に連続した形態で撮像素子101から出力することができるから、図11に示すように、撮像素子101で生成された画素信号をサンプリングするサンプリング回路、増幅部及びA/D変換部がそれぞれ1つだけで済み(図11中のサンプリング回路102、増幅部13及びA/D変換部15)、前記第1の実施形態に比して、撮像素子10の構成を簡素化することができる。
そして、前記サンプリング回路102に、モノクロ画素の各画素信号及びカラー画素の各画素信号を時系列的に連続した形態で出力することができるから、前記応答遅れに係る問題を解消又は低減することができる。
なお、ここでは、カラー画素に先行してモノクロ画素の画素信号を読み出すようにしたが、カラー画素の画素信号をモノクロ画素の画素信号より先に読み出すようにしてもよい。ただし、撮像素子101に対して画素信号の読み出しが開始された時点と、該画素信号の読み出しが終了するまでの時点との間に比較的長い時間差がある場合には、この時間差に相当する期間に、画素信号の読み出しが遅い方の画素には暗電流が発生することから、S/N比が良好でない方の画素から画素信号を読み出すようにすると、前記暗電流による画質への悪影響を低減することができる。なお、一般的には、カラー画素の方がモノクロ画素よりS/Nが低い(悪い)。
図13に示す画素信号の読み出し態様の他に、図14に示すように、撮像素子101の各画素をモノクロ画素のグループ、R(赤)のカラー画素のグループ、G(緑)のカラー画素のグループ及びB(青)のカラー画素のグループにグループ分けし、これらのグループに対して設定した読み出し順序にしたがって、各画素で生成された画素信号の読み出し動作を行うようにするとよい。
例えば、サンプリング回路102は、全てのモノクロ画素から画素信号を読み出した後、G(緑)のカラー画素から画素信号を読み出し、さらにR(赤)のカラー画素から画素信号を読み出した後、B(青)のカラー画素から画素信号を読み出す態様が一例として想定できる。
すなわち、図14に示すように、サンプリング回路102は、(L0,P1)→(L0,P3)→・・・→(L0,Pn−3)→(L0,Pn−1)→(L1,P0)→(L1,P1)→(L1,P2)→(L1,P3)→(L1,P4)→・・・→(L1,Pn−4)→(L1,Pn−3)→(L1,Pn−2)→(L1,Pn−1)→(L1,Pn)→・・・の順にモノクロ画素から画素信号を読み出した後、(L0,P2)→・・・→(L0,Pn−4)→(L0,Pn)→(L2,P0)→(L2,P4)→(L2,Pn−2)→・・・→(Lm−3,P2)→・・・→(Lm−3,Pn−4)→(Lm−3,Pn)→(Lm−1,P0)→(Lm−1,P4)→(Lm−1,Pn−2)の順にG(緑)のカラー画素から画素信号を読み出す。
また、その後、サンプリング回路102は、(L0,P0)→(L0,P4)→・・・→(L0,Pn−2)→・・・→(Lm−3,P0)→(Lm−3,P4)→・・・→(Lm−3,Pn−2)の順にR(赤)のカラー画素から画素信号を読み出した後、(L2,P2)→(L2,Pn−4)→・・・→(L2,Pn)→・・・→(Lm−1,P2)→・・・→(Lm−1,Pn−4)→(Lm−1,Pn)の順にR(赤)のカラー画素から画素信号を読み出す。
これによっても、モノクロ画素の各画素信号及びカラー画素の各画素信号が時系列的に連続した形態でサンプリング回路102に出力されることとなるから、前記応答遅れに係る問題を解消又は低減することができる。なお、カラー画素で生成された画素信号の後にモノクロ画素で生成された画素信号を読み出すようにしてもよい。
さらに、図13,図14に示す読み出し態様の他に、撮像素子101の各画素を、1列おきに並ぶ複数の垂直画素列で構成される2つのグループにグループ分けし、各グループに設定した読み出し順序にしたがって、各画素で生成された画素信号の読み出し動作を行うようにしてもよい。
例えば図15に示すように、(L0,P0)→(L0,P2)→(L0,P4)→・・・→(L0,Pn−4)→(L0,Pn−2)→(L1,Pn)→(L1,P0)→(L1,P2)→(L1,P4)→・・・→(L1,Pn−4)→(L1,Pn−2)→(L1,Pn)→・・・の順に一方のグループに属する画素から画素信号を読み出した後、(L0,P1)→(L0,P3)→・・・→(L0,Pn−3)→(L0,Pn−1)→(L1,P1)→(L1,P3)→・・・→(L1,Pn−3)→(L1,Pn−1)→・・・の順に他方のグループに属する画素から画素信号を読み出す。
これによっても、モノクロ画素の各画素信号及びカラー画素の各画素信号が時系列的に連続した形態でサンプリング回路102に出力されることとなるから、前記応答遅れに係る問題を解消又は低減することができる。
[3]前記変形形態においては、モノクロ画素の各画素信号及びカラー画素の各画素信号が時系列的に連続した形態でサンプリング回路102に出力されるようにしたが、これに限らず、図8に示す実施形態と同様、画素の種類(モノクロ画素及びR(赤)、G(緑)、B(青)の各カラー画素)ごとに、サンプリング回路、増幅部及びA/D変換部を備え、第1、第2サンプリング回路11’,12’に出力する画素信号を撮像素子10’内において予め振り分け、その上で対応するサンプリング回路に出力するようにしてもよい。
図16は、本実施形態の撮像装置200の電気的な構成を示すブロック図である。撮像装置200は、撮像素子201がCMOSである点及び前述したように画素の種類に対応してサンプリング回路等を備えている点が第1の実施形態と異なり、それ以外の点については略同様であるので、相違点についてのみ説明する。なお、前記第1の実施形態と同様の機能を有する部材等については、同一の番号を付している。
図16に示すように、撮像装置200には、撮像素子201のモノクロ画素及びR(赤)、G(緑)、B(青)の各カラー画素にそれぞれ対応して、第1〜第4サンプリング回路202〜205、第1〜第4増幅部206〜209、第1〜第4A/D変換部210〜213が備えられており、各種類の画素でそれぞれ生成された画素信号は、それぞれ異なる信号経路(信号線)L1〜L4を介して、対応するサンプリング回路に出力されるようになっている。なお、第1〜第4サンプリング回路202〜205、第1〜第4増幅部206〜209、第1〜第4A/D変換部210〜213の機能については、前記第1の実施形態と略同様である。
図17は、本実施形態における撮像素子201の構成を示す図である。
本実施形態の撮像素子201においては、図17(a)で示すように、画素構成は、前記変形形態[2]で述べた図12に示す画素構成と略同様であるが、図17(b)に示すように、画素の種類に応じて信号線L1〜L4が設けられており、各画素におけるトランジスタTr4の出力端子は、画素の種類ごとに異なる信号線に接続されていて、各画素で生成された画素信号は、当該画素に接続された信号線を介して対応するサンプリング回路に出力されるようになっている。
すなわち、図17(b)に示すモノクロ画素(「L」の文字で示される画素)におけるトランジスタTr4の出力端子は信号線L1に接続されており、モノクロ画素で生成された画素信号は信号線L1を介して第1サンプリング回路202に出力される。また、R(赤)のカラー画素におけるトランジスタTr4の出力端子は信号線L2に接続されており、R(赤)のカラー画素で生成された画素信号は信号線L2を介して第2サンプリング回路203に出力され、G(緑)のカラー画素におけるトランジスタTr4の出力端子は信号線L3に接続されており、G(緑)のカラー画素で生成された画素信号は信号線L3を介して第3サンプリング回路204に出力され、B(青)のカラー画素におけるトランジスタTr4の出力端子は信号線L4に接続されており、B(青)のカラー画素で生成された画素信号は信号線L4を介して第4サンプリング回路205に出力される。
前記変形形態[3]では、画素信号の読み出し対象がモノクロ画素からG(緑)のカラー画素に切り替わる状態が若干存在するため、この切り替わり時点で前記応答遅れが発生するが、本実施形態によれば、各種類の画素でそれぞれ生成された画素信号が画素の種類毎に完全に分離された上で対応するサンプリング回路に出力されるため、前述の画素信号が切り替わる状態が皆無となり、前記応答遅れに係る問題を完全に解消することができる。
[4]モノクロ画素及びカラー画素の配置形態は、図4に示すものに限られるものではなく、例えば、次のような配置形態を採用してもよい。
図18に示すカラー画素の配列形態は、R(赤)、G(緑)、B(青)の各カラー画素をカラーフィルタの種類毎に予め定められた数だけそれぞれ有してなる画素群の各組が、モノクロ画素を介して分散的に配置された例を示すものであり、4つのカラー画素からなるカラー画素群が、縦横それぞれ所定個(図18では4個)のモノクロ画素を介して配列されているとともに、各カラー画素群において、R(赤)、G(緑)、B(青)のカラー画素が1:2:1の比率でベイヤー配列された形態である。
図19に示すカラー画素の配列形態は、左上の画素から順に水平方向及び垂直方向に番号を付したとき、水平方向及び垂直方向の位置(座標)が(4m+1,4n+1)(m,nは整数)で表される位置、又は、水平方向及び垂直方向の位置が(4m+3,4n+3)(m,nは整数)で表される位置にカラー画素が配設されているとともに、水平方向には同色のカラー画素が並び、垂直方向にはR(赤)、G(緑)、B(青)のカラー画素が順番に繰り返し並ぶように配設された形態である。
図20に示すカラー画素の配列形態は、カラー画素が縦横それぞれ所定個(図20では2個)のモノクロ画素を介して配列されているとともに、カラー画素が配設されている水平方向及び垂直方向の画素列に着目したとき、いずれの方向にも、R(赤)、G(緑)、B(青)のカラー画素が順番に繰り返し並ぶように配列された形態である。
図21に示すカラー画素の配列形態は、左上の画素から順に水平方向及び垂直方向に番号を付したとき、水平方向及び垂直方向の位置が(4m+1,4n+1)(m,nは整数)で表される位置又は、水平方向及び垂直方向の位置が(4m+3,4n+3)(m,nは整数)で表される位置にカラー画素が配設されているとともに、垂直方向には同色のカラー画素が並び、水平方向にはR(赤)、G(緑)、B(青)のカラー画素が順番に繰り返し並ぶように配設された形態である。
図22に示すカラー画素の配列形態は、カラー画素のみに着目したときベイヤー配列となるようにR(赤)、G(緑)、B(青)のカラー画素が角部に配設された縦n(個)×横n(個)の画素群(図22ではnは3)が、水平方向に所定の画素列(図22では5列)を介して複数配設されているとともに、このように配設されてなる画素列が、垂直方向に所定数の画素列(図22では3列)を介して複数配設され、且つ、上下に位置する前記縦n(個)×横n(個)の画素群に対して水平方向に所定の画素数(図22では1個)だけずれた位置関係にある形態である。
図23に示すカラー画素の配列形態は、同色のカラー画素が水平方向に所定個のモノクロ画素(図23では2個)を介して配列されてなる画素列が、R(赤)、G(緑)、B(青)の各カラー画素について設けられているとともに、このカラー画素を有する画素列が、垂直方向にn列おきに(図23では1列おきに)配設され、且つ、R(赤)、G(緑)、B(青)の各カラー画素が水平方向に互いに異なる位置に位置するように配列された形態である。
図24に示すカラー画素の配列形態は、R(赤)、G(緑)、B(青)のカラー画素が1つずつ水平方向に並んでなる画素群が所定個(図24では3個)のモノクロ画素を介して水平方向に配設してカラー画素列を構成し、このカラー画素列を垂直方向に所定数の画素列(図24では2列)を介して配設され、且つ、カラー画素列のみに着目したとき、垂直方向に隣接する2つのカラー画素列において、前記画素群が水平方向に交互に配列された形態である。
図25に示すカラー画素の配列形態は、R(赤)、G(緑)、B(青)のカラー画素が、水平方向及び垂直方向のそれぞれの方向に所定数のモノクロ画素(図25では水平方向には3個、垂直方向には1個)を介して順番に繰り返し配設されている形態である。
図26に示すカラー画素の配列形態は、図22に示すカラー画素の配列形態を説明する際に定義した縦n(個)×横n(個)の画素群において、R(赤)、G(緑)、B(青)のカラー画素を角部に配設する代わりに、この画素群で構成される4角形の各辺の中心に位置する画素(菱形を形成するように並ぶ画素)をカラー画素とした形態である。なお、図26では、各画素群において、前記菱形の左右に並ぶ2の頂点位置に位置する画素をG(緑)のカラー画素とし、その上側及び下側に位置する頂点位置に位置する画素をR(赤)及びB(青)のカラー画素としている。
図27に示すカラー画素の配列形態は、R(赤)、G(緑)、B(青)のカラー画素が1つずつ垂直方向に並んでなる画素群が所定個(図27では3個)のモノクロ画素を介して垂直方向に配設してカラー画素列を構成し、このカラー画素列を水平方向に所定数の画素列(図27では1列)を介して配設され、且つ、カラー画素列のみに着目したとき、水平方向に隣接する2つのカラー画素列において、前記画素群が垂直方向に交互に配列された形態である。
図28に示すカラー画素の配列形態は、G(緑)のカラー画素と、該カラー画素に対して上側で隣接するR(赤)のカラー画素と、前記G(緑)のカラー画素に対して1個のモノクロ画素を介して右側に位置するB(青)のカラー画素とを有してなる第1画素群X1と、G(緑)のカラー画素と、該カラー画素に対して下側で隣接するR(赤)のカラー画素と、前記G(緑)のカラー画素に対して1個のモノクロ画素を介して右側に位置するB(青)のカラー画素とを有してなる第2画素群X2とが、垂直方向に並ぶ2列の画素列中において、水平方向に所定数のモノクロ画素列を介して(図28では3列)交互に配列されているとともに、この第1、第2画素群X1,X2を有する2列の画素列が、垂直方向に複数設けられており、且つ、前記2列の画素列を1組の画素群として上下2組の画素群に着目したとき、下側に位置する画素群は、上側に位置する画素群に対して各画素の位置が所定数の画素列(図28では2列)だけ水平方向に(図28では左側に)ずれた関係にある形態である。
図29に示すカラー画素の配列形態は、R(赤)、G(緑)、B(青)のカラー画素が1つずつ水平方向に並んでなる画素群が所定個(図29では1個)のモノクロ画素を介して水平方向に配設された画素列が設けられており、この画素列が垂直方向に所定数の画素列(図29では1列)を介して配設され、且つ、このカラー画素が配設された画素列のうち隣り合う2つの画素列に着目したとき、各画素群の端部に位置する画素が、隣接する画素列における画素群の反対側の端部に位置する画素と、水平方向に同じ位置に位置するように配設された形態である。
図30に示すカラー画素の配列形態は、R(赤)、G(緑)、B(青)のカラー画素が1つずつ垂直方向に並んでなる画素群が所定個(図30では1個)のモノクロ画素を介して垂直方向に配設された画素列が設けられており、この画素列が水平方向に所定数の画素列(図30では1列)を介して配設され、且つ、このカラー画素が配設された画素列のうち隣り合う2つの画素列に着目したとき、各画素群の端部に位置する画素が、隣接する画素列における画素群の反対側の端部に位置する画素と、垂直方向に同じ位置に位置するように配設された形態である。