JP2007150085A - 双方向プレーナ型ダイオード - Google Patents

Abstract

【課題】双方向プレーナ型ダイオードの耐圧を向上させる。
【解決手段】双方向プレーナ型ダイオードを有する半導体チップＳＣにおいて、ｎ^＋＋型半導体領域１と、ｎ^＋＋型半導体領域３，４との間のｐ^＋型半導体領域２にライフタイム制御領域１３を設けた。ライフタイム制御領域１３は、ライフタイムを短縮する機能を有する領域である。このようなライフタイム制御領域１３を設けたことにより、ｎ^＋＋型半導体領域１と、ｐ^＋型半導体領域２と、ｎ^＋＋型半導体領域３，４とにより形成されるｐｎｐ構造あるいはｎｐｎ構造のトランジスタ構造での電流増幅率を下げることができるので、双方向プレーナ型ダイオードの耐圧を向上させることができる。
【選択図】図２

Description

本発明は、双方向プレーナ型ダイオードの高耐圧化に関するものである。

双方向に電圧阻止能力を有するダイオードとして、２個のダイオードを逆直列に接続して使用されていたものを、部品点数の削減、組み立て工数の低減のため、一個の素子で実現にするための技術が一般に利用されている。このため、例えば特開平７−２５４６２０号公報（特許文献１）記載の面実装半導体装置では、第１導電型半導体基板の一方の表面に互いに離れて形成された反対の第２導電型の半導体領域を形成し、この２つの半導体領域表面にリードフレームを接続することにより、一部のリードフレームを除いた全体が樹脂で封止され一体化する技術により、双方向性の面実装型半導体装置が得られるとされている。

さらに、この種のダイオードとして、例えば特開２００４−１７９５７２号公報（特許文献２）記載の双方向ツェナーダイオードでは、基板の両面に２つの電極が形成されており、２つのダイオードを基板の表面側に形成し、ダイボンディングとワイヤボンディングとによりリードフレーム上にマウントして、双方向のツェナーダイオードが得られるとされている。

さらに、双方向に電圧を阻止できるダイオードとして、例えば特開２００２−３７３９９２号公報（特許文献３）記載の双方向定電圧ダイオードまたはその製造方法では、ｐｎｐあるいはｎｐｎ構造の双方向に定電圧で降伏するベベル型のダイオードペレットのｐｎ接合側面が、曲率を有する負ベベル構造を有し、一方の主表面から投影される投影図において中間の半導体領域がダイオードペレットの最外周になるよう加工され、負ベベル面がポリイミドシリコーンあるいはガラスによって被覆されることにより、逆方向の阻止特性が優れたダイオードが得られるとされている。
特開平７−２５４６２０号公報 特開２００４−１７９５７２号公報 特開２００２−３７３９９２号公報

ところで、上記双方向ダイオードは、いずれもｐｎｐ構造あるいはｎｐｎ構造のトランジスタ構造であり、互いに逆方向に直列に接続されたｐｎ接合に逆バイアス電圧が印加されたとき降伏を起こすことにより、双方向に一定の電圧を阻止できる。しかし、上記双方向ダイオードにおいては、トランジスタ作用の影響を受けて耐圧が低下する、という問題があることを本発明者は見出した。すなわち、双方向ダイオードの降伏電圧は純粋にｐｎ接合の降伏電圧で決まらず、降伏時に流れる電流がトランジスタ構造のベース電流となってｐｎ接合の耐圧以下で降伏が生じる（いわゆるトランジスタ作用）。これにより、双方向ダイオードの耐圧が低下する、という問題がある。

そこで、本発明の目的は、双方向ダイオードの耐圧を向上させることのできる技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

すなわち、本発明は、第１導電型の第１半導体領域と、前記第１導電型とは反対の第２導電型の半導体領域であって、前記第１半導体領域に接するように設けられた第２導電型の第２半導体領域と、前記第２半導体領域に接するように設けられた第１導電型の第３半導体領域とを有する双方向ダイオードにおいて、前記第２半導体領域にライフタイムキラーを導入したものである。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

すなわち、前記第２半導体領域にライフタイムキラーを導入したことにより、前記第２半導体領域のライフタイムを低減することができるので、前記第１、第３半導体領域間に電圧を印加した場合、第１、第２、第３半導体領域により形成されるｐｎｐ構造あるいはｎｐｎ構造のトランジスタ構造での電流増幅率を下げることができる。これにより、ライフタイムキラーを導入しない場合より、電流増幅率を低減できるので双方向ダイオードの耐圧を向上させることができる。

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付すようにし、その繰り返しの説明は可能な限り省略するようにしている。以下、本発明の実施の形態を図面に基づいて詳細に説明する。

（実施の形態１）
本実施の形態１では、双方向プレーナ型ダイオードの阻止特性の向上を実現するため、一方の導電型の半導体領域の間に介在する他方の導電型の半導体領域のライフタイムをライフタイムキラーの導入（軽元素のイオン打ち込みや重金属の拡散）により低減する技術を説明する。

図１は、本発明の一実施の形態である双方向プレーナ型ダイオードを有する半導体チップの上面から見た平面図、図２は図１の双方向プレーナ型ダイオードを有する半導体チップのＡ―Ａ線の断面図である。なお、図１の平面図では図面を見易くするために一部にハッチングを付している。

本実施の形態１の双方向プレーナ型ダイオードは、双方向に電圧を阻止する特性を有するダイオードである。この双方向プレーナ型ダイオードを有する半導体チップＳＣは、例えばシリコン（Ｓｉ）単結晶からなり、その厚さ方向に沿って互いに反対側に位置する第１主面と第２主面とを有している。

また、半導体チップＳＣは、上記第２主面を持つ高不純物濃度のｎ^＋＋型半導体領域（第１導電型の第１半導体領域）１と、そのｎ^＋＋型半導体領域上にエピタキシャル法等により形成され、上記第１主面を持つｐ^＋型半導体領域（第２導電型の第２半導体領域）２と、上記ｐ^＋型半導体領域２の上記第１主面に、選択的に拡散により互いに離間するように形成された２つの高不純物濃度のｎ^＋＋型半導体領域（第１導電型の第３半導体領域）３，４とを有している。

２つのｎ^＋＋型半導体領域３，４は、平面で見ると略三角形状に形成されており、半導体チップＳＣの対角を結ぶ線を中心としてその左右に対称になるように、かつ、その各々の三角形のｎ^＋＋型半導体領域３，４の鈍角が半導体チップＳＣの角部を向くように配置されている。

また、半導体チップＳＣは、ｎ^＋型半導体領（第１導電型の第４半導体領域）５を有している。このｎ^＋型半導体領５は、上記２つのｎ^＋＋型半導体領域３，４の各々から離間して設けられ、上記ｐ^＋型半導体領域２の第１主面からｐ^＋型半導体領域２を貫通し、さらに上記ｎ^＋＋型半導体領域１に接し（または達し）ｎ^＋＋型半導体領域１に電気的に接続された状態で、選択的に拡散により形成されている。

また、半導体チップＳＣは、上記２つのｎ^＋＋型半導体領域３，４のうち、ｎ^＋＋型半導体領域３にオーミック接続された第１電極８と、ｎ^＋＋型半導体領域４にオーミック接続された第２電極９と、上記ｎ^＋＋型半導体領域１の第２主面にオーミック接続された第３電極１０とを有している。

第１電極８は、上記ｎ^＋＋型半導体領域３よりも若干大きな平面略三角形状に形成されており、上記ｎ^＋＋型半導体領域３を覆うように配置されている。この第１電極８は、上記第１主面上に堆積された第１パッシベーション膜１１に開口された開口部１１ａを通じて、上記ｎ^＋＋型半導体領域３にオーミック接続されている。

上記第２電極９は、その主要部９ａと接続部９ｂとを有している。第２電極９の主要部９ａは、上記ｎ^＋＋型半導体領域４よりも若干大きな平面略三角形状に形成されており、上記ｎ^＋＋型半導体領域４を覆うように配置されている。この第２電極９の主要部９ａは、上記パッシベーション膜１１に開口された開口部１１ｂを通じて、上記ｎ^＋＋型半導体領域４にオーミック接続されている。一方、第２電極９の接続部９ｂは、主要部９ａの２つの鋭角部の各々から半導体チップＳＣの角部の上記ｎ^＋型半導体領域５に重なる位置まで延在し、パッシベーション膜１１に開口された開口部１１ｃを通じて、上記ｎ^＋型半導体領域５にオーミック接続されている。すなわち、第２電極９は、その接続部９ｂを通じてｎ^＋型半導体領域５に電気的に接続され、それを通じてｎ^＋＋型半導体領域１に電気的に接続され、さらに第２主面の第３電極１０に電気的に接続されている。これにより、上記第３電極１０は、上記第２電極９と同電位になるように設計されている。符号の１２は第２パッシベーション膜であり、第１パッシベーション膜１１及び第１電極８、第２電極９上に形成され、電極取り出し用に第１電極８および第２電極９の一部が露出されるような開口部１２ａ，１２ｂが設けられている。

ところで、本実施の形態１においては、ｎ^＋＋型半導体領域３，４およびその隣接間と、ｎ^＋＋型半導体領域１との間のｐ^＋型半導体領域２の広範囲に渡ってライフタイム制御領域１３が形成されている。このライフタイム制御領域１３は、後述の特性上の理由からは少なくとも上記第１電極８にオーミック接続されたｎ^＋＋型半導体領域３と、上記ｎ^＋＋型半導体領域１との間にある上記ｐ^＋型半導体領域２に形成されていることが好ましい。ライフタイム制御領域１３は、半導体中の過剰小数キャリアが再結合により消滅するまでの時間、いわゆるライフタイムを制御（短縮）する領域である。ライフタイム制御領域１３には、ライフタイムキラーが導入されている。ライフタイムキラーは、例えばヘリウムイオンあるいはプロトン等のような軽元素または金や白金等のような重金属等からなる。このライフタイムキラーは、それ自体がライフタイムの制御（短縮）に寄与する場合もあるが、それ自体は直接寄与することはなく半導体（Ｓｉ）中に導入されることにより半導体の結晶構造に変化（例えば結晶欠陥）を生じさせることでライフタイムの制御（短縮）に寄与する場合もある。

次に、このような半導体チップＳＣに形成された本実施の形態１の双方向プレーナ型ダイオードの動作について説明する。

まず、発明者が見出した課題について説明する。上記ライフタイム制御領域１３が無い場合において、第１電極８が正、第３電極１０が負となる電圧が印加されると、ｐ+型半導体領域２とｎ^＋＋型半導体領域３からなるｐｎ接合が逆バイアスされ、ｐ^＋型半導体領域２とｎ^＋＋型半導体領域４とからなるｐｎ接合とｐ^＋型半導体領域２とｎ^＋＋型半導体領域１とからなるｐｎ接合が順バイアスされる。

今、ｎ^＋＋型半導体領域３とｐ^＋型半導体領域２、さらにｎ^＋＋型半導体領域１からなるｎｐｎトランジスタ構造を考える。第１電極８に正、第３電極１０が負となる電圧を印加して降伏が生じると、ｎｐｎトランジスタ構造において、ベースと想定されるｐ^＋型半導体領域２を開放にしたときの降伏現象とみなすことができる。この状態で、逆バイアス接合で発生したリーク電流がトランジスタのエミッタとなるｎ^＋＋型半導体領域１とベースとなるｐ^＋半導体領域２のｐｎ接合の順バイアスを加速し、リーク電流が純粋にダイオードと比べて増加する。さらに、順バイアス接合となるｐｎ接合のエミッタとなるｎ^＋＋型半導体領域１から注入された電子はｐベース領域となるｐ^＋型半導体領域２内では少数キャリアである。注入された少数キャリアである電子が空乏層内に到達すると、電界強度が強い空乏層内で増倍作用があるため、純粋にｐｎ接合の耐圧以下の電圧値で、急激にリーク電流が無限大となる、いわゆるトランジスタ動作による耐圧低下が観測される。

この主な原因は、注入された少数キャリアが空乏層内に到達することにあり、これを防止するためには、ベース幅を大きくするか、あるいは少数キャリアのライフタイムを下げる（短縮する）かして、注入された少数キャリアを空乏層に到達しない工夫が必要である。ベース幅を大きくするとこのトランジスタ動作による耐圧低下を防止しできるが、図２に示した構造においてｐ^＋型半導体領域２の厚みを大きくしなければならず、ｐ^＋型半導体領域２をエピタキシャル成長で形成する場合、本来ダイオード耐圧が得られる厚みのエピタキシャル成長層以上の厚みが必要となるだけでなく、上述した連結用のｎ^＋型半導体領域５を形成する時間が非常に長くなるという問題がある。

そこで、本実施の形態１においては、注入された少数キャリアである電子が空乏層に到達しないよう、ｐ^＋型半導体領域２における少数キャリアとなる電子のライフタイム制御領域１３を設けるようにした。これにより、ｎ^＋＋型半導体領域１と、ｐ^＋型半導体領域２と、ｎ^＋＋型半導体領域３，４とにより形成されるｐｎｐ構造あるいはｎｐｎ構造のトランジスタ構造での電流増幅率を下げることができ、上記トランジスタ動作を防止することができるので、双方向プレーナ型ダイオードの耐圧を向上させることができる。本発明者によれば、通常の拡散で使用する不純物以外の軽金属のイオン打ち込み、あるいは重金属の導入によりライフタイム制御領域１３を設けることにより、ライフタイム制御をしない場合と比べて、ライフタイムを短くでき、トランジスタ動作による耐圧低下を防止できることが判った。さらに、高電流密度におけるトランジスタの２次降伏も低減でき、非常に信頼性が高いことが判明した。

次に、本実施の形態１の双方向プレーナ型ダイオードの製造方法例を図３により説明する。図３（ａ）〜（ｅ）は、図１および図２に示した双方向プレーナ型ダイオードの主な製造工程後の断面図を示している。

図３（ａ）は、本実施の形態１の双方向プレーナ型ダイオードの製造工程中における半導体ウエハの要部断面図を示している。半導体ウエハは、平面略円形状の半導体薄板であり、これを複数個に分割（切断）することにより、上記半導体チップＳＣが形成されるものである。なお、半導体チップＳＣの第１主面は半導体ウエハの第１主面に相当し、半導体チップＳＣの第２主面は半導体ウエハの第２主面に相当する。

ここでは、まず、高不純物濃度のｎ^＋＋型半導体領域１の上にエピタキシャル法によってｐ^＋型半導体領域２を形成した後、このｐ^＋型半導体領域２上に、例えば酸化シリコン（ＳｉＯ_２）からなる絶縁膜１５を形成する。続いて、その絶縁膜１５の一部を通常のフォトリソグラフィ（フォトレジスト膜の塗布、露光および現像を含む一連の工程）技術およびエッチング技術により除去して開口部１５ａを形成する。これにより、ｎ^＋型半導体領域５の形成領域を絶縁膜１５から露出させる。その後、その絶縁膜１５の開口部１５ａを通じて、例えばリン（Ｐ）を拡散（導入）することにより、ｐ^＋型半導体領域２の第１主面からｎ^＋＋型半導体領域１に接する（達する）ように、ｎ^＋型半導体領域５を選択的に形成する。

次いで、図３（ｂ）では、同図（ａ）で示した上記絶縁膜１５を除去した後、新たに酸化シリコンからなる絶縁膜１６を形成する。続いて、その絶縁膜１６の一部を通常のフォトリソグラフィ技術およびエッチング技術により除去して開口部１６ａ，１６ｂを形成する。その後、その開口部１６ａ，１６ｂを通じて、例えばリン（Ｐ）を拡散（導入）することにより、ｐ^＋型半導体領域２およびｎ^＋型半導体領域５の第１主面から所望の深さに延びるｎ^＋＋型半導体領域３，４を選択的に形成する。ｎ^＋＋型半導体領域３，４の表面濃度は、例えば単位体積あたり１×１０^２０／ｃｍ^３となっている。

次いで、図３（ｃ）では、所定の形状に加工された鉛やタングステン等をマスクとして、ライフタイムキラーとなるヘリウム（Ｈｅ）イオンあるいはプロトン（Ｈ）等のような軽元素イオンを、例えば５〜５０ＭｅＶの加速エネルギーで単位面積あたり１×１０^１０〜１×１０^１３／ｃｍ^２の照射量で照射する。これにより、ｎ^＋＋型半導体領域３，４およびその隣接間と、ｎ^＋＋型半導体領域１との間のｐ^＋型半導体領域２の広範囲に渡ってライフタイム制御領域１３を形成する。上記ライフタイム制御領域１３は、例えば金（Ａｕ）や白金（Ｐｔ）等のような重金属をｐ^＋型半導体領域２の第１主面上に蒸着して、例えば６００〜９９０℃の温度で所定の時間熱処理（熱拡散処理）をすることにより形成することもできる。通常、ライフタイム制御をしない場合、ｐ^＋型半導体領域２のライフタイムは１〜１０μｓであったが、本実施の形態１によれば０．１〜０．５μｓに短縮できた。

続いて、図３（ｄ）に示すように、上記の工程で形成された絶縁膜１６を除去して、新たに酸化膜を熱酸化法あるいはＣＶＤ法により形成し、さらにリンガラス（ＰＳＧ）膜を堆積することにより、上記第１パッシベーション膜１１を形成する。その後、フォトリソグラフィ技術およびエッチング技術により第１パッシベーション膜１１の一部に図１で示した開口部１１ａ〜１１ｃを形成した後、-表面にアルミニウムあるいはシリコン入りアルミニウムを蒸着し、これを通常のフォトリソグラフィ技術およびエッチング技術によりパターニングすることにより、第１電極８及び第２電極９を形成する。その後、上記半導体ウエハの第１主面上に第２パッシベーション膜１２であるプラズマ窒化シリコン膜を形成し、通常のフォトリソグラフィ技術およびエッチング技術によりパターニングして第１電極８と第２電極９の一部を露出させる。

その後、図３（ｅ）に示すように、上記半導体ウエハの第２主面に、例えば金あるいは金―アンチモン合金を蒸着した後、例えば３００〜４５０℃で熱処理することにより第３電極１０を形成する。

次に、図４は本実施の形態１の双方向プレーナ型ダイオードをモールド樹脂で封止したパッケージ構造の様子を示す一部破断断面図である。双方向プレーナ型ダイオードが形成された半導体チップＳＣは、その裏面(第２主面)の第３電極１０が半田２０を介してリード電極２１ａに電気的に接続された状態でリード電極２１ａ上に実装されている。また、半導体チップＳＣの第１主面の第１電極８は、ワイヤー２２を通じてリード電極２１ｂと電気的に接続されている。半導体チップＳＣおよびワイヤー２２の全体と、リード電極２１ａ，２１ｂの一部とは、モールド樹脂２３により封止されている。リード電極２１ａ，２１ｂの一部は、モールド樹脂２３の同一面から露出されており、面実装型のパッケージ構成のダイオードＤＰが構成されている。このような本実施の形態１によれば、例えば体積が１ｍｍ^３以下の小型パッケージにダイオードを組み込むことができるので、部品の小型化、軽量化を図ることができる。

次に、図５は本実施の形態１の双方向プレーナ型ダイオードの特性を示す図である。この図において、符号Ｗ０は本実施の形態１の技術を使用しない双方向プレーナ型ダイオードの降伏特性を示し、符号Ｗ１は本実施の形態１のライフタイムキラーを導入した場合の降伏特性を示している。この図が示すように、符号Ｗ０で示す場合は電圧が６．５Ｖ程度であり約１ｍＡの電流が流れるとトランジスタ動作により、スナップバックする現象が見られたが、ライフタイム制御領域１３を設けることにより、符号Ｗ１が示すように電流が１００ｍＡ流れても、トランジスタ動作が現れず、降伏電圧も７Ｖと高い値を示した。

（実施の形態２）
本実施の形態２では、半導体チップの第１主面の第２電極と半導体チップの第２主面の第３電極との接続構成の変形例について説明する。

図６は本発明の他の実施の形態である双方向プレーナ型ダイオードを有する半導体チップの上面から見た平面図、図７は図６の双方向プレーナ型ダイオードを有する半導体チップのＢ―Ｂ線の断面図、図８は図６の双方向プレーナ型ダイオードを有する半導体チップのＣ―Ｃ線の断面図である。なお、図６の平面図では図面を見易くするために一部にハッチングを付している。

本実施の形態２では、電極の取り出し方を簡略化しているところが前記実施の形態１と異なっている。すなわち、前記実施の形態１では、第２電極９と第３電極１０とを等電位に接続する手段として、第２電極９の接続部９ｂを半導体チップＳＣの角部まで延ばし、そこで開口部１１ｃを通じてｎ^＋型半導体領域５に接続する方法について示した。これに対して本実施の形態２では、ｎ^＋型半導体領域５を拡散する場合、ｎ^＋＋型半導体領域４の一部を含んで、ｐ^＋型半導体領域２の第１主面から選択的に拡散して形成している。すなわち、本実施の形態２では、半導体チップＳＣの一つの角部近傍において、ｎ^＋型半導体領域５が半導体チップＳＣの中央の方向に延び、平面略三角形状のｎ^＋＋型半導体領域４の略直角部において平面的にも断面的にも重なっており、ｎ^＋＋型の半導体領域４に電気的に直接接続されている。符号の２５は、ｎ^＋＋型半導体領域４とｎ^＋型半導体領域５との重なり部分である。このような拡散層の重なり部分２５を設けることにより、ｎ^＋＋型の半導体領域４は、ｎ^＋型半導体領域５と電気的に接続され、さらにｎ^＋＋型半導体領域１と電気的に接続されている。そして、これにより、半導体チップＳＣの第１主面の第２電極９と半導体チップＳＣの第２主面の第３電極１０とが電気的に接続され同電位となるように設計されている。

このような構成を採用することにより、前記実施の形態１の図１に示した開口部１１ｃが不用となり前記実施の形態１の場合の第２電極９とｎ^＋＋型半導体領域５との接続領域を無くすことができる。その分、本実施の形態２の場合、前記実施の形態１の場合よりもｎ^＋＋型半導体領域３，４の平面積を大きくすることができるので、主電流が流れる電流通路面積を増大させることができる。このため、電流容量を増大することができるので、使用可能な電力を増大させることができる。また、双方向プレーナ型ダイオードの製造工程を簡略化することもできる。

（実施の形態３）
本実施の形態３では、前記実施の形態２の構成に前記実施の形態１で説明したライフタイム制御領域を設けた場合について説明する。

図９は本発明の他の実施の形態である双方向プレーナ型ダイオードを有する半導体チップの上面から見た平面図、図１０は図９の双方向プレーナ型ダイオードを有する半導体チップのＢ―Ｂ線の断面図、図１１は図９の双方向プレーナ型ダイオードを有する半導体チップのＣ―Ｃ線の断面図である。なお、図９の平面図では図面を見易くするために一部にハッチングを付している。

本実施の形態３では、前記実施の形態２の構成においてｐ^＋型半導体領域２に、ライフタイム制御領域１３が形成されている。ライフタイム制御領域１３は、前記実施の形態１と同様に形成されているが、ｎ^＋型半導体領域５には重ならないように形成されている。すなわち、ライフタイム制御領域１３は、ｎ^＋型半導体領域５から離れたｐ^＋型半導体領域２に形成されている。これは、ｎ^＋型半導体領域５にライフタイム制御領域１３が形成されているとｎ^＋型半導体領域５での抵抗が高くなり電流の流れが阻害されてしまうからである。これ以外のライフタイム領域１３の形成方法や作用効果は前記実施の形態１と同じである。

（実施の形態４）
図１２は本発明の他の実施の形態である双方向プレーナ型ダイオードを有する半導体チップの上面から見た平面図、図１３は図１２の双方向プレーナ型ダイオードを有する半導体チップのＤ―Ｄ線の断面図である。なお、図１２の平面図では図面を見易くするために一部にハッチングを付している。

本実施の形態４の双方向プレーナ型ダイオードにおいて前記実施の形態３と異なるところは、ｐ^＋型半導体領域２にｎ^＋＋型半導体領域３を取り囲むようにｐ^＋＋型半導体領域（第５半導体領域）２８を形成したことにある。このｐ^＋＋型半導体領域２８は、例えば不純物のボロン（Ｂ）をｐ^＋型半導体領域２の第１主面から選択的に拡散することで形成されている。ｐ^＋＋型半導体領域２８の不純物濃度は、ｐ^＋型半導体領域２の不純物濃度よりも高くなっている。また、ｐ^＋＋型半導体領域２８の接合深さは、ｎ^＋＋型半導体領域３，４の接合深さと同じかまたは若干深い位置となっている。また、ｐ^＋＋型半導体領域２８は、平面で見ると第１電極８の外周よりも外側に形成されている。

このようなｐ^＋＋型半導体領域２８を設けることにより、双方向プレーナ型ダイオードの信頼性を向上させることができる。すなわち、第１電極８と、第３電極１０との間に、第１電極８が正、第３電極１０が負となる電圧が印加されると、ｎ^＋＋型半導体領域３とｐ^＋型半導体領域２とからなるｐｎ接合が逆バイアスされ、このｐｎ接合から広がる空乏層がｐ^＋型半導体領域２に拡がる。ここで、通常の動作で、プレーナ型ダイオードを動作させると、パッシベーション膜中あるいはパッシベーション膜上の電位により、半導体表面（第１主面）に空乏層が形成され内部より表面で空乏層の拡がりが大きくなることがある。ｎ^＋＋型半導体領域３、ｐ^＋型半導体領域２、ｎ^＋＋型半導体領域４からなるｎｐｎのトランジスタ構造からなるｐベース表面が空乏層に変わると、ｐベースとなるｐ^＋型半導体領域２の表面の中性領域が狭くなり、エミッタとして動作するｎ^＋＋型半導体４から注入される少数キャリアが空乏層に到達しやすくなり、トランジスタ動作による耐圧低下が懸念される。

これに対して、本実施の形態４のようにｐ^＋＋型半導体領域２８を設けることにより、ｐｎ接合から延びる空乏層を、このｐ^＋＋型半導体領域２８で止めることができるので、ｐ^＋＋型半導体領域２８とｎ^＋＋型半導体領域４と間にある中性領域のｐ^＋型半導体２の第１主面を中性領域のまま維持できる。従って、ｐ^＋型半導体２の第１主面におけるトランジスタ動作を防止できるので、信頼性の高い双方向プレーナ型ダイオードを得ることができる。したがって、前記実施の形態２，３で説明した効果を、信頼性も高い状態で達成することができる。

（実施の形態５）
図１４は本発明の他の実施の形態である双方向プレーナ型ダイオードを有する半導体チップの上面から見た平面図、図１５は図１４の双方向プレーナ型ダイオードを有する半導体チップのＥ―Ｅ線の断面図である。なお、図１４の平面図では図面を見易くするために一部にハッチングを付している。

本実施の形態５の双方向プレーナ型ダイオードにおいて前記実施の形態３と異なるところは、ｐ^＋型半導体領域２と、ｎ^＋＋型半導体領域３あるいはｎ^＋＋型半導体領域４（ここではｎ^＋＋型半導体領域３，４の両方）とからなるｐｎ接合の終端部（外周部）にｎ^＋型半導体領域（第６半導体領域）３０を形成し、ｐ^＋型半導体領域２の第１主面でのｐ+型半導体領域２とｎ^＋＋型半導体領域３あるいはｎ^＋＋型半導体領域４とで形成されるｐ^＋／ｎ^＋＋接合を、ｐ^＋／ｎ^＋／ｎ^＋＋接合に変え、かつ、ｎ^＋＋型半導体領域３あるいはｎ^＋＋型半導体領域４の接合終点部（外周部）にｎ^＋型半導体領域３０による曲率部を形成したことにある。

このｎ^＋型半導体領域３０は、例えばリン（Ｐ）または砒素（Ａｓ）をｐ^＋型半導体領域２の第１主面から選択的に拡散することで形成されている。また、このｎ^＋型半導体領域３０の不純物濃度は、ｎ^＋＋型半導体領域３，４の不純物濃度よりも低くなっている。また、ｎ^＋型半導体領域３０の接合深さは、ｎ^＋＋型半導体領域３，４の接合深さよりも深い位置となっている。

このようなｎ^＋型半導体領域３０を設けることにより、例えばｎ^＋＋型半導体領域３あるいはｎ^＋＋型半導体領域４とｐ^＋型半導体領域２とからなるｐｎ接合の耐圧より、ｎ^＋型半導体領域３０とｐ^＋型半導体領域２とからなるｐｎ接合の耐圧を高めることができる。従って、ｎ^＋＋型半導体領域３あるいはｎ^＋＋型半導体領域４とｐ^＋型半導体領域２とからなるｐｎ接合の耐圧を双方向に利用する場合、ｐｎ接合の形状効果による耐圧の変動を防止することができるので、所定の降伏電圧が得られやすい、という効果を得ることができる。

（実施の形態６）
図１６は図４で説明したパッケージ構成の双方向プレーナ型ダイオードＤＰの他に、図４と同様のパッケージ構成のキャパシタＣＰ、抵抗ＲＰおよびインダクタンスＬＰ等の受動部品を、１つのダイオードモジュールＤＭとして組み込んだ例を示す。また、図１７は図１６に示したダイオードモジュールＤＰの要部断面を示す。

符号３３はモジュールとして使用する場合のリード電極であり、このリード電極３３は例えば図４で示した双方向プレーナ型ダイオードＤＰのリード電極２１ａ，２１ｂと半田を介して電気的に接続されている。他の受動部品であるキャパシタＣＰ、抵抗ＲＰ、インダクタンスＬＰについても同様に、各々のリード電極とダイオードモジュールＤＭのリード電極３３とを半田等により電気的に接続されている。このような双方向プレーナ型ダイオードＤＰ、キャパシタＣＰ、抵抗ＲＰおよびインダクタンスＬＰと、リード電極３３の一部は、モールド樹脂３４ａ，３４ｂにより覆われている。これにより、ダイオードモジュールＤＭが形成されている。

これらの受動部品はすべて最近のモバイル機器の普及に伴って、受動部品のモジュール化が進んでいる。以上説明したように、本実施の形態による双方向プレーナ型ダイオードＤＰは、小型化に適しており、受動部品である抵抗ＲＰやインダクタンスＬＰ、さらにキャパシタＣＰ等を取り込んだダイオードモジュールＤＭを構成するのに適している。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発
明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可
能であることは言うまでもない。

例えば前記実施の形態１では面実装型のパッケージ構成の双方向プレーナ型ダイオードに適用した場合について説明したが、これに限定されるものではなく、例えばアキシャルリード型のパッケージ構成の双方向ダイオードにも適用できる。

本発明は、ダイオードの製造業に適用できる。

本発明の一実施の形態である双方向プレーナ型ダイオードを有する半導体チップの上面から見た平面図である。 図１の双方向プレーナ型ダイオードを有する半導体チップのＡ―Ａ線の断面図である。 （ａ）〜（ｅ）は、図１および図２に示した双方向プレーナ型ダイオードの主な製造工程後の断面図である。 図１の双方向プレーナ型ダイオードをモールド樹脂で封止したパッケージ構造の様子を示す一部破断断面図である。 図１の双方向プレーナ型ダイオードの特性を示す特性図である。 本発明の他の実施の形態である双方向プレーナ型ダイオードを有する半導体チップの上面から見た平面図である。 図６の双方向プレーナ型ダイオードを有する半導体チップのＢ―Ｂ線の断面図である。 図６の双方向プレーナ型ダイオードを有する半導体チップのＣ―Ｃ線の断面図である。 本発明の他の実施の形態である双方向プレーナ型ダイオードを有する半導体チップの上面から見た平面図である。 図９の双方向プレーナ型ダイオードを有する半導体チップのＢ―Ｂ線の断面図である。 図９の双方向プレーナ型ダイオードを有する半導体チップのＣ―Ｃ線の断面図である。 本発明の他の実施の形態である双方向プレーナ型ダイオードを有する半導体チップの上面から見た平面図である。 図１２の双方向プレーナ型ダイオードを有する半導体チップのＤ―Ｄ線の断面図である。 本発明の他の実施の形態である双方向プレーナ型ダイオードを有する半導体チップの上面から見た平面図である。 図１４の双方向プレーナ型ダイオードを有する半導体チップのＥ―Ｅ線の断面図である。 図４で説明したパッケージ構成の双方向プレーナ型ダイオードと他の受動部品とを含むダイオードモジュールの一部破断平面図である。 図１６に示したダイオードモジュールの要部断面図である。

符号の説明

１ ｎ^＋＋型半導体領域（第１半導体領域）
２ ｐ^＋型半導体領域（第２半導体領域）
３ ｎ^＋＋型半導体領域（第３半導体領域）
４ ｎ^＋＋型半導体領域（第３半導体領域）
５ ｎ^＋型半導体領域（第４半導体領域）
８ 第１電極
９ 第２電極
９ａ 主要部
９ｂ 接続部
１０ 第３電極
１１ 第１パッシベーション膜
１１ａ，１１ｂ，１１ｃ 開口部
１２ 第２パッシベーション膜
１３ ライフタイム制御領域
１５ 絶縁膜
１５ａ 開口部
１６ 絶縁膜
１６ａ，１６ｂ 開口部
２０ 半田
２１ａ，２１ｂ リード電極
２２ ワイヤー
２３ モールド樹脂
２５ 重なり部分
２８ ｐ^＋＋型半導体領域（第５半導体領域）
３０ ｎ^＋型半導体領域（第６半導体領域）
３３ リード電極
３４ａ，３４ｂ モールド樹脂
ＳＣ 半導体チップ
ＤＰ ダイオード
ＤＭ ダイオードモジュール
ＣＰ キャパシタ
ＲＰ 抵抗
ＬＰ インダクタンス

Claims (5)

1. 厚さ方向に沿って互いに反対に位置する第１主面および第２主面を有する半導体チップを備え、
   前記半導体チップは、
   前記第２主面を持つ第１導電型の第１半導体領域と、
   前記第１半導体領域上に形成され、前記第１導電型とは反対の第２導電型の半導体領域であって、前記第１主面を持つ第２半導体領域と、
   前記第２半導体領域の前記第１主面に、互いに離間するように設けられた２つの第１導電型の第３半導体領域と、
   前記２つの第１導電型の第３半導体領域の各々から離間して設けられ、前記第２半導体領域の第１主面から前記第２半導体領域を貫通し、さらに前記第１半導体領域に接するように設けられた第１導電型の第４半導体領域と、
   前記２つの第１導電型の第３半導体領域のうちの一方の第３半導体領域にオーミック接続された第１電極と、
   前記２つの第１導電型の第３半導体領域のうちの他方の第３半導体領域と前記第４半導体領域とにオーミック接続された第２電極と、
   前記第１半導体領域の前記第２主面にオーミック接続された第３電極とを有し、
   前記第１電極にオーミック接続された前記一方の第３半導体領域と、前記第１半導体領域との間にある前記第２半導体領域にライフタイムキラーを導入したことを特徴とする双方向プレーナ型ダイオード。
2. 厚さ方向に沿って互いに反対に位置する第１主面および第２主面を有する半導体チップを備え、
   前記半導体チップは、
   前記第２主面を持つ第１導電型の第１半導体領域と、
   前記第１半導体領域上に形成され、前記第１導電型とは反対の第２導電型の半導体領域であって、前記第１主面を持つ第２半導体領域と、
   前記第２半導体領域の前記第１主面に、互いに離間するように設けられた２つの第１導電型の第３半導体領域と、
   前記２つの第１導電型の第３半導体領域のうちの一方の第３半導体領域にオーミック接続された第１電極と、
   前記２つの第１導電型の第３半導体領域のうちの他方の第３半導体領域の一部と重なるように設けられ、前記第２半導体領域の第１主面から前記第２半導体領域を貫通し、さらに前記第１半導体領域に接するように設けられた第１導電型の第４半導体領域と、
   前記２つの第１導電型の第３半導体領域のうちの他方の第３半導体領域と前記第４半導体領域とにオーミック接続された第２電極と、
   前記第１半導体領域の前記第２主面にオーミック接続された第３電極とを有することを特徴とする双方向プレーナ型ダイオード。
3. 厚さ方向に沿って互いに反対に位置する第１主面および第２主面を有する半導体チップを備え、
   前記半導体チップは、
   前記第２主面を持つ第１導電型の第１半導体領域と、
   前記第１半導体領域上に形成され、前記第１導電型とは反対の第２導電型の半導体領域であって、前記第１主面を持つ第２半導体領域と、
   前記第２半導体領域の前記第１主面に、互いに離間するように設けられた２つの第１導電型の第３半導体領域と、
   前記２つの第１導電型の第３半導体領域のうちの一方の第３半導体領域にオーミック接続された第１電極と、
   前記２つの第１導電型の第３半導体領域のうちの他方の第３半導体領域の一部と重なるように設けられ、前記第２半導体領域の第１主面から前記第２半導体領域を貫通し、さらに前記第１半導体領域に接するように設けられた第１導電型の第４半導体領域と、
   前記２つの第１導電型の第３半導体領域のうちの他方の第３半導体領域と前記第４半導体領域とにオーミック接続された第２電極と、
   前記第１半導体領域の前記第２主面にオーミック接続された第３電極とを有し、
   前記第１電極にオーミック接続された前記一方の第３半導体領域と、前記第１半導体領域との間にある前記第２半導体領域にライフタイムキラーを導入したことを特徴とする双方向プレーナ型ダイオード。
4. 請求項１、２または３記載の双方向プレーナ型ダイオードにおいて、前記第１電極にオーミック接続された前記一方の第３半導体領域を取り囲む位置に、前記第２半導体領域よりも高い不純物濃度を持つ第２導電型の第５半導体領域を、前記第２半導体領域の前記第１主面から所望の深さで設けたことを特徴とする双方向プレーナ型ダイオード。
5. 請求項１、２、３または４記載の双方向プレーナ型ダイオードにおいて、前記２つの第１導電型の第３半導体領域の各々を取り囲む位置に、前記第３半導体領域よりも低い不純物濃度を持つ第１導電型の第６半導体領域を、前記第３半導体領域の各々に接するように、かつ、前記第２半導体領域の第１主面から所望の深さで設けたことを特徴とする双方向プレーナ型ダイオード。

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