JP2007150085A - 双方向プレーナ型ダイオード - Google Patents

双方向プレーナ型ダイオード Download PDF

Info

Publication number
JP2007150085A
JP2007150085A JP2005344249A JP2005344249A JP2007150085A JP 2007150085 A JP2007150085 A JP 2007150085A JP 2005344249 A JP2005344249 A JP 2005344249A JP 2005344249 A JP2005344249 A JP 2005344249A JP 2007150085 A JP2007150085 A JP 2007150085A
Authority
JP
Japan
Prior art keywords
semiconductor region
type semiconductor
main surface
semiconductor
region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2005344249A
Other languages
English (en)
Other versions
JP4856419B2 (ja
Inventor
Susumu Murakami
進 村上
Akihiro Nakahara
章浩 中原
Minoru Nakamura
稔 中村
Masahiro Nakaya
正博 中矢
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Technology Corp
Original Assignee
Renesas Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Technology Corp filed Critical Renesas Technology Corp
Priority to JP2005344249A priority Critical patent/JP4856419B2/ja
Publication of JP2007150085A publication Critical patent/JP2007150085A/ja
Application granted granted Critical
Publication of JP4856419B2 publication Critical patent/JP4856419B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Landscapes

  • Semiconductor Integrated Circuits (AREA)

Abstract

【課題】双方向プレーナ型ダイオードの耐圧を向上させる。
【解決手段】双方向プレーナ型ダイオードを有する半導体チップSCにおいて、n++型半導体領域1と、n++型半導体領域3,4との間のp型半導体領域2にライフタイム制御領域13を設けた。ライフタイム制御領域13は、ライフタイムを短縮する機能を有する領域である。このようなライフタイム制御領域13を設けたことにより、n++型半導体領域1と、p型半導体領域2と、n++型半導体領域3,4とにより形成されるpnp構造あるいはnpn構造のトランジスタ構造での電流増幅率を下げることができるので、双方向プレーナ型ダイオードの耐圧を向上させることができる。
【選択図】図2

Description

本発明は、双方向プレーナ型ダイオードの高耐圧化に関するものである。
双方向に電圧阻止能力を有するダイオードとして、2個のダイオードを逆直列に接続して使用されていたものを、部品点数の削減、組み立て工数の低減のため、一個の素子で実現にするための技術が一般に利用されている。このため、例えば特開平7−254620号公報(特許文献1)記載の面実装半導体装置では、第1導電型半導体基板の一方の表面に互いに離れて形成された反対の第2導電型の半導体領域を形成し、この2つの半導体領域表面にリードフレームを接続することにより、一部のリードフレームを除いた全体が樹脂で封止され一体化する技術により、双方向性の面実装型半導体装置が得られるとされている。
さらに、この種のダイオードとして、例えば特開2004−179572号公報(特許文献2)記載の双方向ツェナーダイオードでは、基板の両面に2つの電極が形成されており、2つのダイオードを基板の表面側に形成し、ダイボンディングとワイヤボンディングとによりリードフレーム上にマウントして、双方向のツェナーダイオードが得られるとされている。
さらに、双方向に電圧を阻止できるダイオードとして、例えば特開2002−373992号公報(特許文献3)記載の双方向定電圧ダイオードまたはその製造方法では、pnpあるいはnpn構造の双方向に定電圧で降伏するベベル型のダイオードペレットのpn接合側面が、曲率を有する負ベベル構造を有し、一方の主表面から投影される投影図において中間の半導体領域がダイオードペレットの最外周になるよう加工され、負ベベル面がポリイミドシリコーンあるいはガラスによって被覆されることにより、逆方向の阻止特性が優れたダイオードが得られるとされている。
特開平7−254620号公報 特開2004−179572号公報 特開2002−373992号公報
ところで、上記双方向ダイオードは、いずれもpnp構造あるいはnpn構造のトランジスタ構造であり、互いに逆方向に直列に接続されたpn接合に逆バイアス電圧が印加されたとき降伏を起こすことにより、双方向に一定の電圧を阻止できる。しかし、上記双方向ダイオードにおいては、トランジスタ作用の影響を受けて耐圧が低下する、という問題があることを本発明者は見出した。すなわち、双方向ダイオードの降伏電圧は純粋にpn接合の降伏電圧で決まらず、降伏時に流れる電流がトランジスタ構造のベース電流となってpn接合の耐圧以下で降伏が生じる(いわゆるトランジスタ作用)。これにより、双方向ダイオードの耐圧が低下する、という問題がある。
そこで、本発明の目的は、双方向ダイオードの耐圧を向上させることのできる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
すなわち、本発明は、第1導電型の第1半導体領域と、前記第1導電型とは反対の第2導電型の半導体領域であって、前記第1半導体領域に接するように設けられた第2導電型の第2半導体領域と、前記第2半導体領域に接するように設けられた第1導電型の第3半導体領域とを有する双方向ダイオードにおいて、前記第2半導体領域にライフタイムキラーを導入したものである。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
すなわち、前記第2半導体領域にライフタイムキラーを導入したことにより、前記第2半導体領域のライフタイムを低減することができるので、前記第1、第3半導体領域間に電圧を印加した場合、第1、第2、第3半導体領域により形成されるpnp構造あるいはnpn構造のトランジスタ構造での電流増幅率を下げることができる。これにより、ライフタイムキラーを導入しない場合より、電流増幅率を低減できるので双方向ダイオードの耐圧を向上させることができる。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等(個数、数値、量、範囲等を含む)に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素(要素ステップ等も含む)は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付すようにし、その繰り返しの説明は可能な限り省略するようにしている。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
(実施の形態1)
本実施の形態1では、双方向プレーナ型ダイオードの阻止特性の向上を実現するため、一方の導電型の半導体領域の間に介在する他方の導電型の半導体領域のライフタイムをライフタイムキラーの導入(軽元素のイオン打ち込みや重金属の拡散)により低減する技術を説明する。
図1は、本発明の一実施の形態である双方向プレーナ型ダイオードを有する半導体チップの上面から見た平面図、図2は図1の双方向プレーナ型ダイオードを有する半導体チップのA―A線の断面図である。なお、図1の平面図では図面を見易くするために一部にハッチングを付している。
本実施の形態1の双方向プレーナ型ダイオードは、双方向に電圧を阻止する特性を有するダイオードである。この双方向プレーナ型ダイオードを有する半導体チップSCは、例えばシリコン(Si)単結晶からなり、その厚さ方向に沿って互いに反対側に位置する第1主面と第2主面とを有している。
また、半導体チップSCは、上記第2主面を持つ高不純物濃度のn++型半導体領域(第1導電型の第1半導体領域)1と、そのn++型半導体領域上にエピタキシャル法等により形成され、上記第1主面を持つp型半導体領域(第2導電型の第2半導体領域)2と、上記p型半導体領域2の上記第1主面に、選択的に拡散により互いに離間するように形成された2つの高不純物濃度のn++型半導体領域(第1導電型の第3半導体領域)3,4とを有している。
2つのn++型半導体領域3,4は、平面で見ると略三角形状に形成されており、半導体チップSCの対角を結ぶ線を中心としてその左右に対称になるように、かつ、その各々の三角形のn++型半導体領域3,4の鈍角が半導体チップSCの角部を向くように配置されている。
また、半導体チップSCは、n型半導体領(第1導電型の第4半導体領域)5を有している。このn型半導体領5は、上記2つのn++型半導体領域3,4の各々から離間して設けられ、上記p型半導体領域2の第1主面からp型半導体領域2を貫通し、さらに上記n++型半導体領域1に接し(または達し)n++型半導体領域1に電気的に接続された状態で、選択的に拡散により形成されている。
また、半導体チップSCは、上記2つのn++型半導体領域3,4のうち、n++型半導体領域3にオーミック接続された第1電極8と、n++型半導体領域4にオーミック接続された第2電極9と、上記n++型半導体領域1の第2主面にオーミック接続された第3電極10とを有している。
第1電極8は、上記n++型半導体領域3よりも若干大きな平面略三角形状に形成されており、上記n++型半導体領域3を覆うように配置されている。この第1電極8は、上記第1主面上に堆積された第1パッシベーション膜11に開口された開口部11aを通じて、上記n++型半導体領域3にオーミック接続されている。
上記第2電極9は、その主要部9aと接続部9bとを有している。第2電極9の主要部9aは、上記n++型半導体領域4よりも若干大きな平面略三角形状に形成されており、上記n++型半導体領域4を覆うように配置されている。この第2電極9の主要部9aは、上記パッシベーション膜11に開口された開口部11bを通じて、上記n++型半導体領域4にオーミック接続されている。一方、第2電極9の接続部9bは、主要部9aの2つの鋭角部の各々から半導体チップSCの角部の上記n型半導体領域5に重なる位置まで延在し、パッシベーション膜11に開口された開口部11cを通じて、上記n型半導体領域5にオーミック接続されている。すなわち、第2電極9は、その接続部9bを通じてn型半導体領域5に電気的に接続され、それを通じてn++型半導体領域1に電気的に接続され、さらに第2主面の第3電極10に電気的に接続されている。これにより、上記第3電極10は、上記第2電極9と同電位になるように設計されている。符号の12は第2パッシベーション膜であり、第1パッシベーション膜11及び第1電極8、第2電極9上に形成され、電極取り出し用に第1電極8および第2電極9の一部が露出されるような開口部12a,12bが設けられている。
ところで、本実施の形態1においては、n++型半導体領域3,4およびその隣接間と、n++型半導体領域1との間のp型半導体領域2の広範囲に渡ってライフタイム制御領域13が形成されている。このライフタイム制御領域13は、後述の特性上の理由からは少なくとも上記第1電極8にオーミック接続されたn++型半導体領域3と、上記n++型半導体領域1との間にある上記p型半導体領域2に形成されていることが好ましい。ライフタイム制御領域13は、半導体中の過剰小数キャリアが再結合により消滅するまでの時間、いわゆるライフタイムを制御(短縮)する領域である。ライフタイム制御領域13には、ライフタイムキラーが導入されている。ライフタイムキラーは、例えばヘリウムイオンあるいはプロトン等のような軽元素または金や白金等のような重金属等からなる。このライフタイムキラーは、それ自体がライフタイムの制御(短縮)に寄与する場合もあるが、それ自体は直接寄与することはなく半導体(Si)中に導入されることにより半導体の結晶構造に変化(例えば結晶欠陥)を生じさせることでライフタイムの制御(短縮)に寄与する場合もある。
次に、このような半導体チップSCに形成された本実施の形態1の双方向プレーナ型ダイオードの動作について説明する。
まず、発明者が見出した課題について説明する。上記ライフタイム制御領域13が無い場合において、第1電極8が正、第3電極10が負となる電圧が印加されると、p+型半導体領域2とn++型半導体領域3からなるpn接合が逆バイアスされ、p型半導体領域2とn++型半導体領域4とからなるpn接合とp型半導体領域2とn++型半導体領域1とからなるpn接合が順バイアスされる。
今、n++型半導体領域3とp型半導体領域2、さらにn++型半導体領域1からなるnpnトランジスタ構造を考える。第1電極8に正、第3電極10が負となる電圧を印加して降伏が生じると、npnトランジスタ構造において、ベースと想定されるp型半導体領域2を開放にしたときの降伏現象とみなすことができる。この状態で、逆バイアス接合で発生したリーク電流がトランジスタのエミッタとなるn++型半導体領域1とベースとなるp半導体領域2のpn接合の順バイアスを加速し、リーク電流が純粋にダイオードと比べて増加する。さらに、順バイアス接合となるpn接合のエミッタとなるn++型半導体領域1から注入された電子はpベース領域となるp型半導体領域2内では少数キャリアである。注入された少数キャリアである電子が空乏層内に到達すると、電界強度が強い空乏層内で増倍作用があるため、純粋にpn接合の耐圧以下の電圧値で、急激にリーク電流が無限大となる、いわゆるトランジスタ動作による耐圧低下が観測される。
この主な原因は、注入された少数キャリアが空乏層内に到達することにあり、これを防止するためには、ベース幅を大きくするか、あるいは少数キャリアのライフタイムを下げる(短縮する)かして、注入された少数キャリアを空乏層に到達しない工夫が必要である。ベース幅を大きくするとこのトランジスタ動作による耐圧低下を防止しできるが、図2に示した構造においてp型半導体領域2の厚みを大きくしなければならず、p型半導体領域2をエピタキシャル成長で形成する場合、本来ダイオード耐圧が得られる厚みのエピタキシャル成長層以上の厚みが必要となるだけでなく、上述した連結用のn型半導体領域5を形成する時間が非常に長くなるという問題がある。
そこで、本実施の形態1においては、注入された少数キャリアである電子が空乏層に到達しないよう、p型半導体領域2における少数キャリアとなる電子のライフタイム制御領域13を設けるようにした。これにより、n++型半導体領域1と、p型半導体領域2と、n++型半導体領域3,4とにより形成されるpnp構造あるいはnpn構造のトランジスタ構造での電流増幅率を下げることができ、上記トランジスタ動作を防止することができるので、双方向プレーナ型ダイオードの耐圧を向上させることができる。本発明者によれば、通常の拡散で使用する不純物以外の軽金属のイオン打ち込み、あるいは重金属の導入によりライフタイム制御領域13を設けることにより、ライフタイム制御をしない場合と比べて、ライフタイムを短くでき、トランジスタ動作による耐圧低下を防止できることが判った。さらに、高電流密度におけるトランジスタの2次降伏も低減でき、非常に信頼性が高いことが判明した。
次に、本実施の形態1の双方向プレーナ型ダイオードの製造方法例を図3により説明する。図3(a)〜(e)は、図1および図2に示した双方向プレーナ型ダイオードの主な製造工程後の断面図を示している。
図3(a)は、本実施の形態1の双方向プレーナ型ダイオードの製造工程中における半導体ウエハの要部断面図を示している。半導体ウエハは、平面略円形状の半導体薄板であり、これを複数個に分割(切断)することにより、上記半導体チップSCが形成されるものである。なお、半導体チップSCの第1主面は半導体ウエハの第1主面に相当し、半導体チップSCの第2主面は半導体ウエハの第2主面に相当する。
ここでは、まず、高不純物濃度のn++型半導体領域1の上にエピタキシャル法によってp型半導体領域2を形成した後、このp型半導体領域2上に、例えば酸化シリコン(SiO)からなる絶縁膜15を形成する。続いて、その絶縁膜15の一部を通常のフォトリソグラフィ(フォトレジスト膜の塗布、露光および現像を含む一連の工程)技術およびエッチング技術により除去して開口部15aを形成する。これにより、n型半導体領域5の形成領域を絶縁膜15から露出させる。その後、その絶縁膜15の開口部15aを通じて、例えばリン(P)を拡散(導入)することにより、p型半導体領域2の第1主面からn++型半導体領域1に接する(達する)ように、n型半導体領域5を選択的に形成する。
次いで、図3(b)では、同図(a)で示した上記絶縁膜15を除去した後、新たに酸化シリコンからなる絶縁膜16を形成する。続いて、その絶縁膜16の一部を通常のフォトリソグラフィ技術およびエッチング技術により除去して開口部16a,16bを形成する。その後、その開口部16a,16bを通じて、例えばリン(P)を拡散(導入)することにより、p型半導体領域2およびn型半導体領域5の第1主面から所望の深さに延びるn++型半導体領域3,4を選択的に形成する。n++型半導体領域3,4の表面濃度は、例えば単位体積あたり1×1020/cmとなっている。
次いで、図3(c)では、所定の形状に加工された鉛やタングステン等をマスクとして、ライフタイムキラーとなるヘリウム(He)イオンあるいはプロトン(H)等のような軽元素イオンを、例えば5〜50MeVの加速エネルギーで単位面積あたり1×1010〜1×1013/cmの照射量で照射する。これにより、n++型半導体領域3,4およびその隣接間と、n++型半導体領域1との間のp型半導体領域2の広範囲に渡ってライフタイム制御領域13を形成する。上記ライフタイム制御領域13は、例えば金(Au)や白金(Pt)等のような重金属をp型半導体領域2の第1主面上に蒸着して、例えば600〜990℃の温度で所定の時間熱処理(熱拡散処理)をすることにより形成することもできる。通常、ライフタイム制御をしない場合、p型半導体領域2のライフタイムは1〜10μsであったが、本実施の形態1によれば0.1〜0.5μsに短縮できた。
続いて、図3(d)に示すように、上記の工程で形成された絶縁膜16を除去して、新たに酸化膜を熱酸化法あるいはCVD法により形成し、さらにリンガラス(PSG)膜を堆積することにより、上記第1パッシベーション膜11を形成する。その後、フォトリソグラフィ技術およびエッチング技術により第1パッシベーション膜11の一部に図1で示した開口部11a〜11cを形成した後、-表面にアルミニウムあるいはシリコン入りアルミニウムを蒸着し、これを通常のフォトリソグラフィ技術およびエッチング技術によりパターニングすることにより、第1電極8及び第2電極9を形成する。その後、上記半導体ウエハの第1主面上に第2パッシベーション膜12であるプラズマ窒化シリコン膜を形成し、通常のフォトリソグラフィ技術およびエッチング技術によりパターニングして第1電極8と第2電極9の一部を露出させる。
その後、図3(e)に示すように、上記半導体ウエハの第2主面に、例えば金あるいは金―アンチモン合金を蒸着した後、例えば300〜450℃で熱処理することにより第3電極10を形成する。
次に、図4は本実施の形態1の双方向プレーナ型ダイオードをモールド樹脂で封止したパッケージ構造の様子を示す一部破断断面図である。双方向プレーナ型ダイオードが形成された半導体チップSCは、その裏面(第2主面)の第3電極10が半田20を介してリード電極21aに電気的に接続された状態でリード電極21a上に実装されている。また、半導体チップSCの第1主面の第1電極8は、ワイヤー22を通じてリード電極21bと電気的に接続されている。半導体チップSCおよびワイヤー22の全体と、リード電極21a,21bの一部とは、モールド樹脂23により封止されている。リード電極21a,21bの一部は、モールド樹脂23の同一面から露出されており、面実装型のパッケージ構成のダイオードDPが構成されている。このような本実施の形態1によれば、例えば体積が1mm以下の小型パッケージにダイオードを組み込むことができるので、部品の小型化、軽量化を図ることができる。
次に、図5は本実施の形態1の双方向プレーナ型ダイオードの特性を示す図である。この図において、符号W0は本実施の形態1の技術を使用しない双方向プレーナ型ダイオードの降伏特性を示し、符号W1は本実施の形態1のライフタイムキラーを導入した場合の降伏特性を示している。この図が示すように、符号W0で示す場合は電圧が6.5V程度であり約1mAの電流が流れるとトランジスタ動作により、スナップバックする現象が見られたが、ライフタイム制御領域13を設けることにより、符号W1が示すように電流が100mA流れても、トランジスタ動作が現れず、降伏電圧も7Vと高い値を示した。
(実施の形態2)
本実施の形態2では、半導体チップの第1主面の第2電極と半導体チップの第2主面の第3電極との接続構成の変形例について説明する。
図6は本発明の他の実施の形態である双方向プレーナ型ダイオードを有する半導体チップの上面から見た平面図、図7は図6の双方向プレーナ型ダイオードを有する半導体チップのB―B線の断面図、図8は図6の双方向プレーナ型ダイオードを有する半導体チップのC―C線の断面図である。なお、図6の平面図では図面を見易くするために一部にハッチングを付している。
本実施の形態2では、電極の取り出し方を簡略化しているところが前記実施の形態1と異なっている。すなわち、前記実施の形態1では、第2電極9と第3電極10とを等電位に接続する手段として、第2電極9の接続部9bを半導体チップSCの角部まで延ばし、そこで開口部11cを通じてn型半導体領域5に接続する方法について示した。これに対して本実施の形態2では、n型半導体領域5を拡散する場合、n++型半導体領域4の一部を含んで、p型半導体領域2の第1主面から選択的に拡散して形成している。すなわち、本実施の形態2では、半導体チップSCの一つの角部近傍において、n型半導体領域5が半導体チップSCの中央の方向に延び、平面略三角形状のn++型半導体領域4の略直角部において平面的にも断面的にも重なっており、n++型の半導体領域4に電気的に直接接続されている。符号の25は、n++型半導体領域4とn型半導体領域5との重なり部分である。このような拡散層の重なり部分25を設けることにより、n++型の半導体領域4は、n型半導体領域5と電気的に接続され、さらにn++型半導体領域1と電気的に接続されている。そして、これにより、半導体チップSCの第1主面の第2電極9と半導体チップSCの第2主面の第3電極10とが電気的に接続され同電位となるように設計されている。
このような構成を採用することにより、前記実施の形態1の図1に示した開口部11cが不用となり前記実施の形態1の場合の第2電極9とn++型半導体領域5との接続領域を無くすことができる。その分、本実施の形態2の場合、前記実施の形態1の場合よりもn++型半導体領域3,4の平面積を大きくすることができるので、主電流が流れる電流通路面積を増大させることができる。このため、電流容量を増大することができるので、使用可能な電力を増大させることができる。また、双方向プレーナ型ダイオードの製造工程を簡略化することもできる。
(実施の形態3)
本実施の形態3では、前記実施の形態2の構成に前記実施の形態1で説明したライフタイム制御領域を設けた場合について説明する。
図9は本発明の他の実施の形態である双方向プレーナ型ダイオードを有する半導体チップの上面から見た平面図、図10は図9の双方向プレーナ型ダイオードを有する半導体チップのB―B線の断面図、図11は図9の双方向プレーナ型ダイオードを有する半導体チップのC―C線の断面図である。なお、図9の平面図では図面を見易くするために一部にハッチングを付している。
本実施の形態3では、前記実施の形態2の構成においてp型半導体領域2に、ライフタイム制御領域13が形成されている。ライフタイム制御領域13は、前記実施の形態1と同様に形成されているが、n型半導体領域5には重ならないように形成されている。すなわち、ライフタイム制御領域13は、n型半導体領域5から離れたp型半導体領域2に形成されている。これは、n型半導体領域5にライフタイム制御領域13が形成されているとn型半導体領域5での抵抗が高くなり電流の流れが阻害されてしまうからである。これ以外のライフタイム領域13の形成方法や作用効果は前記実施の形態1と同じである。
(実施の形態4)
図12は本発明の他の実施の形態である双方向プレーナ型ダイオードを有する半導体チップの上面から見た平面図、図13は図12の双方向プレーナ型ダイオードを有する半導体チップのD―D線の断面図である。なお、図12の平面図では図面を見易くするために一部にハッチングを付している。
本実施の形態4の双方向プレーナ型ダイオードにおいて前記実施の形態3と異なるところは、p型半導体領域2にn++型半導体領域3を取り囲むようにp++型半導体領域(第5半導体領域)28を形成したことにある。このp++型半導体領域28は、例えば不純物のボロン(B)をp型半導体領域2の第1主面から選択的に拡散することで形成されている。p++型半導体領域28の不純物濃度は、p型半導体領域2の不純物濃度よりも高くなっている。また、p++型半導体領域28の接合深さは、n++型半導体領域3,4の接合深さと同じかまたは若干深い位置となっている。また、p++型半導体領域28は、平面で見ると第1電極8の外周よりも外側に形成されている。
このようなp++型半導体領域28を設けることにより、双方向プレーナ型ダイオードの信頼性を向上させることができる。すなわち、第1電極8と、第3電極10との間に、第1電極8が正、第3電極10が負となる電圧が印加されると、n++型半導体領域3とp型半導体領域2とからなるpn接合が逆バイアスされ、このpn接合から広がる空乏層がp型半導体領域2に拡がる。ここで、通常の動作で、プレーナ型ダイオードを動作させると、パッシベーション膜中あるいはパッシベーション膜上の電位により、半導体表面(第1主面)に空乏層が形成され内部より表面で空乏層の拡がりが大きくなることがある。n++型半導体領域3、p型半導体領域2、n++型半導体領域4からなるnpnのトランジスタ構造からなるpベース表面が空乏層に変わると、pベースとなるp型半導体領域2の表面の中性領域が狭くなり、エミッタとして動作するn++型半導体4から注入される少数キャリアが空乏層に到達しやすくなり、トランジスタ動作による耐圧低下が懸念される。
これに対して、本実施の形態4のようにp++型半導体領域28を設けることにより、pn接合から延びる空乏層を、このp++型半導体領域28で止めることができるので、p++型半導体領域28とn++型半導体領域4と間にある中性領域のp型半導体2の第1主面を中性領域のまま維持できる。従って、p型半導体2の第1主面におけるトランジスタ動作を防止できるので、信頼性の高い双方向プレーナ型ダイオードを得ることができる。したがって、前記実施の形態2,3で説明した効果を、信頼性も高い状態で達成することができる。
(実施の形態5)
図14は本発明の他の実施の形態である双方向プレーナ型ダイオードを有する半導体チップの上面から見た平面図、図15は図14の双方向プレーナ型ダイオードを有する半導体チップのE―E線の断面図である。なお、図14の平面図では図面を見易くするために一部にハッチングを付している。
本実施の形態5の双方向プレーナ型ダイオードにおいて前記実施の形態3と異なるところは、p型半導体領域2と、n++型半導体領域3あるいはn++型半導体領域4(ここではn++型半導体領域3,4の両方)とからなるpn接合の終端部(外周部)にn型半導体領域(第6半導体領域)30を形成し、p型半導体領域2の第1主面でのp+型半導体領域2とn++型半導体領域3あるいはn++型半導体領域4とで形成されるp/n++接合を、p/n/n++接合に変え、かつ、n++型半導体領域3あるいはn++型半導体領域4の接合終点部(外周部)にn型半導体領域30による曲率部を形成したことにある。
このn型半導体領域30は、例えばリン(P)または砒素(As)をp型半導体領域2の第1主面から選択的に拡散することで形成されている。また、このn型半導体領域30の不純物濃度は、n++型半導体領域3,4の不純物濃度よりも低くなっている。また、n型半導体領域30の接合深さは、n++型半導体領域3,4の接合深さよりも深い位置となっている。
このようなn型半導体領域30を設けることにより、例えばn++型半導体領域3あるいはn++型半導体領域4とp型半導体領域2とからなるpn接合の耐圧より、n型半導体領域30とp型半導体領域2とからなるpn接合の耐圧を高めることができる。従って、n++型半導体領域3あるいはn++型半導体領域4とp型半導体領域2とからなるpn接合の耐圧を双方向に利用する場合、pn接合の形状効果による耐圧の変動を防止することができるので、所定の降伏電圧が得られやすい、という効果を得ることができる。
(実施の形態6)
図16は図4で説明したパッケージ構成の双方向プレーナ型ダイオードDPの他に、図4と同様のパッケージ構成のキャパシタCP、抵抗RPおよびインダクタンスLP等の受動部品を、1つのダイオードモジュールDMとして組み込んだ例を示す。また、図17は図16に示したダイオードモジュールDPの要部断面を示す。
符号33はモジュールとして使用する場合のリード電極であり、このリード電極33は例えば図4で示した双方向プレーナ型ダイオードDPのリード電極21a,21bと半田を介して電気的に接続されている。他の受動部品であるキャパシタCP、抵抗RP、インダクタンスLPについても同様に、各々のリード電極とダイオードモジュールDMのリード電極33とを半田等により電気的に接続されている。このような双方向プレーナ型ダイオードDP、キャパシタCP、抵抗RPおよびインダクタンスLPと、リード電極33の一部は、モールド樹脂34a,34bにより覆われている。これにより、ダイオードモジュールDMが形成されている。
これらの受動部品はすべて最近のモバイル機器の普及に伴って、受動部品のモジュール化が進んでいる。以上説明したように、本実施の形態による双方向プレーナ型ダイオードDPは、小型化に適しており、受動部品である抵抗RPやインダクタンスLP、さらにキャパシタCP等を取り込んだダイオードモジュールDMを構成するのに適している。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発
明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可
能であることは言うまでもない。
例えば前記実施の形態1では面実装型のパッケージ構成の双方向プレーナ型ダイオードに適用した場合について説明したが、これに限定されるものではなく、例えばアキシャルリード型のパッケージ構成の双方向ダイオードにも適用できる。
本発明は、ダイオードの製造業に適用できる。
本発明の一実施の形態である双方向プレーナ型ダイオードを有する半導体チップの上面から見た平面図である。 図1の双方向プレーナ型ダイオードを有する半導体チップのA―A線の断面図である。 (a)〜(e)は、図1および図2に示した双方向プレーナ型ダイオードの主な製造工程後の断面図である。 図1の双方向プレーナ型ダイオードをモールド樹脂で封止したパッケージ構造の様子を示す一部破断断面図である。 図1の双方向プレーナ型ダイオードの特性を示す特性図である。 本発明の他の実施の形態である双方向プレーナ型ダイオードを有する半導体チップの上面から見た平面図である。 図6の双方向プレーナ型ダイオードを有する半導体チップのB―B線の断面図である。 図6の双方向プレーナ型ダイオードを有する半導体チップのC―C線の断面図である。 本発明の他の実施の形態である双方向プレーナ型ダイオードを有する半導体チップの上面から見た平面図である。 図9の双方向プレーナ型ダイオードを有する半導体チップのB―B線の断面図である。 図9の双方向プレーナ型ダイオードを有する半導体チップのC―C線の断面図である。 本発明の他の実施の形態である双方向プレーナ型ダイオードを有する半導体チップの上面から見た平面図である。 図12の双方向プレーナ型ダイオードを有する半導体チップのD―D線の断面図である。 本発明の他の実施の形態である双方向プレーナ型ダイオードを有する半導体チップの上面から見た平面図である。 図14の双方向プレーナ型ダイオードを有する半導体チップのE―E線の断面図である。 図4で説明したパッケージ構成の双方向プレーナ型ダイオードと他の受動部品とを含むダイオードモジュールの一部破断平面図である。 図16に示したダイオードモジュールの要部断面図である。
符号の説明
1 n++型半導体領域(第1半導体領域)
2 p型半導体領域(第2半導体領域)
3 n++型半導体領域(第3半導体領域)
4 n++型半導体領域(第3半導体領域)
5 n型半導体領域(第4半導体領域)
8 第1電極
9 第2電極
9a 主要部
9b 接続部
10 第3電極
11 第1パッシベーション膜
11a,11b,11c 開口部
12 第2パッシベーション膜
13 ライフタイム制御領域
15 絶縁膜
15a 開口部
16 絶縁膜
16a,16b 開口部
20 半田
21a,21b リード電極
22 ワイヤー
23 モールド樹脂
25 重なり部分
28 p++型半導体領域(第5半導体領域)
30 n型半導体領域(第6半導体領域)
33 リード電極
34a,34b モールド樹脂
SC 半導体チップ
DP ダイオード
DM ダイオードモジュール
CP キャパシタ
RP 抵抗
LP インダクタンス

Claims (5)

  1. 厚さ方向に沿って互いに反対に位置する第1主面および第2主面を有する半導体チップを備え、
    前記半導体チップは、
    前記第2主面を持つ第1導電型の第1半導体領域と、
    前記第1半導体領域上に形成され、前記第1導電型とは反対の第2導電型の半導体領域であって、前記第1主面を持つ第2半導体領域と、
    前記第2半導体領域の前記第1主面に、互いに離間するように設けられた2つの第1導電型の第3半導体領域と、
    前記2つの第1導電型の第3半導体領域の各々から離間して設けられ、前記第2半導体領域の第1主面から前記第2半導体領域を貫通し、さらに前記第1半導体領域に接するように設けられた第1導電型の第4半導体領域と、
    前記2つの第1導電型の第3半導体領域のうちの一方の第3半導体領域にオーミック接続された第1電極と、
    前記2つの第1導電型の第3半導体領域のうちの他方の第3半導体領域と前記第4半導体領域とにオーミック接続された第2電極と、
    前記第1半導体領域の前記第2主面にオーミック接続された第3電極とを有し、
    前記第1電極にオーミック接続された前記一方の第3半導体領域と、前記第1半導体領域との間にある前記第2半導体領域にライフタイムキラーを導入したことを特徴とする双方向プレーナ型ダイオード。
  2. 厚さ方向に沿って互いに反対に位置する第1主面および第2主面を有する半導体チップを備え、
    前記半導体チップは、
    前記第2主面を持つ第1導電型の第1半導体領域と、
    前記第1半導体領域上に形成され、前記第1導電型とは反対の第2導電型の半導体領域であって、前記第1主面を持つ第2半導体領域と、
    前記第2半導体領域の前記第1主面に、互いに離間するように設けられた2つの第1導電型の第3半導体領域と、
    前記2つの第1導電型の第3半導体領域のうちの一方の第3半導体領域にオーミック接続された第1電極と、
    前記2つの第1導電型の第3半導体領域のうちの他方の第3半導体領域の一部と重なるように設けられ、前記第2半導体領域の第1主面から前記第2半導体領域を貫通し、さらに前記第1半導体領域に接するように設けられた第1導電型の第4半導体領域と、
    前記2つの第1導電型の第3半導体領域のうちの他方の第3半導体領域と前記第4半導体領域とにオーミック接続された第2電極と、
    前記第1半導体領域の前記第2主面にオーミック接続された第3電極とを有することを特徴とする双方向プレーナ型ダイオード。
  3. 厚さ方向に沿って互いに反対に位置する第1主面および第2主面を有する半導体チップを備え、
    前記半導体チップは、
    前記第2主面を持つ第1導電型の第1半導体領域と、
    前記第1半導体領域上に形成され、前記第1導電型とは反対の第2導電型の半導体領域であって、前記第1主面を持つ第2半導体領域と、
    前記第2半導体領域の前記第1主面に、互いに離間するように設けられた2つの第1導電型の第3半導体領域と、
    前記2つの第1導電型の第3半導体領域のうちの一方の第3半導体領域にオーミック接続された第1電極と、
    前記2つの第1導電型の第3半導体領域のうちの他方の第3半導体領域の一部と重なるように設けられ、前記第2半導体領域の第1主面から前記第2半導体領域を貫通し、さらに前記第1半導体領域に接するように設けられた第1導電型の第4半導体領域と、
    前記2つの第1導電型の第3半導体領域のうちの他方の第3半導体領域と前記第4半導体領域とにオーミック接続された第2電極と、
    前記第1半導体領域の前記第2主面にオーミック接続された第3電極とを有し、
    前記第1電極にオーミック接続された前記一方の第3半導体領域と、前記第1半導体領域との間にある前記第2半導体領域にライフタイムキラーを導入したことを特徴とする双方向プレーナ型ダイオード。
  4. 請求項1、2または3記載の双方向プレーナ型ダイオードにおいて、前記第1電極にオーミック接続された前記一方の第3半導体領域を取り囲む位置に、前記第2半導体領域よりも高い不純物濃度を持つ第2導電型の第5半導体領域を、前記第2半導体領域の前記第1主面から所望の深さで設けたことを特徴とする双方向プレーナ型ダイオード。
  5. 請求項1、2、3または4記載の双方向プレーナ型ダイオードにおいて、前記2つの第1導電型の第3半導体領域の各々を取り囲む位置に、前記第3半導体領域よりも低い不純物濃度を持つ第1導電型の第6半導体領域を、前記第3半導体領域の各々に接するように、かつ、前記第2半導体領域の第1主面から所望の深さで設けたことを特徴とする双方向プレーナ型ダイオード。
JP2005344249A 2005-11-29 2005-11-29 双方向プレーナ型ダイオード Expired - Fee Related JP4856419B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2005344249A JP4856419B2 (ja) 2005-11-29 2005-11-29 双方向プレーナ型ダイオード

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005344249A JP4856419B2 (ja) 2005-11-29 2005-11-29 双方向プレーナ型ダイオード

Publications (2)

Publication Number Publication Date
JP2007150085A true JP2007150085A (ja) 2007-06-14
JP4856419B2 JP4856419B2 (ja) 2012-01-18

Family

ID=38211100

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005344249A Expired - Fee Related JP4856419B2 (ja) 2005-11-29 2005-11-29 双方向プレーナ型ダイオード

Country Status (1)

Country Link
JP (1) JP4856419B2 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8330184B2 (en) 2010-09-15 2012-12-11 Kabushiki Kaisha Toshiba Bidirectional voltage-regulator diode
JP2018201035A (ja) * 2011-10-17 2018-12-20 ローム株式会社 双方向ツェナーダイオードチップ、ならびにそれを備えた回路アセンブリおよび電子機器
US10593814B2 (en) 2011-10-17 2020-03-17 Rohm Co., Ltd. Semiconductor device having first and second electrode layers electrically disconnected from each other by a slit

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS4919775A (ja) * 1972-03-01 1974-02-21
JPS5326684A (en) * 1976-08-25 1978-03-11 Hitachi Ltd Two-way zener diode
JPS62128532A (ja) * 1985-11-30 1987-06-10 Toshiba Corp 半導体装置及びその製造方法
JPS6323359A (ja) * 1986-07-16 1988-01-30 Nec Kansai Ltd プレ−ナ型半導体装置
JPH0226079A (ja) * 1988-07-14 1990-01-29 Nec Corp トリガダイオード
JPH06350110A (ja) * 1993-03-31 1994-12-22 Semikron Elektron Gmbh 高速パワーダイオード及びその製造方法
JPH10512396A (ja) * 1994-08-05 1998-11-24 テキサス インスツルメンツ インコーポレイテッド 電力半導体装置
JP2004179572A (ja) * 2002-11-29 2004-06-24 Rohm Co Ltd 双方向ツェナーダイオード

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS4919775A (ja) * 1972-03-01 1974-02-21
JPS5326684A (en) * 1976-08-25 1978-03-11 Hitachi Ltd Two-way zener diode
JPS62128532A (ja) * 1985-11-30 1987-06-10 Toshiba Corp 半導体装置及びその製造方法
JPS6323359A (ja) * 1986-07-16 1988-01-30 Nec Kansai Ltd プレ−ナ型半導体装置
JPH0226079A (ja) * 1988-07-14 1990-01-29 Nec Corp トリガダイオード
JPH06350110A (ja) * 1993-03-31 1994-12-22 Semikron Elektron Gmbh 高速パワーダイオード及びその製造方法
JPH10512396A (ja) * 1994-08-05 1998-11-24 テキサス インスツルメンツ インコーポレイテッド 電力半導体装置
JP2004179572A (ja) * 2002-11-29 2004-06-24 Rohm Co Ltd 双方向ツェナーダイオード

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8330184B2 (en) 2010-09-15 2012-12-11 Kabushiki Kaisha Toshiba Bidirectional voltage-regulator diode
JP2018201035A (ja) * 2011-10-17 2018-12-20 ローム株式会社 双方向ツェナーダイオードチップ、ならびにそれを備えた回路アセンブリおよび電子機器
US10593814B2 (en) 2011-10-17 2020-03-17 Rohm Co., Ltd. Semiconductor device having first and second electrode layers electrically disconnected from each other by a slit

Also Published As

Publication number Publication date
JP4856419B2 (ja) 2012-01-18

Similar Documents

Publication Publication Date Title
US9601485B2 (en) Reverse-conducting IGBT with buffer layer and separation layer for reducing snapback
US9548292B2 (en) Circuit including a resistive element, a diode, and a switch and a method of using the same
US11876131B2 (en) Semiconductor device
KR20150136046A (ko) 반도체 장치
WO2011101956A1 (ja) Pinダイオード
WO2014064873A1 (ja) 半導体装置の製造方法
US9653619B2 (en) Chip diode and method for manufacturing same
JP2007220814A (ja) 半導体装置
JP4856419B2 (ja) 双方向プレーナ型ダイオード
JP2008172165A (ja) 半導体装置
CN112466922A (zh) 半导体装置
JPH1154747A (ja) 半導体装置と半導体モジュール
US9006780B2 (en) Semiconductor device
JP4659490B2 (ja) ショットキバリアダイオードおよびその製造方法
JP2005136092A (ja) 半導体装置とその製造方法
JP6983567B2 (ja) 半導体装置、およびその製造方法
JP4808044B2 (ja) 半導体バルク抵抗素子および半導体バルク抵抗素子を有するモジュール
CN109256422B (zh) 一种半导体器件及其制造方法和电子装置
CN113451388A (zh) 半导体装置
US20130075865A1 (en) Semiconductor device
JP2007134384A (ja) 定電圧ダイオード
JP2005317894A (ja) 半導体装置とその製法
WO2024014402A1 (ja) 半導体装置の製造方法
JP2012119424A (ja) 半導体装置およびその製造方法
JP4834305B2 (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080208

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20100528

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20110624

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110705

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110831

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20111004

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20111028

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20141104

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees