JP2007108689A - 表示装置及び表示装置の駆動方法 - Google Patents

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Abstract

【課題】第１の容量素子に駆動トランジスタのしきい値電圧を保持するための第１の動作と第２の容量素子にビデオ信号に対応した駆動トランジスタのゲートとソース間電圧を保持するための第２の動作は別々の期間に動作していた。
【解決手段】第１の動作と第２の動作を同じ期間で動作できるようにするために、駆動トランジスタと対をなす特性が近似したトランジスタを用いる。一方のトランジスタでしきい値電圧を取得し、他方のトランジスタでビデオ信号に対応したゲートとソース間電圧を取得することで、第１の動作と第２の動作とを同じ期間に動作することが可能となり、画素への書き込み時間を短くすることができる。
【選択図】図１

Description

本発明はトランジスタを含んで構成される表示装置及び表示装置の駆動方法に関する。特に、薄膜トランジスタ（以下、「トランジスタ」ともいう）を含んで構成される画素を備えた半導体装置に関する。
エレクトロルミネセンス素子（有機ライトエミッティングダイオード（ＯＬＥＤ：Ｏｒｇａｎｉｃ−Ｌｉｇｈｔ−Ｅｍｉｔｔｉｎｇ−Ｄｉｏｄｅ）とも呼ばれている。以下、本明細書では「ＥＬ素子」若しくは「発光素子」ともいう。）とトランジスタを組み合わせたアクティブマトリクス型のディスプレイは、薄型で軽量なディスプレイとして注目を集め、内外で研究開発が活発化している。このディスプレイは、有機ＥＬディスプレイ（ＯＥＬＤ：Ｏｒｇａｎｉｃ−ＥＬ−Ｄｉｓｐｌａｙ）とも呼ばれ、２インチの小型のものから４０インチを超える大型ディスプレイの開発も検討されており、実用化段階での研究開発が盛んに行われている。
原理的に、ＥＬ素子の発光輝度はＥＬ素子に流れる電流値と比例関係にある。そのため、ＥＬ素子を表示媒体として用いた有機ＥＬディスプレイでは、ＥＬ素子に流れる電流値を制御して階調を表現する方法が知られている。また、ＥＬ素子に流れる電流値を制御する方法として、電圧入力型駆動法と電流入力型駆動法とが知られている。
電圧入力型駆動法は、ＥＬ素子と直列に接続されたトランジスタ（以下、「駆動トランジスタ」ともいう）のゲートに電圧信号を入力し、保持することで得られるゲートとソースとの間の電圧によって駆動トランジスタ、及びＥＬ素子に流れる電流値を制御する。電流入力型駆動法は、駆動トランジスタに電流信号を流すことで得られる駆動トランジスタのゲートとソースとの間の電圧によって駆動トランジスタ、及びＥＬ素子に流れる電流値を制御する（例えば、特許文献１参照）。
しかしながら、従来の電流入力駆動法によれば、低階調を表現する場合にソース信号線から微小な電流を流す必要がある。ビデオ信号として微小な電流を画素に入力する場合にソース信号線の寄生容量などを充電する時間が必要なため、書込み時間が長く必要になるという問題点があった。
また、電流入力型駆動法の他の例として、電流で入力した駆動ＴＦＴのＶｇｓと、その駆動ＴＦＴのしきい値電圧を二つの容量に保持して容量結合させることで、しきい値電圧を補償したまま実際のビデオ信号よりもＥＬ素子に流れる電流を小さくすることができる画素が知られている（例えば、特許文献２参照）。
しかしながら、このような画素構成にしても、ビデオ信号を書き込む場合にしきい値電圧を取得する期間Ｔ１と、ビデオ信号を書き込む期間Ｔ２とが必要となり、一画素あたりの面積は有限であるため、二つの容量素子の容量値の設定には限界がある。そのため、ビデオ信号として微小な電流を書き込む場合には書込み時間が足りなくなり、小型パネルに比べ大型パネルの場合はさらに一画素当りの書込み期間が短くなるという問題点があった。
国際公開第９８／４８４０３号パンフレット 特開２００４―３１０００６号公報
このような問題点に鑑み、本発明は一画素あたりの書込み時間をさらに短くし、パネルの大型化にも対応した駆動方法、及び表示装置を提供することを目的とする。
本発明の一は、第１のトランジスタと、第２のトランジスタと、第１のトランジスタに流れる電流に対応したゲートとソース間の電圧が保持される第１の容量素子と、第２のトランジスタのしきい値電圧が保持される第２の容量素子と、第１のトランジスタと第２のトランジスタの間に備えられ、第１の容量素子と第２の容量素子を容量結合するためのスイッチング素子とを有する画素を備えたことを特徴とする表示装置である。
本発明の一は、第１端子が第１の配線に接続され、第２端子が第１のスイッチング素子を介して第２の配線に接続され、第２端子が第２のスイッチング素子を介してゲートに接続される第１のトランジスタと、第１端子が第１の配線に接続され、第２端子が第３のスイッチング素子を介してゲートに接続される第２のトランジスタと、一方の電極が第１の配線に接続され、他方の電極が第１のトランジスタのゲートに接続される第１の容量素子と、一方の電極が第１の配線に接続され、他方の電極が第２のトランジスタのゲートと、第４のスイッチング素子を介して第１の容量素子の他方の電極に接続される第２の容量素子と、一方の電極が、第５のスイッチング素子を介して第１のトランジスタの第２端子に接続される発光素子と、を有する画素を備えたことを特徴とする表示装置である。
本発明の一は、第１端子が第１の配線に接続され、第２端子が第１のスイッチング素子を介してゲートに接続される第１のトランジスタと、第１端子が第１の配線に接続され、第２端子が第２のスイッチング素子を介して第２の配線に接続され、第２端子が第３のスイッチング素子を介してゲートに接続される第２のトランジスタと、一方の電極が第１の配線に接続され、他方の電極が第１のトランジスタのゲートに接続される第１の容量素子と、一方の電極が第１の配線に接続され、他方の電極が第２のトランジスタのゲートと、第４のスイッチング素子を介して第１の容量素子の他方の電極に接続される第２の容量素子と、一方の電極が第５のスイッチング素子を介して第１のトランジスタの第２端子に接続される発光素子と、を有する画素を備えたことを特徴とする表示装置である。
また、第１のトランジスタ及び第２のトランジスタはＰチャネル型トランジスタまたはＮチャネル型トランジスタであってもよい。
また、第１のトランジスタのチャネル長は、第２のトランジスタのチャネル長より長くすることができる。また、第１のトランジスタのチャネル幅は、第２のトランジスタのチャネル幅より広くすることができる。
また、第１のトランジスタが発光素子に直列に接続され、第１のトランジスタに流れる電流を制御して、発光素子の発光輝度を制御することができる。
本発明の一は、第１のトランジスタと、第２のトランジスタと、第１のトランジスタに流す電流に応じたゲートとソース間の電圧が保持される第１の容量素子と、第２のトランジスタのしきい値電圧が保持される第２の容量素子と、第１のトランジスタと第２のトランジスタの間に備えられ、第１の容量素子と第２の容量素子を容量結合するためのスイッチング素子とを備えた画素を有する駆動方法であって、第１のトランジスタのゲートとソース間の電圧が第１の容量素子に保持される動作と、第２のゲートとソース間の電圧が第２の容量素子に保持される動作を同じ期間に行い、その後第１の容量素子と第２の容量素子を、スイッチング素子をオンすることにより容量結合する動作を行うことを特徴とする表示装置の駆動方法である。
本発明の一は、第１端子が第１の配線に接続され、第２端子が第１のスイッチング素子を介して第２の配線に接続され、第２端子が第２のスイッチング素子を介してゲートに接続される第１のトランジスタと、第１端子が第１の配線に接続され、第２端子が第３のスイッチング素子を介してゲートに接続される第２のトランジスタと、一方の電極が第１の配線に接続され、他方の電極が第１のトランジスタのゲートに接続される第１の容量素子と、一方の電極が第１の配線に接続され、他方の電極が第２のトランジスタのゲートと、第４のスイッチング素子を介して第１の容量素子の他方の電極に接続される第２の容量素子と、一方の電極が、第５のスイッチング素子を介して第１のトランジスタの第２端子に接続される発光素子とを有する画素を備えた表示装置の駆動方法であって、第１のトランジスタのゲートとソース間の電圧が第１の容量素子に保持される動作と、第２のトランジスタのゲートとソース間の電圧が第２の容量素子に保持される動作を同じ期間で行い、その後第１の容量素子と第２の容量素子を、第４のスイッチング素子をオンすることにより容量結合する動作を行うことを特徴とする表示装置の駆動方法である。
本発明の一は、第１端子が第１の配線に接続され、第２端子が第１のスイッチング素子を介してゲートに接続される第１のトランジスタと、第１端子が第１の配線に接続され、第２端子が第２のスイッチング素子を介して第２の配線と、第３のスイッチング素子を介してゲートに接続される第２のトランジスタと、一方の電極が第１の配線に接続され、他方の電極が第１のトランジスタのゲートに接続される第１の容量素子と、一方の電極が第１の配線に接続され、他方の電極が第２のトランジスタのゲートと、第４のスイッチング素子を介して第１の容量素子の他方の電極に接続される第２の容量素子と、一方の電極が、第５のスイッチング素子を介して第１のトランジスタの第２端子に接続される発光素子とを有する画素を備えた表示装置の駆動方法であって、第１のトランジスタのゲートとソースとの間の電圧が第１の容量素子に保持される動作と、第２のゲートとソースとの間の電圧が第２の容量素子に保持される動作を同時に行い、その後第１の容量素子と第２の容量素子を第４のスイッチング素子をオンすることにより容量結合する動作を行うことを特徴とする表示装置の駆動方法である。
なお、本発明に示すスイッチは、様々な形態のものを用いることができ、一例として、電気的スイッチや機械的なスイッチなどがある。つまり、電流の流れを制御できるものであればよく、特定のものに限定されず、様々なものを用いることができる。例えば、トランジスタでもよいし、ダイオード（例えば、ＰＮダイオード、ＰＩＮダイオード、ショットキーダイオード、ダイオード接続のトランジスタなど）でもよいし、サイリスタでもよいし、それらを組み合わせた論理回路でもよい。よって、スイッチとしてトランジスタを用いる場合、そのトランジスタは、単なるスイッチとして動作するため、トランジスタの極性（導電型）は特に限定されない。ただし、オフ電流が少ない方が望ましい場合、オフ電流が少ない方の極性のトランジスタを用いることが望ましい。オフ電流が少ないトランジスタとしては、ＬＤＤ領域を設けているものやマルチゲート構造にしているもの等がある。また、スイッチとして動作させるトランジスタのソース端子の電位が、低電位側電源（Ｖｓｓ、ＧＮＤ、０Ｖなど）に近い状態で動作する場合はＮチャネル型を、反対に、ソース端子の電位が、高電位側電源（Ｖｄｄなど）に近い状態で動作する場合はＰチャネル型を用いることが望ましい。なぜなら、ゲートソース間電圧の絶対値を大きくできるため、スイッチとして、動作しやすいからである。
なお、Ｎチャネル型とＰチャネル型の両方を用いて、ＣＭＯＳ型のスイッチにしてもよい。ＣＭＯＳ型のスイッチにすると、Ｐチャネル型かＮチャネル型かのどちらかのスイッチが導通すれば電流を流すことができるため、スイッチとして機能しやすくなる。例えば、スイッチへの入力信号の電圧が高い場合でも、低い場合でも、適切に電圧を出力させることが出来る。また、スイッチをオン・オフさせるための信号の電圧振幅値を小さくすることが出来るので、消費電力を小さくすることも出来る。
なお、スイッチとしてトランジスタを用いる場合は、入力端子（ソース端子またはドレイン端子の一方）と、出力端子（ソース端子またはドレイン端子の他方）と、導通を制御する端子（ゲート端子）とを有している。一方、スイッチとしてダイオードを用いる場合は、導通を制御する端子を有していない場合がある。そのため、端子を制御するための配線を少なくすることが出来る。
なお、本発明において、接続されているとは、電気的に接続されている場合と機能的に接続されている場合と直接接続されている場合とを含むものとする。したがって、本発明が開示する構成において、所定の接続関係以外のものも含むものとする。例えば、ある部分とある部分との間に、電気的な接続を可能とする素子（例えば、スイッチやトランジスタや容量素子やインダクタや抵抗素子やダイオードなど）が１個以上配置されていてもよい。また、機能的な接続を可能とする回路（例えば、論理回路（インバータやＮＡＮＤ回路やＮＯＲ回路など）や信号変換回路（ＤＡ変換回路やＡＤ変換回路やガンマ補正回路など）や電位レベル変換回路（昇圧回路や降圧回路などの電源回路やＨ信号やＬ信号の電位レベルを変えるレベルシフタ回路など）や電圧源や電流源や切り替え回路や増幅回路（オペアンプや差動増幅回路やソースフォロワ回路やバッファ回路など、信号振幅や電流量などを大きく出来る回路など）や信号生成回路や記憶回路や制御回路など）が間に１個以上配置されていてもよい。あるいは、間に他の素子や他の回路を挟まずに、直接接続されて、配置されていてもよい。
なお、素子や回路を間に介さずに接続されている場合のみを含む場合は、直接接続されている、と記載するものとする。また、電気的に接続されている、と記載する場合は、電気的に接続されている場合（つまり、間に別の素子を挟んで接続されている場合）と機能的に接続されている場合（つまり、間に別の回路を挟んで接続されている場合）と直接接続されている場合（つまり、間に別の素子や別の回路を挟まずに接続されている場合）とを含むものとする。
なお、表示素子や表示装置や発光素子や発光装置は、様々な形態を用いたり、様々な素子を有したりすることが出来る。例えば、表示素子や表示装置や発光素子や発光装置としては、ＥＬ素子（有機ＥＬ素子、無機ＥＬ素子又は有機物及び無機物を含むＥＬ素子）、電子放出素子、液晶素子、電子インク、グレーティングライトバルブ（ＧＬＶ）、プラズマディスプレイ（ＰＤＰ）、デジタルマイクロミラーデバイス（ＤＭＤ）、圧電セラミックディスプレイ、カーボンナノチューブ、など、電気磁気的作用によりコントラストが変化する表示媒体を適用することができる。なお、ＥＬ素子を用いた表示装置としてはＥＬディスプレイ、電子放出素子を用いた表示装置としてはフィールドエミッションディスプレイ（ＦＥＤ）やＳＥＤ方式平面型ディスプレイ（ＳＥＤ：Ｓｕｒｆａｃｅ−ｃｏｎｄｕｃｔｉｏｎＥｌｅｃｔｒｏｎ−ｅｍｉｔｔｅｒＤｉｓｐｌａｙ）など、液晶素子を用いた表示装置としては液晶ディスプレイ、透過型液晶ディスプレイ、半透過型液晶ディスプレイ、反射型液晶ディスプレイ、電子インクを用いた表示装置としては電子ペーパーがある。
なお、本発明において、トランジスタは、様々な形態のトランジスタを適用させることが出来る。よって、適用可能なトランジスタの種類に限定はない。したがって、例えば、非晶質シリコンや多結晶シリコンに代表される非単結晶半導体膜を有する薄膜トランジスタ（ＴＦＴ）などを適用することが出来る。これらにより、製造温度が高くなくても製造できたり、低コストで製造できたり、大型基板上に製造できたり、透明基板上に製造できたり、トランジスタで光を透過させたりすることが出来る。また、半導体基板やＳＯＩ基板を用いて形成されるＭＯＳ型トランジスタ、接合型トランジスタ、バイポーラトランジスタなどを適用することが出来る。これらにより、バラツキの少ないトランジスタを製造できたり、電流供給能力の高いトランジスタを製造できたり、サイズの小さいトランジスタを製造できたり、消費電力の少ない回路を構成したりすることが出来る。また、ＺｎＯ、ａ−ＩｎＧａＺｎＯ、ＳｉＧｅ、ＧａＡｓなどの化合物半導体を有するトランジスタや、さらに、それらを薄膜化した薄膜トランジスタなどを適用することが出来る。これらにより、製造温度が高くなくても製造できたり、室温で製造できたり、耐熱性の低い基板、例えばプラスチック基板やフィルム基板に直接トランジスタを形成したりすることが出来る。
また、インクジェットや印刷法を用いて作成したトランジスタなどを適用することが出来る。これらにより、室温で製造したり、真空度の低い状態で製造したり、大型基板で製造したりすることができる。また、マスク（レチクル）を用いなくても製造することが可能となるため、トランジスタのレイアウトを容易に変更することが出来る。また、有機半導体やカーボンナノチューブを有するトランジスタ、その他のトランジスタを適用することができる。これらにより、曲げることが可能な基板上にトランジスタを形成することが出来る。
なお、非単結晶半導体膜には水素またはハロゲンが含まれていてもよい。また、トランジスタが配置されている基板の種類は、様々なものを用いることができ、特定のものに限定されることはない。従って例えば、単結晶基板、ＳＯＩ基板、ガラス基板、石英基板、プラスチック基板、紙基板、セロファン基板、石材基板、ステンレス・スチル基板、ステンレス・スチル・ホイルを有する基板などに配置することが出来る。また、ある基板でトランジスタを形成し、その後、別の基板にトランジスタを移動させて、別の基板上に配置するようにしてもよい。これらの基板を用いることにより、特性のよいトランジスタを形成したり、消費電力の小さいトランジスタを形成したり、壊れにくい装置にしたり、耐熱性を持たせたりすることが出来る。
なお、トランジスタの構成は、様々な形態をとることができる。特定の構成に限定されない。例えば、ゲート電極が２個以上になっているマルチゲート構造を用いてもよい。マルチゲート構造にすると、チャネル領域が直列に接続されるような構成となるため、複数のトランジスタが直列に接続されたような構成となる。マルチゲート構造にすることにより、オフ電流を低減したり、トランジスタの耐圧を向上させて信頼性を良くしたり、飽和領域で動作する時に、ドレイン・ソース間電圧が変化しても、ドレイン・ソース間電流があまり変化せず、フラットな特性にすることなどができる。また、チャネルの上下にゲート電極が配置されている構造でもよい。チャネルの上下にゲート電極が配置されている構造にすることにより、チャネル領域が増えるため、電流値を大きくしたり、空乏層ができやすくなってＳ値をよくしたりすることができる。チャネルの上下にゲート電極が配置されると、複数のトランジスタが並列に接続されたような構成となる。
また、チャネルの上にゲート電極が配置されている構造でもよいし、チャネルの下にゲート電極が配置されている構造でもよいし、正スタガ構造であってもよいし、逆スタガ構造でもよいし、チャネル領域が複数の領域に分かれていてもよいし、並列に接続されていてもよいし、直列に接続されていてもよい。また、チャネル（もしくはその一部）にソース電極やドレイン電極が重なっていてもよい。チャネル（もしくはその一部）にソース電極やドレイン電極が重なっている構造にすることにより、チャネルの一部に電荷がたまって、動作が不安定になることを防ぐことができる。また、ＬＤＤ領域があってもよい。ＬＤＤ領域を設けることにより、オフ電流を低減したり、トランジスタの耐圧を向上させて信頼性を良くしたり、飽和領域で動作する時に、ドレイン・ソース間電圧が変化しても、ドレイン・ソース間電流があまり変化せず、フラットな特性にすることができる。
なお、本発明におけるトランジスタは、様々なタイプを用いることができ、様々な基板上に形成させることができる。したがって、回路の全てが、ガラス基板上に形成されていてもよいし、プラスチック基板に形成されていてもよいし、単結晶基板に形成されていてもよいし、ＳＯＩ基板上に形成されていてもよいし、どのような基板上に形成されていてもよい。回路の全てが同じ基板上に形成されていることにより、部品点数を減らしてコストを低減したり、回路部品との接続点数を減らして信頼性を向上させたりすることができる。あるいは、回路の一部が、ある基板に形成されており、回路の別の一部が、別の基板に形成されていてもよい。つまり、回路の全てが同じ基板上に形成されていなくてもよい。例えば、回路の一部は、ガラス基板上にトランジスタを用いて形成し、回路の別の一部は、単結晶基板上に形成し、そのＩＣチップをＣＯＧ（Ｃｈｉｐ−Ｏｎ−Ｇｌａｓｓ）で接続してガラス基板上に配置してもよい。あるいは、そのＩＣチップをＴＡＢ（Ｔａｐｅ−Ａｕｔｏｍａｔｅｄｅ−Ｂｏｎｄｉｎｇ）やプリント基板を用いてガラス基板と接続してもよい。このように、回路の一部が同じ基板に形成されていることにより、部品点数を減らしてコストを低減したり、回路部品との接続点数を減らして信頼性を向上させたりすることができる。また、駆動電圧が高い部分や駆動周波数が高い部分は、消費電力が大きくなってしまうので、そのような部分は同じ基板に形成しないようにすれば、消費電力の向上を防ぐことができる。
なお、本発明においては、一画素とは、明るさを制御できる要素一つ分を示すものとする。よって、一例としては、一画素とは、一つの色要素を示すものとし、その色要素一つで明るさを表現する。従って、そのときは、Ｒ（赤）Ｇ（緑）Ｂ（青）の色要素からなるカラー表示装置の場合には、画像の最小単位は、Ｒの画素とＧの画素とＢの画素との三画素から構成されるものとする。
なお、色要素は、三色に限定されず、それ以上の数を用いても良いし、ＲＧＢ以外の色を用いても良い。例えば、白色を加えて、ＲＧＢＷ（Ｗは白）としてもよい。また、ＲＧＢに、例えば、イエロー、シアン、マゼンタ、エメラルドグリーン、朱色などを一色以上追加したものでもよい。また、例えばＲＧＢの中の少なくとも一色について、類似した色を追加してもよい。例えば、Ｒ、Ｇ、Ｂ１、Ｂ２としてもよい。Ｂ１とＢ２とは、どちらも青色であるが、少し周波数が異なっている。このような色要素を用いることにより、より実物に近い表示を行うことができたり、消費電力を低減したりすることが出来る。
また、別の例としては、１つの色要素について、複数の領域を用いて明るさを制御する場合は、その領域一つ分を一画素とする。よって、一例としては、面積階調を行う場合、一つの色要素につき、明るさを制御する領域が複数あり、その全体で階調を表現するわけであるが、明るさを制御する領域の一つ分を一画素とする。よって、その場合は、一つの色要素は、複数の画素で構成されることとなる。また、その場合、画素によって、表示に寄与する領域の大きさが異なっている場合がある。また、一つの色要素につき複数ある、明るさを制御する領域において、つまり、一つの色要素を構成する複数の画素において、各々に供給する信号を僅かに異ならせるようにして、視野角を広げるようにしてもよい。
なお、一画素（三色分）と記載する場合は、ＲとＧとＢの三画素分を一画素と考える場合であるとする。一画素（一色分）と記載する場合は、一つの色要素につき、複数の画素がある場合、それらをまとめて一画素と考える場合であるとする。
なお、本発明において、画素は、マトリクス状に配置（配列）されている場合を含んでいる。ここで、画素がマトリクスに配置（配列）されているとは、縦方向もしくは横方向において、直線上に並んで配置されている場合や、ギザギザな線上に並んでいる場合を含んでいる。よって、例えば三色の色要素（例えばＲＧＢ）でフルカラー表示を行う場合に、ストライプ配置されている場合や、三つの色要素のドットがいわゆるデルタ配置されている場合も含むものとする。さらに、ベイヤー配置されている場合も含んでいる。なお、色要素は、三色に限定されず、それ以上でもよく、例えば、ＲＧＢＷ（Ｗは白）や、ＲＧＢに、イエロー、シアン、マゼンタなどを一色以上追加したものなどがある。また、色要素のドット毎にその表示領域の大きさが異なっていてもよい。これにより、消費電力を低下させたり、表示素子の寿命を延ばしたりすることが出来る。
なお、トランジスタとは、それぞれ、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子であり、ドレイン領域とソース領域の間にチャネル領域を有しており、ドレイン領域とチャネル領域とソース領域とを介して電流を流すことが出来る。ここで、ソースとドレインとは、トランジスタの構造や動作条件等によって変わるため、いずれがソースまたはドレインであるかを限定することが困難である。そこで、本発明においては、ソース及びドレインとして機能する領域を、ソースもしくはドレインと呼ばない場合がある。その場合、一例としては、それぞれを第１端子、第２端子と表記する場合がある。
なお、トランジスタは、ベースとエミッタとコレクタとを含む少なくとも三つの端子を有する素子であってもよい。この場合も同様に、エミッタとコレクタとを、第１端子、第２端子と表記する場合がある。
なお、ゲートとは、ゲート電極とゲート配線（ゲート線またはゲート信号線等とも言う）とを含んだ全体、もしくは、それらの一部のことを言う。ゲート電極とは、チャネル領域やＬＤＤ（Ｌｉｇｈｔｌｙ−Ｄｏｐｅｄ−Ｄｒａｉｎ）領域などを形成する半導体と、ゲート絶縁膜を介してオーバーラップしている部分の導電膜のことを言う。ゲート配線とは、各画素のゲート電極の間を接続したり、ゲート電極と別の配線とを接続したりするための配線のことを言う。
ただし、ゲート電極としても機能し、ゲート配線としても機能するような部分も存在する。そのような領域は、ゲート電極と呼んでも良いし、ゲート配線と呼んでも良い。つまり、ゲート電極とゲート配線とが、明確に区別できないような領域も存在する。例えば、延伸して配置されているゲート配線とオーバーラップしてチャネル領域がある場合、その領域はゲート配線として機能しているが、ゲート電極としても機能していることになる。よって、そのような領域は、ゲート電極と呼んでも良いし、ゲート配線と呼んでも良い。
また、ゲート電極と同じ材料で形成され、ゲート電極とつながっている領域も、ゲート電極と呼んでも良い。同様に、ゲート配線と同じ材料で形成され、ゲート配線とつながっている領域も、ゲート配線と呼んでも良い。このような領域は、厳密な意味では、チャネル領域とオーバーラップしていなかったり、別のゲート電極と接続させる機能を有してなかったりする場合がある。しかし、製造マージンなどの関係で、ゲート電極やゲート配線と同じ材料で形成され、ゲート電極やゲート配線とつながっている領域がある。よって、そのような領域もゲート電極やゲート配線と呼んでも良い。
また、例えば、マルチゲートのトランジスタにおいて、１つのトランジスタのゲート電極と、別のトランジスタのゲート電極とは、ゲート電極と同じ材料で形成された導電膜で接続される場合が多い。そのような領域は、ゲート電極とゲート電極とを接続させるための領域であるため、ゲート配線と呼んでも良いが、マルチゲートのトランジスタを１つのトランジスタであると見なすことも出来るため、ゲート電極と呼んでも良い。つまり、ゲート電極やゲート配線と同じ材料で形成され、それらとつながって配置されているものは、ゲート電極やゲート配線と呼んでも良い。
また、例えば、ゲート電極とゲート配線とを接続してさせている部分の導電膜も、ゲート電極と呼んでも良いし、ゲート配線と呼んでも良い。
なお、ゲート端子とは、ゲート電極の領域や、ゲート電極と電気的に接続されている領域について、その一部分のことを言う。
なお、ソースとは、ソース領域とソース電極とソース配線（ソース線またはソース信号線等とも言う）とを含んだ全体、もしくは、それらの一部のことを言う。ソース領域とは、Ｐ型不純物（ボロンやガリウムなど）やＮ型不純物（リンやヒ素など）が多く含まれる半導体領域のことを言う。従って、少しだけＰ型不純物やＮ型不純物が含まれる領域、いわゆる、ＬＤＤ（Ｌｉｇｈｔｌｙ−Ｄｏｐｅｄ−Ｄｒａｉｎ）領域は、ソース領域には含まれない。ソース電極とは、ソース領域とは別の材料で形成され、ソース領域と電気的に接続されて配置されている部分の導電層のことを言う。ただし、ソース電極は、ソース領域も含んでソース電極と呼ぶこともある。ソース配線とは、各画素のソース電極の間を接続したり、ソース電極と別の配線とを接続したりするための配線のことを言う。
しかしながら、ソース電極としても機能し、ソース配線としても機能するような部分も存在する。そのような領域は、ソース電極と呼んでも良いし、ソース配線と呼んでも良い。つまり、ソース電極とソース配線とが、明確に区別できないような領域も存在する。例えば、延伸して配置されているソース配線とオーバーラップしてソース領域がある場合、その領域はソース配線として機能しているが、ソース電極としても機能していることになる。よって、そのような領域は、ソース電極と呼んでも良いし、ソース配線と呼んでも良い。
また、ソース電極と同じ材料で形成され、ソース電極とつながっている領域や、ソース電極とソース電極とを接続される部分も、ソース電極と呼んでも良い。また、ソース領域とオーバーラップしている部分も、ソース電極と呼んでも良い。同様に、ソース配線と同じ材料で形成され、ソース配線とつながっている領域も、ソース配線と呼んでも良い。このような領域は、厳密な意味では、別のソース電極と接続させる機能を有していたりすることがない場合がある。しかし、製造マージンなどの関係で、ソース電極やソース配線と同じ材料で形成され、ソース電極やソース配線とつながっている領域がある。よって、そのような領域もソース電極やソース配線と呼んでも良い。
また、例えば、ソース電極とソース配線とを接続してさせている部分の導電膜も、ソース電極と呼んでも良いし、ソース配線と呼んでも良い。
なお、ソース端子とは、ソース領域の領域や、ソース電極や、ソース電極と電気的に接続されている領域について、その一部分のことを言う。
なお、ドレインについては、ソースと同様である。
なお、本発明において、半導体装置とは半導体素子（トランジスタやダイオードなど）を含む回路を有する装置をいう。また、半導体特性を利用することで機能しうる装置全般でもよい。
また、表示装置とは、表示素子（液晶素子や発光素子など）を有する装置のことを言う。
なお、液晶素子やＥＬ素子などの表示素子を含む複数の画素やそれらの画素を駆動させる周辺駆動回路が同一基板上に形成された表示パネル本体のことでもよい。また、ワイヤボンディングやバンプなどによって基板上に配置された周辺駆動回路、いわゆるチップオングラス（ＣＯＧ）を含んでいても良い。さらに、フレキシブルプリントサーキット（ＦＰＣ）やプリント配線基盤（ＰＷＢ）が取り付けられたもの（ＩＣや抵抗素子や容量素子やインダクタやトランジスタなど）も含んでもよい。さらに、偏光板や位相差板などの光学シートを含んでいても良い。さらに、バックライトユニット（導光板やプリズムシートや拡散シートや反射シートや光源（ＬＥＤや冷陰極管など）を含んでいても良い）を含んでいても良い。
また、発光装置とは、特にＥＬ素子やＦＥＤで用いる素子などの自発光型の表示素子を有している表示装置をいう。液晶表示装置とは、液晶素子を有している表示装置をいう。
なお、本発明において、ある物の上に形成されている、あるいは、〜上に形成されている、というように、〜の上に、あるいは、〜上に、という記載については、ある物の上に直接接していることに限定されない。直接接してはいない場合、つまり、間に別のものが挟まっている場合も含むものとする。従って例えば、層Ａの上に（もしくは層Ａ上に）、層Ｂが形成されている、という場合は、層Ａの上に直接接して層Ｂが形成されている場合と、層Ａの上に直接接して別の層（例えば層Ｃや層Ｄなど）が形成されていて、その上に直接接して層Ｂが形成されている場合とを含むものとする。また、〜の上方に、という記載についても同様であり、ある物の上に直接接していることに限定されず、間に別のものが挟まっている場合も含むものとする。従って例えば、層Ａの上方に、層Ｂが形成されている、という場合は、層Ａの上に直接接して層Ｂが形成されている場合と、層Ａの上に直接接して別の層（例えば層Ｃや層Ｄなど）が形成されていて、その上に直接接して層Ｂが形成されている場合とを含むものとする。なお、〜の下に、あるいは、〜の下方に、の場合についても、同様であり、直接接している場合と、接していない場合とを含むこととする。
本発明によれば、ビデオ信号の書き込み期間において、駆動トランジスタのしきい値電圧の取得とビデオ信号の書き込みを同時に行うことによって、書き込み時間を短くすることができる。こうすることで、一画素当たりの書き込み期間を長く有することができ、より確実にビデオ信号を書き込むことができ、より高画質な有機ＥＬディスプレイを提供することができる。また同じ書き込み期間であればより多くの画素に書き込みを行うことができるため、大型のＥＬディスプレイを提供することが可能であり、より解像度の高いＥＬディスプレイを提供することができる。
本発明の実施形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細をさまざまに変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施形態の記載内容に限定して解釈されるものではない。
（第１の実施形態）
本実施の形態は、一画素あたりの書き込み時間を短くするために、ビデオ信号を書き込み、ＥＬ素子に流す電流を制御するためのトランジスタと、しきい値電圧を取得するためのトランジスタとを設けた表示装置の構成について、図１を参照して説明する。
図１において、第１のトランジスタ１００は飽和領域で動作するトランジスタであり、ゲートとソースとの間の電圧によってＥＬ素子１０９に流れる電流値を制御する駆動トランジスタである。第２のトランジスタ１０１は第１のトランジスタ１００としきい値電圧や移動度などの特性が近似しており、第１のトランジスタ１００と対をなすトランジスタである。第１のスイッチ１０２、第２のスイッチ１０３、第３のスイッチ１０４、第４のスイッチ１０５、及び第５のスイッチ１０６は二つの端子、及び制御端子を有しており、二つの端子の導通（オン）、非導通（オフ）を制御端子によって制御するスイッチング素子である。第１の容量素子１０７は一対の電極を有しており、第１のトランジスタ１００のゲートとソースとの間の電圧を保持するための容量素子である。第２の容量素子１０８は一対の電極を有しており、第２のトランジスタ１０１のゲートとソースとの間の電圧を保持するための容量素子である。ＥＬ素子１０９は一対の電極を有しており、電流値に比例して発光輝度が決まるＥＬ素子である。電源線１１０は１行共通、又は１列共通となっており、画素に電圧を供給するための電源線である。対向電極１１１は全画素共通となっており、画素に電圧を供給するための対向電極であり、ＥＬ素子１０９の他方電極である。ソース信号線１１２は１行共通、又は１列共通となっており、画素へのビデオ信号として電流信号を伝達するための信号線である。
図１の接続関係を説明する。電源線１１０は第１のトランジスタ１００の第１端子、第２のトランジスタ１０１の第１端子、第１の容量素子１０７の一方の電極、及び第２の容量素子１０８の一方の電極と接続されている。第１の容量素子１０７の他方の電極は第１のトランジスタ１００のゲートと接続され、第２の容量素子１０８の他方の電極は第２のトランジスタ１０１のゲートと接続されている。第１の容量素子１０７の他方の電極、及び第１のトランジスタ１００のゲートは第４のスイッチ１０５を介して第２の容量素子１０８の他方の電極、及び第２のトランジスタ１０１のゲート接続されている。第１のトランジスタ１００の第２端子は第２のスイッチ１０３を介して第１のトランジスタ１００のゲート、第１のスイッチ１０２を介してソース信号線１１２、及び第５のスイッチ１０６を介してＥＬ素子１０９の一方の電極と接続されている。第２のトランジスタ１０１の第２端子は第３のスイッチ１０４を介して第２のトランジスタ１０１のゲートに接続されている。
ここで、第１の容量素子１０７の一方の電極、及び第２の容量素子１０８の一方の電極は、動作時に一定となる端子に接続されていればよく、例えば、別の１行前の第１のスイッチ１０２の制御端子や新たに別の基準線を加えて接続してもよい。第１のスイッチ１０２、第２のスイッチ１０３、第３のスイッチ１０４、第４のスイッチ１０５、及び第５のスイッチ１０６の配置に関しては、後に図２で説明する期間Ｔ１で図３に示す回路図、期間Ｔ２で図４に示す回路図と等価回路にできれば、どこでもよいし、スイッチの数を増やしてもよい。また、図３は期間Ｔ１のときの図１の画素回路の等価回路であり、図４は期間Ｔ２のときの図１の画素回路の等価回路である。
図１の動作について、図２のタイミングチャートを参照して説明する。期間Ｔ１の動作について説明する。期間Ｔ１では、第２のスイッチ１０３はオンして第１のトランジスタ１００がダイオード接続され、第３のスイッチ１０４がオンして第２のトランジスタ１０１がダイオード接続される。第４のスイッチ１０５はオフして第１のトランジスタ１００と第２のトランジスタ１０１は電気的に遮断される。第５のスイッチ１０６はオフしてＥＬ素子１０９への電流は遮断される。第１のスイッチ１０２はオンしてソース信号線１１２からの電流で入力されるビデオ信号が第１のトランジスタ１００に流れ、第１の容量素子１０７には第１のトランジスタ１００に流れる電流がビデオ信号の電流となるようなゲートとソースとの間の電圧を保持する。第２の容量素子１０８には第２のトランジスタ１０１に流れる電流がゼロとなるようなゲートとソースとの間の電圧を保持する。つまり、第２のトランジスタ１０１のしきい値電圧が保持され、第１のトランジスタ１００のしきい値などの特性と第２のトランジスタ１０１の特性（しきい値電圧、移動度など）は近似していることから、第１のトランジスタ１００のしきい値電圧とほぼ等しい電圧が保持される。このとき、ビデオ信号として入力するＩｄａｔａを数式（１）、第１の容量素子１０７に保持される電圧を数式（２）に示す。
Figure 2007108689
Figure 2007108689
上記数式（１）、及び数式（２）において、Ｉｄａｔａは期間Ｔ１において画素に入力されるソース信号線１１２に流れるビデオ信号の電流値である。βは第１のトランジスタ１００のチャネル長、チャネル幅、移動度、酸化膜の容量値などを含む定数である。Ｖｇｓ（Ｔ１）は第１のトランジスタ１００のゲートとソースとの間の電圧である。Ｖｔｈは第１のトランジスタ１００と第２のトランジスタ１０１は対となるトランジスタであるため、第１のトランジスタ１００のしきい値電圧であり、第２のトランジスタ１０１のしきい値電圧でもある。
期間Ｔ２の動作について説明する。期間Ｔ２では、第２のスイッチ１０３はオフして第１のトランジスタ１００はダイオード接続ではなくなり、第３のスイッチ１０４はオフして第２のトランジスタ１０１はダイオード接続ではなくなる。第４のスイッチ１０５はオンして第１の容量素子１０７と第２の容量素子１０８が接続され、それぞれの容量素子に保持している電圧は容量結合によって分圧される。第５のスイッチ１０６はオンして第１のトランジスタ１００のゲートとソースとの間の電圧に従った電流がＥＬ素子１０９に流れる。第１のスイッチ１０２はオフして第１のソース信号線１１２からのビデオ信号は遮断される。このとき、第１のトランジスタ１００のゲート電圧を数式（３）、ＥＬ素子１０９に流れる電流値を数式（４）に示す。
Figure 2007108689
Figure 2007108689
上記数式（３）、及び数式（４）において、Ｉｄａｔａ、β、Ｖｔｈ、及びＶｇｓ（Ｔ１）は期間Ｔ１と同様なものとする。Ｉｏｌｅｄは期間Ｔ２においてＥＬ素子１０９に流れる電流値である。すなわち、ＩｏｌｅｄはＴ２期間において第１のトランジスタ１００のゲートとソースの間に電圧が保持されたことにより、第１のトランジスタ１００に流れる電流に等しい。Ｃ１０７は第１の容量素子１０７の容量値であり第１のトランジスタ１００のゲート容量も含んでおり、Ｃ１０８は第２の容量素子１０８の容量値であり第２のトランジスタ１０１のゲート容量も含んでいる。
上記の数式（４）より、Ｉｄａｔａを［Ｃ１０７／（Ｃ１０７＋Ｃ１０８）］の２乗倍した電流をＥＬ素子１０９に流すことができる。また、期間Ｔ２において、同一のビデオ信号であれば第１のトランジスタ１００の特性（しきい値電圧、移動度など）、及び第２のトランジスタ１０１の特性（しきい値電圧、移動度など）が近似していれば、他の画素との特性がばらついていてもＥＬ素子１０９に流れる電流値はばらつかない。
こうして、駆動トランジスタの特性のばらつきを補償し、且つ画素へ入力したビデオ信号の電流よりも小さい電流をＥＬ素子に流すことができる。そのため低階調を表現する場合においても、ビデオ信号として微小な電流を入力せずに、ある程度大きい電流を入力することができるので、ソース信号線の寄生容量などの充電時間を速くすることができる。また、期間Ｔ１において、しきい値電圧の取得とビデオ信号の書込みを同時に行うことから一画素あたりの書込み時間を短縮できる。
本実施形態では、第２のスイッチ１０３と第３のスイッチ１０４のオン、又はオフのタイミングが同じため制御端子を共通にすることができる。制御端子を共通化することで画素へ入力する信号数、及び配線数を減らすことができるため画素を制御するドライバ回路を簡略化でき、高開口率を実現することができる。
第１のトランジスタ１００のチャネル幅、チャネル長などは第２のトランジスタ１０１よりも大きいほうが望ましい。第１のトランジスタ１００と第２のトランジスタ１０１は特性（しきい値電圧、移動度など）が近似していればよく、第１のトランジスタ１００は、第２のトランジスタ１０１よりもチャネル幅を広く、チャネル長を長くすることにより、高開口率を実現することができる。
本実施形態で説明したスイッチング素子の種類について説明する。本発明においてスイッチング素子としては、電流の流れを制御できる素子であれば、電気的スイッチでも機械的スイッチでも良い。スイッチング素子として、ダイオードを用いても良いし、ダイオードとトランジスタを組み合わせた論理回路を用いてもよい。
また、本発明において、スイッチング素子として適用可能なトランジスタの種類に限定はなく、非晶質シリコンや多結晶シリコンに代表される非単結晶半導体膜を用いたトランジスタ、半導体基板やＳＯＩ基板を用いて形成されるＭＯＳ型トランジスタ、接合型トランジスタ、バイポーラトランジスタ、有機半導体やカーボンナノチューブを用いたトランジスタ、その他のトランジスタを適用することができる。また、トランジスタが形成される基板の種類に限定はなく、単結晶基板、ＳＯＩ基板、石英基板、ガラス基板、樹脂基板などを自由に用いることができる。
トランジスタは単なるスイッチング素子として動作させるため、極性（導電型）は特に限定されず、Ｎ型トランジスタでもＰ型トランジスタでもどちらでもよい。ただし、オフ電流が少ない方が望ましい場合、オフ電流が少ない特性のトランジスタを用いることが望ましい。オフ電流が少ないトランジスタとしては、チャネル形成領域とソース領域またはドレイン領域との間に低濃度で導電型を付与する不純物元素が添加された領域（ＬＤＤ領域という。）が設けられたトランジスタがある。
また、トランジスタのソースの電位が低電位側電源に近い状態で動作する場合には、当該トランジスタはＮ型とするのが望ましい。反対に、トランジスタのソースの電位が高電位側電源に近い状態で動作する場合には、当該トランジスタはＰ型とするのが望ましい。このような構成とすることによって、トランジスタのゲートとソース間の電圧の絶対値を大きくできるので、当該トランジスタをスイッチとして動作させやすい。なお、Ｎ型トランジスタとＰ型トランジスタとの両方を用いて、ＣＭＯＳ型のスイッチング素子としてもよい。
（第２の実施形態）
第１の実施形態において、スイッチング素子として、トランジスタを用いることができる。本実施の形態は、スイッチング素子として、Ｐチャネル型トランジスタを用いた場合の構成について、図５を参照して説明する。
図５において、第１のトランジスタ１００、第２のトランジスタ１０１、第１の容量素子１０７、第２の容量素子１０８、ＥＬ素子１０９、電源線１１０、対向電極１１１、及びソース信号線１１２は第１の実施形態と同様なものとする。第３のトランジスタ５０２、第４のトランジスタ５０３、第５のトランジスタ５０４、第６のトランジスタ５０５、及び第７のトランジスタ５０６はスイッチング素子としての機能を有しており線形領域で動作する。第３のトランジスタ５０２は第１のゲート信号線５１２、第４のトランジスタ５０３は第２のゲート信号線５１３、第５のトランジスタ５０４は第３のゲート信号線５１４、第６のトランジスタ５０５は第４のゲート信号線５１５、第７のトランジスタ５０６は第５のゲート信号線５１６からのデジタル信号で制御され、Ｈｉｇｈのときにオフ、Ｌｏｗのときにオンする。入力されるトランジスタのゲートとソースとの間の電圧がしきい値電圧よりも高くなる信号電圧をＨｉｇｈといい、しきい値電圧よりも低くなる信号電圧をＬｏｗという。
図５の接続関係を説明する。電源線１１０は第１のトランジスタ１００の第１端子、第２のトランジスタ１０１の第１端子、第１の容量素子１０７の一方の電極、及び第２の容量素子１０８の一方の電極と接続されている。第１の容量素子１０７の他方の電極は第１のトランジスタ１００のゲートと接続され、第２の容量素子１０８の他方の電極は第２のトランジスタ１０１のゲートと接続されている。第１の容量素子１０７の他方の電極、及び第１のトランジスタ１００のゲートは第６のトランジスタ５０５の第１端子と接続され、第２の容量素子１０８の他方の電極、及び第２のトランジスタ１０１のゲートは第６のトランジスタ５０５の第２端子と接続されている。第１のトランジスタ１００の第２端子は第４のトランジスタ５０３の第１端子と接続され、第４のトランジスタ５０３の第２端子は第１のトランジスタ１００のゲートと接続されている。第１のトランジスタ１００の第２端子は第３のトランジスタ５０２の第１端子と接続され、第３のトランジスタ５０２の第２端子はソース信号線１１２と接続されている。第１のトランジスタ１００の第２端子は第７のトランジスタ５０６の第１端子と接続され、第７のトランジスタ５０６の第２端子はＥＬ素子１０９の一方の電極と接続されている。第２のトランジスタ１０１の第２端子は第５のトランジスタ５０４の第１端子と接続され、第５のトランジスタ５０４の第２端子は第２のトランジスタ１０１のゲートと接続されている。
ここで、第１の実施形態と同様に、第１の容量素子１０７の一方の電極、及び第２の容量素子１０８の一方の電極は、動作時に一定となる端子に接続されていればよく、例えば、別の１行前の第１のゲート信号線５１２や新たに別の基準線を加えて接続してもよい。第３のトランジスタ５０２、第４のトランジスタ５０３、第５のトランジスタ５０４、第６のトランジスタ５０５、及び第７のトランジスタ５０６の配置に関しては、後に図６で説明する期間Ｔ１で図３に示す回路図、期間Ｔ２で図４に示す回路図と等価回路にできれば、どこでもよいし、トランジスタの数を増やしてもよい。また、図３は期間Ｔ１のときの図５の画素回路の等価回路であり、図４は期間Ｔ２のときの図５の画素回路の等価回路である。
図５の動作について、図６のタイミングチャートを参照して説明する。期間Ｔ１の動作について説明する。期間Ｔ１では、第４のトランジスタ５０３はオンして第１のトランジスタ１００がダイオード接続され、第５のトランジスタ５０４がオンして第２のトランジスタ１０１がダイオード接続される。第６のトランジスタ５０５はオフして第１のトランジスタ１００と第２のトランジスタ１０１は電気的に遮断される。第７のトランジスタ５０６はオフしてＥＬ素子１０９への電流は遮断される。第３のトランジスタ５０２はオンしてソース信号線１１２からの電流で入力されるビデオ信号が第１のトランジスタ１００に流れ、第１の容量素子１０７には第１のトランジスタ１００に流れる電流がビデオ信号の電流となるようなゲートとソースとの間の電圧を保持される。第２の容量素子１０８には第２のトランジスタ１０１に流れる電流がゼロとなるようなゲートとソースとの間の電圧が保持される。つまり、第２のトランジスタ１０１のしきい値電圧が保持され、第１のトランジスタ１００の特性（しきい値電圧、移動度など）と第２のトランジスタ１０１の特性（しきい値電圧、移動度など）は近似していることから、第１のトランジスタ１００のしきい値電圧とほぼ等しい電圧が保持される。このとき、第１の実施形態と同様に、ビデオ信号として入力するＩｄａｔａは数式（１）、第１の容量素子１０７に保持される電圧は数式（２）で表すことができる。
数式（１）、及び数式（２）において、Ｉｄａｔａは期間Ｔ１において画素に入力されるソース信号線１１２に流れるビデオ信号の電流値である。βは第１のトランジスタ１００のチャネル長、チャネル幅、移動度、酸化膜の容量値などを含む定数である。Ｖｇｓ（Ｔ１）は第１のトランジスタ１００のゲートとソースとの間の電圧である。Ｖｔｈは第１のトランジスタ１００と第２のトランジスタ１０１は対となるトランジスタであるため、第１のトランジスタ１００のしきい値電圧であり、第２のトランジスタ１０１のしきい値電圧でもある。
期間Ｔ２の動作について説明する。期間Ｔ２では、第４のトランジスタ５０３はオフして第１のトランジスタ１００はダイオード接続ではなくなり、第５のトランジスタ５０４はオフして第２のトランジスタ１０１はダイオード接続ではなくなる。第６のトランジスタ５０５はオンして第１の容量素子１０７と第２の容量素子１０８が接続され、それぞれの容量素子に保持している電圧は容量結合によって分圧される。第７のトランジスタ５０６はオンして第１のトランジスタ１００のゲートとソースとの間の電圧に従った電流がＥＬ素子１０９に流れる。第３のトランジスタ５０２はオフしてソース信号線１１２からのビデオ信号は遮断される。このとき、第１の実施形態と同様に、第１のトランジスタ１００のゲート電圧は数式（３）、ＥＬ素子１０９に流れる電流値は数式（４）で表すことができる。
数式（３）、及び数式（４）において、Ｉｄａｔａ、β、Ｖｔｈ、及びＶｇｓ（Ｔ１）は期間Ｔ１と同様なものとする。Ｉｏｌｅｄは期間Ｔ２においてＥＬ素子１０９に流れる電流値である。すなわち、ＩｏｌｅｄはＴ２期間において第１のトランジスタ１００のゲートとソースの間に電圧が保持されたことにより、第１のトランジスタ１００に流れる電流に等しい。Ｃ１０７は第１の容量素子１０７の容量値であり第１のトランジスタ１００のゲート容量も含んでおり、Ｃ１０８は第２の容量素子１０８の容量値であり第２のトランジスタ１０１のゲート容量も含んでいる。
数式（４）より、Ｉｄａｔａを［Ｃ１０７／（Ｃ１０７＋Ｃ１０８）］の２乗倍した電流をＥＬ素子１０９に流すことができる。また、期間Ｔ２において、同一のビデオ信号であれば第１のトランジスタ１００の特性（しきい値電圧、移動度など）、及び第２のトランジスタ１０１の特性が近似していれば、他の画素との特性がばらついていてもＥＬ素子１０９に流れる電流値はばらつかない。
こうして、駆動トランジスタの特性のばらつきを補償し、且つ画素へ入力したビデオ信号の電流よりも小さい電流をＥＬ素子に流すことができる。そのため低階調を表現する場合においても、ビデオ信号として微小な電流を入力せずに、ある程度大きい電流を入力することができるので、ソース信号線の寄生容量などの充電時間を速くすることができる。また、期間Ｔ１において、しきい値電圧の取得とビデオ信号の書込みを同時に行うことから一画素あたりの書込み時間を短縮できる。
スイッチング素子として、全てＰチャネル型トランジスタを用いることにより、Ｎチャネル型トランジスタ用のドープ工程が必要なくなるため、製造工程が簡略化でき安価に製造することができる。
本実施形態では、第２のゲート信号線５１３と第３のゲート信号線５１４の制御信号が共通であるため、第２のゲート信号線５１３と第３のゲート信号線５１４とを共通にすることができる。ゲート信号線を共通化することで画素へ入力する信号数、及び配線数を減らすことができるため画素を制御するドライバ回路を簡略化でき、高開口率を実現することができる。
第１のトランジスタ１００のチャネル幅、チャネル長などは第２のトランジスタ１０１よりも大きいほうが望ましい。第１のトランジスタ１００と第２のトランジスタ１０１は特性（しきい値電圧、移動度など）が近似していればよいので、第１のトランジスタ１００は、第２のトランジスタ１０１よりもチャネル幅が広く、チャネル長が長くするほうがより高開口率を実現することができる。
スイッチング素子をＰチャネル型トランジスタとした場合について説明したが、Ｎチャネル型トランジスタとしてもよい。その場合、スイッチング素子として動作するトランジスタのゲートに入力する信号を逆にすればよい。
（第３の実施形態）
本実施の形態は、一方のトランジスタへの電流の集中によるトランジスタの特性劣化を防ぐために、しきい値電圧を取得するトランジスタでＥＬ素子に流す電流を制御するための表示装置の構成について、図７を参照して説明する。
図７において、第１のトランジスタ７００は飽和領域で動作するトランジスタあり、ゲートとソースとの間の電圧によってＥＬ素子７０９に流れる電流値を制御する駆動トランジスタある。第２のトランジスタ７０１は第１のトランジスタ７００としきい値電圧や移動度などの特性が近似しており、第１のトランジスタ７００と対をなすトランジスタである。第１のスイッチ７０２、第２のスイッチ７０３、第３のスイッチ７０４、第４のスイッチ７０５、及び第５のスイッチ７０６は二つの端子、及び制御端子を有しており、二つの端子の導通（オン）、非導通（オフ）を制御端子によって制御するスイッチング素子である。第１の容量素子７０７は一対の電極を有しており、第１のトランジスタ７００のゲートとソースとの間の電圧を保持するための容量素子である。第２の容量素子７０８は一対の電極を有しており、第２のトランジスタ７０１のゲートとソースとの間の電圧を保持するための容量素子である。ＥＬ素子７０９は一対の電極を有しており、電流値に比例して発光輝度が決まるＥＬ素子である。電源線７１０は１行共通、又は１列共通となっており、画素に電圧を供給するための電源線である。対向電極７１１は全画素共通となっており、画素に電圧を共通するための対向電極であり、ＥＬ素子７０９の他方電極である。ソース信号線７１２は１行共通、又は１列共通となっており、画素へのビデオ信号として電流信号を伝達するための信号線である。
図７の接続関係を説明する。電源線７１０は第１のトランジスタ７００の第１端子、第２のトランジスタ７０１の第１端子、第１の容量素子７０７の一方の電極、及び第２の容量素子７０８の一方の電極と接続されている。第１の容量素子７０７の他方の電極は第１のトランジスタ７００のゲートと接続され、第２の容量素子７０８の他方の電極は第２のトランジスタ７０１のゲートと接続されている。第１の容量素子７０７の他方の電極、及び第１のトランジスタ７００のゲートは第４のスイッチ７０５を介して第２の容量素子７０８の他方の電極、及び第２のトランジスタ７０１のゲート接続されている。第１のトランジスタ７００の第２端子は第２のスイッチ７０３を介して第１のトランジスタ７００のゲート、及び第５のスイッチ７０６を介してＥＬ素子７０９の一方の電極と接続されている。第２のトランジスタ７０１の第２端子は第３のスイッチ７０４を介して第２のトランジスタ７０１のゲート、及び第１のスイッチ７０２を介してソース信号線７１２と接続されている。
ここで、第１の容量素子７０７の一方の電極、及び第２の容量素子７０８の一方の電極は、動作時に一定となる端子に接続されていればよく、例えば、別の１行前の第１のスイッチ７０２の制御端子や新たに別の基準線を加えて接続してもよい。第１のスイッチ７０２、第２のスイッチ７０３、第３のスイッチ７０４、第４のスイッチ７０５、及び第５のスイッチ７０６の配置に関しては、後に図８で説明する期間Ｔ１で図９に示す回路図、期間Ｔ２で図１０に示す回路図と等価回路にできれば、どこでもよいし、スイッチの数を増やしてもよい。また、図９は期間Ｔ１のときの図７の画素回路の等価回路であり、図１０は期間Ｔ２のときの図７の画素回路の等価回路である。
図７の動作について、図８のタイミングチャートを参照して説明する。期間Ｔ１の動作について説明する。期間Ｔ１では、第２のスイッチ７０３はオンして第１のトランジスタ７００がダイオード接続され、第３のスイッチ７０４がオンして第２のトランジスタ７０１がダイオード接続される。第４のスイッチ７０５はオフして第１のトランジスタ７００と第２のトランジスタ７０１は電気的に遮断される。第５のスイッチ７０６はオフしてＥＬ素子７０９への電流は遮断される。第１のスイッチ７０２はオンしてソース信号線７１２からの電流で入力されるビデオ信号が第２のトランジスタ７０１に流れ、第２の容量素子７０８には第２のトランジスタ７０１に流れる電流がビデオ信号の電流となるようなゲートとソースとの間の電圧を保持される。第１の容量素子７０７には第１のトランジスタ７００に流れる電流がゼロとなるようなゲートとソースとの間の電圧が保持される。つまり、第１のトランジスタ７００のしきい値電圧が保持され、第１のトランジスタ７００の特性（しきい値電圧、移動度など）と第２のトランジスタ７０１の特性は近似していることから、第２のトランジスタ７０１のしきい値電圧とほぼ等しい電圧が保持される。このとき、ビデオ信号として入力するＩｄａｔａを数式（５）、第２の容量素子７０８に保持される電圧を数式（６）に示す。
Figure 2007108689
Figure 2007108689
上記数式（５）、及び数式（６）において、Ｉｄａｔａは期間Ｔ１において画素に入力されるソース信号線７１２に流れるビデオ信号の電流値である。βは第２のトランジスタ７０１のチャネル長、チャネル幅、移動度、酸化膜の容量値などを含む定数である。Ｖｇｓ（Ｔ１）は第２のトランジスタ７０１のゲートとソースとの間の電圧である。Ｖｔｈは第１のトランジスタ７００と第２のトランジスタ７０１は対となるトランジスタであるため、第１のトランジスタ７００のしきい値電圧であり、第２のトランジスタ７０１のしきい値電圧でもある。
期間Ｔ２の動作について説明する。期間Ｔ２では、第２のスイッチ７０３はオフして第１のトランジスタ７００はダイオード接続ではなくなり、第３のスイッチ７０４はオフして第２のトランジスタ７０１はダイオード接続ではなくなる。第４のスイッチ７０５はオンして第１の容量素子７０７と第２の容量素子７０８が接続され、それぞれの容量素子に保持している電圧は容量結合によって分圧される。第５のスイッチ７０６はオンして第１のトランジスタ７００のゲートとソースとの間の電圧に従った電流がＥＬ素子７０９に流れる。第１のスイッチ７０２はオフしてソース信号線７１２からのビデオ信号は遮断される。このとき、第１のトランジスタ７００のゲート電圧を数式（７）、ＥＬ素子７０９に流れる電流値を数式（８）に示す。
Figure 2007108689
Figure 2007108689
上記数式（７）、及び数式（８）において、Ｉｄａｔａ、β、Ｖｔｈ、及びＶｇｓ（Ｔ１）は期間Ｔ１と同様なものとする。Ｉｏｌｅｄは期間Ｔ２においてＥＬ素子７０９に流れる電流値である。すなわち、ＩｏｌｅｄはＴ２期間において第１のトランジスタ７００のゲートとソースの間に電圧が保持されたことにより、第１のトランジスタ７００に流れる電流に等しい。Ｃ７０７は第１の容量素子７０７の容量値であり第１のトランジスタ７００のゲート容量も含んでおり、Ｃ７０８は第２の容量素子７０８の容量値であり第２のトランジスタ７０１のゲート容量も含んでいる。
上記の数式（８）より、Ｉｄａｔａを［Ｃ７０８／（Ｃ７０７＋Ｃ７０８）］の２乗倍した電流をＥＬ素子７０９に流すことができる。また、期間Ｔ２において、同一のビデオ信号であれば第１のトランジスタ７００の特性（しきい値電圧、移動度など）、及び第２のトランジスタ７０１の特性が近似していれば、他の画素との特性がばらついていてもＥＬ素子７０９に流れる電流値はばらつかない。
こうして、駆動トランジスタの特性のばらつきを補償し、且つ画素へ入力したビデオ信号の電流よりも小さい電流をＥＬ素子に流すことができる。そのため低階調を表現する場合においても、ビデオ信号として微小な電流を入力せずに、ある程度大きい電流を入力することができるので、ソース信号線の寄生容量などの充電時間を速くすることができる。また、期間Ｔ１において、しきい値電圧の取得とビデオ信号の書込みを同時に行うことから一画素あたりの書込み時間を短縮できる。
駆動トランジスタである第１のトランジスタ７００と、ビデオ信号を書き込むための第２のトランジスタ７０１とを設けることによって、どちらかのトランジスタに電流が流れ続けることを防止する。こうすることで、第１のトランジスタ７００の特性劣化と第２のトランジスタ７０１の特性劣化との差が大きくなり、特性が近似しなくなることを防ぎ、より画素間の発光輝度のばらつきが少ない高画質な有機ＥＬディスプレイを提供することができる。
本実施形態では、第２のスイッチ７０３と第３のスイッチ７０４のオン、又はオフのタイミングが同じため制御端子を共通にすることができる。制御端子を共通化することで画素へ入力する信号数、及び配線数を減らすことができるため画素を制御するドライバ回路を簡略化でき、高開口率を実現することができる。
第１のトランジスタ７００のチャネル幅、チャネル長などは第２のトランジスタ７０１よりも大きいほうが望ましい。第１のトランジスタ７００と第２のトランジスタ７０１は特性（しきい値電圧、移動度など）が近似していればよいので、第１のトランジスタ７００は、第２のトランジスタ７０１よりもチャネル幅が広く、チャネル長が長くするほどより高開口率を実現することができる。
本実施形態で説明したスイッチング素子は第１の実施形態と同様なものを用いることができる。
（第４の実施形態）
第３の実施形態において、スイッチング素子として、トランジスタを用いることができる。本実施の形態では、スイッチング素子として、Ｐチャネル型トランジスタを用いた場合の構成について、図１１を参照して説明する。
図１１において、第１のトランジスタ７００、第２のトランジスタ７０１、第１の容量素子７０７、第２の容量素子７０８、ＥＬ素子７０９、電源線７１０、対向電極７１１、及びソース信号線７１２は第３の実施形態と同様なものとする。第３のトランジスタ１１０２、第４のトランジスタ１１０３、第５のトランジスタ１１０４、第６のトランジスタ１１０５、及び第７のトランジスタ１１０６はスイッチング素子としての機能を有しており線形領域で動作する。第３のトランジスタ１１０２は第１のゲート信号線１１１２、第４のトランジスタ１１０３は第２のゲート信号線１１１３、第５のトランジスタ１１０４は第３のゲート信号線１１１４、第６のトランジスタ１１０５は第４のゲート信号線１１１５、第７のトランジスタ１１０６は第５のゲート信号線１１１６からのデジタル信号で制御され、Ｈｉｇｈのときにオフ、Ｌｏｗのときにオンする。入力されるトランジスタのゲートとソースとの間の電圧がしきい値電圧よりも高くなる信号電圧をＨｉｇｈといい、しきい値電圧よりも低くなる信号電圧をＬｏｗという。
図１１の接続関係を説明する。電源線７１０は第１のトランジスタ７００の第１端子、第２のトランジスタ７０１の第１端子、第１の容量素子７０７の一方の電極、及び第２の容量素子７０８の一方の電極と接続されている。第１の容量素子７０７の他方の電極は第１のトランジスタ７００のゲートと接続され、第２の容量素子７０８の他方の電極は第２のトランジスタ７０１のゲートと接続されている。第１の容量素子７０７の他方の電極、及び第１のトランジスタ７００のゲートは第６のトランジスタ１１０５の第１端子と接続され、第２の容量素子７０８の他方の電極、及び第２のトランジスタ７０１のゲートは第６のトランジスタ１１０５の第２端子と接続されている。第１のトランジスタ７００の第２端子はトランジスタ第４のトランジスタ１１０３の第１端子と接続され、第４のトランジスタ１１０３の第２端子は第１のトランジスタ７００のゲート接続されている。第１のトランジスタ７００の第２端子は第７のトランジスタ１１０６の第１端子と接続され、第７のトランジスタ１１０６の第２端子はＥＬ素子７０９の一方の電極と接続されている。第２のトランジスタ７０１の第２端子は第５のトランジスタ１１０４の第１端子と接続され、第５のトランジスタ１１０４の第２端子は第２のトランジスタ７０１のゲート接続されている。第２のトランジスタ７０１の第２端子は第３のトランジスタ１１０２の第１端子と接続され、第３のトランジスタ１１０２の第２端子はソース信号線７１２と接続されている。
ここで、第３の実施形態と同様に、第１の容量素子７０７の一方の電極、及び第２の容量素子７０８の一方の電極は、動作時に一定となる端子に接続されていればよく、例えば、別の１行前の第１のゲート信号線１１１２や新たに別の基準線を加えて接続してもよい。第３のトランジスタ１１０２、第４のトランジスタ１１０３、第５のトランジスタ１１０４、第６のトランジスタ１１０５、及び第７のトランジスタ１１０６の配置に関しては、後に図１２で説明する期間Ｔ１で図１５に示す回路図、期間Ｔ２で図１６に示す回路図と等価回路にできれば、どこでもよいし、トランジスタの数を増やしてもよい。また、図１５は期間Ｔ１のときの図１１の画素回路の等価回路であり、図１６は期間Ｔ２のときの図１１の画素回路の等価回路である。
図１１の動作について、図１２のタイミングチャートを参照して説明する。期間Ｔ１の動作について説明する。期間Ｔ１では、第４のトランジスタ１１０３はオンして第１のトランジスタ７００がダイオード接続され、第５のトランジスタ１１０４がオンして第２のトランジスタ７０１がダイオード接続される。第６のトランジスタ１１０５はオフして第１のトランジスタ７００と第２のトランジスタ７０１は電気的に遮断される。第７のトランジスタ１１０６はオフしてＥＬ素子７０９への電流は遮断される。第３のトランジスタ１１０２はオンしてソース信号線７１２からの電流で入力されるビデオ信号が第２のトランジスタ７０１に流れ、第２の容量素子７０８には第２のトランジスタ７０１に流れる電流がビデオ信号の電流となるようなゲートとソースとの間の電圧を保持される。第１の容量素子７０７には第１のトランジスタ７００に流れる電流がゼロとなるようなゲートとソースとの間の電圧が保持される。つまり、第１のトランジスタ７００のしきい値電圧が保持され、第１のトランジスタ７００の特性（しきい値電圧、移動度など）と第２のトランジスタ７０１の特性は近似していることから、第２のトランジスタ７０１のしきい値電圧とほぼ等しい電圧が保持される。このとき、第３の実施形態と同様に、ビデオ信号として入力するＩｄａｔａは数式（５）、第２の容量素子７０８に保持される電圧は数式（６）で示すことができる。
数式（５）、及び数式（６）において、Ｉｄａｔａは期間Ｔ１において画素に入力される第１のソース信号線７１２に流れるビデオ信号の電流値である。βは第２のトランジスタ７０１のチャネル長、チャネル幅、移動度、酸化膜の容量値などを含む定数である。Ｖｇｓ（Ｔ１）は第２のトランジスタ７０１のゲートとソースとの間の電圧である。Ｖｔｈは第１のトランジスタ７００と第２のトランジスタ７０１は対となるトランジスタであるため、第１のトランジスタ７００のしきい値電圧であり、第２のトランジスタ７０１のしきい値電圧でもある。
期間Ｔ２の動作について説明する。期間Ｔ２では、第４のトランジスタ１１０３はオフして第１のトランジスタ７００はダイオード接続ではなくなり、第５のトランジスタ１１０４はオフして第２のトランジスタ７０１はダイオード接続ではなくなる。第６のトランジスタ１１０５はオンして第１の容量素子７０７と第２の容量素子７０８が接続され、それぞれの容量素子に保持している電圧は容量結合によって分圧される。第７のトランジスタ１１０６はオンして第１のトランジスタ７００のゲートとソースとの間の電圧に従った電流がＥＬ素子７０９に流れる。第３のトランジスタ１１０２はオフしてソース信号線７１２からのビデオ信号は遮断される。このとき、第３の実施形態と同様に、第１のトランジスタ７００のゲート電圧は数式（７）、ＥＬ素子７０９に流れる電流値は数式（８）で示すことができる。
数式（７）、及び数式（８）において、Ｉｄａｔａ、β、Ｖｔｈ、及びＶｇｓ（Ｔ１）は期間Ｔ１と同様なものとする。Ｉｏｌｅｄは期間Ｔ２においてＥＬ素子７０９に流れる電流値である。すなわち、ＩｏｌｅｄはＴ２期間において第１のトランジスタ７００のゲートとソースの間に電圧が保持されたことにより、第１のトランジスタ７００に流れる電流に等しい。Ｃ７０７は第１の容量素子７０７の容量値であり第１のトランジスタ７００のゲート容量も含んでおり、Ｃ７０８は第２の容量素子７０８の容量値であり第２のトランジスタ７０１のゲート容量も含んでいる。
数式（８）より、Ｉｄａｔａを［Ｃ７０８／（Ｃ７０７＋Ｃ７０８）］の２乗倍した電流をＥＬ素子７０９に流すことができる。また、期間Ｔ２において、同一のビデオ信号であれば第１のトランジスタ７００の特性（しきい値電圧、移動度など）、及び第２のトランジスタ７０１の特性が近似していれば、他の画素との特性がばらついていてもＥＬ素子７０９に流れる電流値はばらつかない。
こうして、駆動トランジスタの特性のばらつきを補償し、且つ画素へ入力したビデオ信号の電流よりも小さい電流をＥＬ素子に流すことができる。そのため低階調を表現する場合においても、ビデオ信号として微小な電流を入力せずに、ある程度大きい電流を入力することができるので、ソース信号線の寄生容量などの充電時間を速くすることができる。また、期間Ｔ１において、しきい値電圧の取得とビデオ信号の書込みを同時に行うことから一画素あたりの書込み時間を短縮できる。
スイッチング素子として、全てＰチャネル型トランジスタを用いることにより、Ｎチャネル型トランジスタ用のドープ工程が必要なくなるため、製造工程が簡略化でき安価に製造することができる。
駆動トランジスタである第１のトランジスタ７００と、ビデオ信号を書き込むための第２のトランジスタ７０１とを設けることによって、どちらかのトランジスタに電流が流れ続けることを防止する。こうすることで、第１のトランジスタ７００の特性劣化と第２のトランジスタ７０１の特性劣化との差が大きくなり、特性が近似しなくなることを防ぎ、より画素間の発光輝度のばらつきが少ない高画質な有機ＥＬディスプレイを提供することができる。
本実施形態では、第２のゲート信号線１１１３と第３のゲート信号線１１１４の制御信号が共通であるため、第２のゲート信号線１１１３と第３のゲート信号線１１１４とを共通にすることができる。ゲート信号線を共通化することで画素へ入力する信号数、及び配線数を減らすことができるため画素を制御するドライバ回路を簡略化でき、高開口率を実現することができる。
第１のトランジスタ７００のチャネル幅、チャネル長などは第２のトランジスタ７０１よりも大きいほうが望ましい。第１のトランジスタ７００と第２のトランジスタ７０１は特性（しきい値電圧、移動度など）が近似していればよいので、第１のトランジスタ７００は、第２のトランジスタ７０１よりもチャネル幅が広く、チャネル長が長くするほど、より高開口率を実現することができる。
スイッチング素子をＰチャネル型トランジスタとした場合について説明したが、Ｎチャネル型トランジスタとしてもよい。その場合、スイッチング素子として動作するトランジスタのゲートに入力する信号を逆にすればよい。
（第５の実施形態）
本実施の形態は、ビデオ信号を書き込み、ＥＬ素子に流す電流を制御するためのトランジスタと、しきい値電圧を取得するためのトランジスタとをＮチャネル型トランジスタとするための表示装置の構成について、図１３を参照して説明する。
図１３において、第１のトランジスタ１３００は飽和領域で動作するトランジスタあり、ゲートとソース間の電圧によってＥＬ素子１３０９に流れる電流値を制御する駆動トランジスタである。第２のトランジスタ１３０１は第１のトランジスタ１３００としきい値電圧や移動度などの特性が近似しており、第１のトランジスタ１３００と対をなすトランジスタである。第１のスイッチ１３０２、第２のスイッチ１３０３、第３のスイッチ１３０４、第４のスイッチ１３０５、及び第５のスイッチ１３０６は二つの端子、及び制御端子を有しており、二つの端子の導通（オン）、非導通（オフ）を制御端子によって制御するスイッチング素子である。第１の容量素子１３０７は一対の電極を有しており、第１のトランジスタ１３００のゲートとソースとの間の電圧を保持するための容量素子である。第２の容量素子１３０８は一対の電極を有しており、第２のトランジスタ１３０１のゲートとソースとの間の電圧を保持するための容量素子である。ＥＬ素子１３０９は一対の電極を有しており、電流値に比例して発光輝度が決まるＥＬ素子である。電源線１３１０は１行共通、又は１列共通となっており、画素に電圧を供給するための電源線である。対向電極１３１１は全画素共通となっており、画素に電圧を共通するための対向電極であり、ＥＬ素子１３０９の他方電極である。ソース信号線１３１２は１行共通、又は１列共通となっており、画素へのビデオ信号として電流信号を伝達するための信号線である。
図１３の接続関係を説明する。電源線１３１０は第１のトランジスタ１３００の第１端子、第２のトランジスタ１３０１の第１端子、第１の容量素子１３０７の一方の電極、及び第２の容量素子１３０８の一方の電極と接続されている。第１の容量素子１３０７の他方の電極は第１のトランジスタ１３００のゲートと接続され、第２の容量素子１３０８の他方の電極は第２のトランジスタ１３０１のゲートと接続されている。第１の容量素子１３０７の他方の電極、及び第１のトランジスタ１３００のゲートは第４のスイッチ１３０５を介して第２の容量素子１３０８の他方の電極、及び第２のトランジスタ１３０１のゲート接続されている。第１のトランジスタ１３００の第２端子は第２のスイッチ１３０３を介して第１のトランジスタ１３００のゲート、第１のスイッチ１３０２を介してソース信号線１３１２、及び第５のスイッチ１３０６を介してＥＬ素子１３０９の一方の電極と接続されている。第２のトランジスタ１３０１の第２端子は第３のスイッチ１３０４を介して第２のトランジスタ１３０１のゲートと接続されている。
ここで、第１の容量素子１３０７の一方の電極、及び第２の容量素子１３０８の一方の電極は、動作時に一定となる端子に接続されていればよく、例えば、別の１行前の第１のスイッチ１３０２の制御端子や新たに別の基準線を加えて接続してもよい。第１のスイッチ１３０２、第２のスイッチ１３０３、第３のスイッチ１３０４、第４のスイッチ１３０５、及び第５のスイッチ１３０６の配置に関しては、後に図１４で説明する期間Ｔ１で図１５に示す回路図、期間Ｔ２で図１６に示す回路図と等価回路にできれば、どこでもよいし、スイッチの数を増やしてもよい。また、図１５は期間Ｔ１のときの図１３の画素回路の等価回路であり、図１６は期間Ｔ２のときの図１３の画素回路の等価回路である。
図１３の動作について、図１４のタイミングチャートを参照して説明する。期間Ｔ１の動作について説明する。期間Ｔ１では、第２のスイッチ１３０３はオンして第１のトランジスタ１３００がダイオード接続され、第３のスイッチ１３０４がオンして第２のトランジスタ１３０１がダイオード接続される。第４のスイッチ１３０５はオフして第１のトランジスタ１３００と第２のトランジスタ１３０１は電気的に遮断される。第５のスイッチ１３０６はオフしてＥＬ素子１３０９への電流は遮断される。第１のスイッチ１３０２はオンしてソース信号線１３１２からの電流で入力されるビデオ信号が第１のトランジスタ１３００に流れ、第１の容量素子１３０７には第１のトランジスタ１３００に流れる電流がビデオ信号の電流となるようなゲートとソースとの間の電圧を保持される。第２の容量素子１３０８には第２のトランジスタ１３０１に流れる電流がゼロとなるようなゲートとソースとの間の電圧が保持される。つまり、第２のトランジスタ１３０１のしきい値電圧が保持され、第１のトランジスタ１３００の特性（しきい値電圧、移動度など）と第２のトランジスタ１３０１の特性は近似していることから、第１のトランジスタ１３００のしきい値電圧とほぼ等しい電圧が保持される。このとき、ビデオ信号として入力するＩｄａｔａを数式（９）、第１の容量素子１３０７に保持される電圧を数式（１０）に示す。
Figure 2007108689
Figure 2007108689
上記数式（９）、及び数式（１０）において、Ｉｄａｔａは期間Ｔ１において画素に入力されるソース信号線１３１２に流れるビデオ信号の電流値である。βは第１のトランジスタ１３００のチャネル長、チャネル幅、移動度、酸化膜の容量値などを含む定数である。Ｖｇｓ（Ｔ１）はは第１のトランジスタ１３００のゲートとソースとの間の電圧である。Ｖｔｈは第１のトランジスタ１３００と第２のトランジスタ１３０１は対となるトランジスタであるため、は第１のトランジスタ１３００のしきい値電圧であり、第２のトランジスタ１３０１のしきい値電圧でもある。
期間Ｔ２の動作について説明する。期間Ｔ２では、第２のスイッチ１３０３はオフしては第１のトランジスタ１３００はダイオード接続ではなくなり、第３のスイッチ１３０４はオフして第２のトランジスタ１３０１はダイオード接続ではなくなる。第４のスイッチ１３０５はオンして第１の容量素子１３０７と第２の容量素子１３０８が接続され、それぞれの容量素子に保持している電圧は容量結合によって分圧される。第５のスイッチ１３０６はオンしては第１のトランジスタ１３００のゲートとソースとの間の電圧に従った電流がＥＬ素子１３０９に流れる。第１のスイッチ１３０２はオフしてソース信号線１３１２からのビデオ信号は遮断される。このとき、は第１のトランジスタ１３００のゲート電圧を数式（１１）、ＥＬ素子１３０９に流れる電流値を数式（１２）に示す。
Figure 2007108689
Figure 2007108689
上記数式（１１）、及び数式（１２）において、Ｉｄａｔａ、β、Ｖｔｈ、及びＶｇｓ（Ｔ１）は期間Ｔ１と同様なものとする。Ｉｏｌｅｄは期間Ｔ２においてＥＬ素子１３０９に流れる電流値である。すなわち、ＩｏｌｅｄはＴ２期間において第１のトランジスタ１３００のゲートとソースの間に電圧が保持されたことにより、第１のトランジスタ１３００に流れる電流に等しい。Ｃ１３０７は第１の容量素子１３０７の容量値でありは第１のトランジスタ１３００のゲート容量も含んでおり、Ｃ１３０８は第２の容量素子１３０８の容量値であり第２のトランジスタ１３０１のゲート容量も含んでいる。
上記の数式（１２）より、Ｉｄａｔａを［Ｃ１３０７／（Ｃ１３０７＋Ｃ１３０８）］の２乗倍した電流をＥＬ素子１３０９に流すことができる。また、期間Ｔ２において、同一のビデオ信号であれば第１のトランジスタ１３００の特性（しきい値電圧、移動度など）、及び第２のトランジスタ１３０１の特性が近似していれば、他の画素との特性がばらついていてもＥＬ素子１３０９に流れる電流値はばらつかない。
こうして、駆動トランジスタの特性のばらつきを補償し、且つ画素へ入力したビデオ信号の電流よりも小さい電流をＥＬ素子に流すことができる。そのため低階調を表現する場合においても、ビデオ信号として微小な電流を入力せずに、ある程度大きい電流を入力することができるので、ソース信号線の寄生容量などの充電時間を速くすることができる。また、期間Ｔ１において、しきい値電圧の取得とビデオ信号の書込みを同時に行うことから一画素あたりの書込み時間を短縮できる。
本実施形態では、第２のスイッチ１３０３と第３のスイッチ１３０４のオン、又はオフのタイミングが同じため制御端子を共通にすることができる。制御端子を共通化することで画素へ入力する信号数、及び配線数を減らすことができるため画素を制御するドライバ回路を簡略化でき、高開口率を実現することができる。
第１のトランジスタ１３００のチャネル幅、チャネル長などは第２のトランジスタ１３０１よりも大きいほうが望ましい。第１のトランジスタ１３００の特性と第２のトランジスタ１３０１は特性（しきい値電圧、移動度など）が近似していればよいので、第１のトランジスタ１３００は、第２のトランジスタ１３０１のチャネル幅が広く、チャネル長が長くするほど、より高開口率を実現することができる。
本実施形態で説明したスイッチング素子は第１の実施形態と同様なものを用いることができる。
（第６の実施形態）
第５の実施形態において、スイッチング素子として、トランジスタを用いることができる。本実施の形態では、スイッチング素子として、Ｎチャネル型トランジスタを用いた場合の構成について、図１７を参照して説明する。
図１７において、は第１のトランジスタ１３００、第２のトランジスタ１３０１、第１の容量素子１３０７、第２の容量素子１３０８、ＥＬ素子１３０９、電源線１３１０、対向電極１３１１、及びソース信号線１３１２は第５の実施形態と同様なものとする。第３のトランジスタ１７０２、第４のトランジスタ１７０３、第５のトランジスタ１７０４、第６のトランジスタ１７０５、及び第７のトランジスタ１７０６はスイッチング素子としての機能を有しており線形領域で動作する。第３のトランジスタ１７０２は第１のゲート信号線１７１２、第４のトランジスタ１７０３は第２のゲート信号線１７１３、第５のトランジスタ１７０４は第３のゲート信号線１７１４、第６のトランジスタ１７０５は第４のゲート信号線１７１５、第７のトランジスタ１７０６は第５のゲート信号線１７１６からのデジタル信号で制御され、Ｈｉｇｈのときにオン、Ｌｏｗのときにオフする。入力されるトランジスタのゲートとソースとの間の電圧がしきい値電圧よりも高くなる信号電圧をＨｉｇｈといい、しきい値電圧よりも低くなる信号電圧をＬｏｗという。
図１７の接続関係を説明する。電源線１３１０は第１のトランジスタ１３００の第１端子、第２のトランジスタ１３０１の第１端子、第１の容量素子１３０７の一方の電極、及び第２の容量素子１３０８の一方の電極と接続されている。第１の容量素子１３０７の他方の電極は第１のトランジスタ１３００のゲートと接続され、第２の容量素子１３０８の他方の電極は第２のトランジスタ１３０１のゲートと接続されている。第１の容量素子１３０７の他方の電極、及びは第１のトランジスタ１３００のゲートは第６のトランジスタ１７０５の第１端子と接続され、第２の容量素子１３０８の他方の電極、及び第２のトランジスタ１３０１のゲートは第６のトランジスタ１７０５の第２端子と接続されている。は第１のトランジスタ１３００の第２端子は第４のトランジスタ１７０３の第１端子と接続され、第４のトランジスタ１７０３の第２端子は第１のトランジスタ１３００のゲートと接続されている。は第１のトランジスタ１３００の第２端子は第３のトランジスタ１７０２の第１端子と接続され、第３のトランジスタ１７０２の第２端子はソース信号線１３１２と接続されている。は第１のトランジスタ１３００の第２端子は第７のトランジスタ１７０６の第１端子と接続され、第７のトランジスタ１７０６の第２端子はＥＬ素子１３０９の一方の電極と接続されている。第２のトランジスタ１３０１の第２端子は第５のトランジスタ１７０４の第１端子と接続され、第５のトランジスタ１７０４の第２端子は第２のトランジスタ１３０１のゲートと接続されている。
ここで、第５の実施形態と同様に、第１の容量素子１３０７の一方の電極、及び第２の容量素子１３０８の一方の電極は、動作時に一定となる端子に接続されていればよく、例えば、別の１行前の第１のゲート信号線１７１２や新たに別の基準線を加えて接続してもよい。第３のトランジスタ１７０２、第４のトランジスタ１７０３、第５のトランジスタ１７０４、第６のトランジスタ１７０５、及び第７のトランジスタ１７０６の配置に関しては、後に図１８で説明する期間Ｔ１で図１５に示す回路図、期間Ｔ２で図１６に示す回路図と等価回路にできれば、どこでもよいし、トランジスタの数を増やしてもよい。また、図１５は期間Ｔ１のときの図１７の画素回路の等価回路であり、図１６は期間Ｔ２のときの図１７の画素回路の等価回路である。
図１７の動作について図１８のタイミングチャートを用いて説明する。期間Ｔ１の動作について説明する。期間Ｔ１では、第４のトランジスタ１７０３はオンしては第１のトランジスタ１３００がダイオード接続され、第５のトランジスタ１７０４がオンして第２のトランジスタ１３０１がダイオード接続される。第６のトランジスタ１７０５はオフして第１のトランジスタ１３００と第２のトランジスタ１３０１は電気的に遮断される。第７のトランジスタ１７０６はオフしてＥＬ素子１３０９への電流は遮断される。第３のトランジスタ１７０２はオンしてソース信号線１３１２からの電流で入力されるビデオ信号が第１のトランジスタ１３００に流れ、第１の容量素子１３０７には第１のトランジスタ１３００に流れる電流がビデオ信号の電流となるようなゲートとソースとの間の電圧を保持される。第２の容量素子１３０８には第２のトランジスタ１３０１に流れる電流がゼロとなるようなゲートとソースとの間の電圧が保持される。つまり、第２のトランジスタ１３０１のしきい値電圧が保持され、第１のトランジスタ１３００の特性と第２のトランジスタ１３０１の特性は近似していることから、第１のトランジスタ１３００のしきい値電圧とほぼ等しい電圧が保持される。このとき、第５の実施形態と同様に、ビデオ信号として入力するＩｄａｔａは数式（９）、第１の容量素子１３０７に保持される電圧は数式（１０）で示すことができる。
数式（９）、及び数式（１０）において、Ｉｄａｔａは期間Ｔ１において画素に入力されるソース信号線１３１２に流れるビデオ信号の電流値である。βは第１のトランジスタ１３００のチャネル長、チャネル幅、移動度、酸化膜の容量値などを含む定数である。Ｖｇｓ（Ｔ１）は第１のトランジスタ１３００のゲートとソースとの間の電圧である。Ｖｔｈは第１のトランジスタ１３００と第２のトランジスタ１３０１は対となるトランジスタであるため、第１のトランジスタ１３００のしきい値電圧であり、第２のトランジスタ１３０１のしきい値電圧でもある。
期間Ｔ２の動作について説明する。期間Ｔ２では、第４のトランジスタ１７０３はオフして第１のトランジスタ１３００はダイオード接続ではなくなり、第５のトランジスタ１７０４はオフして第２のトランジスタ１３０１はダイオード接続ではなくなる。第６のトランジスタ１７０５はオンして第１の容量素子１３０７と第２の容量素子１３０８が接続され、それぞれの容量素子に保持している電圧は容量結合によって分圧される。第７のトランジスタ１７０６はオンして第１のトランジスタ１３００のゲートとソースとの間の電圧に従った電流がＥＬ素子１３０９に流れる。第３のトランジスタ１７０２はオフしてソース信号線１３１２からのビデオ信号は遮断される。このとき、第５の実施形態と同様に、第１のトランジスタ１３００のゲート電圧は数式（１１）、ＥＬ素子１３０９に流れる電流値は数式（１２）で示すことができる。
数式（１１）、及び数式（１２）において、Ｉｄａｔａ、β、Ｖｔｈ、及びＶｇｓ（Ｔ１）は期間Ｔ１と同様なものとする。Ｉｏｌｅｄは期間Ｔ２においてＥＬ素子１３０９に流れる電流値である。すなわち、ＩｏｌｅｄはＴ２期間において第１のトランジスタ１３００のゲートとソースの間に電圧が保持されたことにより、第１のトランジスタ１３００に流れる電流に等しい。Ｃ１３０７は第１の容量素子１３０７の容量値でありは第１のトランジスタ１３００のゲート容量も含んでおり、Ｃ１３０８は第２の容量素子１０８の容量値であり第２のトランジスタ１３０１のゲート容量も含んでいる。
数式（１２）より、Ｉｄａｔａを［Ｃ１３０７／（Ｃ１３０７＋Ｃ１３０８）］の２乗倍した電流をＥＬ素子１３０９に流すことができる。また、期間Ｔ２において、同一のビデオ信号であれば第１のトランジスタ１３００の特性（しきい値電圧、移動度など）、及び第２のトランジスタ１３０１の特性が近似していれば、他の画素との特性がばらついていてもＥＬ素子１３０９に流れる電流値はばらつかない。
こうして、駆動トランジスタの特性のばらつきを補償し、且つ画素へ入力したビデオ信号の電流よりも小さい電流をＥＬ素子に流すことができる。そのため低階調を表現する場合においても、ビデオ信号として微小な電流を入力せずに、ある程度大きい電流を入力することができるので、ソース信号線の寄生容量などの充電時間を速くすることができる。また、期間Ｔ１において、しきい値電圧の取得とビデオ信号の書込みを同時に行うことから一画素あたりの書込み時間を短縮できる。
また、本実施形態では、スイッチング素子をＮチャネル型トランジスタとした場合について説明したが、Ｐチャネル型トランジスタとしてもよい。その場合、スイッチング素子として動作するトランジスタのゲートに入力する信号を逆にすればよい。
スイッチング素子として、全てＮチャネル型トランジスタを用いることにより、Ｐチャネル型トランジスタ用のドープ工程が必要なくなるため、製造工程が簡略化でき安価に製造することができる。また、Ｎチャネル型トランジスタのみで構成されるため、アモルファスシリコンを使ってトランジスタを製造可能である。アモルファスシリコンを使って画素を構成する場合は製造工程が容易で、大型化に最適であるため、安価な大型の有機ＥＬディスプレイを製造することが可能である。
本実施形態では、第２のゲート信号線１７１３と第３のゲート信号線１７１４の制御信号が共通であるため、第２のゲート信号線１７１３と第３のゲート信号線１７１４とを共通にすることができる。ゲート信号線を共通化することで画素へ入力する信号数、及び配線数を減らすことができるため画素を制御するドライバ回路を簡略化でき、高開口率を実現することができる。
第１のトランジスタ１３００のチャネル幅、チャネル長などは第２のトランジスタ１３０１よりも大きいほうが望ましい。第１のトランジスタ１３００と第２のトランジスタ１３０１は特性（しきい値電圧、移動度など）が近似していればよいので、第１のトランジスタ１３００は、第２のトランジスタ１３０１よりもチャネル幅が広く、チャネル長が長くなるほど、より高開口率を実現することができる。
スイッチング素子をＮチャネル型トランジスタとした場合について説明したが、Ｐチャネル型トランジスタとしてもよい。その場合、スイッチング素子として動作するトランジスタのゲートに入力する信号を逆にすればよい。
（第７の実施形態）
本実施の形態は、一方のトランジスタへの電流の集中によるトランジスタの特性劣化を防ぐために、しきい値電圧を取得するトランジスタでＥＬ素子に流す電流を制御するための表示装置の構成について、図１９を参照して説明する。
図１９において、第１のトランジスタ１９００は飽和領域で動作するトランジスタあり、ゲートとソース間の電圧によってＥＬ素子１９０９に流れる電流値を制御する駆動トランジスタである。第２のトランジスタ１９０１は第１のトランジスタ１９００としきい値電圧や移動度などの特性が近似しており、第１のトランジスタ１９００と対をなすトランジスタである。第１のスイッチ１９０２、第２のスイッチ１９０３、第３のスイッチ１９０４、第４のスイッチ１９０５、及び第５のスイッチ１９０６は二つの端子、及び制御端子を有しており、二つの端子の導通（オン）、非導通（オフ）を制御端子によって制御するスイッチング素子である。第１の容量素子１９０７は一対の電極を有しており、第１のトランジスタ１９００のゲートとソースとの間の電圧を保持するための容量素子である。第２の容量素子１９０８は一対の電極を有しており、第２のトランジスタ１９０１のゲートとソースとの間の電圧を保持するための容量素子である。ＥＬ素子１９０９は一対の電極を有しており、電流値に比例して発光輝度が決まるＥＬ素子である。電源線１９１０は１行共通、又は１列共通となっており、画素に電圧を供給するための電源線である。対向電極１９１１は全画素共通となっており、画素に電圧を共通するための対向電極であり、ＥＬ素子１９０９の他方電極である。ソース信号線１９１２は１行共通、又は１列共通となっており、画素へのビデオ信号として電流信号を伝達するための信号線である。
図１９の接続関係を説明する。電源線１９１０は第１のトランジスタ１９００の第１端子、第２のトランジスタ１９０１の第１端子、第１の容量素子１９０７の一方の電極、及び第２の容量素子１９０８の一方の電極と接続されている。第１の容量素子１９０７の他方の電極は第１のトランジスタ１９００のゲートと接続され、第２の容量素子１９０８の他方の電極は第２のトランジスタ１９０１のゲートと接続されている。第１の容量素子１９０７の他方の電極、及び第１のトランジスタ１９００のゲートは第４のスイッチ１９０５を介して第２の容量素子１９０８の他方の電極、及び第２のトランジスタ１９０１のゲート接続されている。第１のトランジスタ１９００の第２端子は第２のスイッチ１９０３を介して第１のトランジスタ１９００のゲート、及び第５のスイッチ１９０６を介してＥＬ素子１９０９の一方の電極と接続されている。第２のトランジスタ１９０１の第２端子は第３のスイッチ１９０４を介して第２のトランジスタ１９０１のゲート、及び第１のスイッチ１９０２を介してソース信号線１９１２と接続されている。
ここで、第１の容量素子１９０７の一方の電極、及び第２の容量素子１９０８の一方の電極は、動作時に一定となる端子に接続されていればよく、例えば、別の１行前の第１のスイッチ１９０２の制御端子や新たに別の基準線を加えて接続してもよい。第１のスイッチ１９０２、第２のスイッチ１９０３、第３のスイッチ１９０４、第４のスイッチ１９０５、及び第５のスイッチ１９０６の配置に関しては、後に図２０で説明する期間Ｔ１で図２１に示す回路図、期間Ｔ２で図２２に示す回路図と等価回路にできれば、どこでもよいし、スイッチの数を増やしてもよい。また、図２１は期間Ｔ１のときの図１９の画素回路の等価回路であり、図２２は期間Ｔ２のときの図１９の画素回路の等価回路である。
図１９の動作について、図２０のタイミングチャートを参照して説明する。期間Ｔ１の動作について説明する。期間Ｔ１では、第２のスイッチ１９０３はオンして第１のトランジスタ１９００がダイオード接続され、第３のスイッチ１９０４がオンして第２のトランジスタ１９０１がダイオード接続される。第４のスイッチ１９０５はオフして第１のトランジスタ１９００と第２のトランジスタ１９０１は電気的に遮断される。第５のスイッチ１９０６はオフしてＥＬ素子１９０９への電流は遮断される。第１のスイッチ１９０２はオンしてソース信号線１９１２からの電流で入力されるビデオ信号が第２のトランジスタ１９０１に流れ、第２の容量素子１９０８には第２のトランジスタ１９０１に流れる電流がビデオ信号の電流となるようなゲートとソースとの間の電圧を保持される。第１の容量素子１９０７に第１のトランジスタ１９００に流れる電流がゼロとなるようなゲートとソースとの間の電圧が保持される。つまり、第１のトランジスタ１９００のしきい値電圧が保持され、第１のトランジスタ１９００の特性と第２のトランジスタ１９０１の特性は近似していることから、第２のトランジスタ１９０１のしきい値電圧とほぼ等しい電圧が保持される。このとき、ビデオ信号として入力するＩｄａｔａを数式（１３）、第２の容量素子１９０８に保持される電圧を数式（１４）に示す。
Figure 2007108689
Figure 2007108689
上記数式（１３）、及び数式（１４）において、Ｉｄａｔａは期間Ｔ１において画素に入力されるソース信号線１９１２に流れるビデオ信号の電流値である。βは第２のトランジスタ１９０１のチャネル長、チャネル幅、移動度、酸化膜の容量値などを含む定数である。Ｖｇｓ（Ｔ１）は第２のトランジスタ１９０１のゲートとソースとの間の電圧である。Ｖｔｈは第１のトランジスタ１９００と第２のトランジスタ１９０１は対となるトランジスタであるため、第１のトランジスタ１９００のしきい値電圧であり、第２のトランジスタ１９０１のしきい値電圧でもある。
期間Ｔ２の動作について説明する。期間Ｔ２では、第２のスイッチ１９０３はオフして第１のトランジスタ１９００はダイオード接続ではなくなり、第３のスイッチ１９０４はオフして第２のトランジスタ１９０１はダイオード接続ではなくなる。第４のスイッチ１９０５はオンして第１の容量素子１９０７と第２の容量素子１９０８が接続され、それぞれの容量素子に保持している電圧は容量結合によって分圧される。第５のスイッチ１９０６はオンして第１のトランジスタ１９００のゲートとソースとの間の電圧に従った電流がＥＬ素子１９０９に流れる。第１のスイッチ１９０２はオフしてソース信号線１９１２からのビデオ信号は遮断される。このとき、第１のトランジスタ１９００のゲート電圧を数式（１５）、ＥＬ素子１９０９に流れる電流値を数式（１６）に示す。
Figure 2007108689
Figure 2007108689
上記数式（１５）、及び数式（１６）において、Ｉｄａｔａ、β、Ｖｔｈ、及びＶｇｓ（Ｔ１）は期間Ｔ１と同様なものとする。Ｉｏｌｅｄは期間Ｔ２においてＥＬ素子１９０９に流れる電流値である。すなわち、ＩｏｌｅｄはＴ２期間において第１のトランジスタ１９００のゲートとソースの間に電圧が保持されたことにより、第１のトランジスタ１９００に流れる電流に等しい。Ｃ１９０７は第１の容量素子１９０７の容量値であり第１のトランジスタ１９００のゲート容量も含んでおり、Ｃ１９０８は第２の容量素子１９０８の容量値であり第２のトランジスタ１９０１のゲート容量も含んでいる。
上記の数式（１６）より、Ｉｄａｔａを［Ｃ１９０８／（Ｃ１９０７＋Ｃ１９０８）］の２乗倍した電流をＥＬ素子１９０９に流すことができる。また、期間Ｔ２において、同一のビデオ信号であれば第１のトランジスタ１９００の特性（しきい値電圧、移動度など）、及び第２のトランジスタ１９０１の特性が近似していれば、他の画素との特性がばらついていてもＥＬ素子１９０９に流れる電流値はばらつかない。
こうして、駆動トランジスタの特性のばらつきを補償し、且つ画素へ入力したビデオ信号の電流よりも小さい電流をＥＬ素子に流すことができる。そのため低階調を表現する場合においても、ビデオ信号として微小な電流を入力せずに、ある程度大きい電流を入力することができるので、ソース信号線の寄生容量などの充電時間を速くすることができる。また、期間Ｔ１において、しきい値電圧の取得とビデオ信号の書込みを同時に行うことから一画素あたりの書込み時間を短縮できる。
駆動トランジスタである第１のトランジスタ１９００と、ビデオ信号を書き込むための第２のトランジスタ１９０１とを設けることによって、どちらかのトランジスタに電流が流れ続けることを防止する。こうすることで、第１のトランジスタ１９００の特性劣化と第２のトランジスタ１９０１の特性劣化との差が大きくなり、特性が近似しなくなることを防ぎ、より画素間の発光輝度のばらつきが少ない高画質な有機ＥＬディスプレイを提供することができる。また、トランジスタ特性の劣化はアモルファスシリコンによって構成されるトランジスタに顕著に現れることが知られている。
本実施形態では、第２のスイッチ１９０３と第３のスイッチ１９０４のオン、又はオフのタイミングが同じため制御端子を共通にすることができる。制御端子を共通化することで画素へ入力する信号数、及び配線数を減らすことができるため画素を制御するドライバ回路を簡略化でき、高開口率を実現することができる。
第１のトランジスタ１９００のチャネル幅、チャネル長などは第２のトランジスタ１９０１よりも大きいほうが望ましい。第１のトランジスタ１９００と第２のトランジスタ１９０１は特性（しきい値電圧、移動度など）が近似していればよいので、第１のトランジスタ１９００は、第２のトランジスタ１９０１よりもチャネル幅が広く、チャネル長が長くなるほど、より高開口率を実現することができる。
本実施形態で説明したスイッチング素子は第１の実施形態と同様なものを用いることができる。
（第８の実施形態）
上記第７の実施形態において、スイッチング素子として、トランジスタを用いることができる。スイッチング素子として、Ｎチャネル型トランジスタを用いた場合の構成について、図２３を参照して説明する。
図２３において、第１のトランジスタ１９００、第２のトランジスタ１９０１、第１の容量素子１９０７、第２の容量素子１９０８、ＥＬ素子１９０９、電源線１９１０、対向電極１９１１、及びソース信号線１９１２は第７の実施形態と同様なものとする。第３のトランジスタ２３０２、第４のトランジスタ２３０３、第５のトランジスタ２３０４、第６のトランジスタ２３０５、及び第７のトランジスタ２３０６はスイッチング素子としての機能を有しており線形領域で動作する。第３のトランジスタ２３０２は第１のゲート信号線２３１２、第４のトランジスタ２３０３は第２のゲート信号線２３１３、第５のトランジスタ２３０４は第３のゲート信号線２３１４、第６のトランジスタ２３０５は第４のゲート信号線２３１５、第７のトランジスタ２３０６は第５のゲート信号線２３１６からのデジタル信号で制御され、Ｈｉｇｈのときにオン、Ｌｏｗのときにオフする。入力されるトランジスタのゲートとソースとの間の電圧がしきい値電圧よりも高くなる信号電圧をＨｉｇｈといい、しきい値電圧よりも低くなる信号電圧をＬｏｗという。
図２３の接続関係を説明する。電源線１９１０は第１のトランジスタ１９００の第１端子、第２のトランジスタ１９０１の第１端子、第１の容量素子１９０７の一方の電極、及び第２の容量素子１９０８の一方の電極と接続されている。第１の容量素子１９０７の他方の電極は第１のトランジスタ１９００のゲートと接続され、第２の容量素子１９０８の他方の電極は第２のトランジスタ１９０１のゲートと接続されている。第１の容量素子１９０７の他方の電極、及び第１のトランジスタ１９００のゲートは第６のトランジスタ２３０５の第１端子と接続され、第２の容量素子１９０８の他方の電極、及び第２のトランジスタ１９０１のゲートは第６のトランジスタ２３０５の第２端子と接続されている。第１のトランジスタ１９００の第２端子は第４のトランジスタ２３０３の第１端子と接続され、第４のトランジスタ２３０３の第２端子は第１のトランジスタ１９００のゲートと接続されている。第１のトランジスタ１９００の第２端子は第７のトランジスタ２３０６の第１端子と接続され、第７のトランジスタ２３０６の第２端子はＥＬ素子１９０９の一方の電極と接続されている。第２のトランジスタ１９０１の第２端子は第５のトランジスタ２３０４の第１端子と接続され、第５のトランジスタ２３０４の第２端子は第２のトランジスタ１９０１のゲートと接続されている。第２のトランジスタ１９０１の第２端子は第３のトランジスタ２３０２の第１端子と接続され、第３のトランジスタ２３０２の第２端子はソース信号線１９１２と接続されている。
ここで、第７の実施形態と同様に、第１の容量素子１９０７の一方の電極、及び第２の容量素子１９０８の一方の電極は、動作時に一定となる端子に接続されていればよく、例えば、別の１行前の第１のゲート信号線２３１２や新たに別の基準線を加えて接続してもよい。第３のトランジスタ２３０２、第４のトランジスタ２３０３、第５のトランジスタ２３０４、第６のトランジスタ２３０５、及び第７のトランジスタ２３０６の配置に関しては、後に図４１で説明する期間Ｔ１で図２１に示す回路図、期間Ｔ２で図２２に示す回路図と等価回路にできれば、どこでもよいし、トランジスタの数を増やしてもよい。また、図２１は期間Ｔ１のときの図４１の画素回路の等価回路であり、図２２は期間Ｔ２のときの図４１の画素回路の等価回路である。
期間Ｔ１の動作について説明する。期間Ｔ１では、第４のトランジスタ２３０３はオンして第１のトランジスタ１９００がダイオード接続され、第５のトランジスタ２３０４がオンして第２のトランジスタ１９０１がダイオード接続される。第６のトランジスタ２３０５はオフして第１のトランジスタ１９００と第２のトランジスタ１９０１は電気的に遮断される。第７のトランジスタ２３０６はオフしてＥＬ素子１９０９への電流は遮断される。第３のトランジスタ２３０２はオンしてソース信号線１９１２からの電流で入力されるビデオ信号が第２のトランジスタ１９０１に流れ、第２の容量素子１９０８には第２のトランジスタ１９０１に流れる電流がビデオ信号の電流となるようなゲートとソースとの間の電圧を保持される。第１の容量素子１９０７には第１のトランジスタ１９００に流れる電流がゼロとなるようなゲートとソースとの間の電圧が保持される。つまり、第１のトランジスタ１９００のしきい値電圧が保持され、第１のトランジスタ１９００の特性（しきい値電圧、移動度など）と第２のトランジスタ１９０１の特性は近似していることから、第２のトランジスタ１９０１のしきい値電圧とほぼ等しい電圧が保持される。このとき、第７の実施形態と同様に、ビデオ信号として入力するＩｄａｔａは数式（１３）、第２の容量素子１９０８に保持される電圧は数式（１４）で示すことができる。
数式（１３）、及び数式（１４）において、Ｉｄａｔａは期間Ｔ１において画素に入力されるソース信号線１９１２に流れるビデオ信号の電流値である。βは第２のトランジスタ１９０１のチャネル長、チャネル幅、移動度、酸化膜の容量値などを含む定数である。Ｖｇｓ（Ｔ１）は第２のトランジスタ１９０１のゲートとソースとの間の電圧である。Ｖｔｈは第１のトランジスタ１９００と第２のトランジスタ１９０１は対となるトランジスタであるため、第１のトランジスタ１９００のしきい値電圧であり、第２のトランジスタ１９０１のしきい値電圧でもある。
期間Ｔ２の動作について説明する。期間Ｔ２では、第４のトランジスタ２３０３はオフして第１のトランジスタ１９００はダイオード接続ではなくなり、第５のトランジスタ２３０４はオフして第２のトランジスタ１９０１はダイオード接続ではなくなる。第６のトランジスタ２３０５はオンして第１の容量素子１９０７と第２の容量素子１９０８が接続され、それぞれの容量素子に保持している電圧は容量結合によって分割される。第７のトランジスタ２３０６はオンして第１のトランジスタ１９００のゲートとソースとの間の電圧に従った電流がＥＬ素子１９０９に流れる。第３のトランジスタ２３０２はオフしてソース信号線１９１２からのビデオ信号は遮断される。このとき、第７の実施形態と同様に、第１のトランジスタ１９００のゲート電圧は数式（１４）、ＥＬ素子１９０９に流れる電流値は数式（１６）で示すことができる。
数式（１４）、及び数式（１６）において、Ｉｄａｔａ、β、Ｖｔｈ、及びＶｇｓ（Ｔ１）は期間Ｔ１と同様なものとする。Ｉｏｌｅｄは期間Ｔ２においてＥＬ素子１９０９に流れる電流値である。すなわち、ＩｏｌｅｄはＴ２期間において第１のトランジスタ１９００のゲートとソースの間に電圧が保持されたことにより、第１のトランジスタ１９００に流れる電流に等しい。Ｃ１９０７は第１の容量素子１９０７の容量値であり第１のトランジスタ１９００のゲート容量も含んでおり、Ｃ１９０８は第２の容量素子１９０８の容量値であり第２のトランジスタ１９０１のゲート容量も含んでいる。
数式（１６）より、Ｉｄａｔａを［Ｃ１９０８／（Ｃ１９０７＋Ｃ１９０８）］の２乗倍した電流をＥＬ素子１９０９に流すことができる。また、期間Ｔ２において、同一のビデオ信号であれば第１のトランジスタ１９００の特性（しきい値電圧、移動度など）、及び第２のトランジスタ１９０１の特性が近似していれば、他の画素との特性がばらついていてもＥＬ素子１９０９に流れる電流値はばらつかない。
こうして、駆動トランジスタの特性のばらつきを補償し、且つ画素へ入力したビデオ信号の電流よりも小さい電流をＥＬ素子に流すことができる。そのため低階調を表現する場合においても、ビデオ信号として微小な電流を入力せずに、ある程度大きい電流を入力することができるので、ソース信号線の寄生容量などの充電時間を速くすることができる。また、期間Ｔ１において、しきい値電圧の取得とビデオ信号の書込みを同時に行うことから一画素あたりの書込み時間を短縮できる。
駆動トランジスタである第１のトランジスタ１９００と、ビデオ信号を書き込むための第２のトランジスタ１９０１とを設けることによって、どちらかのトランジスタに電流が流れ続けることを防止する。こうすることで、第１のトランジスタ１９００の特性劣化と第２のトランジスタ１９０１の特性劣化との差が大きくなり、特性が近似しなくなることを防ぎ、より画素間の発光輝度のばらつきが少ない高画質な有機ＥＬディスプレイを提供することができる。また、トランジスタ特性の劣化はアモルファスシリコンによって構成されるトランジスタに顕著に現れることが知られている。
スイッチング素子として、全てＮチャネル型トランジスタを用いることにより、Ｐチャネル型トランジスタ用のドープ工程が必要なくなるため、製造工程が簡略化でき安価に製造することができる。また、Ｎチャネル型トランジスタのみで構成されるため、アモルファスシリコンを使ってトランジスタを製造可能である。アモルファスシリコンを使って画素を構成する場合は製造工程が容易で、大型化に最適であるため、安価な大型の有機ＥＬディスプレイを製造することが可能である。
本実施形態では、第２のゲート信号線２３１３と第３のゲート信号線２３１４の制御信号が共通であるため、第２のゲート信号線２３１３と第３のゲート信号線２３１４とを共通にすることができる。ゲート信号線を共通化することで画素へ入力する信号数、及び配線数を減らすことができるため画素を制御するドライバ回路を簡略化でき、高開口率を実現することができる。
第１のトランジスタ１９００のチャネル幅、チャネル長などは第２のトランジスタ１９０１よりも大きいほうが望ましい。第１のトランジスタ１９００と第２のトランジスタ１９０１は特性（しきい値電圧、移動度など）が近似していればよいので、第１のトランジスタ１９００は、第２のトランジスタ１９０１よりもチャネル幅が広く、チャネル長が長くなるほどより高開口率を実現することができる。
スイッチング素子をＮチャネル型トランジスタとした場合について説明したが、Ｐチャネル型トランジスタとしてもよい。その場合、スイッチング素子として動作するトランジスタのゲートに入力する信号を逆にすればよい。
（第９の実施形態）
本実施形態では、第１の実施形態、乃至第８の実施形態で説明した画素を有する表示装置、及び表示装置が有するソースドライバやゲートドライバなどの構成の一例とその動作について説明する。
まず、第１の実施形態、乃至第８の実施形態で説明した画素を有する表示装置について、図４２を参照して説明する。
図４２において、ソースドライバ９０００は画素部９００３にビデオ信号を順次出力し、ビデオ信号として電流信号を出力するドライバ回路である。ソース信号線であるＳ−１、Ｓ−２、Ｓ−ｍは画素９００２にソースドライバ９０００から出力するビデオ信号を伝達するための信号線であり、ｍ行（ｍは２以上の自然数）のソース信号線を有している。ゲートドライバ９００１は画素部９００３に制御信号を順次出力し、画素９００２を走査、及び制御するドライバ回路である。ゲート信号線Ｇ１−１、Ｇ１−２、Ｇ１−３、Ｇ１−４、Ｇ１−５、Ｇ２−１、Ｇ２−２、Ｇ２−３、Ｇ２−４、Ｇ２−５、Ｇｎ−１、Ｇｎ−２、Ｇｎ−３、Ｇｎ−４、Ｇｎ−５は画素９００２へゲートドライバ９００１から出力する制御信号を伝達するための信号線であり、ｎ行（ｎは２以上の自然数）のゲート信号線を有している。画素９００２は第１の実施形態、乃至第８の実施形態で説明した画素構成である。また、図４２に示す表示装置において、便宜上、電源線などの配線は示していないが、必要に応じて追加してもよい。
図４２に示す動作は第１の実施形態、乃至第８の実施形態で説明した動作が可能なようにソースドライバ９０００はビデオ信号を出力し、ゲートドライバ９００１は制御信号を出力する。また、図４２においては、ゲートドライバ９００１は５本のゲート信号線を使い制御信号を伝達しているが、制御信号を共通化できるゲート信号線については、ゲート信号線を共通化してもよい。また、ゲートドライバ９００１は第１の実施形態、乃至第８の実施形態で説明した制御信号を実現できる回路であれば、例えばシフトレジスタを用いても、デコーダ回路を用いてもよい。もろろん、バッファ回路やレベルシフタ回路やパルス幅制御回路などを用いて、波形や電圧を変更してもよい。
ここで、図４２に示すソースドライバ９０００の構成の一例を図４３を参照して説明する。
図４３において、シフトレジスタ９１００は任意のタイミングで１行目から順に走査信号を出力し、スイッチ９１０１のオン、又はオフを選択する回路であり、図示していないスタートパルスによって走査が始まる。電流源９１０４はビデオ信号を生成する電流源であり、画素の発光輝度にあわせてビデオ信号の電流値を変化することができる。スイッチ９１０１はシフトレジスタ９１００から出力される走査信号によってオン、又はオフが制御され、オンしたスイッチ９１０１を介して第１のラッチ回路９１０２へビデオ信号を伝達するスイッチング素子である。第１のラッチ回路９１０２はスイッチ９１０１を介して伝達されるビデオ信号を１列から順に保持し、全列保持が終わると保持したビデオ信号を全列同時に第２のラッチ回路９１０３に出力する回路である。また、第１のラッチ回路９１０２は第１のラッチ回路制御線９１０５によって伝達される制御信号により制御されている。第２のラッチ回路９１０３は第１のラッチ回路９１０２より出力されるビデオ信号を保持し、保持が終わると保持したビデオ信号を全列同時にソース信号線に出力する回路である。また、第２のラッチ回路９１０３は第２のラッチ回路制御線９１０６によって制御されている。
図４３の動作について、第１の期間と第２の期間とに分けて説明する。第１の期間について説明する。第１の期間では、シフトレジスタ９１００から出力される走査信号によってスイッチ９１０１が順にオンする。スイッチ９１０１がオンした列では、スイッチ９１０１を介してビデオ信号を第１のラッチ回路９１０２に保持する。これは最終列の第１のラッチ回路９１０２にビデオ信号が保持されるまで続ける。また、このとき、第１のラッチ回路９１０２と第２のラッチ回路９１０３は電気的に非接続状態となっており、第１のラッチ回路９１０２の出力は、第２のラッチ回路９１０３に入力されていない。第２のラッチ回路９１０３は、前の動作で保持したビデオ信号に対応した電流をソース信号線に出力している。
第２の期間について説明する。第２の期間では、シフトレジスタ９１００から走査信号は出力されておらず、いずれのスイッチ９１０１もオフしている。そのため、いずれの第１のラッチ回路９１０２もビデオ信号は入力されていない。第１のラッチ回路９１０２は前の動作で保持したビデオ信号を第２のラッチ回路９１０３に全列同時に出力し、第２のラッチ回路９１０３は入力されたビデオ信号を保持する。このとき、第２のラッチ回路９１０３とソース信号線は電気的に非接続状態となっており、ソース信号線にはビデオ信号は出力されていない。このように、第１の期間、及び第２の期間繰り返すことで画素へビデオ信号を伝達することができる。
図４３において、電流源９１０４の電流の向きは、各ソース信号線内において各画素から第２のラッチ回路９１０３の方向に電流が流れる様な向きとなっている。これは、画素の駆動トランジスタがＰチャネル型トランジスタのときに有利である。また、画素の駆動トランジスタがＮチャネル型トランジスタの場合は電流源９１０４の電流の向きを逆向きにすればよい。
電流源の構成として、ガラス基板上にトランジスタを用いて電流源９１０４を作成する場合は、カレントミラー回路を用いて作成してもよい。カレントミラー回路を用いるとコントローラなどの外部回路から入力された電流を簡単に増幅、減少することができるため、より正確な電流をビデオ信号とすることができる。
図４３において、ビデオ信号を生成する電流源は一つとしているが、これに限定しない。例えば、電流源を二つした場合は、同時にビデオ信号を二つ生成することができるので、シフトレジスタ９１００から出力される走査信号で同時に２列分のスイッチ９１０１をオンすることができ、２列同に動作することが可能である。つまり、シフトレジスタ９１００の回路規模を半分にでき、且つ全列走査する時間を半分に短縮できるため、列数が多い大型表示装置でも動作可能となる。
第２のラッチ回路９１０３から出力されるビデオ信号はソース信号線に出力されているが、アナログバッファ回路などを介して出力してもよい。アナログバッファ回路を介して出力すると、ノイズに強く、より正確に画素にビデオ信号を書き込むことができる。
第１のラッチ回路９１０２を制御する第１のラッチ回路制御線９１０５、及び第２のラッチ回路９１０３を制御する第２のラッチ回路制御線９１０６に入力する制御信号はシフトレジスタ９１００の出力パルスを使ってもよい。また、スタートパルスを使ってもよい。シフトレジスタ９１００の出力パルス、又はスタートパルスを使うことでコントローラから入力する信号数が減るため、外部回路が容易に作成でき、省スペース化、省電力化を実現することができる。
ここで、図４２に示すソースドライバ９０００の構成の一例を図４４を参照して説明する。
図４４において、シフトレジスタ９２００は任意のタイミングで１行目から順に走査信号を出力し、第１のラッチ回路９２０１でラッチ可能か否かを選択する回路であり、図示していないがスタートパルスによって走査が始まる。ビデオ信号線９２０６はデジタル値であるビデオ信号を電圧で伝達するための信号線であり、画素の発光輝度にあわせてビデオ信号を変化することができる。第１のラッチ回路９２０１はビデオ信号を１列目から順位保持し、全列保持が終わると保持したビデオ信号を全列同時に第２のラッチ回路９２０２に出力する回路である。また、第１のラッチ回路９２０１は第１のラッチ回路制御線９２０７によって伝達される制御信号により制御されている。第２のラッチ回路９２０２は第１のラッチ回路９２０１により出力されるビデオ信号を保持し、保持が終わると保持したビデオ信号を全列同時にＤＡＣ９２０３へ出力する回路である。また、第２のラッチ回路９２０２は第２のラッチ回路制御線９２０８によって制御されている。ＤＡＣ９２０３は第２のラッチ回路９２０２の出力である複数のデジタル値であるビデオ信号を入力し、アナログ電圧としてトランジスタ９２０４に出力するデジタルアナログ変換回路である。トランジスタ９２０４は電流源として動作するトランジスタであり、ソースとなる基準電圧９２０５とＤＡＣ９２０３から出力されるアナログ電圧の電位差によってソース信号線へ出力する電流値を決定する。
図４４の動作について、第１の期間と第２の期間とに分けて説明する。第１の期間について説明する。第１の期間では、シフトレジスタ９２００から出力される走査信号によって、第１のラッチ回路９２０１が１列目から順にビデオ信号を保持する。これは最終列の第１のラッチ回路９２０１にビデオ信号が保持されるまで続ける。また、このときラ第１のラッチ回路９２０１と第２のラッチ回路９２０２は電気的に非接続状態となっており、第１のラッチ回路９２０１の出力は第２のラッチ回路９２０２に入力されていない。第２のラッチ回路９２０２は、前の動作で保持したビデオ信号をＤＡＣ９２０３へ出力しており、ＤＡＣ９２０３は入力されたビデオ信号に対応したアナログ電圧をトランジスタ９２０４のゲートに出力している。ここで、基準電圧９２０５は必ずソースとなるように動作する。つまり、ＤＡＣ９２０３の出力電圧と基準電圧９２０５との間の電位差によってソース信号線に流れる電流値が決定する。
第２の期間について説明する。第２の期間では、シフトレジスタ９２００から走査信号は出力されておらず、いずれの第１のラッチ回路９２０１も新たにビデオ信号を保持しない。第１のラッチ回路９２０１は前の動作で保持したビデオ信号を全列同時に第２のラッチ回路９２０２に出力し、第２のラッチ回路９２０２は入力されたビデオ信号を保持する。このとき、ソースドライバ９０００とソース信号線は電気的に非接続状態とする。
このように、第１の期間、及び第２の期間を繰り返すことで画素へのビデオ信号を伝達することができる。
図４３において、ビデオ信号線９２０６は複数に分割することができる。例えば二つに分割した場合は、シフトレジスタ９２００から出力される走査信号で同時に２列分の第１のラッチ回路９２０１でビデオ信号の保持を可能とし、別々のビデオ信号を保持することができる。つまり、シフトレジスタ９２００の回路規模を半分にでき、且つ全列走査する時間を半分に短縮できるため、列数が多い大型表示装置でも動作可能となる。
トランジスタ９２０４から出力されるビデオ信号はソース信号線に出力されているが、アナログバッファ回路などを介して出力してもよい。アナログバッファ回路を介して出力すると、ノイズに強く、より正確に画素にビデオ信号を書き込むことができる。
トランジスタ９２０４は図４４ではＮチャネル型トランジスタを用いているがＰチャネル型トランジスタとしてもよい。Ｎチャネル型トランジスタの場合は電流の向きが基準電圧９２０５へ流れるような出力のときに、ソースの電位が固定されるため有利である。Ｐチャネル型トランジスタの場合は電流の向きがソース信号線へ流れるような出力のときに、ソースの電位が固定されるため有利である。
第１のラッチ回路９２０１を制御する第１のラッチ回路制御線９２０７、及び第２のラッチ回路９２０２を制御する第２のラッチ回路制御線９２０８に入力する制御信号はシフトレジスタ９２００の出力パルスを使ってもよい。また、スタートパルスを使ってもよい。シフトレジスタ９２００の出力パルス、又はスタートパルスを使うことでコントローラから入力する信号数が減るため、外部回路が容易に作成でき、省スペース化、省電力化を実現することができる。
ここで、図４２に示すソースドライバ９０００の構成の一例を図４５を参照して説明する。
図４５において、シフトレジスタ９３００は任意のタイミングで１行目から順に走査信号を出力し、第１のラッチ回路９３０１でラッチ可能か否かを選択する回路であり、図示していないがスタートパルスによって走査が始まる。ビデオ信号線９３０９はデジタル値であるビデオ信号を電圧で伝達するための信号線であり、画素の発光輝度にあわせてビデオ信号を変化することができる。第１のラッチ回路９３０１はビデオ信号を１列目から順位保持し、全列保持が終わると保持したビデオ信号を全列同時に第２のラッチ回路９３０２に出力する回路である。また、第１のラッチ回路９３０１は第１のラッチ回路制御線９３１０によって伝達される制御信号により制御されている。第２のラッチ回路９３０２は第１のラッチ回路９３０１により出力されるビデオ信号を保持し、保持が終わると保持したビデオ信号を全列同時に第１のスイッチ９３０３、第２のスイッチ９３０４、及び第３のスイッチ９３０５に出力し、オン、又はオフを制御する回路である。また、第２のラッチ回路９３０２は第２のラッチ回路制御線９３１１によって制御されている。第１のスイッチ９３０３は一方の端子に第１の電流源９３０６を有しており、第１のスイッチ９３０３がオンとなったときにソース信号線に第１の電流源９３０６の電流値を出力するスイッチング素子である。第２のスイッチ９３０４は一方の端子に第２の電流源９３０７を有しており、第２のスイッチ９３０４がオンとなったときにソース信号線に第２の電流源９３０７の電流値を出力するスイッチング素子である。第３のスイッチ９３０５は一方の端子に第３の電流源９３０８を有しており、第３のスイッチ９３０５がオンとなったときにソース信号線に第３の電流源９３０８の電流値を出力するスイッチング素子である。
図４５の動作について、第１の期間と第２の期間とに分けて説明する。第１の期間について説明する。第１の期間では、シフトレジスタ９３００から出力される走査信号によって、第１のラッチ回路９３０１が１列目から順にビデオ信号を保持する。これは最終列の第１のラッチ回路９３０１にビデオ信号が保持されるまで続ける。また、このとき第１のラッチ回路９３０１と第２のラッチ回路９３０２は電気的に非接続状態となっており、第１のラッチ回路９３０１の出力は第２のラッチ回路９３０２に入力されていない。第２のラッチ回路９３０２は、前の動作で保持したビデオ信号を第１のスイッチ９３０３、第２のスイッチ９３０４、及び第３のスイッチ９３０５に出力しており、それぞれのスイッチは入力されるビデオ信号によってオン、又はオフが決定する。つまり、ソース信号線に出力される電流値は、それぞれのオンとなったスイッチに接続されている第１の電流源９３０６、第２の電流源９３０７、及び第３の電流源９３０８の電流値の合計となる。
第２の期間について説明する。第２の期間では、シフトレジスタ９３００から走査信号は出力されておらず、いずれの第１のラッチ回路９３０１も新たにビデオ信号を保持しない。第１のラッチ回路９３０１は前の動作で保持したビデオ信号を全列同時に第２のラッチ回路９３０２に出力し、第２のラッチ回路９３０２は入力されたビデオ信号を保持する。このとき、ソースドライバ９０００とソース信号線は電気的に非接続状態とする。このように、第１の期間、及び第２の期間を繰り返すことで画素へのビデオ信号を伝達することができる。
図４５において、ビデオ信号線９３０９は複数に分割することができる。例えば二つに分割した場合は、シフトレジスタ９３００から出力される走査信号で同時に２列分の第１のラッチ回路９３０１でビデオ信号の保持を可能とし、別々のビデオ信号を保持することができる。つまり、シフトレジスタ９３００の回路規模を半分にでき、且つ全列走査する時間を半分に短縮できるため、列数が多い大型表示装置でも動作可能となる。
第１のラッチ回路９３０１を制御する第１のラッチ回路制御線９３１０、及び第２のラッチ回路９３０２を制御する第２のラッチ回路制御線９３１１に入力する制御信号はシフトレジスタ９３００の出力パルスを使ってもよい。また、スタートパルスを使ってもよい。シフトレジスタ９３００の出力パルス、又はスタートパルスを使うことでコントローラから入力する信号数が減るため、外部回路が容易に作成でき、省スペース化、省電力化を実現することができる。
本実施形態で説明したスイッチング素子は第１の実施形態と同様なものを用いることができる。
本実施例では、画素の構成例について説明する。図２４（Ａ）及び図２４（Ｂ）は、本発明に係るパネルの画素の断面図である。画素に配置されるスイッチング素子としてトランジスタを用い、画素に配置される表示媒体として発光素子を用いた例を示す。
図２４（Ａ）及び図２４（Ｂ）において、２４００は基板、２４０１は下地膜、２４０２は第１の半導体層、２４１２は第２の半導体層、２４０３は第１の絶縁膜、２４０４はゲート電極、２４１４は第３の電極、２４０５は第２の絶縁膜、２４０６は第１の電極、２４０７は第２の電極、２４０８は第３の絶縁膜、２４０９は発光層、２４１６は第５の電極である。２４１０はトランジスタ、２４１５は発光素子、２４１１は容量素子である。図２４では、画素を構成する素子として、トランジスタ２４１０と、容量素子２４１１とを代表で示した。図２４（Ａ）の構成について説明する。
基板２４００としては、例えばバリウムホウケイ酸ガラスや、アルミノホウケイ酸ガラスなどのガラス基板、石英基板、セラミック基板等を用いることができる。また、ステンレスを含む金属基板または半導体基板の表面に絶縁膜を形成したものを用いても良い。プラスチック等の可撓性を有する合成樹脂からなる基板を用いても良い。基板２４００の表面を、ＣＭＰ法などの研磨により平坦化しておいても良い。
下地膜２４０１としては、酸化シリコンや、窒化シリコンまたは窒化酸化シリコンなどの絶縁膜を用いることができる。下地膜２４０１によって、基板２４００に含まれるＮａなどのアルカリ金属やアルカリ土類金属が第１の半導体層２４０２に拡散しトランジスタ２４１０の特性（しきい値電圧、移動度など）に悪影響をおよぼすのを防ぐことができる。図２４では、下地膜２４０１を単層の構造としているが、２層あるいはそれ以上の複数層で形成してもよい。なお、石英基板など不純物の拡散がさして問題とならない場合は、下地膜２４０１を必ずしも設ける必要はない。
第１の半導体層２４０２及び第２の半導体層２４１２としては、パターニングされた結晶性半導体膜や非晶質半導体膜を用いることができる。結晶性半導体膜は非晶質半導体膜を結晶化して得ることができる。結晶化方法としては、レーザ結晶化法、ＲＴＡ又はファーネスアニール炉を用いる熱結晶化法、結晶化を助長する金属元素を用いる熱結晶化法等を用いることができる。第１の半導体層２４０２は、チャネル形成領域と、導電型を付与する不純物元素が添加された一対の不純物領域とを有する。なお、チャネル形成領域と一対の不純物領域との間に、不純物元素が低濃度で添加された不純物領域を有していてもよい。第２の半導体層２４１２には、全体に導電型を付与する不純物元素が添加された構成とすることができる。
第１の絶縁膜２４０３としては、酸化シリコン、窒化シリコンまたは窒化酸化シリコン等を用い、単層または複数の膜を積層させて形成することができる。なお、第１の絶縁膜２４０３として水素を含む膜を用い、第１の半導体層２４０２を水素化してもよい。
ゲート電極及び第４の電極２４１４としては、Ｔａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕ、Ｃｒ、Ｎｄから選ばれた一種の元素または該元素を複数含む合金若しくは化合物からなる単層または積層構造を用いることができる。
トランジスタ２４１０は、第１の半導体層２４０２と、ゲート電極２４０４と、第１の半導体層２４０２とゲート電極２４０４との間の第１の絶縁膜２４０３とによって構成される。図２４では、画素を構成するトランジスタとして、発光素子２４１５の第２の電極２４０７に接続されたトランジスタ２４１０のみを示したが、複数のトランジスタを有する構成としてもよい。また、本実施例では、トランジスタ２４１０をトップゲート型のトランジスタとして示したが、半導体層の下方にゲート電極を有するボトムゲート型のトランジスタであっても良いし、半導体層の上下にゲート電極を有するデュアルゲート型のトランジスタであっても良い。
容量素子２４１１は、第１の絶縁膜２４０３を誘電体とし、第１の絶縁膜２４０３を挟んで対向する第２の半導体層２４１２と第４の電極２４１４とを一対の電極として構成される。なお、図２４では、画素の有する容量素子として、一対の電極の一方をトランジスタ２４１０の第１の半導体層２４０２と同時に形成される第２の半導体層２４１２とし、他方の電極をトランジスタ２４１０のゲート電極２４０４と同時に形成される第４の電極２４１４とした例を示したが、この構成に限定されない。
第２の絶縁膜２４０５としては、無機絶縁膜や有機絶縁膜の単層または積層を用いることができる。無機絶縁膜としては、ＣＶＤ法により形成された酸化シリコン膜や、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）法により形成された酸化シリコン膜などを用いることができ、有機絶縁膜としてはポリイミド、ポリアミド、ＢＣＢ（ベンゾシクロブテン）、アクリルまたはポジ型感光性有機樹脂、ネガ型感光性有機樹脂等の膜を用いることができる。
また、第２の絶縁膜２４０５として、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される材料を用いることができる。この材料の置換基として、少なくとも水素を含む有機基（例えばアルキル基、芳香族炭化水素）が用いられる。置換基として、フルオロ基を用いてもよい。または置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。
なお、第２の絶縁膜２４０５の表面を高密度プラズマによって処理し、窒化させてもよい。高密度プラズマは、高い周波数のマイクロ波、例えば２．４５ＧＨｚを使うことによって生成される。なお、高密度プラズマとしては、電子密度が１×１０１１ｃｍ−３以上１×１０１３ｃｍ−３以下であり、電子温度が０．２ｅＶ以上２．０ｅＶ以下（より好ましくは０．５ｅＶ以上１．５ｅＶ以下）であるものを用いる。このように低電子温度が特徴である高密度プラズマは、活性種の運動エネルギーが低いため、従来のプラズマ処理に比べプラズマダメージが少なく欠陥が少ない膜を形成することができる。高密度プラズマ処理の際、基板２４００は３５０℃から４５０℃の温度とする。また、高密度プラズマを発生させる装置において、マイクロ波を発生するアンテナから基板２４００までの距離を２０〜８０ｍｍ（好ましくは２０〜６０ｍｍ）とする。
窒素（Ｎ）と希ガス（Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅの少なくとも一つを含む）雰囲気下、または窒素と水素（Ｈ）と希ガス雰囲気下、またはアンモニア（ＮＨ３）と希ガス雰囲気下において、上記高密度プラズマ処理を行い第２の絶縁膜２４０５表面を窒化する。高密度プラズマにより窒化処理により形成された第２の絶縁膜２４０５表面にはＨや、Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅの元素が混入している。例えば、第２の絶縁膜２４０５として酸化シリコン膜や酸化窒化シリコン膜を用い、当該膜の表面を高密度プラズマで処理することによって窒化シリコン膜を形成する。こうして形成した窒化シリコン膜に含まれる水素を用いて、トランジスタ２４１０の第１の半導体層２４０２の水素化を行ってもよい。なお当該水素化処理は、前述した第１の絶縁膜２４０３中の水素を用いた水素化処理と組み合わせてもよい。なお、上記高密度プラズマ処理によって形成された窒化膜の上に更に絶縁膜を形成して、第２の絶縁膜２４０５としてもよい。
第１の電極２４０６としては、Ａｌ、Ｎｉ、Ｃ、Ｗ、Ｍｏ、Ｔｉ、Ｐｔ、Ｃｕ、Ｔａ、Ａｕ、Ｍｎから選ばれた一種の元素または該元素を複数含む合金からなる単層または積層構造を用いることができる。
第２の電極２４０７及び第４の電極２４１７の一方もしくは両方を透明電極とすることができる。透明電極としては、酸化タングステンを含むインジウム酸化物（ＩＷＯ）、酸化タングステンと酸化亜鉛を含む酸化インジウム（ＩＷＺＯ）、酸化チタンを含むインジウム酸化物（ＩＴｉＯ）、酸化チタンを含むインジウム錫酸化物（ＩＴＴｉＯ）などを用いることができる。勿論、インジウム錫酸化物（ＩＴＯ）、インジウム亜鉛酸化物（ＩＺＯ）、酸化ケイ素を添加したインジウム錫酸化物（ＩＴＳＯ）なども用いることができる。
発光層は、正孔注入輸送層、発光層、電子注入輸送層など、機能の異なる複数の層を用いて構成することが好ましい。
正孔注入輸送層は、ホール輸送性の有機化合物材料と、その有機化合物材料に対して電子受容性を示す無機化合物材料とを含む複合材料で形成することが好ましい。このような構成とすることで、本来内在的なキャリアをほとんど有さない有機化合物に多くのホールキャリアが発生し、極めて優れたホール注入性・輸送性が得られる。この効果により、従来よりも駆動電圧を低くすることができる。また、駆動電圧の上昇を招くことなく正孔注入輸送層を厚くすることができるため、ゴミ等に起因する発光素子の短絡も抑制することができる。
ホール輸送性の有機化合物材料としては、４，４’，４’’−トリス［Ｎ−（３−メチルフェニル）−Ｎ−フェニルアミノ］トリフェニルアミン（略称：ＭＴＤＡＴＡ）、１，３，５−トリス［Ｎ，Ｎ−ジ（ｍ−トリル）アミノ］ベンゼン（略称：ｍ−ＭＴＤＡＢ）、Ｎ，Ｎ’−ジフェニル−Ｎ，Ｎ’−ビス（３−メチルフェニル）−１，１’−ビフェニル−４，４’−ジアミン（略称：ＴＰＤ）、４，４’−ビス［Ｎ−（１−ナフチル）−Ｎ−フェニルアミノ］ビフェニル（略称：ＮＰＢ）などが挙げられるが、これらに限定されることはない。
電子受容性を示す無機化合物材料としては、酸化チタン、酸化ジルコニウム、酸化バナジウム、酸化モリブデン、酸化タングステン、酸化レニウム、酸化ルテニウム、酸化亜鉛などが挙げられる。特に酸化バナジウム、酸化モリブデン、酸化タングステン、酸化レニウムは真空蒸着が可能で扱いやすいため好適である。
電子注入輸送層は、電子輸送性の有機化合物材料を用いて形成する。具体的には、トリス（８−キノリノラト）アルミニウム（略称：Ａｌｑ３）、トリス（４−メチル−８−キノリノラト）アルミニウム（略称：Ａｌｍｑ３）などが挙げられるが、これらに限定されることはない。
発光層は、９，１０−ジ（２−ナフチル）アントラセン（略称：ＤＮＡ）、９，１０−ジ（２−ナフチル）−２−ｔｅｒｔ−ブチルアントラセン（略称：ｔ−ＢｕＤＮＡ）、４，４’−ビス（２，２−ジフェニルビニル）ビフェニル（略称：ＤＰＶＢｉ）、クマリン３０、クマリン６、クマリン５４５、クマリン５４５Ｔ、ペリレン、ルブレン、ペリフランテン、２，５，８，１１−テトラ（ｔｅｒｔ−ブチル）ペリレン（略称：ＴＢＰ）、９，１０−ジフェニルアントラセン（略称：ＤＰＡ）、５，１２−ジフェニルテトラセン、４−（ジシアノメチレン）−２−メチル−［ｐ−（ジメチルアミノ）スチリル］−４Ｈ−ピラン（略称：ＤＣＭ１）、４−（ジシアノメチレン）−２−メチル−６−［２−（ジュロリジン−９−イル）エテニル］−４Ｈ−ピラン（略称：ＤＣＭ２）、４−（ジシアノメチレン）−２，６−ビス［ｐ−（ジメチルアミノ）スチリル］−４Ｈ−ピラン（略称：ＢｉｓＤＣＭ）等が挙げられる。また、ビス［２−（４’，６’−ジフルオロフェニル）ピリジナト−Ｎ，Ｃ２’］イリジウム（ピコリナート）（略称：ＦＩｒｐｉｃ）、ビス｛２−［３’，５’−ビス（トリフルオロメチル）フェニル］ピリジナト−Ｎ，Ｃ２’｝イリジウム（ピコリナート）（略称：Ｉｒ（ＣＦ３ｐｐｙ）２（ｐｉｃ））、トリス（２−フェニルピリジナト−Ｎ，Ｃ２’）イリジウム（略称：Ｉｒ（ｐｐｙ）３）、ビス（２−フェニルピリジナト−Ｎ，Ｃ２’）イリジウム（アセチルアセトナート）（略称：Ｉｒ（ｐｐｙ）２（ａｃａｃ））、ビス［２−（２’−チエニル）ピリジナト−Ｎ，Ｃ３’］イリジウム（アセチルアセトナート）（略称：Ｉｒ（ｔｈｐ）２（ａｃａｃ））、ビス（２−フェニルキノリナト−Ｎ，Ｃ２’）イリジウム（アセチルアセトナート）（略称：Ｉｒ（ｐｑ）２（ａｃａｃ））、ビス［２−（２’−ベンゾチエニル）ピリジナト−Ｎ，Ｃ３’］イリジウム（アセチルアセトナート）（略称：Ｉｒ（ｂｔｐ）２（ａｃａｃ））などの燐光を放出できる化合物用いることもできる。
その他に、発光層の形成に用いることができる高分子系の電界発光材料は、ポリパラフェニレンビニレン系、ポリパラフェニレン系、ポリチオフェン系、ポリフルオレン系が挙げられる。
いずれにしても、発光層の層構造は変化し得るものであり、特定の正孔又は電子注入輸送層や発光層を備えていない代わりに、もっぱらこの目的用の電極層を備えたり、発光性の材料を分散させて備えたりする変形は、発光素子としての目的を達成し得る範囲において許容されうるものである。
第２の電極２４０７及び第４の電極２４１７の他方は、透光性を有さない材料で形成されていてもよい。例えば、ＬｉやＣｓ等のアルカリ金属、およびＭｇ、Ｃａ、Ｓｒ等のアルカリ土類金属、これらを含む合金（Ｍｇ：Ａｇ、Ａｌ：Ｌｉ、Ｍｇ：Ｉｎなど）、およびこれらの化合物（ＣａＦ２などのフッ化カルシウム、Ｃａ３Ｎ２などの窒化カルシウム）の他、ＹｂやＥｒ等の希土類金属を用いることができる。
第３の絶縁膜２４０８としては、第２の絶縁膜２４０５と同様の材料を用いて形成することができる。第３の絶縁膜２４０８は、第２の電極２４０７の端部を覆うように第２の電極２４０７の周辺に形成され、隣り合う画素において発光層２４０９を分離する機能を有する。
発光層２４０９は、単数または複数の層で構成されている。複数の層で構成されている場合、これらの層は、キャリア輸送特性の観点から正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層などに分類することができる。なお各層の境目は必ずしも明確である必要はなく、互いの層を構成している材料が一部混合し、界面が不明瞭になっている場合もある。各層には、有機系の材料、無機系の材料を用いることが可能である。有機系の材料として、高分子系、中分子系、低分子系のいずれの材料も用いることが可能である。
発光素子２４１５は、発光層２４０９と、発光層２４０９を介して重なる第２の電極２４０７及び第４の電極２４１７とによって構成される。第２の電極２４０７及び第４の電極２４１７の一方が陽極に相当し、他方が陰極に相当する。発光素子２４１５は、陽極と陰極の間にしきい値電圧より大きい電圧が順バイアスで印加されると、陽極から陰極に電流が流れて発光する。
図２４（Ｂ）の構成について説明する。なお、図２４（Ａ）と同じ部分は同じ符号を用いて示し、説明は省略する。図２４（Ｂ）は、図２４（Ａ）において、第２の絶縁膜２４０５と第３の絶縁膜２４０８の間に第４の絶縁膜２４１８を有する構成である。第５の電極２４１６と第１の電極２４０６とは、第４の絶縁膜２４１８に設けられたコンタクトホールにおいて接続されている。
第４の絶縁膜２４１８は、第２の絶縁膜２４０５と同様の構成とすることができる。第５の電極２４１６は、第１の電極２４０６と同様の構成とすることができる。
本実施例は、トランジスタの半導体層にアモルファスシリコン（ａ−Ｓｉ：Ｈ）膜を用いた場合について説明する。図２８にはトップゲートのトランジスタ、図２９及び図３０にはボトムゲートのトランジスタの場合について示す。
アモルファスシリコンを半導体層に用いたトップゲート構造のトランジスタの断面を図２８（ａ）に示す。に示すように、基板２８０１上に下地膜２８０２が形成されている。さらに下地膜２８０２上に画素電極２８０３が形成されている。また、画素電極２８０３と同層に同じ材料からなる第１の電極２８０４が形成されている。
基板はガラス基板、石英基板、セラミック基板などを用いることができる。また、下地膜２８０２としては、窒化アルミや酸化シリコン、酸化窒化シリコンなどの単層やこれらの積層を用いることができる。
また、下地膜２８０２上に第１の配線２８０５及び第２の配線２８０６が形成され、画素電極２８０３の端部が第１の配線２８０５で覆われている。第１の配線２８０５及び第２の配線２８０６の上部にＮ型の導電型を有する第１のＮ型半導体層２８０７及び第２のＮ型半導体層２８０８が形成されている。また、第１の配線２８０５と第２の配線２８０６の間であって、下地膜２８０２上に半導体層２８０９が形成されている。そして、半導体層２８０９の一部は第１のＮ型半導体層２８０７及び第２のＮ型半導体層２８０８上にまで延長されている。なお、この半導体層はアモルファスシリコン（ａ−Ｓｉ：Ｈ）、微結晶半導体（μ−Ｓｉ：Ｈ）等の非結晶性を有する半導体膜で形成されている。また、半導体層２８０９上にゲート絶縁膜２８１０が形成されている。また、ゲート絶縁膜２８１０と同層の同じ材料からなる絶縁膜２８１１が第１の電極２８０４上にも形成されている。なお、ゲート絶縁膜２８１０としては酸化シリコン膜や窒化シリコン膜などが用いられる。
また、ゲート絶縁膜２８１０上に、ゲート電極２８１２が形成されている。また、ゲート電極と同層に同じ材料でなる第２の電極２８１３が第１の電極２８０４上に絶縁膜２８１１を介して形成されている。第１の電極２８０４及び第２の電極２８１３で絶縁膜２８１１を挟まれた容量素子２８１９が形成されている。また、画素電極２８０３の端部、駆動トランジスタ２８１８及び容量素子２８１９を覆い、層間絶縁膜２８１４が形成されている。
層間絶縁膜２８１４及びその開口部に位置する画素電極２８０３上に有機化合物を含む層２８１５及び対向電極２８１６が形成され、画素電極２８０３と対向電極２８１６とで有機化合物を含む層２８１５が挟まれた領域では発光素子２８１７が形成されている。
図２８（ａ）に示す第１の電極２８０４を図２８（ｂ）に示すように第１の電極２８２０で形成してもよい。第１の電極２８２０は第１の配線２８０５及び第２の配線２８０６と同層の同一材料で形成されている。
アモルファスシリコンを半導体層に用いたボトムゲート構造のトランジスタを用いた半導体装置のパネルの部分断面を図２９に示す。基板２９０１上にゲート電極２９０３が形成されている。また、ゲート電極と同層に同じ材料からなる第１の電極２９０４が形成されている。ゲート電極２９０３は、Ｔｉ、Ｃｒ、Ｍｏ、Ｗ、Ｔａなどの高融点金属を用いることができる。
ゲート電極２９０３及び第１の電極２９０４を覆うようにゲート絶縁膜２９０５が形成されている。ゲート絶縁膜２９０５としては酸化シリコン膜や窒化シリコン膜などが用いられる。
ゲート絶縁膜２９０５上に、第１の半導体層２９０６が形成されている。また、第１の半導体層２９０６と同層に同じ材料からなる第２の半導体層２９０７が形成されている。基板はガラス基板、石英基板、セラミック基板などを用いることができる。
第１の半導体層２９０６上にはＮ型の導電性を有する第１のＮ型半導体層２９０８、第２のＮ型半導体層２９０９が形成され、第２の半導体層２９０７上には第３のＮ型半導体層２９１０が形成されている。第１のＮ型半導体層２９０８、第２のＮ型半導体層２９０９上にはそれぞれ第１の配線２９１１、第２の配線２９１２が形成され、第３のＮ型半導体層２９１０上には第１の配線２９１１及び第２の配線２９１２と同層の同一材料からなる導電層２９１３が形成されている。
第２の半導体層２９０７、第３のＮ型半導体層２９１０及び導電層２９１３からなる第２の電極が構成される。なお、この第２の電極と第１の電極２９０４でゲート絶縁膜２９０５を挟み込んだ構造の容量素子２９２０が形成されている。
第１の配線２９１１の一方の端部は延在し、その延在した第１の配線２９１１上部に接して画素電極２９１４が形成されている。
画素電極２９１４の端部、駆動トランジスタ２９１９及び容量素子２９２０を覆うように絶縁層２９１５が形成されている。画素電極２９１４及び絶縁層２９１５上には有機化合物を含む層２９１６及び対向電極２９１７が形成され、画素電極２９１４と対向電極２９１７とで有機化合物を含む層２９１６が挟まれた領域では発光素子２９１８が形成されている。
容量素子の第２の電極の一部となる第２の半導体層２９０７及び第３のＮ型半導体層２９１０は設けなくても良い。つまり第２の電極は導電層２９１３とし、第１の電極２９０４と導電層２９１３でゲート絶縁膜が挟まれた構造の容量素子としてもよい。
図２９（ａ）において、第１の配線２９１１を形成する前に画素電極２９１４を形成することで、図２９（ｂ）に示すような、画素電極２９１４からなる第２の電極２９２１と第１の電極２９０４でゲート絶縁膜２９０５が挟まれた構造の容量素子２９２０を形成することができる。
図２９では、逆スタガ型のチャネルエッチ構造のトランジスタについて示したが、もちろんチャネル保護構造のトランジスタでも良い。チャネル保護構造のトランジスタの場合について、図３０（ａ）、（ｂ）を用いて説明する。
図３０（ａ）に示すチャネル保護型構造のトランジスタは図２９（ａ）に示したチャネルエッチ構造の駆動トランジスタ２９１９の第１の半導体層２９０６のチャネルが形成される領域上にエッチングのマスクとなる絶縁層３００１が設けられている点が異なり、他の共通しているところは共通の符号を用いている。
同様に、図３０（ｂ）に示すチャネル保護型構造のトランジスタは図２９（ｂ）に示したチャネルエッチ構造の駆動トランジスタ２９１９の第１の半導体層２９０６のチャネルが形成される領域上にエッチングのマスクとなる絶縁層３００１が設けられている点が異なり、他の共通しているところは共通の符号を用いている。
本実施例の画素を構成するトランジスタの半導体層（チャネル形成領域やソース領域やドレイン領域など）に非晶質半導体膜を用いることで、製造コストを削減することができる。例えば、図６や図７に示す画素構成を用いることで非晶質半導体膜を適用することが可能である。
本実施例の画素構成の適用することができるトランジスタの構造や、容量素子の構造は上述した構成に限られず、さまざまな構成のトランジスタの構造や、容量素子の構造のものを用いることができる。
本実施例で述べた内容は実施例１で述べた内容と自由に組み合わせて実施することができる。
本実施例では、トランジスタを始めとする半導体装置を作製する方法として、プラズマ処理を用いて半導体装置を作製する方法について説明する。
図３１は、トランジスタを含む半導体装置の構造例を示した図である。なお、図３１において、図３１（Ｂ）は図３１（Ａ）のａ−ｂ間の断面図に相当し、図３１（Ｃ）は図３１（Ａ）のｃ−ｄ間の断面図に相当する。
図３１に示す半導体装置は、基板４６０１上に第１の絶縁膜４６０２を介して設けられた第１の半導体膜４６０３ａ、第２の半導体膜４６０３ｂと、当該第１の半導体膜４６０３ａ、第２の半導体膜４６０３ｂ上にゲート絶縁膜４６０４を介して設けられたゲート電極４６０５と、ゲート電極を覆って設けられた第２の絶縁膜４６０６、第３の絶縁膜４６０７と、第１の半導体膜４６０３ａ、第２の半導体膜４６０３ｂのソース領域またはドレイン領域と電気的に接続し且つ第３の絶縁膜４６０７上に設けられた導電膜４６０８とを有している。なお、図３１においては、第１の半導体膜４６０３ａの一部をチャネル領域として用いたＮチャネル型トランジスタ４６１０ａと第２の半導体膜４６０３ｂの一部をチャネル領域として用いたＰチャネル型トランジスタ４６１０ｂとを設けた場合を示しているが、この構成に限られない。例えば、図３１では、Ｎチャネル型トランジスタ４６１０ａにＬＤＤ領域を設け、Ｐチャネル型トランジスタ４６１０ｂにはＬＤＤ領域を設けていないが、両方に設けた構成としてもよいし両方に設けない構成とすることも可能である。
本実施例では、上記基板４６０１、第１の絶縁膜４６０２、第１の半導体膜４６０３ａおよび第２の半導体膜４６０３ｂ、ゲート絶縁膜４６０４、第２の絶縁膜４６０６または第３の絶縁膜４６０７のうち少なくともいずれか一層に、プラズマ処理を用いて酸化または窒化を行うことにより半導体膜または絶縁膜を酸化または窒化することによって、図３１に示した半導体装置を作製する。このように、プラズマ処理を用いて半導体膜または絶縁膜を酸化または窒化することによって、当該半導体膜または絶縁膜の表面を改質し、ＣＶＤ法やスパッタ法により形成した絶縁膜と比較してより緻密な絶縁膜を形成することができるため、ピンホール等の欠陥を抑制し半導体装置の特性等を向上させることが可能となる。
本実施例では、上記図３１における第１の半導体膜４６０３ａおよび第２の半導体膜４６０３ｂまたはゲート絶縁膜４６０４にプラズマ処理を行い、当該第１の半導体膜４６０３ａおよび第２の半導体膜４６０３ｂまたはゲート絶縁膜４６０４を酸化または窒化することによって半導体装置を作製する方法について図面を参照して説明する。
はじめに、基板上に設けられた島状の半導体膜において、当該島状の半導体膜の端部を直角に近い形状で設ける場合について示す。
まず、基板４６０１上に島状の第１の半導体膜４６０３ａ、第２の半導体膜４６０３ｂを形成する（図３２（Ａ−１）、図３２（Ａ−２））。島状の第１の半導体膜４６０３ａ、第２の半導体膜４６０３ｂは、基板４６０１上にあらかじめ形成された第１の絶縁膜４６０２上にスパッタ法、ＬＰＣＶＤ法、プラズマＣＶＤ法等を用いてシリコン（Ｓｉ）を主成分とする材料（例えばＳｉｘＧｅ１−ｘ等）等を用いて非晶質半導体膜を形成し、当該非晶質半導体膜を結晶化させ、半導体膜を選択的にエッチングすることにより設けることができる。なお、非晶質半導体膜の結晶化は、レーザ結晶化法、ＲＴＡ又はファーネスアニール炉を用いる熱結晶化法、結晶化を助長する金属元素を用いる熱結晶化法またはこれら方法を組み合わせた方法等の結晶化法により行うことができる。なお、図３２では、島状の第１の半導体膜４６０３ａ、第２の半導体膜４６０３ｂの端部を直角に近い形状（θ＝８５〜１００°）で設ける。
次に、プラズマ処理を行い第１の半導体膜４６０３ａ、第２の半導体膜４６０３ｂを酸化または窒化することによって、当該第１の半導体膜４６０３ａ、第２の半導体膜４６０３ｂの表面にそれぞれ酸化膜または第１の絶縁膜４６２１ａ、第２の絶縁膜４６２１ｂ（以下、第１の絶縁膜４６２１ａ、第２の絶縁膜４６２１ｂとも記す）を形成する（図３２（Ｂ））。例えば、第１の半導体膜４６０３ａ、第２の半導体膜４６０３ｂとしてＳｉを用いた場合、第１の絶縁膜４６２１ａおよび第２の絶縁膜４６２１ｂとして、酸化シリコンまたは窒化シリコンが形成される。また、プラズマ処理により第１の半導体膜４６０３ａ、第２の半導体膜４６０３ｂを酸化させた後に、再度プラズマ処理を行うことによって窒化させてもよい。この場合、第１の半導体膜４６０３ａ、第２の半導体膜４６０３ｂに接して酸化シリコンが形成され、当該酸化シリコンの表面に窒化酸化シリコン（ＳｉＮｘＯｙ）（ｘ＞ｙ）が形成される。なお、プラズマ処理により半導体膜を酸化する場合には、酸素雰囲気下（例えば、酸素（Ｏ２）と希ガス（Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅの少なくとも一つを含む）雰囲気下または酸素と水素（Ｈ２）と希ガス雰囲気下または一酸化二窒素と希ガス雰囲気下）でプラズマ処理を行う。一方、プラズマ処理により半導体膜を窒化する場合には、窒素雰囲気下（例えば、窒素（Ｎ２）と希ガス（Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅの少なくとも一つを含む）雰囲気下または窒素と水素と希ガス雰囲気下またはＮＨ３と希ガス雰囲気下）でプラズマ処理を行う。希ガスとしては、例えばＡｒを用いることができる。また、ＡｒとＫｒを混合したガスを用いてもよい。そのため、第１の絶縁膜４６２１ａ、第２の絶縁膜４６２１ｂは、プラズマ処理に用いた希ガス（Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅの少なくとも一つを含む）を含んでおり、Ａｒを用いた場合には第１の絶縁膜４６２１ａ、第２の絶縁膜４６２１ｂにＡｒが含まれている。
また、プラズマ処理は、上記ガスの雰囲気中において、電子密度が１×１０１１ｃｍ−３以上１×１０１３ｃｍ−３以下であり、プラズマの電子温度が０．５ｅＶ以上１．５ｅＶ以下で行う。プラズマの電子密度が高密度であり、基板４６０１上に形成された被処理物（ここでは、第１の半導体膜４６０３ａ、第２の半導体膜４６０３ｂ）付近での電子温度が低いため、被処理物に対するプラズマによる損傷を防止することができる。また、プラズマの電子密度が１×１０１１ｃｍ−３以上と高密度であるため、プラズマ処理を用いて、被照射物を酸化または窒化することよって形成される酸化物または窒化膜は、ＣＶＤ法やスパッタ法等により形成された膜と比較して膜厚等が均一性に優れ、且つ緻密な膜を形成することができる。また、プラズマの電子温度が１ｅＶ以下と低いため、従来のプラズマ処理や熱酸化法と比較して低温度で酸化または窒化処理を行うことができる。たとえば、ガラス基板の歪点温度よりも１００度以上低い温度でプラズマ処理を行っても十分に酸化または窒化処理を行うことができる。なお、プラズマを形成するための周波数としては、マイクロ波（２．４５ＧＨｚ）等の高周波を用いることができる。なお、以下に特に断らない場合は、プラズマ処理として上記条件を用いて行うものとする。
次に、第１の絶縁膜４６２１ａ、第２の絶縁膜４６２１ｂを覆うようにゲート絶縁膜４６０４を形成する（図３２（Ｃ−１）、図３２（Ｃ−２））。ゲート絶縁膜４６０４はスパッタ法、ＬＰＣＶＤ法、プラズマＣＶＤ法等を用いて、酸化シリコン、窒化シリコン、酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ）、窒化酸化シリコン（ＳｉＮｘＯｙ）（ｘ＞ｙ）等の酸素または窒素を有する絶縁膜の単層構造、またはこれらの積層構造で設けることができる。例えば、第１の半導体膜４６０３ａ、第２の半導体膜４６０３ｂとしてＳｉを用い、プラズマ処理により当該Ｓｉを酸化させることによって当該第１の半導体膜４６０３ａ、第２の半導体膜４６０３ｂ表面に第１の絶縁膜４６２１ａ、第２の絶縁膜４６２１ｂとして酸化シリコンを形成した場合、当該第１の絶縁膜４６２１ａ、第２の絶縁膜４６２１ｂ上にゲート絶縁膜として酸化シリコンを形成する。また、上記図３２（Ｂ−１）図３２（Ｂ−２）において、プラズマ処理により第１の半導体膜４６０３ａ、第２の半導体膜４６０３ｂを酸化または窒化することによって形成された第１の絶縁膜４６２１ａ、第２の絶縁膜４６２１ｂの膜厚が十分である場合には、当該第１の絶縁膜４６２１ａ、第２の絶縁膜４６２１ｂをゲート絶縁膜として用いることも可能である。
次に、ゲート絶縁膜４６０４上にゲート電極４６０５等を形成することによって、島状の第１の半導体膜４６０３ａ、第２の半導体膜４６０３ｂをチャネル領域として用いたＮチャネル型トランジスタ４６１０ａ、Ｐチャネル型トランジスタ４６１０ｂを有する半導体装置を作製することができる（図３２（Ｄ−１）、図３２（Ｄ−２））。
このように、第１の半導体膜４６０３ａ、第２の半導体膜４６０３ｂ上にゲート絶縁膜４６０４を設ける前に、プラズマ処理により第１の半導体膜４６０３ａ、第２の半導体膜４６０３ｂの表面を酸化または窒化することによって、第１のチャネル領域の端部４６５１ａ、第２のチャネル領域の端部４６５１ｂ等におけるゲート絶縁膜４６０４の被覆不良に起因するゲート電極と半導体膜のショート等を防止することができる。つまり、島状の半導体膜の端部が直角に近い形状（θ＝８５〜１００°）を有する場合には、ＣＶＤ法やスパッタ法等により半導体膜を覆うようにゲート絶縁膜を形成した際に、半導体膜の端部においてゲート絶縁膜の段切れ等による被覆不良の問題が生じる恐れがあるが、あらかじめ半導体膜の表面にプラズマ処理を用いて酸化または窒化しておくことによって、半導体膜の端部におけるゲート絶縁膜の被覆不良等を防止することが可能となる。
上記図３２において、ゲート絶縁膜４６０４を形成した後にプラズマ処理を行うことによって、ゲート絶縁膜４６０４を酸化または窒化させてもよい。この場合、第１の半導体膜４６０３ａ、第２の半導体膜４６０３ｂを覆うように形成されたゲート絶縁膜４６０４（図３３（Ａ−１）、図３３（Ａ−２））にプラズマ処理を行い、ゲート絶縁膜４６０４を酸化または窒化することによって、ゲート絶縁膜４６０４の表面に酸化膜または窒化膜（以下、絶縁膜４６２３とも記す）を形成する（図３３（Ｂ−１）、図３３（Ｂ−２））。プラズマ処理の条件は、上記図３２（Ｂ−１）、図３２（Ｂ−２）と同様に行うことができる。また、絶縁膜４６２３は、プラズマ処理に用いた希ガスを含んでおり、例えばＡｒを用いた場合には絶縁膜４６２３にＡｒが含まれている。
図３３（Ｂ−１）、図３３（Ｂ−２）において、一旦酸素雰囲気下でプラズマ処理を行うことによりゲート絶縁膜４６０４を酸化させた後に、再度窒素雰囲気下でプラズマ処理を行うことにより窒化させてもよい。この場合、第１の半導体膜４６０３ａ、第２の半導体膜４６０３ｂ型に酸化シリコンまたは酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ）が形成され、ゲート電極４６０５に接して窒化酸化シリコン（ＳｉＮｘＯｙ）（ｘ＞ｙ）が形成される。その後、絶縁膜４６２３上にゲート電極４６０５等を形成することによって、島状の第１の半導体膜４６０３ａ、第２の半導体膜４６０３ｂをチャネル領域として用いたＮチャネル型トランジスタ４６１０ａ、Ｐチャネル型トランジスタ４６１０ｂを有する半導体装置を作製することができる（図３３（Ｃ−１）、図３３（Ｃ−２））。このように、ゲート絶縁膜にプラズマ処理を行うことにより、当該ゲート絶縁膜の表面を酸化または窒化することによって、ゲート絶縁膜の表面を改質し緻密な膜を形成することができる。プラズマ処理を行うことによって得られた絶縁膜は、ＣＶＤ法やスパッタ法で形成された絶縁膜と比較して緻密でピンホール等の欠陥も少ないため、トランジスタの特性を向上させることができる。
図３３においては、あらかじめ第１の半導体膜４６０３ａ、第２の半導体膜４６０３ｂにプラズマ処理を行うことによって、当該第１の半導体膜４６０３ａ、第２の半導体膜４６０３ｂの表面を酸化または窒化させた場合を示したが、第１の半導体膜４６０３ａ、第２の半導体膜４６０３ｂにプラズマ処理を行わずにゲート絶縁膜４６０４を形成した後にプラズマ処理を行う方法を用いてもよい。このように、ゲート電極を形成する前にプラズマ処理を行うことによって、半導体膜の端部においてゲート絶縁膜の段切れ等による被覆不良が生じた場合であっても、被覆不良により露出した半導体膜を酸化または窒化することができるため、半導体膜の端部におけるゲート絶縁膜の被覆不良に起因するゲート電極と半導体膜のショート等を防止することができる。
このように、島状の半導体膜の端部を直角に近い形状で設けた場合であっても、半導体膜またはゲート絶縁膜にプラズマ処理を行い、当該半導体膜またはゲート絶縁膜を酸化または窒化することによって、半導体膜の端部におけるゲート絶縁膜の被覆不良に起因するゲート電極と半導体膜のショート等を防止することができる。
次に、基板上に設けられた島状の半導体膜において、当該島状の半導体膜の端部をテーパー形状（θ＝３０〜８５°）で設ける場合について示す。
まず、基板４６０１上に島状の第１の半導体膜４６０３ａ、第２の半導体膜４６０３ｂを形成する（図３４（Ａ−１）、図３４（Ａ−２））。島状の第１の半導体膜４６０３ａ、第２の半導体膜４６０３ｂは、基板４６０１上にあらかじめ形成された第１の絶縁膜４６０２上にスパッタ法、ＬＰＣＶＤ法、プラズマＣＶＤ法等を用いてシリコン（Ｓｉ）を主成分とする材料（例えばＳｉｘＧｅ１−ｘ等）等を用いて非晶質半導体膜を形成し、当該非晶質半導体膜をレーザ結晶化法、ＲＴＡ又はファーネスアニール炉を用いる熱結晶化法、結晶化を助長する金属元素を用いる熱結晶化法などの結晶化法により結晶化させ、選択的に半導体膜をエッチングして除去することにより設けることができる。なお、図３４では、島状の半導体膜の端部をテーパー形状（θ＝３０〜８５°）で設ける。
次に、第１の半導体膜４６０３ａ、第２の半導体膜４６０３ｂを覆うようにゲート絶縁膜４６０４を形成する（図３４（Ｂ−１）、図３４（Ｂ−２））。ゲート絶縁膜４６０４は、スパッタ法、ＬＰＣＶＤ法、プラズマＣＶＤ法等を用いて、酸化シリコン、窒化シリコン、酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ）、窒化酸化シリコン（ＳｉＮｘＯｙ）（ｘ＞ｙ）等の酸素または窒素を有する絶縁膜の単層構造、またはこれらの積層構造で設けることができる。
次に、プラズマ処理を行いゲート絶縁膜４６０４を酸化または窒化することによって、当該ゲート絶縁膜４６０４の表面にそれぞれ酸化膜または窒化膜（以下、絶縁膜４６２４とも記す）を形成する（図３４（Ｃ−１）、図３４（Ｃ−２））。なお、プラズマ処理の条件は上記と同様に行うことができる。例えば、ゲート絶縁膜４６０４として酸化シリコンまたは酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ）を用いた場合、酸素雰囲気下でプラズマ処理を行いゲート絶縁膜４６０４を酸化することによって、ゲート絶縁膜の表面にはＣＶＤ法やスパッタ法等により形成されたゲート絶縁膜と比較してピンホール等の欠陥の少ない緻密な膜を形成することができる。一方、窒素雰囲気下でプラズマ処理を行いゲート絶縁膜４６０４を窒化することによって、ゲート絶縁膜４６０４の表面に絶縁膜４６２４として窒化酸化シリコン（ＳｉＮｘＯｙ）（ｘ＞ｙ）を設けることができる。また、一旦酸素雰囲気下でプラズマ処理を行うことによりゲート絶縁膜４６０４を酸化させた後に、再度窒素雰囲気下でプラズマ処理を行うことにより窒化させてもよい。また、絶縁膜４６２４は、プラズマ処理に用いた希ガスを含んでおり、例えばＡｒを用いた場合には絶縁膜４６２４中にＡｒが含まれている。
次に、ゲート絶縁膜４６０４上にゲート電極４６０５等を形成することによって、島状の第１の半導体膜４６０３ａ、第２の半導体膜４６０３ｂをチャネル領域として用いたＮチャネル型トランジスタ４６１０ａ、Ｐチャネル型トランジスタ４６１０ｂを有する半導体装置を作製することができる（図３４（Ｄ−１）、図３４（Ｄ−２））。
このように、ゲート絶縁膜にプラズマ処理を行うことにより、ゲート絶縁膜の表面に酸化膜または窒化膜からなる絶縁膜を設け、ゲート絶縁膜の表面の改質をすることができる。プラズマ処理を行うことによって酸化または窒化された絶縁膜は、ＣＶＤ方やスパッタ法で形成されたゲート絶縁膜と比較して緻密でピンホール等の欠陥も少ないため、トランジスタの特性を向上させることができる。また、半導体膜の端部をテーパー形状とすることによって、半導体膜の端部におけるゲート絶縁膜の被覆不良に起因するゲート電極と半導体膜のショート等を抑制することができるが、ゲート絶縁膜を形成した後にプラズマ処理を行うことによって、より一層ゲート電極と半導体膜のショート等を防止することができる。
次に、図３４とは、異なる半導体装置の作製方法に関して図面を参照して説明する。具体的には、テーパー形状を有する半導体膜の端部に選択的にプラズマ処理を行う場合に関して示す。
まず、基板４６０１上に島状の第１の半導体膜４６０３ａ、第２の半導体膜４６０３ｂを形成する（図３５（Ａ−１）、図３５（Ａ−２））。島状の第１の半導体膜４６０３ａ、第２の半導体膜４６０３ｂは、基板４６０１上にあらかじめ形成された第１の絶縁膜４６０２上にスパッタ法、ＬＰＣＶＤ法、プラズマＣＶＤ法等を用いてシリコン（Ｓｉ）を主成分とする材料（例えばＳｉｘＧｅ１−ｘ等）等を用いて非晶質半導体膜を形成し、当該非晶質半導体膜を結晶化させ、第１のレジスト４６２５ａ、第２のレジスト４６２５ｂをマスクとして半導体膜を選択的にエッチングすることにより設けることができる。なお、非晶質半導体膜の結晶化は、レーザ結晶化法、ＲＴＡ又はファーネスアニール炉を用いる熱結晶化法、結晶化を助長する金属元素を用いる熱結晶化法またはこれら方法を組み合わせた方法等の結晶化法により行うことができる。
次に、半導体膜のエッチングのために使用した第１のレジスト４６２５ａ、第２のレジスト４６２５ｂを除去する前に、プラズマ処理を行い島状の第１の半導体膜４６０３ａ、第２の半導体膜４６０３ｂの端部を選択的に酸化または窒化することによって、当該第１の半導体膜４６０３ａ、第２の半導体膜４６０３ｂの端部にそれぞれ酸化膜または窒化膜（以下、絶縁膜４６２６とも記す）を形成する（図３５（Ｂ−１）、図３５（Ｂ−２））。プラズマ処理は、上述した条件下で行う。また、絶縁膜４６２６は、プラズマ処理に用いた希ガスを含んでいる。
次に、第１の半導体膜４６０３ａ、第２の半導体膜４６０３ｂを覆うようにゲート絶縁膜４６０４を形成する（図３５（Ｃ−１）、図３５（Ｃ−２））。ゲート絶縁膜４６０４は、上記と同様に設けることができる。
次に、ゲート絶縁膜４６０４上にゲート電極４６０５等を形成することによって、島状の第１の半導体膜４６０３ａ、第２の半導体膜４６０３ｂをチャネル領域として用いたＮチャネル型トランジスタ４６１０ａ、Ｐチャネル型トランジスタ４６１０ｂを有する半導体装置を作製することができる（図３５（Ｄ−１）、図３５（Ｄ−２））。
第１の半導体膜４６０３ａ、第２の半導体膜４６０３ｂの端部をテーパー形状に設けた場合、第１の半導体膜４６０３ａ、第２の半導体膜４６０３ｂの一部に形成される第１のチャネル領域の端部４６５２ａ、第２のチャネル領域の端部４６５２ｂもテーパー形状となり半導体膜の膜厚やゲート絶縁膜の膜厚が中央部分と比較して変化するため、トランジスタの特性に影響を及ぼす場合がある。そのため、ここではプラズマ処理によりチャネル領域の端部を選択的に酸化または窒化して、当該チャネル領域の端部となる半導体膜に絶縁膜を形成することによって、チャネル領域の端部に起因するトランジスタへの影響を低減することができる。
なお、図３５では、第１の半導体膜４６０３ａ、第２の半導体膜４６０３ｂの端部に限ってプラズマ処理により酸化または窒化を行った例を示したが、もちろん上記図３４で示したようにゲート絶縁膜４６０４にもプラズマ処理を行って酸化または窒化させることも可能である（図３６（Ａ−１）、図３６（Ａ−２））。
次に、上記とは異なる半導体装置の作製方法に関して図面を参照して説明する。具体的には、テーパー形状を有する半導体膜にプラズマ処理を行う場合に関して示す。
まず、基板４６０１上に上記と同様に島状の第１の半導体膜４６０３ａ、第２の半導体膜４６０３ｂを形成する（図３６（Ａ−１）、図３６（Ａ−２））。
次に、プラズマ処理を行い第１の半導体膜４６０３ａ、第２の半導体膜４６０３ｂを酸化または窒化することによって、当該第１の半導体膜４６０３ａ、第２の半導体膜４６０３ｂの表面にそれぞれ酸化膜または窒化膜（以下、第１の絶縁膜４６２７ａ、第２の絶縁膜４６２７ｂとも記す）を形成する（図３６（Ｂ−１）、図３６（Ｂ−２））。プラズマ処理は上述した条件下で同様に行うことができる。例えば、第１の半導体膜４６０３ａ、第２の半導体膜４６０３ｂとしてＳｉを用いた場合、第１の絶縁膜４６２７ａおよび第２の絶縁膜４６２７ｂとして、酸化シリコンまたは窒化シリコンが形成される。また、プラズマ処理により第１の半導体膜４６０３ａ、第２の半導体膜４６０３ｂを酸化させた後に、再度プラズマ処理を行うことによって窒化させてもよい。この場合、第１の半導体膜４６０３ａ、第２の半導体膜４６０３ｂに接して酸化シリコンまたは酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ）が形成され、当該酸化シリコンの表面に窒化酸化シリコン（ＳｉＮｘＯｙ）（ｘ＞ｙ）が形成される。そのため、第１の絶縁膜４６２７ａ、第２の絶縁膜４６２７ｂは、プラズマ処理に用いた希ガスを含んでいる。なお、プラズマ処理を行うことにより第１の半導体膜４６０３ａ、第２の半導体膜４６０３ｂの端部も同時に酸化または窒化される。
次に、第１の絶縁膜４６２７ａ、第２の絶縁膜４６２７ｂを覆うようにゲート絶縁膜４６０４を形成する（図３６（Ｃ−１）、図３６（Ｃ−２））。ゲート絶縁膜４６０４は、スパッタ法、ＬＰＣＶＤ法、プラズマＣＶＤ法等を用いて、酸化シリコン、窒化シリコン、酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ）、窒化酸化シリコン（ＳｉＮｘＯｙ）（ｘ＞ｙ）等の酸素または窒素を有する絶縁膜の単層構造、またはこれらの積層構造で設けることができる。例えば、第１の半導体膜４６０３ａ、第２の半導体膜４６０３ｂとしてＳｉを用いてプラズマ処理により酸化させることによって、当該第１の半導体膜４６０３ａ、第２の半導体膜４６０３ｂ表面に第１の絶縁膜４６２７ａ、第２の絶縁膜４６２７ｂとして酸化シリコンを形成した場合、当該第１の絶縁膜４６２７ａ、第２の絶縁膜４６２７ｂ上にゲート絶縁膜として酸化シリコンを形成する。
次に、ゲート絶縁膜４６０４上にゲート電極４６０５等を形成することによって、島状の第１の半導体膜４６０３ａ、第２の半導体膜４６０３ｂをチャネル領域として用いたＮチャネル型トランジスタ４６１０ａ、Ｐチャネル型トランジスタ４６１０ｂを有する半導体装置を作製することができる（図３６（Ｄ−１）、図３６（Ｄ−２））。
半導体膜の端部をテーパー形状に設けた場合、半導体膜の一部に形成されるチャネル領域の端部もテーパー形状となるため、半導体素子の特性に影響を及ぼす場合がある。そのため、プラズマ処理により半導体膜を酸化または窒化することによって、結果的にチャネル領域の端部も酸化または窒化されるため半導体素子への影響を低減することができる。
なお、図３６では、第１の半導体膜４６０３ａ、第２の半導体膜４６０３ｂに限ってプラズマ処理により酸化または窒化を行った例を示したが、もちろん上記図３４で示したようにゲート絶縁膜４６０４にプラズマ処理を行って酸化または窒化させることも可能である（図３７（Ｂ−１）、図３７（Ｂ−２））。この場合、一旦酸素雰囲気下でプラズマ処理を行うことによりゲート絶縁膜４６０４を酸化させた後に、再度窒素雰囲気下でプラズマ処理を行うことにより窒化させてもよい。この場合、第１の半導体膜４６０３ａ、第２の半導体膜４６０３ｂ型に酸化シリコンまたは酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ）が形成され、ゲート電極４６０５に接して窒化酸化シリコン（ＳｉＮｘＯｙ）（ｘ＞ｙ）が形成される。
このように、プラズマ処理を行い半導体膜またはゲート絶縁膜を酸化または窒化して表面を改質することにより、緻密で膜質のよい絶縁膜を形成することができる。その結果、絶縁膜を薄く形成する場合であってもピンホール等の欠陥を防止し、トランジスタ等の半導体素子の微細化および高性能化を実現することが達成できる。
なお、本実施例では、上記図３１における第１の半導体膜４６０３ａおよび第２の半導体膜４６０３ｂまたはゲート絶縁膜４６０４にプラズマ処理を行い、当該第１の半導体膜４６０３ａおよび第２の半導体膜４６０３ｂまたはゲート絶縁膜４６０４を酸化または窒化を行ったが、プラズマ処理を用いて酸化または窒化を行う層は、これに限定されない。例えば、基板４６０１または第１の絶縁膜４６０２にプラズマ処理を行ってもよいし、第２の絶縁膜４６０６または第３の絶縁膜４６０７にプラズマ処理を行ってもよい。
本実施例で述べた内容は実施例１又は実施例２で述べた内容と自由に組み合わせて実施することができる。
本実施例では、トランジスタを始めとする半導体装置を作製する際のマスクパターンの例について、図３８〜図４０を参照して説明する。
図３８（Ａ）で示す第１の半導体層５６１０、第２の半導体層５６１１はシリコン若しくはシリコンを成分とする結晶性の半導体で形成することが好ましい。例えば、シリコン膜をレーザアニールなどによって結晶化された多結晶シリコン、単結晶シリコンなどが適用される。その他にも半導体特性を示す、金属酸化物半導体、アモルファスシリコン、有機半導体を適用することも可能である。
いずれにしても、最初に形成する半導体層は絶縁表面を有する基板の全面若しくは一部（トランジスタの半導体領域として確定されるよりも広い面積を有する領域）に形成する。そして、フォトリソグラフィー技術によって、半導体層上にマスクパターンを形成する。そのマスクパターンを利用して半導体層をエッチング処理することにより、トランジスタのソース領域及びドレイン領域及びチャネル形成領域を含む特定形状の島状の第１の半導体層５６１０、第２の半導体層５６１１を形成する。その第１の半導体層５６１０、第２の半導体層５６１１はレイアウトの適切さを考慮して決められる。
図３８（Ａ）で示す第１の半導体層５６１０、第２の半導体層５６１１を形成するためのフォトマスクは、図３８（Ｂ）に示すマスクパターン５６３０を備えている。このマスクパターン５６３０は、フォトリソグラフィー工程で用いるレジストがポジ型かネガ型かで異なる。ポジ型レジストを用いる場合には、図３８（Ｂ）で示すマスクパターン５６３０は、遮光部として作製される。マスクパターン５６３０は、多角形の頂部Ａを削除した形状となっている。また、屈曲部Ｂにおいては、その角部が直角とならないように複数段に渡って屈曲する形状となっている。このフォトマスクのパターンは、例えば、パターンの角部であって（直角三角形）の一辺が１０μｍ以下の大きさに角部を削除している。
図３８（Ｂ）で示すマスクパターン５６３０は、その形状が、図３８（Ａ）で示す第１の半導体層５６１０、第２の半導体層５６１１に反映される。その場合、マスクパターン５６３０と相似の形状が転写されてもよいが、マスクパターン５６３０の角部がさらに丸みを帯びるように転写されていてもよい。すなわち、マスクパターン５６３０よりもさらにパターン形状をなめらかにした、丸め部を設けてもよい。
第１の半導体層５６１０、第２の半導体層５６１１の上には、酸化シリコン若しくは窒化シリコンを少なくとも一部に含む絶縁層が形成される。この絶縁層を形成する目的の一つはゲート絶縁層である。そして、図３９（Ａ）で示すように、半導体層と一部が重なるように第１のゲート配線５７１２、第２のゲート配線５７１３、第３のゲート配線５７１４を形成する。第１のゲート配線５７１２は第１の半導体層５６１０に対応して形成される。第２のゲート配線５７１３は第１の半導体層５６１０、第２の半導体層５６１１に対応して形成される。また、第３のゲート配線５７１４は第１の半導体層５６１０、第２の半導体層５６１１に対応して形成される。ゲート配線は、金属層又は導電性の高い半導体層を成膜し、フォトリソグラフィー技術によってその形状を絶縁層上に作り込む。
このゲート配線を形成するためのフォトマスクは、図３９（Ｂ）に示すマスクパターン５７３１を備えている。このマスクパターン５７３１は、Ｌ字形に折れ曲がった各コーナー部であって、一辺が１０μｍ以下、または、配線の線幅の１／２以下で、線幅の１／５以上の長さに角部を削除し、コーナー部に丸みをおびるパターンを有せしめる。即ち、上面からみたコーナー部における配線層の外周は曲線を形成するようにする。図３９（Ｂ）で示すマスクパターン５７３１は、その形状が、図３９（Ａ）で示す第１のゲート配線５７１２、第２のゲート配線５７１３、第３のゲート配線５７１４に反映される。その場合、マスクパターン５７３１と相似の形状が転写されてもよいが、マスクパターン５７３１の角部がさらに丸みを帯びるように転写されていてもよい。すなわち、マスクパターン５７３１よりもさらにパターン形状をなめらかにした、丸め部を設けてもよい。すなわち、第１のゲート配線５７１２、第２のゲート配線５７１３、第３のゲート配線５７１４の角部は、コーナー部の外周縁に丸みを帯びさせるため、コーナー部を挟む互いに垂直な２つの第１直線と、これら２つの第１直線と約４５度の角度をなす一つの第２直線と、で形成される直角２等辺三角形の部分に相当する配線層の一部を除去する。除去すると新たに２つの鈍角の部分が配線層に形成されるが、マスク設計や、エッチング条件を適宜設定することにより、各鈍角部分に第１直線と第２直線との両方に接する曲線が形成されるように配線層をエッチングすることが好ましい。なお、直角２等辺三角形の互いに等しい２辺の長さは、配線幅の１／５以上１／２以下とする。またコーナー部の内周についても、コーナー部の外周に沿って内周が丸みを帯びるよう形成する。凸部はプラズマによるドライエッチの際、異常放電による微粉の発生を抑え、凹部では、洗浄のときに、たとえできた微粉であっても、それが角に集まりやすいのを洗い流す結果として歩留まり向上が実現できるという効果を有する。
層間絶縁層は第１のゲート配線５７１２、第２のゲート配線５７１３、第３のゲート配線の５７１４の次に形成される層である。層間絶縁層は酸化シリコンなどの無機絶縁材料若しくポリイミドやアクリル樹脂などを使った有機絶材料を使って形成する。この層間絶縁層と第１のゲート配線５７１２、第２のゲート配線５７１３、第３のゲート配線５７１４の間には窒化シリコン若しくは窒化酸化シリコンなどの絶縁層を介在させてもよい。また、層間絶縁層上にも窒化シリコン若しくは窒化酸化シリコンなどの絶縁層を設けてもよい。この絶縁層は、外因性の金属イオンや水分などトランジスタにとっては良くない不純物により半導体層やゲート絶縁層を汚染するのを防ぐことができる。
層間絶縁層には所定の位置に開口が形成されている。例えば、下層にあるゲート配線や半導体層に対応して設けられる。金属若しくは金属化合物の一層若しくは複数層で形成される配線層は、フォトリソグラフィー技術によってマスクパターンが形成され、エッチング加工により所定のパターンに形成される。そして、図４０（Ａ）で示すように、半導体層と一部が重なるように第１の配線５８１５〜第４の配線５８２０を形成する。配線はある特定の素子間を連結する。配線は特定の素子と素子の間を直線で結ぶのではなく、レイアウトの制約上屈曲部が含まれる。また、コンタクト部やその他の領域において配線幅が変化する。コンタクト部では、コンタクトホールが配線幅と同等若しくは大きい場合には、その部分で配線幅が広がるように変化する。
この第１の配線５８１５〜第４の配線５８２０を形成するためのフォトマスクは、図４０（Ｂ）に示すマスクパターン５８３２を備えている。この場合においても、Ｌ字形に折れ曲がった各コーナー部であって直角三角形の一辺が１０μｍ以下、または、配線の線幅の１／２以下で、線幅の１／５以上の長さに角部を削除し、コーナー部に丸みをおびるパターンを有せしめる。即ち、上面からみたコーナー部における配線層の外周は曲線を形成するようにする。具体的には、コーナー部の外周縁に丸みを帯びさせるため、コーナー部を挟む互いに垂直な２つの第１直線と、これら２つの第１直線と約４５度の角度をなす一つの第２直線と、で形成される直角２等辺三角形の部分に相当するマスクパターン５８３２の一部を除去する。除去すると新たに２つの鈍角の部分が配線層に形成されるが、マスク設計や、エッチング条件を適宜設定することにより、各鈍角部分に第１直線と第２直線との両方に接する曲線が形成されるように配線層をエッチングすることが好ましい。なお、直角２等辺三角形の互いに等しい２辺の長さは、配線幅の１／５以上１／２以下とする。またコーナー部の内周についても、コーナー部の外周に沿って内周が丸みを帯びるよう形成する。このような配線は、凸部はプラズマによるドライエッチの際、異常放電による微粉の発生を抑え、凹部では、洗浄のときに、たとえできた微粉であっても、それが角に集まりやすいのを洗い流す結果として歩留まり向上が実現できるという効果を有する。配線の角部がラウンドをとることにより、電気的にもより効果的に伝導させることが実現可能となる。また、多数の平行配線では、ゴミを洗い流すのにはきわめて好都合である。
図４０（Ａ）には、第１のＮチャネル型トランジスタ５８２１〜第４のＮチャネル型トランジスタ５８２４、第１のＰチャネル型トランジスタ５８２５、第２のＰチャネル型トランジスタ５８２６が形成されている。第３のＮチャネル型トランジスタ５８２３と第１のＰチャネル型トランジスタ５８２５及び第４のＮチャネル型トランジスタ５８２４と第２のＰチャネル型トランジスタ５８２６は第１のインバータ５８２７、第２のインバータ５８２８を構成している。なお、この６つのトランジスタを含む回路はＳＲＡＭを形成している。これらのトランジスタの上層には、窒化シリコンや酸化シリコンなどの絶縁層が形成されていてもよい。
本実施例で述べた内容は、実施例１〜実施例３で述べた内容と自由に組み合わせて実施することができる。
本実施例では、画素の形成された基板の封止を行った構成について、図２５を用いて説明する。図２５（Ａ）は、画素の形成された基板を封止することによって形成されたパネルの上面図であり、図２５（Ｂ）、図２５（Ｃ）はそれぞれ図２５（Ａ）のＡ−Ａ’における断面図である。図２５（Ｂ）と図２５（Ｃ）とは、異なる方法で封止を行った例である。
図２５（Ａ）乃至図２５（Ｃ）において、基板２５０１上には、複数の画素を有する画素部２５０２が配置され、画素部２５０２を囲むようにしてシール材２５０６が設けられシーリング材２５０７が貼り付けられている。画素の構造については、上述の発明を実施するための最良に形態や、実施例１で示した構成を用いることができる。
図２５（Ｂ）の表示パネルでは、図２５（Ａ）のシーリング材２５０７は、対向基板２５２１に相当する。シール材２５０６を接着層として用いて透明な対向基板２５２１が貼り付けられ、基板２５０１、対向基板２５２１及びシール材２５０６によって密閉空間２５２２が形成される。対向基板２５２１には、カラーフィルタ２５２０と該カラーフィルタを保護する保護膜２５２３が設けられる。画素部２５０２に配置された発光素子から発せられる光は、該カラーフィルタ２５２０を介して外部に放出される。密閉空間２５２２は、不活性な樹脂もしくは液体などで充填される。なお、密閉空間２５２２に充填する樹脂として、吸湿材を分散させた透光性を有する樹脂を用いても良い。また、シール材２５０６と密閉空間２５２２に充填される材料とを同一の材料として、対向基板２５２１の接着と画素部２５０２の封止とを同時に行っても良い。
図２５（Ｃ）に示した表示パネルでは、図２５（Ａ）のシーリング材２５０７は、シーリング材２５２４に相当する。シール材２５０６を接着層として用いてシーリング材２５２４が貼り付けられ、基板２５０１、シール材２５０６及びシーリング材２５２４によって密閉空間２５０８が形成される。シーリング材２５２４には予め凹部の中に吸湿材２５０９が設けられ、上記密閉空間２５０８の内部において、水分や酸素等を吸着して清浄な雰囲気に保ち、発光素子の劣化を抑制する役割を果たす。この凹部は目の細かいメッシュ状のカバー材２５１０で覆われている。カバー材２５１０は空気や水分は通すが、吸湿材２５０９は通さない。なお、密閉空間２５０８は、窒素もしくはアルゴン等の希ガスで充填しておけばよく、不活性であれば樹脂もしくは液体で充填することも可能である。
基板２５０１上には、画素部２５０２等に信号を伝達するための入力端子部２５１１が設けられ、該入力端子部２５１１へはフレキシブルプリントサーキット（ＦＰＣ）２５１２を介して映像信号等の信号が伝達される。入力端子部２５１１では、基板２５０１上に形成された配線とフレキシブルプリントサーキット（ＦＰＣ）２５１２に設けられた配線とを、導電体を分散させた樹脂（異方性導電樹脂：ＡＣＦ）を用いて電気的に接続してある。
画素部２５０２が形成された基板２５０１上に、画素部２５０２に信号を入力する駆動回路が一体形成されていても良い。画素部２５０２に信号を入力する駆動回路をＩＣチップで形成し、基板２５０１上にＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）で接続しても良いし、ＩＣチップをＴＡＢ（Ｔａｐｅ Ａｕｔｏ Ｂｏｎｄｉｎｇ）やプリント基板を用いて基板２５０１上に配置しても良い。
本実施例は、実施例１〜実施例４と自由に組み合わせて実施することができる。
本発明は、パネルに、パネルに信号を入力する回路を実装した表示モジュールに適用することができる。
図２６はパネル２６００と回路基板２６０４を組み合わせた表示モジュールを示している。図２６では、回路基板２６０４上にコントローラ２６０５や信号分割回路２６０６などが形成されている例を示した。回路基板２６０４上に形成される回路はこれに限定されない。パネルを制御する信号を生成する回路であればどのような回路が形成されていてもよい。
回路基板２６０４上に形成されたこれらの回路から出力された信号は、接続配線２６０７によってパネル２６００に入力される。
パネル２６００は、画素部２６０１と、ソースドライバ２６０２と、ゲートドライバ２６０３とを有する。パネル２６００の構成は、実施例１や実施例２等で示した構成と同様とすることができる。図２６では、画素部２６０１が形成された基板と同一基板上に、ソースドライバ２６０２及びゲートドライバ２６０３が形成されている例を示した。しかし、本発明の表示モジュールはこれに限定されない。画素部２６０１が形成された基板と同一基板上にゲートドライバ２６０３のみが形成され、ソースドライバは回路基板上に形成されていても良い。ソースドライバ及びゲートドライバの両方が回路基板上に形成されていても良い。
このような表示モジュールを組み込んで、様々な電子機器の表示部を形成することができる。
本実施例は、実施例１〜実施例５と自由に組み合わせて実施することができる。
本実施例は、本発明に係る電子機器について説明する。電子機器としては、カメラ（ビデオカメラ、デジタルカメラ等）、プロジェクター、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、ナビゲーションシステム、カーステレオ、パーソナルコンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）、記録媒体を備えた画像再生装置（具体的にはＤｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ（ＤＶＤ）等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）などが挙げられる。電子機器の代表例を図２７に示す。
図２７（Ａ）は、パーソナルコンピュータであり、本体２７１１、筐体２７１２、表示部２７１３、キーボード２７１４、外部接続ポート２７１５、ポインティングマウス２７１６等を含む。本発明は、表示部２７１３に適用される。本発明を用いることによって、表示部の消費電力を低減することができる。
図２７（Ｂ）は記録媒体を備えた画像再生装置（具体的にはＤＶＤ再生装置）であり、本体２７２１、筐体２７２２、第１の表示部２７２３、第２の表示部２７２４、記録媒体読み込み部２７２５（ＤＶＤ等）、操作キー２７２６、スピーカー部２７２７等を含む。第１の表示部２７２３は主として画像情報を表示し、第２の表示部２７２４は主として文字情報を表示する。本発明は、第１の表示部２７２３、第２の表示部２７２４に適用される。本発明を用いることによって、表示部の消費電力を低減することができる。
図２７（Ｃ）は携帯電話であり、本体２７３１、音声出力部２７３２、音声入力部２７３３、表示部２７３４、操作スイッチ２７３５、アンテナ２７３６等を含む。本発明は、表示部２７３４に適用される。本発明を用いることによって、表示部の消費電力を低減することができる。
図２７（Ｄ）はカメラであり、本体２７４１、表示部２７４２、筐体２７４３、外部接続ポート２７４４、リモコン受信部２７４５、受像部２７４６、バッテリー２７４７、音声入力部２７４８、操作キー２７４９等を含む。本発明は、表示部２７４２に適用される。本発明を用いることによって、表示部の消費電力を低減することができる。
本実施は、実施例１乃至実施例６と自由に組み合わせて実施することができる。
本実施例については、本発明の画素構成を用いた表示装置を表示部に用いた表示パネルを用いた応用例について、応用形態を図示し説明する。本発明の画素構成を用いた表示装置を表示部に用いた表示パネルは、移動体や建造物等と一体に設けられた構成をとることもできる。
本発明の画素構成を用いた表示装置を表示部に有する表示パネルの例について、表示装置一体型の移動体をその一例として、図４７に示す。図４７（ａ）は、表示装置一体型の移動体の例として電車車両本体９７０１におけるドアのガラス戸のガラスに表示パネル９７０２を用いた例について示す。図４７（ａ）に示す本発明の画素構成を用いた表示装置を表示部に有する表示パネル９７０２は、外部からの信号により表示部で表示される画像の切り替えが容易である。そのため、電車の乗降客の客層が入れ替わる時間帯ごとに表示パネルの画像を切り替え、より効果的な広告効果が実現可能となる。
なお、本発明の画素構成を用いた表示装置を表示部に有する表示パネルは、図４７（ａ）で示した電車車両本体におけるドアのガラスにのみ適用可能であることに限定されることなく、その形状を異ならせることにより、ありとあらゆる場所に適用可能である。図４７（ｂ）にその一例について説明する。
図４７（ｂ）は、電車車両本体における車内の様子について図示したものである。図４７（ｂ）において、図４７（ａ）で示したドアのガラス戸の表示パネル９７０２の他に、ガラス窓に設けられた第１の表示パネル９７０３、及び天井より吊り下げられた第２の表示パネル９７０４を示す。本発明の画素構成を具備する第１の表示パネル９７０３は、自発光型の表示素子を具備するため、混雑時には広告用の画像を表示し、混雑時以外には表示を行わないことで、電車からの外観を見ることもできる。また、本発明の画素構成を具備する第２の表示パネル９７０４はフィルム状の基板に有機トランジスタなどのスイッチング素子を設け、自発光型の表示素子を駆動することで、表示パネル自体を湾曲させて表示を行うことも可能である。
また、本発明の画素構成を用いた表示装置を表示部に有する表示パネルを用いた表示装置一体型の移動体の応用例について、別の応用形態を図４９にて説明する。
本発明の画素構成を用いた表示装置を表示部に有する表示パネルの例について、表示装置一体型の移動体をその一例として、図４９に示す。図４９は、表示装置一体型の移動体の例として自動車の車体９９０１に一体に取り付けられた表示パネル９９０２の例について示す。図４９に示す本発明の画素構成を用いた表示装置を表示部に有する表示パネル９９０２は、自動車の車体と一体に取り付けられており、車体の動作や車体内外から入力される情報をオンデマンドに表示したり、自動車の目的地までのナビゲーション機能を有する。
なお、本発明の画素構成を用いた表示装置を表示部に有する表示パネルは、図４９で示した車体のフロント部にのみ適用可能であることに限定されることなく、その形状を異ならせることにより、ガラス窓、ドアなどありとあらゆる場所に適用可能である。
また、本発明の画素構成を用いた表示装置を表示部に有する表示パネルを用いた表示装置一体型の移動体の応用例について、別の応用形態を図５１にて説明する。
本発明の画素構成を用いた表示装置を表示部に有する表示パネルの例について、表示装置一体型の移動体をその一例として、図５１に示す。図５１（ａ）は、表示装置一体型の移動体の例として飛行機車体１０１０１内の客席天井部に一体に取り付けられた表示パネル１０１０２の例について示す。図５１（ａ）に示す本発明の画素構成を用いた表示装置を表示部に有する表示パネル１０１０２は、飛行機車体１０１０１とヒンジ部１０１０３を介して一体に取り付けられており、ヒンジ部１０１０３の伸縮により乗客は表示パネル１０１０２の視聴が可能になる。表示パネル１０１０２は乗客が操作することで情報を表示したり、広告や娯楽手段として利用できる機能を有する。また、図５１（ｂ）に示すように、ヒンジ部を折り曲げて飛行機車体１０１０１に格納することにより、離着陸時の安全に配慮することができる。なお、緊急時に表示パネルの表示素子を点灯させることで、飛行機車体１０１０１の誘導灯誘導灯としても利用可能である。
なお、本発明の画素構成を用いた表示装置を表示部に有する表示パネルは、図５１で示した飛行機車体１０１０１の天井部にのみ適用可能であることに限定されることなく、その形状を異ならせることにより、座席やドアなどありとあらゆる場所に適用可能である。例えば座席前の座席後方に表示パネルを設け、操作・視聴を行う構成であってもよい。
なお、本実施例において、移動体としては電車車両本体、自動車車体、飛行機車体について例示したがこれに限定されず、自動二輪車、自動四輪車（自動車、バス等を含む）、電車（モノレール、鉄道等を含む）、船舶等、多岐に渡る。本発明の画素構成を用いた表示部を有する表示パネルを適用することにより、表示パネルの小型化、低消費電力化を達成し、且つ動作が良好である表示媒体を具備する移動体を提供することができる。また特に、外部からの信号により、移動体内における表示パネルの表示を一斉に切り替えることが容易であるため、不特定多数の顧客を対象といた広告表示盤、また緊急災害時の情報表示板としても極めて有用であるといえる。
また、本発明の画素構成を用いた表示装置を表示部に有する表示パネルを用いた応用例について、建造物に用いた応用形態を図４８にて用いて説明する。
図４８は本発明の画素構成を用いた表示装置を表示部に有する表示パネルとして、フィルム状の基板に有機トランジスタなどのスイッチング素子を設け、自発光型の表示素子を駆動することにより表示パネル自身を湾曲させて表示可能な表示パネルとし、その応用例について説明する。図４８においては、建造物として電柱等の屋外に設けられた柱状体の有する曲面に表示パネルを具備し、ここでは柱状体として電柱９８０１に表示パネル９８０２を具備する構成について示す。
図４８に示す表示パネル９８０２は、電柱の高さの真ん中あたりに位置させ、人間の視点より高い位置に設ける。そして移動体９８０３から表示パネルを視認することにより、表示パネル９８０２における画像を認識することができる。電柱のように屋外で繰り返し林立し、林立した電柱に設けた表示パネル９８０２において同じ映像を表示させることにより、視認者は情報表示、広告表示を視認することができる。図４８において電柱９８０１に設けられた表示パネル９８０２は、外部より同じ画像を表示させることが容易であるため、極めて効率的な情報表示、及び広告効果が実現可能となる。また、本発明の表示パネルには、表示素子として自発光型の表示素子を設けることで、夜間であっても、視認性の高い表示媒体として有用であるといえる。
また、本発明の画素構成を用いた表示装置を表示部に有する表示パネルを用いた応用例について、図４８とは別の建造物の応用形態を図５０にて説明する。
本発明の画素構成を用いた表示装置を表示部に有する表示パネルの応用例として、図５０に示す。図５０は、表示装置一体型の例としてユニットバス１０００１内の側壁に一体に取り付けられた表示パネル１０００２の例について示す。図５０に示す本発明の画素構成を用いた表示装置を表示部に有する表示パネル１０００２は、ユニットバス１０００１と一体に取り付けられており、入浴者は表示パネル１０００２の視聴が可能になる。表示パネル１０００２は入浴者が操作することで情報を表示したり、広告や娯楽手段として利用できる機能を有する。
なお、本発明の画素構成を用いた表示装置を表示部に有する表示パネルは、図５０で示したユニットバス１０００１の側壁にのみ適用可能であることに限定されることなく、その形状を異ならせることにより、鏡面の一部や浴槽自体と一体にするなどありとあらゆる場所に適用可能である。
また図４６に建造物内に大型の表示部を有するテレビジョン装置を設けた例について示す。図４６は、筐体２０１０、表示部２０１１、操作部であるリモコン装置２０１２、スピーカー部２０１３等を含む。本発明の画素構成を用いた表示装置を表示部に有する表示パネルは、表示部２０１１の作製に適用される。図４６のテレビジョン装置は、壁かけ型として建物と一体となっており、設置するスペースを広く必要とすることなく設置可能である。
なお、本実施例において、建造物として、柱状体として電柱、ユニットバス等を例としたが、本実施例はこれに限定されず、表示パネルを備えることのできる建造物であれば何でもよい。本発明の画素構成を用いた表示部を有する表示装置を適用することにより、表示装置の小型化、低消費電力化を達成し、且つ動作が良好である表示媒体を具備する移動体を提供することができる。
第１の実施形態を示す図。 第１の実施形態を示す図。 第１の実施形態、及び第２の実施形態を示す図。 第１の実施形態、及び第２の実施形態を示す図。 第２の実施形態を示す図。 第２の実施形態を示す図。 第３の実施形態を示す図。 第３の実施形態を示す図。 第３の実施形態、及び第４の実施形態を示す図。 第３の実施形態、及び第４の実施形態を示す図。 第４の実施形態を示す図。 第４の実施形態を示す図。 第５の実施形態を示す図。 第５の実施形態を示す図。 第５の実施形態、及び第６の実施形態を示す図。 第５の実施形態、及び第６の実施形態を示す図。 第６の実施形態を示す図。 第６の実施形態を示す図。 第７の実施形態を示す図。 第７の実施形態を示す図。 第７の実施形態、及び第８の実施形態を示す図。 第７の実施形態、及び第８の実施形態を示す図。 第８の実施形態を示す図。 実施例１を示す図。 実施例５を示す図。 実施例６を示す図。 実施例７を示す図。 実施例２を示す図。 実施例２を示す図。 実施例２を示す図。 実施例３を示す図。 実施例３を示す図。 実施例３を示す図。 実施例３を示す図。 実施例３を示す図。 実施例３を示す図。 実施例３を示す図。 実施例５を示す図。 実施例５を示す図。 実施例５を示す図。 第８の実施形態を示す図。 第９の実施形態を示す図。 第９の実施形態を示す図。 第９の実施形態を示す図。 第９の実施形態を示す図。 実施例８を示す図。 実施例８を示す図。 実施例８を示す図。 実施例８を示す図。 実施例８を示す図。 実施例８を示す図。
符号の説明
１００ 第１のトランジスタ
１０１ 第２のトランジスタ
１０２ 第１のスイッチ
１０３ 第２のスイッチ
１０４ 第３のスイッチ
１０５ 第４のスイッチ
１０６ 第５のスイッチ
１０７ 第１の容量素子
１０８ 第２の容量素子
１０９ ＥＬ素子
１１０ 電源線
１１１ 対向電極
１１２ ソース信号線
５０２ 第３のトランジスタ
５０３ 第４のトランジスタ
５０４ 第５のトランジスタ
５０５ 第６のトランジスタ
５０６ 第７のトランジスタ
５１２ 第１のゲート信号線
５１３ 第２のゲート信号線
５１４ 第３のゲート信号線
５１５ 第４のゲート信号線
５１６ 第５のゲート信号線
７００ 第１のトランジスタ
７０１ 第２のトランジスタ
７０２ 第１のスイッチ
７０３ 第２のスイッチ
７０４ 第３のスイッチ
７０５ 第４のスイッチ
７０６ 第５のスイッチ
７０７ 第１の容量素子
７０８ 第２の容量素子
７０９ ＥＬ素子
７１０ 電源線
７１１ 対向電極
７１２ ソース信号線
１１０２ 第３のトランジスタ
１１０３ 第４のトランジスタ
１１０４ 第５のトランジスタ
１１０５ 第６のトランジスタ
１１０６ 第７のトランジスタ
１１１２ 第１のゲート信号線
１１１３ 第２のゲート信号線
１１１４ 第３のゲート信号線
１１１５ 第４のゲート信号線
１１１６ 第５のゲート信号線
１３００ 第１のトランジスタ
１３０１ 第２のトランジスタ
１３０２ 第１のスイッチ
１３０３ 第２のスイッチ
１３０４ 第３のスイッチ
１３０５ 第４のスイッチ
１３０６ 第５のスイッチ
１３０７ 第１の容量素子
１３０８ 第２の容量素子
１３０９ ＥＬ素子
１３１０ 電源線
１３１１ 対向電極
１３１２ ソース信号線
１７０２ 第３のトランジスタ
１７０３ 第４のトランジスタ
１７０４ 第５のトランジスタ
１７０５ 第６のトランジスタ
１７０６ 第７のトランジスタ
１７１２ 第１のゲート信号線
１７１３ 第２のゲート信号線
１７１４ 第３のゲート信号線
１７１５ 第４のゲート信号線
１７１６ 第５のゲート信号線
１９００ 第１のトランジスタ
１９０１ 第２のトランジスタ
１９０２ 第１のスイッチ
１９０３ 第２のスイッチ
１９０４ 第３のスイッチ
１９０５ 第４のスイッチ
１９０６ 第５のスイッチ
１９０７ 第１の容量素子
１９０８ 第２の容量素子
１９０９ ＥＬ素子
１９１０ 電源線
１９１１ 対向電極
１９１２ ソース信号線
２３０２ 第３のトランジスタ
２３０３ 第４のトランジスタ
２３０４ 第５のトランジスタ
２３０５ 第６のトランジスタ
２３０６ 第７のトランジスタ
２３１２ 第１のゲート信号線
２３１３ 第２のゲート信号線
２３１４ 第３のゲート信号線
２３１５ 第４のゲート信号線
２３１６ 第５のゲート信号線
９０００ ソースドライバ
９００１ ゲートドライバ
９００２ 画素
９００３ 画素部
９１００ シフトレジスタ
９１０１ スイッチ
９１０２ 第１のラッチ回路
９１０３ 第２のラッチ回路
９１０４ 電流源
９１０５ 第１のラッチ回路制御線
９１０６ 第２のラッチ回路制御線
９２００ シフトレジスタ
９２０１ 第１のラッチ回路
９２０２ 第２のラッチ回路
９２０３ ＤＡＣ
９２０４ トランジスタ
９２０５ 基準電圧
９２０６ ビデオ信号線
９２０７ 第１のラッチ回路制御線
９２０８ 第２のラッチ回路制御線
９３００ シフトレジスタ
９３０１ 第１のラッチ回路
９３０２ 第２のラッチ回路
９３０３ 第１のスイッチ
９３０４ 第２のスイッチ
９３０５ 第３のスイッチ
９３０６ 第１の電流源
９３０７ 第２の電流源
９３０８ 第３の電流源
９３０９ ビデオ信号線
９３１０ 第１のラッチ回路制御線
９３１１ 第２のラッチ回路制御線
２４００ 基板
２４０１ 下地膜
２４０２ 第１の半導体層
２４０３ 第１の絶縁膜
２４０４ ゲート電極
２４０５ 第２の絶縁膜
２４０６ 第１の電極
２４０７ 第２の電極
２４０８ 第３の絶縁膜
２４０９ 発光層
２４１０ トランジスタ
２４１１ 容量素子
２４１２ 第２の半導体層
２４１４ 第４の電極
２４１５ 発光素子
２４１６ 第５の電極
２４１７ 第４の電極
２４１８ 第４の絶縁膜
２８０１ 基板
２８０２ 下地膜
２８０３ 画素電極
２８０４ 第１の電極
２８０５ 第１の配線
２８０６ 第２の配線
２８０７ 第１のＮ型半導体層
２８０８ 第２のＮ型半導体層
２８０９ 半導体層
２８１０ ゲート絶縁膜
２８１１ 絶縁膜
２８１２ ゲート電極
２８１３ 第２の電極
２８１４ 層間絶縁膜
２８１５ 有機化合物を含む層
２８１６ 対向電極
２８１７ 発光素子
２８１８ 駆動トランジスタ
２８１９ 容量素子
２８２０ 第１の電極
２９０１ 基板
２９０３ ゲート電極
２９０４ 第１の電極
２９０５ ゲート絶縁膜
２９０６ 第１の半導体層
２９０７ 第２の半導体層
２９０８ 第１のＮ型半導体層
２９０９ 第２のＮ型半導体層
２９１０ 第３のＮ型半導体層
２９１１ 第１の配線
２９１２ 第２の配線
２９１３ 導電層
２９１４ 画素電極
２９１５ 絶縁層
２９１６ 有機化合物を含む層
２９１７ 対向電極
２９１８ 発光素子
２９１９ 駆動トランジスタ
２９２０ 容量素子
２９２１ 第２の電極
３００１ 絶縁層
４６０１ 基板
４６０２ 第１の絶縁膜
４６０３ａ 第１の半導体膜
４６０３ｂ 第２の半導体膜
４６０４ ゲート絶縁膜
４６０５ ゲート電極
４６０６ 第２の絶縁膜
４６０７ 第３の絶縁膜
４６０８ 導電膜
４６１０ａ Ｎチャネル型トランジスタ
４６１０ｂ Ｐチャネル型トランジスタ
４６２１ａ 第１の絶縁膜
４６２１ｂ 第２の絶縁膜
４６２３ 絶縁膜
４６２４ 絶縁膜
４６２５ａ 第１のレジスト
４６２５ｂ 第２のレジスト
４６２６ 絶縁膜
４６２７ａ 第１の絶縁膜
４６２７ｂ 第２の絶縁膜
４６５１ａ 第１のチャネル領域の端部
４６５１ｂ 第２のチャネル領域の端部
４６５２ａ 第１のチャネル領域の端部
４６５２ｂ 第２のチャネル領域の端部
５６１０ 第１の半導体層
５６１１ 第２の半導体層
５６３０ マスクパターン
５７１２ 第１のゲート配線
５７１３ 第２のゲート配線
５７１４ 第３のゲート配線
５７３１ マスクパターン
５８１５ 第１の配線
５８１６ 第２の配線
５８１９ 第３の配線
５８２０ 第４の配線
５８２１ 第１のＮチャネル型トランジスタ
５８２２ 第２のＮチャネル型トランジスタ
５８２３ 第３のＮチャネル型トランジスタ
５８２４ 第４のＮチャネル型トランジスタ
５８２５ 第１のＰチャネル型トランジスタ
５８２６ 第２のＰチャネル型トランジスタ
５８２７ 第１のインバータ
５８２８ 第２のインバータ
５８３２ マスクパターン
２５０１ 基板
２５０２ 画素部
２５０６ シール材
２５０７ シーリング材
２５０８ 密閉空間
２５０９ 吸湿材
２５１０ カバー材
２５１１ 入力端子部
２５１２ フレキシブルプリントサーキット（ＦＰＣ）
２５２０ カラーフィルタ
２５２１ 対向基板
２５２２ 密閉空間
２５２３ 保護膜
２５２４ シーリング材
２６００ パネル
２６０１ 画素部
２６０２ ソースドライバ
２６０３ ゲートドライバ
２６０４ 回路基板
２６０５ コントローラ
２６０６ 信号分割回路
２７１１ 本体
２７１２ 筐体
２７１３ 表示部
２７１４ キーボード
２７１５ 外部接続ポート
２７１６ ポインティングマウス
２７２１ 本体
２７２２ 筐体
２７２３ 第１の表示部
２７２４ 第２の表示部
２７２５ 記録媒体読み込み部
２７２６ 操作キー
２７２７ スピーカー部
２７３１ 本体
２７３２ 音声出力部
２７３３ 音声入力部
２７３４ 表示部
２７３５ 操作スイッチ
２７３６ アンテナ
２７４１ 本体
２７４２ 表示部
２７４３ 筐体
２７４４ 外部接続ポート
２７４５ リモコン受信部
２７４６ 受像部
２７４７ バッテリー
２７４８ 音声入力部
２７４９ 操作キー
９７０１ 電車車両本体
９７０２ 表示パネル
９７０３ 第１の表示パネル
９７０４ 第２の表示パネル
９９０１ 自動車の車体
９９０２ 表示パネル
１０１０１ 飛行機車体
１０１０２ 表示パネル
１０１０３ ヒンジ部
９８０１ 電柱
９８０２ 表示パネル
９８０３ 移動体
１０００１ ユニットバス
１０００２ 表示パネル
２０１０ 筐体
２０１１ 表示部
２０１２ リモコン装置
２０１３ スピーカー部

Claims (10)

  1. 第１のトランジスタと、
    第２のトランジスタと、
    前記第１のトランジスタに流れる電流に応じたゲートとソース間の電圧が保持される第１の容量素子と、
    前記第２のトランジスタのしきい値電圧が保持される第２の容量素子と、
    前記第１のトランジスタと前記第２のトランジスタの間に備えられ、前記第１の容量素子と前記第２の容量素子を容量結合するためのスイッチング素子と、
    を有する画素を備えたことを特徴とする表示装置。
  2. 第１端子が第１の配線に接続され、第２端子が第１のスイッチング素子を介して第２の配線に接続され、前記第２端子が第２のスイッチング素子を介してゲートに接続される第１のトランジスタと、
    第１端子が第１の配線に接続され、前記第２端子が第３のスイッチング素子を介してゲートに接続される第２のトランジスタと、
    一方の電極が第１の配線に接続され、他方の電極が前記第１のトランジスタのゲートに接続される第１の容量素子と、
    一方の電極が第１の配線に接続され、他方の電極が前記第２のトランジスタのゲートと、第４のスイッチング素子を介して前記第１の容量素子の他方の電極に接続される第２の容量素子と、
    一方の電極が、第５のスイッチング素子を介して前記第１のトランジスタの前記第２端子に接続される発光素子と、
    を有する画素を備えたことを特徴とする表示装置。
  3. 第１端子が第１の配線に接続され、第２端子が第１のスイッチング素子を介してゲートに接続される第１のトランジスタと、
    第１端子が第１の配線に接続され、前記第２端子が第２のスイッチング素子を介して第２の配線に接続され、前記第２端子が第３のスイッチング素子を介してゲートに接続される第２のトランジスタと、
    一方の電極が第１の配線に接続され、他方の電極が前記第１のトランジスタのゲートに接続される第１の容量素子と、
    一方の電極が第１の配線に接続され、他方の電極が前記第２のトランジスタのゲートと、第４のスイッチング素子を介して前記第１の容量素子の他方の電極に接続される第２の容量素子と、
    一方の電極が第５のスイッチング素子を介して前記第１のトランジスタの前記第２端子に接続される発光素子と、
    を有する画素を備えたことを特徴とする表示装置。
  4. 請求項１乃至請求項３のいずれか１項において、前記第１のトランジスタ及び前記第２のトランジスタはＰチャネル型トランジスタまたはＮチャネル型トランジスタであることを特徴とする表示装置。
  5. 請求項１乃至請求項４のいずれか一項において、前記第１のトランジスタのチャネル長は、前記第２のトランジスタのチャネル長より長いことを特徴とする表示装置。
  6. 請求項１乃至請求項５のいずれか一項において、前記第１のトランジスタのチャネル幅は、前記第２のトランジスタのチャネル幅より広いことを特徴とする表示装置。
  7. 請求項１乃至請求項６のいずれか一項において、前記第１のトランジスタが前記発光素子に直列に接続され、前記第１のトランジスタに流れる電流を制御して、前記発光素子の発光輝度を制御することを特徴とする表示装置。
  8. 第１のトランジスタと、
    第２のトランジスタと、
    前記第１のトランジスタに流す電流に応じたゲートとソース間の電圧が保持される第１の容量素子と、
    前記第２のトランジスタのしきい値電圧が保持される第２の容量素子と、
    前記第１のトランジスタと前記第２のトランジスタの間に備えられ、前記第１の容量素子と前記第２の容量素子を容量結合するためのスイッチング素子と、
    を備えた画素を有する駆動方法であって、
    前記第１のトランジスタのゲートとソース間の電圧が前記第１の容量素子に保持される動作と、前記第２のゲートとソース間の電圧が前記第２の容量素子に保持される動作を同じ期間に行い、その後前記第１の容量素子と前記第２の容量素子を、前記スイッチング素子をオンすることにより容量結合する動作を行うことを特徴とする表示装置の駆動方法。
  9. 第１端子が第１の配線に接続され、第２端子が第１のスイッチング素子を介して第２の配線に接続され、前記第２端子が第２のスイッチング素子を介してゲートに接続される第１のトランジスタと、
    第１端子が第１の配線に接続され、前記第２端子が第３のスイッチング素子を介してゲートに接続される第２のトランジスタと、
    一方の電極が第１の配線に接続され、他方の電極が前記第１のトランジスタのゲートに接続される第１の容量素子と、
    一方の電極が第１の配線に接続され、他方の電極が前記第２のトランジスタのゲートと、第４のスイッチング素子を介して前記第１の容量素子の他方の電極に接続される第２の容量素子と、
    一方の電極が、第５のスイッチング素子を介して前記第１のトランジスタの前記第２端子に接続される発光素子と、
    を有する画素を備えた表示装置の駆動方法であって、
    前記第１のトランジスタのゲートとソース間の電圧が前記第１の容量素子に保持される動作と、前記第２のトランジスタのゲートとソース間の電圧が前記第２の容量素子に保持される動作を同じ期間で行い、その後前記第１の容量素子と前記第２の容量素子を、前記第４のスイッチング素子をオンすることにより容量結合する動作を行うことを特徴とする表示装置の駆動方法。
  10. 第１端子が第１の配線に接続され、第２端子が第１のスイッチング素子を介してゲートに接続される第１のトランジスタと、
    第１端子が第１の配線に接続され、前記第２端子が第２のスイッチング素子を介して第２の配線と、第３のスイッチング素子を介してゲートに接続される第２のトランジスタと、
    一方の電極が第１の配線に接続され、他方の電極が前記第１のトランジスタのゲートに接続される第１の容量素子と、
    一方の電極が第１の配線に接続され、他方の電極が前記第２のトランジスタのゲートと、第４のスイッチング素子を介して前記第１の容量素子の他方の電極に接続される第２の容量素子と、
    一方の電極が、第５のスイッチング素子を介して前記第１のトランジスタの前記第２端子に接続される発光素子と、
    を有する画素を備えた表示装置の駆動方法であって、
    前記第１のトランジスタのゲートとソースとの間の電圧が前記第１の容量素子に保持される動作と、前記第２のゲートとソースとの間の電圧が前記第２の容量素子に保持される動作を同時に行い、その後前記第１の容量素子と第２の容量素子を前記第４のスイッチング素子をオンすることにより容量結合する動作を行うことを特徴とする表示装置の駆動方法。
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