KR20070032252A - 디스플레이 디바이스 및 그 구동 방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims description 61
- 239000003990 capacitor Substances 0.000 claims abstract description 248
- 230000008878 coupling Effects 0.000 abstract description 10
- 238000010168 coupling process Methods 0.000 abstract description 10
- 238000005859 coupling reaction Methods 0.000 abstract description 10
- 239000010408 film Substances 0.000 description 404
- 239000004065 semiconductor Substances 0.000 description 267
- 239000010410 layer Substances 0.000 description 165
- 239000000758 substrate Substances 0.000 description 116
- 238000010586 diagram Methods 0.000 description 60
- 238000009832 plasma treatment Methods 0.000 description 57
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 33
- 239000000463 material Substances 0.000 description 30
- 229910052581 Si3N4 Inorganic materials 0.000 description 27
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 27
- 229910052814 silicon oxide Inorganic materials 0.000 description 27
- 230000008859 change Effects 0.000 description 26
- 230000001965 increasing effect Effects 0.000 description 22
- 239000011521 glass Substances 0.000 description 20
- 238000004519 manufacturing process Methods 0.000 description 20
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 19
- 230000006870 function Effects 0.000 description 19
- 239000007789 gas Substances 0.000 description 18
- 238000002425 crystallisation Methods 0.000 description 16
- 229910052710 silicon Inorganic materials 0.000 description 16
- 239000010703 silicon Substances 0.000 description 16
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 15
- 229910021417 amorphous silicon Inorganic materials 0.000 description 15
- 239000012298 atmosphere Substances 0.000 description 14
- 238000005121 nitriding Methods 0.000 description 14
- 238000012545 processing Methods 0.000 description 14
- 239000012535 impurity Substances 0.000 description 13
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 12
- 229910052741 iridium Inorganic materials 0.000 description 12
- 229910052760 oxygen Inorganic materials 0.000 description 12
- 239000001301 oxygen Substances 0.000 description 12
- 238000004544 sputter deposition Methods 0.000 description 12
- 238000002347 injection Methods 0.000 description 11
- 239000007924 injection Substances 0.000 description 11
- GKOZUEZYRPOHIO-UHFFFAOYSA-N iridium atom Chemical compound [Ir] GKOZUEZYRPOHIO-UHFFFAOYSA-N 0.000 description 11
- 150000004767 nitrides Chemical class 0.000 description 11
- 239000002356 single layer Substances 0.000 description 11
- 229910052739 hydrogen Inorganic materials 0.000 description 10
- 230000001590 oxidative effect Effects 0.000 description 10
- 230000032258 transport Effects 0.000 description 10
- 239000001257 hydrogen Substances 0.000 description 9
- 239000004973 liquid crystal related substance Substances 0.000 description 9
- 229910052757 nitrogen Inorganic materials 0.000 description 9
- 230000003071 parasitic effect Effects 0.000 description 9
- 239000011347 resin Substances 0.000 description 9
- 229920005989 resin Polymers 0.000 description 9
- 125000005595 acetylacetonate group Chemical group 0.000 description 8
- 239000002585 base Substances 0.000 description 8
- 230000000694 effects Effects 0.000 description 8
- 229910052751 metal Inorganic materials 0.000 description 8
- 150000002894 organic compounds Chemical class 0.000 description 8
- 230000000717 retained effect Effects 0.000 description 8
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 7
- 229910052786 argon Inorganic materials 0.000 description 7
- 238000005229 chemical vapour deposition Methods 0.000 description 7
- 230000006866 deterioration Effects 0.000 description 7
- 238000005530 etching Methods 0.000 description 7
- 239000011229 interlayer Substances 0.000 description 7
- 239000002184 metal Substances 0.000 description 7
- 239000003566 sealing material Substances 0.000 description 7
- 238000004904 shortening Methods 0.000 description 7
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 7
- XLOMVQKBTHCTTD-UHFFFAOYSA-N Zinc monoxide Chemical compound [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 6
- 239000003086 colorant Substances 0.000 description 6
- 230000007547 defect Effects 0.000 description 6
- 230000002950 deficient Effects 0.000 description 6
- 229910052743 krypton Inorganic materials 0.000 description 6
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 6
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 6
- 239000010453 quartz Substances 0.000 description 6
- 239000007983 Tris buffer Substances 0.000 description 5
- -1 a-InGaZnO Inorganic materials 0.000 description 5
- 229910052782 aluminium Inorganic materials 0.000 description 5
- 239000000872 buffer Substances 0.000 description 5
- 229910052734 helium Inorganic materials 0.000 description 5
- 229910052754 neon Inorganic materials 0.000 description 5
- POXIZPBFFUKMEQ-UHFFFAOYSA-N 2-cyanoethenylideneazanide Chemical group [N-]=C=[C+]C#N POXIZPBFFUKMEQ-UHFFFAOYSA-N 0.000 description 4
- 238000000137 annealing Methods 0.000 description 4
- 239000000919 ceramic Substances 0.000 description 4
- 150000001875 compounds Chemical class 0.000 description 4
- 230000008025 crystallization Effects 0.000 description 4
- PJXISJQVUVHSOJ-UHFFFAOYSA-N indium(iii) oxide Chemical compound [O-2].[O-2].[O-2].[In+3].[In+3] PJXISJQVUVHSOJ-UHFFFAOYSA-N 0.000 description 4
- 238000005499 laser crystallization Methods 0.000 description 4
- QGLKJKCYBOYXKC-UHFFFAOYSA-N nonaoxidotritungsten Chemical compound O=[W]1(=O)O[W](=O)(=O)O[W](=O)(=O)O1 QGLKJKCYBOYXKC-UHFFFAOYSA-N 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- 238000000206 photolithography Methods 0.000 description 4
- 239000004033 plastic Substances 0.000 description 4
- 229920003023 plastic Polymers 0.000 description 4
- 239000000843 powder Substances 0.000 description 4
- 239000000565 sealant Substances 0.000 description 4
- 239000010409 thin film Substances 0.000 description 4
- 229910001930 tungsten oxide Inorganic materials 0.000 description 4
- 229910052724 xenon Inorganic materials 0.000 description 4
- UHXOHPVVEHBKKT-UHFFFAOYSA-N 1-(2,2-diphenylethenyl)-4-[4-(2,2-diphenylethenyl)phenyl]benzene Chemical group C=1C=C(C=2C=CC(C=C(C=3C=CC=CC=3)C=3C=CC=CC=3)=CC=2)C=CC=1C=C(C=1C=CC=CC=1)C1=CC=CC=C1 UHXOHPVVEHBKKT-UHFFFAOYSA-N 0.000 description 3
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 3
- 229910002651 NO3 Inorganic materials 0.000 description 3
- NHNBFGGVMKEFGY-UHFFFAOYSA-N Nitrate Chemical compound [O-][N+]([O-])=O NHNBFGGVMKEFGY-UHFFFAOYSA-N 0.000 description 3
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 3
- CUJRVFIICFDLGR-UHFFFAOYSA-N acetylacetonate Chemical compound CC(=O)[CH-]C(C)=O CUJRVFIICFDLGR-UHFFFAOYSA-N 0.000 description 3
- 229910045601 alloy Inorganic materials 0.000 description 3
- 239000000956 alloy Substances 0.000 description 3
- 239000011575 calcium Substances 0.000 description 3
- 239000002041 carbon nanotube Substances 0.000 description 3
- 229910021393 carbon nanotube Inorganic materials 0.000 description 3
- 229910003437 indium oxide Inorganic materials 0.000 description 3
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 3
- 229910010272 inorganic material Inorganic materials 0.000 description 3
- 239000011159 matrix material Substances 0.000 description 3
- 229910052750 molybdenum Inorganic materials 0.000 description 3
- 239000012299 nitrogen atmosphere Substances 0.000 description 3
- 239000011368 organic material Substances 0.000 description 3
- 125000002080 perylenyl group Chemical group C1(=CC=C2C=CC=C3C4=CC=CC5=CC=CC(C1=C23)=C45)* 0.000 description 3
- CSHWQDPOILHKBI-UHFFFAOYSA-N peryrene Natural products C1=CC(C2=CC=CC=3C2=C2C=CC=3)=C3C2=CC=CC3=C1 CSHWQDPOILHKBI-UHFFFAOYSA-N 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 238000007789 sealing Methods 0.000 description 3
- 239000010935 stainless steel Substances 0.000 description 3
- 229910001220 stainless steel Inorganic materials 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- 229910052719 titanium Inorganic materials 0.000 description 3
- 239000010936 titanium Substances 0.000 description 3
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 description 3
- 229910052721 tungsten Inorganic materials 0.000 description 3
- 239000011787 zinc oxide Substances 0.000 description 3
- OBMPIWRNYHXYBC-UHFFFAOYSA-N 1-n,1-n,3-n,3-n,5-n,5-n-hexakis(3-methylphenyl)benzene-1,3,5-triamine Chemical compound CC1=CC=CC(N(C=2C=C(C)C=CC=2)C=2C=C(C=C(C=2)N(C=2C=C(C)C=CC=2)C=2C=C(C)C=CC=2)N(C=2C=C(C)C=CC=2)C=2C=C(C)C=CC=2)=C1 OBMPIWRNYHXYBC-UHFFFAOYSA-N 0.000 description 2
- HONWGFNQCPRRFM-UHFFFAOYSA-N 2-n-(3-methylphenyl)-1-n,1-n,2-n-triphenylbenzene-1,2-diamine Chemical compound CC1=CC=CC(N(C=2C=CC=CC=2)C=2C(=CC=CC=2)N(C=2C=CC=CC=2)C=2C=CC=CC=2)=C1 HONWGFNQCPRRFM-UHFFFAOYSA-N 0.000 description 2
- OGGKVJMNFFSDEV-UHFFFAOYSA-N 3-methyl-n-[4-[4-(n-(3-methylphenyl)anilino)phenyl]phenyl]-n-phenylaniline Chemical compound CC1=CC=CC(N(C=2C=CC=CC=2)C=2C=CC(=CC=2)C=2C=CC(=CC=2)N(C=2C=CC=CC=2)C=2C=C(C)C=CC=2)=C1 OGGKVJMNFFSDEV-UHFFFAOYSA-N 0.000 description 2
- VIZUPBYFLORCRA-UHFFFAOYSA-N 9,10-dinaphthalen-2-ylanthracene Chemical compound C12=CC=CC=C2C(C2=CC3=CC=CC=C3C=C2)=C(C=CC=C2)C2=C1C1=CC=C(C=CC=C2)C2=C1 VIZUPBYFLORCRA-UHFFFAOYSA-N 0.000 description 2
- FCNCGHJSNVOIKE-UHFFFAOYSA-N 9,10-diphenylanthracene Chemical compound C1=CC=CC=C1C(C1=CC=CC=C11)=C(C=CC=C2)C2=C1C1=CC=CC=C1 FCNCGHJSNVOIKE-UHFFFAOYSA-N 0.000 description 2
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 2
- 239000004642 Polyimide Substances 0.000 description 2
- XHCLAFWTIXFWPH-UHFFFAOYSA-N [O-2].[O-2].[O-2].[O-2].[O-2].[V+5].[V+5] Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[V+5].[V+5] XHCLAFWTIXFWPH-UHFFFAOYSA-N 0.000 description 2
- 230000002159 abnormal effect Effects 0.000 description 2
- 239000012790 adhesive layer Substances 0.000 description 2
- 229910052783 alkali metal Inorganic materials 0.000 description 2
- 150000001340 alkali metals Chemical class 0.000 description 2
- 229910052784 alkaline earth metal Inorganic materials 0.000 description 2
- 150000001342 alkaline earth metals Chemical class 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 2
- 229910052791 calcium Inorganic materials 0.000 description 2
- 239000000969 carrier Substances 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 2
- 229910052804 chromium Inorganic materials 0.000 description 2
- 238000004140 cleaning Methods 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 239000000428 dust Substances 0.000 description 2
- 230000002708 enhancing effect Effects 0.000 description 2
- 230000001747 exhibiting effect Effects 0.000 description 2
- 125000001153 fluoro group Chemical group F* 0.000 description 2
- 230000005525 hole transport Effects 0.000 description 2
- 150000002431 hydrogen Chemical class 0.000 description 2
- 238000005984 hydrogenation reaction Methods 0.000 description 2
- 150000002484 inorganic compounds Chemical class 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 239000007788 liquid Substances 0.000 description 2
- 229910052744 lithium Inorganic materials 0.000 description 2
- 229910052749 magnesium Inorganic materials 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 229910000476 molybdenum oxide Inorganic materials 0.000 description 2
- IBHBKWKFFTZAHE-UHFFFAOYSA-N n-[4-[4-(n-naphthalen-1-ylanilino)phenyl]phenyl]-n-phenylnaphthalen-1-amine Chemical group C1=CC=CC=C1N(C=1C2=CC=CC=C2C=CC=1)C1=CC=C(C=2C=CC(=CC=2)N(C=2C=CC=CC=2)C=2C3=CC=CC=C3C=CC=2)C=C1 IBHBKWKFFTZAHE-UHFFFAOYSA-N 0.000 description 2
- 125000000962 organic group Chemical group 0.000 description 2
- PQQKPALAQIIWST-UHFFFAOYSA-N oxomolybdenum Chemical compound [Mo]=O PQQKPALAQIIWST-UHFFFAOYSA-N 0.000 description 2
- DYIZHKNUQPHNJY-UHFFFAOYSA-N oxorhenium Chemical compound [Re]=O DYIZHKNUQPHNJY-UHFFFAOYSA-N 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 125000001997 phenyl group Chemical group [H]C1=C([H])C([H])=C(*)C([H])=C1[H] 0.000 description 2
- 229920001721 polyimide Polymers 0.000 description 2
- 229920000642 polymer Polymers 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 229910003449 rhenium oxide Inorganic materials 0.000 description 2
- 230000011664 signaling Effects 0.000 description 2
- 125000001424 substituent group Chemical group 0.000 description 2
- 229910052715 tantalum Inorganic materials 0.000 description 2
- TVIVIEFSHFOWTE-UHFFFAOYSA-K tri(quinolin-8-yloxy)alumane Chemical compound [Al+3].C1=CN=C2C([O-])=CC=CC2=C1.C1=CN=C2C([O-])=CC=CC2=C1.C1=CN=C2C([O-])=CC=CC2=C1 TVIVIEFSHFOWTE-UHFFFAOYSA-K 0.000 description 2
- 125000002023 trifluoromethyl group Chemical group FC(F)(F)* 0.000 description 2
- 229910001935 vanadium oxide Inorganic materials 0.000 description 2
- 125000000391 vinyl group Chemical group [H]C([*])=C([H])[H] 0.000 description 2
- 238000005406 washing Methods 0.000 description 2
- IWZZBBJTIUYDPZ-DVACKJPTSA-N (z)-4-hydroxypent-3-en-2-one;iridium;2-phenylpyridine Chemical compound [Ir].C\C(O)=C\C(C)=O.[C-]1=CC=CC=C1C1=CC=CC=N1.[C-]1=CC=CC=C1C1=CC=CC=N1 IWZZBBJTIUYDPZ-DVACKJPTSA-N 0.000 description 1
- YLYPIBBGWLKELC-RMKNXTFCSA-N 2-[2-[(e)-2-[4-(dimethylamino)phenyl]ethenyl]-6-methylpyran-4-ylidene]propanedinitrile Chemical compound C1=CC(N(C)C)=CC=C1\C=C\C1=CC(=C(C#N)C#N)C=C(C)O1 YLYPIBBGWLKELC-RMKNXTFCSA-N 0.000 description 1
- 125000001622 2-naphthyl group Chemical group [H]C1=C([H])C([H])=C2C([H])=C(*)C([H])=C([H])C2=C1[H] 0.000 description 1
- VQGHOUODWALEFC-UHFFFAOYSA-N 2-phenylpyridine Chemical compound C1=CC=CC=C1C1=CC=CC=N1 VQGHOUODWALEFC-UHFFFAOYSA-N 0.000 description 1
- OBAJPWYDYFEBTF-UHFFFAOYSA-N 2-tert-butyl-9,10-dinaphthalen-2-ylanthracene Chemical compound C1=CC=CC2=CC(C3=C4C=CC=CC4=C(C=4C=C5C=CC=CC5=CC=4)C4=CC=C(C=C43)C(C)(C)C)=CC=C21 OBAJPWYDYFEBTF-UHFFFAOYSA-N 0.000 description 1
- ZNJRONVKWRHYBF-VOTSOKGWSA-N 4-(dicyanomethylene)-2-methyl-6-julolidyl-9-enyl-4h-pyran Chemical compound O1C(C)=CC(=C(C#N)C#N)C=C1\C=C\C1=CC(CCCN2CCC3)=C2C3=C1 ZNJRONVKWRHYBF-VOTSOKGWSA-N 0.000 description 1
- DWSKWYAKBATHET-UHFFFAOYSA-N 5,12-diphenyltetracene Chemical compound C1=CC=CC=C1C(C1=CC2=CC=CC=C2C=C11)=C(C=CC=C2)C2=C1C1=CC=CC=C1 DWSKWYAKBATHET-UHFFFAOYSA-N 0.000 description 1
- 239000004925 Acrylic resin Substances 0.000 description 1
- 229920000178 Acrylic resin Polymers 0.000 description 1
- QGZKDVFQNNGYKY-UHFFFAOYSA-O Ammonium Chemical compound [NH4+] QGZKDVFQNNGYKY-UHFFFAOYSA-O 0.000 description 1
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229910004261 CaF 2 Inorganic materials 0.000 description 1
- 229920000298 Cellophane Polymers 0.000 description 1
- 229910052691 Erbium Inorganic materials 0.000 description 1
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910052779 Neodymium Inorganic materials 0.000 description 1
- GQPLMRYTRLFLPF-UHFFFAOYSA-N Nitrous Oxide Chemical compound [O-][N+]#N GQPLMRYTRLFLPF-UHFFFAOYSA-N 0.000 description 1
- DDGZRHJYVRTPLI-UHFFFAOYSA-N O1C=CCC=C1.CN(C1=CC=C(C=C)C=C1)C Chemical compound O1C=CCC=C1.CN(C1=CC=C(C=C)C=C1)C DDGZRHJYVRTPLI-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 239000004952 Polyamide Substances 0.000 description 1
- 229920000265 Polyparaphenylene Polymers 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- 229910052769 Ytterbium Inorganic materials 0.000 description 1
- 230000002745 absorbent Effects 0.000 description 1
- 239000002250 absorbent Substances 0.000 description 1
- 239000011358 absorbing material Substances 0.000 description 1
- NIXOWILDQLNWCW-UHFFFAOYSA-N acrylic acid group Chemical group C(C=C)(=O)O NIXOWILDQLNWCW-UHFFFAOYSA-N 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 125000000217 alkyl group Chemical group 0.000 description 1
- 239000005407 aluminoborosilicate glass Substances 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 150000004945 aromatic hydrocarbons Chemical class 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 229910052788 barium Inorganic materials 0.000 description 1
- DSAJWYNOEDNPEQ-UHFFFAOYSA-N barium atom Chemical compound [Ba] DSAJWYNOEDNPEQ-UHFFFAOYSA-N 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- YVQSLGWKPOKHFJ-UHFFFAOYSA-N bicyclo[4.2.0]octa-1,3,5-trien-7-yne Chemical compound C1=CC=C2C#CC2=C1 YVQSLGWKPOKHFJ-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000005388 borosilicate glass Substances 0.000 description 1
- NNBFNNNWANBMTI-UHFFFAOYSA-M brilliant green Chemical compound OS([O-])(=O)=O.C1=CC(N(CC)CC)=CC=C1C(C=1C=CC=CC=1)=C1C=CC(=[N+](CC)CC)C=C1 NNBFNNNWANBMTI-UHFFFAOYSA-M 0.000 description 1
- 229910052792 caesium Inorganic materials 0.000 description 1
- WUKWITHWXAAZEY-UHFFFAOYSA-L calcium difluoride Chemical class [F-].[F-].[Ca+2] WUKWITHWXAAZEY-UHFFFAOYSA-L 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 230000008602 contraction Effects 0.000 description 1
- 238000012937 correction Methods 0.000 description 1
- JRUYYVYCSJCVMP-UHFFFAOYSA-N coumarin 30 Chemical compound C1=CC=C2N(C)C(C=3C4=CC=C(C=C4OC(=O)C=3)N(CC)CC)=NC2=C1 JRUYYVYCSJCVMP-UHFFFAOYSA-N 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- BKMIWBZIQAAZBD-UHFFFAOYSA-N diindenoperylene Chemical compound C12=C3C4=CC=C2C2=CC=CC=C2C1=CC=C3C1=CC=C2C3=CC=CC=C3C3=CC=C4C1=C32 BKMIWBZIQAAZBD-UHFFFAOYSA-N 0.000 description 1
- 125000002147 dimethylamino group Chemical group [H]C([H])([H])N(*)C([H])([H])[H] 0.000 description 1
- 239000006185 dispersion Substances 0.000 description 1
- 230000005288 electromagnetic effect Effects 0.000 description 1
- 239000011888 foil Substances 0.000 description 1
- 229910052733 gallium Inorganic materials 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 229910052736 halogen Inorganic materials 0.000 description 1
- 150000002367 halogens Chemical class 0.000 description 1
- 239000011147 inorganic material Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005304 joining Methods 0.000 description 1
- 238000005224 laser annealing Methods 0.000 description 1
- 229910052748 manganese Inorganic materials 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 150000002736 metal compounds Chemical class 0.000 description 1
- 229910021645 metal ion Inorganic materials 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 229960001730 nitrous oxide Drugs 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 1
- RVTZCBVAJQQJTK-UHFFFAOYSA-N oxygen(2-);zirconium(4+) Chemical compound [O-2].[O-2].[Zr+4] RVTZCBVAJQQJTK-UHFFFAOYSA-N 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229920002647 polyamide Polymers 0.000 description 1
- 229920000123 polythiophene Polymers 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 230000001737 promoting effect Effects 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 229910052761 rare earth metal Inorganic materials 0.000 description 1
- 150000002910 rare earth metals Chemical class 0.000 description 1
- YYMBJDOZVAITBP-UHFFFAOYSA-N rubrene Chemical compound C1=CC=CC=C1C(C1=C(C=2C=CC=CC=2)C2=CC=CC=C2C(C=2C=CC=CC=2)=C11)=C(C=CC=C2)C2=C1C1=CC=CC=C1 YYMBJDOZVAITBP-UHFFFAOYSA-N 0.000 description 1
- 229910001925 ruthenium oxide Inorganic materials 0.000 description 1
- WOCIAKWEIIZHES-UHFFFAOYSA-N ruthenium(iv) oxide Chemical compound O=[Ru]=O WOCIAKWEIIZHES-UHFFFAOYSA-N 0.000 description 1
- 150000003376 silicon Chemical class 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 125000005504 styryl group Chemical group 0.000 description 1
- 230000002459 sustained effect Effects 0.000 description 1
- 230000008685 targeting Effects 0.000 description 1
- LENZDBCJOHFCAS-UHFFFAOYSA-N tris Chemical compound OCC(N)(CO)CO LENZDBCJOHFCAS-UHFFFAOYSA-N 0.000 description 1
- 238000007738 vacuum evaporation Methods 0.000 description 1
- 238000003079 width control Methods 0.000 description 1
- YVTHLONGBIQYBO-UHFFFAOYSA-N zinc indium(3+) oxygen(2-) Chemical compound [O--].[Zn++].[In+3] YVTHLONGBIQYBO-UHFFFAOYSA-N 0.000 description 1
- 229910001928 zirconium oxide Inorganic materials 0.000 description 1
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Abstract
제 1 커패시터는 제 1 트랜지스터를 통해 흐르는 프로그래밍 전류에 따라 제 1 트랜지스터의 게이트-소스 전압을 얻고, 제 2 커패시터는 제 2 트랜지스터의 임계 전압을 얻는다. 이후, 제 1 커패시터와 제 2 커패시터에 유지된 전기 전하들이 용량형으로 결합된다. 제 1 트랜지스터의 게이트-소스 전압으로서 용량형으로 결합하여 얻어진 전압을 사용하는 것에 의해, 프로그래밍 전류에 따른 일정한 전류가 발광 소자에 공급될 수 있다.
커패시터, 프로그래밍 전류, 게이트-소스 전압, 트랜지스터, 디스플레이 디바이스
Description
도 1은 실시예 모드 1을 도시하는 다이어그램.
도 2는 실시예 모드 1을 도시하는 다이어그램.
도 3은 실시예 모드들 1 및 2를 도시하는 다이어그램.
도 4는 실시예 모드들 1 및 2를 도시하는 다이어그램.
도 5는 실시예 모드 2를 도시하는 다이어그램.
도 6은 실시예 모드 2를 도시하는 다이어그램.
도 7은 실시예 모드 3을 도시하는 다이어그램.
도 8은 실시예 모드 3을 도시하는 다이어그램.
도 9는 실시예 모드들 3 및 4를 도시하는 다이어그램.
도 10은 실시예 모드들 3 및 4를 도시하는 다이어그램.
도 11은 실시예 모드 4를 도시하는 다이어그램.
도 12는 실시예 모드 4를 도시하는 다이어그램.
도 13은 실시예 모드 5를 도시하는 다이어그램.
도 14는 실시예 모드 5를 도시하는 다이어그램.
도 15는 실시예 모드들 5 및 6을 도시하는 다이어그램.
도 16은 실시예 모드들 5 및 6을 도시하는 다이어그램.
도 17은 실시예 모드 6을 도시하는 다이어그램.
도 18은 실시예 모드 6을 도시하는 다이어그램.
도 19는 실시예 모드 7을 도시하는 다이어그램.
도 20은 실시예 모드 7을 도시하는 다이어그램.
도 21은 실시예 모드들 7 및 8을 도시하는 다이어그램.
도 22는 실시예 모드들 7 및 8을 도시하는 다이어그램.
도 23은 실시예 모드 8을 도시하는 다이어그램.
도 24a 및 도 24b는 실시예 1을 도시하는 다이어그램들.
도 25a 내지 도 25c는 실시예 5를 도시하는 다이어그램들.
도 26은 실시예 6을 도시하는 다이어그램.
도 27a 내지 도 27d는 실시예 7을 도시하는 다이어그램들.
도 28a 및 도 28b는 실시예 2를 도시하는 다이어그램들.
도 29a 및 도 29b는 실시예 2를 도시하는 다이어그램들.
도 30a 및 도 30b는 실시예 2를 도시하는 다이어그램들.
도 31a 내지 도 31c는 실시예 3을 도시하는 다이어그램들.
도 32a-1 내지 도 32d-2는 실시예 3을 도시하는 다이어그램들.
도 33a-1 내지 도 33c-2는 실시예 3을 도시하는 다이어그램들.
도 34a-1 내지 도 34d-2는 실시예 3을 도시하는 다이어그램들.
도 35a-1 내지 도 35d-2는 실시예 3을 도시하는 다이어그램들.
도 36a-1 내지 도 36d-2는 실시예 3을 도시하는 다이어그램들.
도 37a-1 및 도 37b-2는 실시예 3을 도시하는 다이어그램들.
도 38a 및 도 38b는 실시예 5를 도시하는 다이어그램들.
도 39a 및 도 39b는 실시예 5를 도시하는 다이어그램들.
도 40a 및 도 40b는 실시예 5를 도시하는 다이어그램들.
도 41은 실시예 모드 8을 도시하는 다이어그램.
도 42는 실시예 모드 9를 도시하는 다이어그램.
도 43은 실시예 모드 9를 도시하는 다이어그램.
도 44는 실시예 모드 9를 도시하는 다이어그램.
도 45는 실시예 모드 9를 도시하는 다이어그램.
도 46은 실시예 8을 도시하는 다이어그램.
도 47a 및 도 47b는 실시예 8을 도시하는 다이어그램들.
도 48은 실시예 8을 도시하는 다이어그램.
도 49는 실시예 8을 도시하는 다이어그램.
도 50은 실시예 8을 도시하는 다이어그램.
도 51a 및 도 51b는 실시예 8을 도시하는 다이어그램들.
*도면의 주요 부분에 대한 간단한 설명*
100 : 제 1 트랜지스터 102 : 제 1 스위치
107 : 제 1 커패시터 108 : 제 2 커패시터
109 : EL 소자 111 : 카운터 전극
1. 발명의 분야
본 발명은 트랜지스터를 포함하여 구성된 디스플레이 디바이스 및 디스플레이 디바이스의 구동 방법에 관한 것이다. 특히, 본 발명은 박막 트랜지스터(이하로 또한 트랜지스터라 불림)를 포함하여 구성된 픽셀을 포함하는 반도체 디바이스에 관한 것이다.
2. 관련 분야의 설명
전자발광 소자(또한 본 명세서에서는 유기 발광 다이오드(OLED) 및 EL 소자 또는 발광 소자로 불림) 및 트랜지스터의 조합으로 구성되는 활성 매트릭스 디스플레이는 얇은 저중량의 디스플레이로서 국내적으로 및 국제적으로 관심들을 끌어왔으며 활발히 논의되고 개발되었다. 유기 EL 디스플레이(OELD)라고도 또한 불리는 이러한 디스플레이는 작은 2 인치 디스플레이부터 40 인치 또는 그보다 큰 대형 디스플레이를 대상으로 하는 실제 사용 단계에서 광범위하게 연구되고 개발된다.
EL 소자의 루미넌스 및 이를 통해 흐르는 전류값은 이론적으로 선형 관계에 있다. 다라서, 디스플레이 매체로서 EL 소자를 사용하는 유기 EL 디스플레이에 대하여, EL 소자로 공급된 전류값을 제어하여 그레이 스케일을 표현하는 방법은 공지되어 있다. 또한, EL 소자로 공급된 전류값을 제어하기 위한 방법으로서, 전압 입력 구동 방법 및 전류 입력 구동 방법이 공지되어 있다.
전압 입력 구동 방법에서, 구동 트랜지스터(이하로 또한 구동 트랜지스터로 불림) 및 EL 소자로 공급된 전류값은 구동 트랜지스터의 게이트로 전압 신호를 입력함으로써 얻어진 게이트-소스 전압에 의해 제어되어 그곳에서 유지되게 되고, 이는 EL 소자에 직렬로 연결된다. 전류 입력 구동 방법에서, 구동 트랜지스터 및 EL 소자로 공급된 전류값은 전류 신호를 구동 트랜지스터로 공급하는 것에 의해 얻어진 구동 트랜지스터의 게이트-소스 전압에 의해 제어된다(예를 들어, 특허 문서 1 참조).
그러나, 종래의 전류 입력 구동 방법에서, 낮은 그레이 스케일을 표현하기 위해서는 소스 신호 라인으로부터 미세한 양의 전류가 공급되어야 할 필요가 있다. 소스 신호 라인 등의 기생 커패시턴스를 변화시키기 위한 시간으로서 픽셀에 비디오 신호로서 미세한 양의 전류를 입력시켜야 할 필요가 있고, 여기에는 긴 기록 시간이 필요하다는 문제가 있다.
또한, 전류 입력 구동 방법의 다른 예로서, 구동 TFT에 전류로서 입력된 Vgs와 두 개의 커패시터들에 그의 임계 전압을 유지시키고 이들을 용량형으로 결합시킴으로써, EL 소자로 공급된 전류가 임계 전압을 보정하는 동안 실제 비디오 신호보다 작게 될 수 있는 이러한 픽셀이 공지되어 있다(예를 들어, 특허 문서 2 참조).
그러나, 이러한 픽셀 구성도 임계 전압을 얻기 위한 주기(T1)와 비디오 신호를 기록하기 위한 주기(T2)를 필요로 한다. 하나의 픽셀의 영역이 제한됨에 따라, 두개의 커패시터들의 커패시턴스가 또한 제한된다. 따라서, 비디오 신호로서 소량 의 전류를 기록하기 위한 기록 시간이 충분하지 않으며, 특히 큰 패널에서, 픽셀 당 기록 주기가 작은 패널에 비하여 더욱 짧아진다는 문제가 있다.
[특허 문서 1]
국제 공보 번호 9848403
[특허 문서 1]
일본 특허 공개 공보 번호 2004-310006
이러한 문제들의 관점에서, 본 발명은 픽셀 당 기록 시간이 더욱 짧아지고 패널을 크게 할 수 있는 디스플레이 디바이스 및 구동 방법을 제공한다.
본 발명의 특징은 제 1 트랜지스터, 제 2 트랜지스터, 그를 통해 흐르는 전류에 대응하는 제 1 트랜지스터의 게이트-소스 전압을 유지하는 제 1 커패시터, 제 2 트랜지스터의 임계 전압을 유지하고 제 1 커패시터와 용량형으로 결합하는 제 2 커패시터를 포함하는 것이다.
본 발명의 디스플레이 디바이스의 하나의 특징에 따르면, 디스플레이 디바이스는 제 1 배선에 연결된 제 1 단자와 제 1 스위칭 소자를 통해 제 2 배선과 연결되고 제 2 스위칭 소자를 통해 그의 게이트와 연결된 제 2 단자를 갖는 제 1 트랜지스터, 제 1 배선에 연결된 제 1 단자와 제 3 스위칭 소자를 통해 게이트와 연결된 제 2 단자를 갖는 제 2 트랜지스터, 제 1 배선과 연결된 하나의 전극과 제 1 트랜지스터의 게이트와 연결된 다른 전극을 갖는 제 1 커패시터, 제 1 배선에 연결된 하나의 전극과 제 2 트랜지스터의 게이트에 연결되고 제 4 스위칭 소자를 통해 제 1 커패시터의 다른 전극에 연결된 다른 전극을 갖는 제 2 커패시터, 제 5 스위칭 소자를 통해 제 1 트랜지스터의 제 2 단자에 연결된 하나의 전극을 갖는 발광 소자를 포함하는 픽셀을 포함한다.
본 발명의 디스플레이 디바이스의 다른 특징은 제 1 배선에 연결된 제 1 단자와 제 1 스위칭 소자를 통해 그의 게이트와 연결된 제 2 단자를 갖는 제 1 트랜지스터, 제 1 배선에 연결된 제 1 단자와 제 2 스위칭 소자를 통해 제 2 배선에 연결되고 제 3 스위칭 소자를 통해 그의 게이트와 연결된 제 2 단자를 갖는 제 2 트랜지스터, 제 1 배선과 연결된 하나의 전극과 제 1 트랜지스터의 게이트와 연결된 다른 전극을 갖는 제 1 커패시터, 제 1 배선에 연결된 하나의 전극과 제 2 트랜지스터의 게이트에 연결되고 제 4 스위칭 소자를 통해 제 1 커패시터의 다른 전극에 연결된 다른 전극을 갖는 제 2 커패시터, 제 5 스위칭 소자를 통해 제 1 트랜지스터의 제 2 단자에 연결된 하나의 전극을 갖는 발광 소자를 포함하는 픽셀을 포함한다.
본 발명의 디스플레이 디바이스에서, 제 1 트랜지스터의 채널 길이는 제 2 트랜지스터의 채널 길이보다 길 수 있다. 제 1 트랜지스터의 채널 폭은 제 2 트랜지스터의 채널 폭보다 길 수 있다.
본 발명은 제 1 트랜지스터, 제 2 트랜지스터, 그를 통해 흐르는 전류에 대응하는 제 1 트랜지스터의 게이트-소스 전압을 유지하는 제 1 커패시터, 제 1 커패시터와 용량형으로 결합하는 제 2 커패시터를 포함하는 픽셀을 갖는 디스플레이 디바이스의 구동 방법을 제공하며, 제 1 커패시터에서 제 1 트랜지스터의 게이트-소 스 전압을 얻는 동작, 제 2 커패시터에서 제 2 트랜지스터의 게이트-소스 전압을 얻는 동작, 제 1 커패시터에서 유지된 전압과 제 2 커패시터에서 유지된 전압을 용량형으로 결합하는 동작이 수행된다. 제 1 커패시터에서 제 1 트랜지스터의 게이트-소스 전압을 얻는 동작 및 제 2 커패시터에서 제 2 트랜지스터의 게이트-소스 전압을 얻는 동작은 동시에 수행될 수 있다.
본 발명은 제 1 배선에 연결된 제 1 단자와 제 1 스위칭 소자를 통해 제 2 배선과 연결되고 제 2 스위칭 소자를 통해 그의 게이트와 연결된 제 2 단자를 갖는 제 1 트랜지스터, 제 1 배선에 연결된 제 1 단자와 제 3 스위칭 소자를 통해 그의 게이트와 연결된 제 2 단자를 갖는 제 2 트랜지스터, 제 1 배선과 연결된 하나의 전극과 제 2 트랜지스터의 게이트와 연결된 다른 전극을 갖는 제 2 커패시터, 제 1 배선에 연결된 하나의 전극과 제 1 트랜지스터의 게이트에 연결되고 제 4 스위칭 소자를 통해 제 2 커패시터의 다른 전극 및 제 2 트랜지스터의 게이트에 연결된 다른 전극을 갖는 제 1 커패시터, 제 5 스위칭 소자를 통해 제 1 트랜지스터의 제 2 단자에 연결된 하나의 전극을 갖는 발광 소자를 포함하는 픽셀을 갖는 디스플레이 디바이스의 구동 방법을 제공하며, 제 1 커패시터에서 제 1 트랜지스터의 게이트-소스 전압을 얻는 동작, 제 2 커패시터에서 제 2 트랜지스터의 게이트-소스 전압을 얻는 동작, 제 1 커패시터에서 유지된 전압과 제 2 커패시터에서 유지된 전압을 용량형으로 결합하는 동작이 수행된다. 제 1 커패시터에서 제 1 트랜지스터의 게이트-소스 전압을 얻는 동작 및 제 2 커패시터에서 제 2 트랜지스터의 게이트-소스 전압을 얻는 동작은 동시에 수행될 수 있다.
본 발명은 제 1 배선에 연결된 제 1 단자와 제 1 스위칭 소자를 통해 그의 게이트와 연결된 제 2 단자를 갖는 제 1 트랜지스터, 제 1 배선에 연결된 제 1 단자와 제 2 스위칭 소자를 통해 제 2 배선에 연결되고 제 3 스위칭 소자를 통해 그의 게이트와 연결된 제 2 단자를 갖는 제 2 트랜지스터, 제 1 배선과 연결된 하나의 전극과 제 1 트랜지스터의 게이트와 연결된 다른 전극을 갖는 제 2 커패시터, 제 1 배선에 연결된 하나의 전극과 제 1 트랜지스터의 게이트에 연결되고 제 4 스위칭 소자를 통해 제 2 커패시터의 다른 전극에 연결된 다른 전극을 갖는 제 1 커패시터, 제 5 스위칭 소자를 통해 제 1 트랜지스터의 제 2 단자에 연결된 하나의 전극을 갖는 발광 소자를 포함하는 픽셀을 갖는 디스플레이 디바이스의 구동 방법을 제공하며, 제 1 커패시터에서 제 1 트랜지스터의 게이트-소스 전압을 얻는 동작, 제 2 커패시터에서 제 2 트랜지스터의 게이트-소스 전압을 얻는 동작, 제 1 커패시터에서 유지된 전압과 제 2 커패시터에서 유지된 전압을 용량형으로 결합하는 동작이 수행된다. 제 1 커패시터에서 제 1 트랜지스터의 게이트-소스 전압을 얻는 동작 및 제 2 커패시터에서 제 2 트랜지스터의 게이트-소스 전압을 얻는 동작은 동시에 수행될 수 있다.
본 발명에서 설명된 스위치로서 다양한 모드들의 스위치들이 사용될 수 있다. 예로서, 전기적 스위치, 기계적 스위치 등이 사용될 수 있다. 즉, 전류 흐름을 제어할 수만 있으면 무엇이든 될 수 있다. 이는 트랜지스터, 다이오드(예를 들어, PN 다이오드, PIN 다이오드, Schottky 다이오드, 다이오드-연결된 트랜지스터 등), 사이리스터, 또는 이들로 구성된 논리 회로일 수 있다. 따라서, 트랜지스터가 스위 치로 적용되는 경우에, 이것이 스위치로만 동작하므로, 그의 극성(전도성 타입)은 특별히 제한되지 않는다. 그러나, 오프 전류(off current)가 작은 것이 바람직한 경우에, 보다 작은 오프 전류를 갖는 극성의 트랜지스터가 사용되는 것이 바람직하다. 예를 들어, LDD 영역이 제공되는 트랜지스터, 다중 게이트 구조를 갖는 트랜지스터 등이 작은 오프 전류를 갖는다. 또한, 스위치로서 트랜지스터의 소스 단자의 전위가 로우 전위측 파워 소스 전위(Vss, GND, 0V 등)에 더욱 가까울 때에는 n-채널 트랜지스터가 사용되는 것이 바람직하며, 소스 단자의 전위가 하이 전위측 파워 소스 전위(Vdd 등)와 더욱 가까울 때에는 p-채널 트랜지스터가 사용되는 것이 바람직하다. 이것은 트랜지스터의 게이트-소스 전압의 절대값이 증가될 수 있도록 스위치를 효율적으로 동작하게 돕는다.
CMOS 스위치가 n-채널 및 p-채널 트랜지스터들 모두를 사용하는 것에 의해 또한 형성될 수 있다는 것이 또한 주의된다. CMOS 스위치는 p-채널 트랜지스터 또는 n-채널 트랜지스터가 도전성이 되었을 때 전류를 흐르게 할 수 있고; 따라서, 스위치로서의 기능이 편리해질 수 있다. 예를 들어, 스위치로의 입력 신호의 전압이 높거나 낮을 때 적절한 전압이 출력될 수 있다. 또한, 스위치를 켜거나 끄기 위한 신호의 전압 폭이 보다 작게 설정될 수 있으므로, 파워 소비가 또한 감소될 수 있다.
스위치로서 사용된 트랜지스터는 입력 단자(소스 단자 및 드레인 단자 중 하나), 출력 단자(소스 단자 및 드레인 단자 중 다른 하나), 및 도전성을 제어하기 위한 단자(게이트 단자)를 포함한다. 한편, 다이오드가 스위치로서 사용될 때, 도 전성을 제어하기 위한 단자는 포함되지 않을 수 있다. 따라서, 단자를 제어하기 위한 배선들의 수가 감소될 수 있다.
본 발명에서 연결은 전기적 연결, 기능적 연결 및 직접 연결을 의미한다는 것이 주의된다. 따라서, 본 발명에서 설명된 구성에서, 미리 정해진 연결과 다른 소자들이 또한 포함될 수 있다. 예를 들어, 전기적 연결을 가능하게 하는 하나 또는 그 이상의 소자(예를 들어, 스위치, 트랜지스터, 커패시터, 인덕터, 저항, 다이오드 등)가 임의 부분들 사이에 제공될 수 있다. 또한, 기능적인 연결을 가능하게 하는 하나 또는 그 이상의 회로(예를 들어, 논리 회로(인버터, NAND 회로, NOR 회로 등), 신호 컨버터 회로(DA 컨버터 회로, AD 컨버터 회로, 감마 보정 회로 등), 전위 레벨 컨버터 회로(부스터 회로 및 스텝-다운 회로와 같은 파워 소스 회로, H 신호 또는 L 신호의 전위 레벨을 변화시키는 레벨 시프터 회로 등), 전압 소스, 전류 소스, 스위칭 회로, 증폭기 회로(동작 증폭기, 차분 증폭기 회로, 소스 팔로어 회로, 버퍼 회로 등과 같은 신호 증폭, 전류량 등을 증가시킬 수 있는 회로), 신호 생성 회로, 메모리 회로, 제어 회로 등이 임의 부분들 사이에 제공될 수 있다. 대안적으로, 소자들이 사이에 놓인 다른 소자들 또는 회로들 없이 직접 연결될 수 있다.
소자들이 사이에 놓인 다른 소자들 또는 회로들 없이 연결될 때, 직접적으로 연결된다고 설명될 것임에 주의한다. "직접적으로 연결되는(being electrically connected)"이라는 설명은 전기적인 연결(즉, 다른 소자가 사이에 놓임), 기능적 연결(즉, 다른 회로가 사이에 놓임), 및 직접 연결(즉, 다른 소자들 또는 회로들이 사이에 놓이지 않음)을 포함한다.
디스플레이 소자, 디스플레이 디바이스, 발광 소자 및 발광 다이오드는 다양한 모드들 또는 소자들을 가질 수 있다는 것이 주의된다. 예를 들어, 디스플레이 소자, 디스플레이 디바이스, 발광 소자 및 발광 디바이스로서, EL 소자(유기 EL 소자, 무기 EL 소자, 또는 유기 물질과 무기 물질을 포함하는 EL 소자), 전자 방전 소자, 액정 소자, 전자 잉크, 격자 광 밸브(GLV), 플라즈마 디스플레이(PDP), 디지털 마이크로미러 디바이스(DMD), 피에조전기 세라믹 디스플레이 및 탄소 나노튜브와 같은 전자기 효과에 의해 콘트라스트를 변화시킬 수 있는 디스플레이 매체가 사용될 수 있다. EL 소자를 사용하는 디스플레이 디바이스는 EL 디스플레이를 포함하고, 전자 방전 소자를 사용하는 디스플레이 디바이스는 장 방출 디스플레이(FED), SED형 평판 디스플레이(Surface-conduction Electron-emitter Display) 등을 포함하며, 액정 소자를 사용하는 디스플레이 디바이스는 액정 디스플레이, 투과형 액정 디스플레이, 반투과형 액정 디스플레이 및 반사형 액정 디스플레이를 포함하고, 전자 잉크를 사용하는 디스플레이 디바이스는 전자 종이를 포함한다는 것이 주의된다.
다양한 모드들의 트랜지스터들이 본 발명의 트랜지스터로 적용될 수 있다는 것에 주의한다. 따라서, 임의의 종류의 트랜지스터가 제한 없이 본 발명에 적용될 수 있다. 그러므로, 예를 들어, 비정질 실리콘, 폴리결정질 실리콘 등으로 대표되는 비-단일 결정질 반도체막을 갖는 박막 트랜지스터(TFT)가 사용될 수 있다. 결과적으로, 트랜지스터들은 낮은 제조 온도, 낮은 가격, 큰 기판 또는 투명 기판상에 서도 제조될 수 있으며, 또는 빛을 전송할 수 있다. 또한, 반도체 기판 또는 SOI 기판을 사용하여 형성된 MOS 트랜지스터, 접합 트랜지스터, 바이폴라 트랜지스터 등이 사용될 수 있다. 이들 트랜지스터들로, 적은 변동을 갖는 트랜지스터들, 높은 전류 공급 용량을 갖는 트랜지스터, 작은 크기를 갖는 트랜지스터, 또는 파워 소비가 적은 회로가 형성될 수 있다. 또한, ZnO, a-InGaZnO, SiGe 및 GaAs와 같은 화합물 반도체를 포함하는 트랜지스터, 그의 박막 트랜지스터가 사용될 수 있다. 결과적으로, 트랜지스터는 낮은 제조 온도, 실온, 또는 플라스틱 기판이나 막 기판과 같은 낮은 열 저항성 기판에서 직접적으로 제조될 수 있다.
또한, 잉크젯 방법이나 인쇄 방법에 의해 형성된 트랜지스터 등이 사용될 수 있다. 결과적으로, 트랜지스터는 실온에서, 저압에서 또는 큰 기판 상에서 제조될 수 있다. 마스크(레티클)가 트랜지스터를 제조하는데 필요하지 않으므로, 트랜지스터의 레이아웃이 쉽게 변경될 수 있다. 또한, 유기 반도체 또는 탄소 나노튜브를 갖는 트랜지스터나 다른 트랜지스터들이 사용될 수 있다. 결과적으로, 트랜지스터가 유연한 기판 상에서 형성될 수 있다.
비정질 반도체막에 수소 또는 할로겐이 포함될 수 있다는 것에 주의한다. 또한, 트랜지스터가 제공되는 기판으로서, 다양한 종류들의 기판들이 특정 타입에 제한없이 사용될 수 있다. 따라서, 예를 들어, 단일 결정질 기판, SOI 기판, 유리 기판, 수정 기판, 플라스틱 기판, 종이 기판, 셀로판 기판, 석판 기판, 스테인레스 스틸 기판, 스테인레스 스틸 포일 등으로 형성된 기판이 사용될 수 있다. 대안적으로, 트랜지스터는 임의의 기판 상에 형성될 수 있으며, 이후 다른 기판으로 이동될 수 있다. 이러한 기판들을 사용하는 것에 의해, 선호하는 특성들을 갖는 트랜지스터, 보다 적은 파워 소비를 갖는 트랜지스터, 쉽게 부서지지 않는 트랜지스터, 또는 높은 열 저항성을 갖는 트랜지스터가 형성될 수 있다.
트랜지스터는 특정 타입으로의 제한 없이 다양한 모드들을 가질 수 있다는 것에 주의한다. 예를 들어, 두개 또는 그 이상의 게이트 전극들을 갖는 멀티 게이트 구조가 사용될 수 있다. 멀티 게이트 구조로, 채널 영역들이 직렬로 연결되며, 이는 복수의 트랜지스터들이 직렬로 연결되는 것과 동일하다. 결과적으로, 오프 전류가 감소될 수 있으며, 트랜지스터의 저지 전압을 강화시키는 것에 의해 신뢰성이 개선될 수 있고, 또는 드레인-소스 전압이 포화 영역에서 동작중 변화될 때에도 드레인-소스 전류는 변화하지 않는 평탄화 특성들이 얻어질 수 있다. 게이트 전극은 채널 위 및 아래에 제공될 수 있다. 이러한 구조에서, 채널 영역이 증가되며, 이는 전류값을 증가시킬 수 있거나 소모층이 쉽게 형성되도록 S 값을 개선시킬 수 있다. 게이트 전극이 채널의 위 및 아래에 형성될 때, 구조는 복수의 트랜지스터들이 병렬로 연결되는 것과 동일하다.
대안적으로, 게이트 전극이 채널의 위 또는 아래에 제공될 수 있다. 앞으로 스태거된 구조 또는 역으로 스태거된 구조가 사용될 수 있으며, 또는 채널 영역이 복수의 영역들로 분할되거나, 병렬로 연결되거나, 또는 직렬로 연결될 수 있다. 또한, 소스 전극 또는 드레인 전극이 채널(또는 그의 일부)을 오버랩할 수 있다. 이러한 구조에서, 채널의 일부에서 축적된 전하들 때문에 불안정한 동작이 방지될 수 있다. 또한, LDD 영역이 또한 제공될 수 있다. 이러한 구조에서, 오프 전류가 감소 될 수 있으며, 트랜지스터의 저지 전압을 강화시키는 것에 의해 신뢰성이 개선될 수 있고, 또는 드레인-소스 전압이 포화 영역에서 동작중 변화될 때에도 드레인-소스 전류는 변화하지 않는 평탄화 특성들이 얻어질 수 있다.
트랜지스터들의 다양한 타입들이 본 발명의 트랜지스터로서 사용될 수 있으며, 트랜지스터는 다양한 기판들 상에 형성될 수 있다는 것이 주의된다. 따라서, 전체 회로가 유리 기판, 플라스틱 기판, 단일 결정질 기판, SOI 기판 또는 임의의 기판 상에 형성될 수 있다. 이러한 구조에서, 구성요소들의 개수를 줄이는 것에 의해 가격이 감소될 수 있고, 또는 회로 구성요소들과의 연결들의 수를 줄이는 것에 의해 신뢰성이 증가될 수 있다. 대안적으로, 회로의 일부가 다른 일부가 다른 기판에 형성되는 동안 임의의 기판 상에서 형성될 수 있다. 이는 전체 회로가 동일 기판 상에서 형성될 필요가 없다는 것을 말한다. 예를 들어, 회로의 다른 부분이 단일 결정질 기판 상에서 형성되는 동안 회로의 일부는 트랜지스터들을 사용하는 유리 기판 상에서 형성될 수 있으며, 따라서 이러한 방법으로 형성된 IC 칩이 연결될 COG(Chip On Glass)에 의해 유리 기판 상에 제공될 수 있다. 다른 대안으로서, IC 칩은 TAB(Tape-Automated-Bonding) 또는 인쇄된 기판에 의하여 유리 기판으로 연결될 수 있다. 이러한 방법으로, 회로의 일부가 동일 기판에 형성될 때, 구성요소들의 수를 줄이는 것에 의해 가격이 감소될 수 있고 또는 회로 구성요소들과의 연결들의 수를 줄이는 것에 의해 신뢰성이 증가될 수 있다. 또한, 많은 파워를 소비하는 경향이 있는 높은 구동 전압을 갖는 부분 또는 높은 구동 주파수를 갖는 부분이 파워 소비의 증가를 방지하기 위하여 동일 기판에 형성되지 않는 것이 더 낫기도 하다.
본 발명에서 하나의 픽셀은 밝기를 제어하기 위한 하나의 소자에 대응한다는 것이 주의된다. 예를 들어, 하나의 픽셀은 밝기가 표현되는 하나의 컬러 소자를 표현한다. 따라서, 이때, R(적색), G(녹색), B(청색)의 컬러 소자들로 형성된 컬러 디스플레이 디바이스의 경우에서, 이미지의 최소 유닛이 R 픽셀, G 픽셀, B 픽셀의 3개의 픽셀들로 형성된다.
컬러 소자는 3개의 컬러들에 제한되지 않으며, 3개 또는 그 이상의 컬러들 또는 RGB와 다른 컬러들이 또한 사용될 수 있다는 것이 주의된다. 예를 들어, 백색을 더하여 RGBW(W는 백색에 대응한다)가 사용될 수 있다. 대안적으로, 예를 들어, 노랑, 청록, 심홍, 에머랄드 녹색, 버밀리온(vermillion) 등 중 하나 또는 그 이상이 부가적으로 사용될 수 있다. 또한, 예를 들어, RGB 중 적어도 하나와 유사한 컬러가 부가적으로 사용될 수 있다. 예를 들어, G, G, B1 및 B2가 사용될 수 있다. B1 및 B2는 둘 다 약간 다른 주파수들을 갖는 청색이다. 이러한 컬러 소자들로, 원래의 물체에 보다 가까운 디스플레이가 수행될 수 있으며 파워 소비가 감소될 수 있다.
다른 예로서, 복수의 영역들을 사용하는 것에 의해 하나의 컬러 소자의 밝기를 제어하는 경우에, 복수의 영역들 중 하나는 하나의 픽셀에 대응한다. 따라서, 예를 들어, 영역 그레이 스케일 디스플레이의 경우에, 밝기를 제어하기 위한 복수의 영역들이 그레이 스케일을 표현하기 위한 하나의 컬러 소자에 대해 제공되며, 밝기를 제어하기 위한 복수의 영역들 중 하나는 하나의 픽셀에 대응한다. 따라서, 이러한 경우에, 하나의 컬러 소자는 복수의 픽셀들로 형성된다. 이러한 경우에, 디스플레이 전용 영역들은 일부 경우들에서 각 픽셀에 대하여 상이한 크기들을 가질 수 있다. 또한, 하나의 컬러 소자의 밝기를 제어하기 위한 복수의 영역들에서, 즉 하나의 컬러 소자를 구성하는 복수의 픽셀들에서, 각 픽셀로 공급된 신호들은 약간 다르게 설정될 수 있으며 따라서 시야각을 넓히게 된다.
"하나의 픽셀(3가지 컬러들)"이라는 설명은 R, G, 및 B의 3개의 픽셀들로 구성된 하나의 픽셀에 대응한다는 것에 주의한다. "하나의 픽셀(한가지 컬러)"라는 설명은 하나의 컬러 소자에 대하여 복수의 픽셀들로 구성된 하나의 픽셀에 대응한다.
본 발명은 픽셀들이 매트릭스로 배열된(정렬된) 경우를 포함한다는 것에 주의한다. 여기서, 픽셀의 매트릭스 배열(정렬)은 픽셀들이 수직 또는 수평 방향에서 선형으로 배열되는 경우 또는 픽셀들이 지그재그로 배열되는 경우를 포함한다. 따라서, 3가지 컬러 구성요소들(예를 들어, R, G, 및 B)에 의해 전체 컬러 디스플레이를 수행하는 경우에, 3가지 컬러 구성요소들의 도트들의 직선 배열 또는 델타 배열이 포함된다. 또한, 베이어(Bayer) 배열이 또한 포함된다. 컬러 구성요소는 3가지 컬러들로 제한되지 않으며, 3가지 또는 그 이상의 컬러들이 사용될 수 있다는 것에 주의한다. 예를 들어, RGBW(W는 백색에 대응한다) 또는 노랑, 청록, 심홍 등 중 하나 또는 그 이상을 갖는 RGB가 사용될 수 있다. 또한, 디스플레이 영역의 크기는 컬러 구성요소의 각 도트에서 상이할 수 있다. 결과적으로, 파워 소비가 감소될 수 있거나 또는 디스플레이 소자의 수명이 연장될 수 있다.
트랜지스터는 게이트, 드레인, 및 소스를 포함하는 적어도 3개의 단자들을 갖는 소자라는 것이 주의된다. 채널 영역은 드레인 영역과 소스 영역 사이에 제공된다. 전류는 드레인 영역, 채널 영역, 및 소스 영역을 통해 흐를 수 있다. 여기서, 트랜지스터의 구조 또는 동작 조건 등에 따라 소스 및 드레인이 변화하며; 따라서, 어느 것이 소스 또는 드레인인지 결정하는 것은 어렵다. 본 발명에서, 소스 및 드레인으로 기능하는 영역들은 소스 및 드레인으로 불리지 않을 수 있다. 그 경우에, 예를 들어, 영역들은 제 1 단자 및 제 2 단자로 불릴 수 있다.
트랜지스터는 베이스, 에미터 및 콜렉터를 포함하는 적어도 3개의 단자들을 갖는 소자일 수 있다는 것에 주의한다. 이러한 경우에 또한, 에미터 및 콜렉터가 제 1 단자 및 제 2 단자로 불릴 수 있다.
게이트는 게이트 전극 및 게이트 배선(또한 게이트 라인, 게이트 신호 라인 등으로 불림) 또는 그들 중 일부를 포함한다는 것에 주의한다. 게이트 전극은 그 사이에 위치된 게이트 절연막을 갖는 채널 영역, LDD(Lightly-Doped Drain) 영역을 형성하는 반도체와 오버랩되는 부분의 도전막에 대응한다. 게이트 배선은 픽셀들의 게이트 전극들 사이를 연결하거나 게이트 전극과 다른 배선 사이를 연결하는 배선에 대응한다.
그러나, 게이트 전극 및 게이트 배선으로 기능하는 부분이 있다. 이러한 영역은 게이트 전극 또는 게이트 배선으로 불릴 수 있다. 즉, 명확히 게이트 전극 또는 게이트 배선으로 구분될 수 없는 영역이 있다. 예를 들어, 채널 영역이 확장되는 게이트 배선과 오버랩될 때, 채널 영역은 게이트 배선으로 기능하며 또한 게이 트 전극으로 기능한다. 따라서, 이러한 영역은 게이트 전극 또는 게이트 배선으로 불릴 수 있다.
또한, 게이트 전극과 동일한 재료로 형성되고 게이트 전극에 연결된 영역이 또한 게이트 전극으로 불릴 수 있다. 유사하게, 게이트 배선과 동일한 재료로 형성되고 게이트 배선에 연결된 영역이 또한 게이트 배선으로 불릴 수 있다. 엄밀히, 이러한 영역은 채널 영역과 오버랩하지 않을 수 있으며 또는 다른 게이트 전극과 연결하기 위한 기능을 가지지 않을 수 있다. 그러나, 제조 마진 등으로 인하여 게이트 전극 또는 게이트 배선과 동일 재료로 구성되고 게이트 전극 또는 게이트 배선과 연결된 영역이 있다. 따라서, 이러한 영역이 또한 게이트 전극 또는 게이트 배선으로 불릴 수 있다.
예를 들어, 멀티 게이트 트랜지스터에서, 하나의 트랜지스터의 게이트 전극 및 다른 트랜지스터의 게이트 전극은 종종 게이트 전극과 동일한 재료로 형성된 도전막을 통해 연결된다. 이러한 영역은 게이트 전극들 사이를 연결하는 영역이며; 따라서 게이트 배선으로 불릴 수 있다. 그러나, 멀티 게이트 트랜지스터가 하나의 트랜지스터로 간주될 수 있다면, 이러한 영역은 또한 게이트 전극으로 불릴 수 있다. 즉, 게이트 전극 또는 게이트 배선과 동일한 재료로 형성되고 그에 연결된 것은 게이트 전극 또는 게이트 배선으로 불릴 수 있다.
또한, 예를 들어, 게이트 전극과 게이트 배선 사이를 연결하는 부분의 도전막이 게이트 전극 또는 게이트 배선으로 불릴 수 있다.
게이트 단자는 게이트 전극의 영역 또는 게이트 전극과 전기적으로 연결된 영역의 일부에 대응한다는 것에 주의한다.
소스는 소스 영역, 소스 전극 및 소스 배선(또한 소스 라인, 소스 신호 라인 등으로 불림) 또는 그의 일부를 포함한다는 것에 주의한다. 소스 영역은 대량의 p-타입 불순물들(붕소, 갈륨 등) 또는 n-타입 불순물들(인, 비소 등)을 포함하는 반도체 영역에 대응한다. 따라서, 소량의 p-타입 불순물들 또는 n-타입 불순물들을 포함하는 영역, 즉 LDD 영역은 소스 영역에 포함되지 않는다. 소스 전극은 소스 영역과 상이한 재료로 형성되며 소스 영역에 전기적으로 연결되는 부분의 도전층에 대응한다. 그러나, 소스 영역을 포함하는 소스 전극이 때때로 소스 전극으로 불린다. 소스 배선은 픽셀들의 소스 전극들 또는 소스 전극과 다른 배선 사이를 연결하는 배선에 대응한다.
그러나, 소스 전극 및 또한 소스 배선으로 기능하는 부분이 있다. 이러한 영역은 소스 전극 또는 소스 배선으로 불릴 수 있다. 즉, 소스 전극 또는 소스 배선으로 명확히 구분될 수 없는 영역이 있다. 예를 들어, 소스 영역이 확장되는 소스 배선과 오버랩될 때, 소스 영역은 소스 배선 및 또한 소스 전극으로 동작한다. 따라서, 이러한 영역은 소스 전극 또는 소스 배선으로 불릴 수 있다.
또한, 소스 전극과 동일한 재료로 형성되고 소스 전극과 연결된 부분 또는 소스 전극들 사이를 연결하는 부분이 소스 전극으로 불릴 수 있다. 또한, 소스 영역들과 오버랩되는 부분이 소스 전극으로 불릴 수 있다. 유사하게, 소스 배선과 동일한 재료로 형성되거나 소스 배선으로 연결된 영역이 또한 소스 배선으로 불릴 수 있다. 엄밀히, 이러한 영역은 다른 소스 전극과 연결하는 기능을 갖지 않을 수 있 다. 그러나, 제조 마진 등으로 인하여 소스 전극 또는 소스 배선과 동일한 재료로 형성되고 소스 전극 또는 소스 배선과 연결되는 영역이 있다. 따라서, 이러한 영역이 또한 소스 전극 또는 소스 배선으로 불릴 수 있다.
또한, 예를 들어, 소스 전극 및 소스 배선 사이를 연결하는 부분의 도전막이 소스 전극 또는 소스 배선으로 불릴 수 있다.
소스 단자는 소스 영역, 소스 전극, 또는 소스 전극과 전기적으로 연결된 영역의 일부에 대응한다는 것에 주의한다.
소스에 대한 설명과 유사한 설명이 드레인에 적용될 수 있다는 것에 주의한다.
본 발명에서 반도체 디바이스는 반도체 소자(트랜지스터, 다이오드 등)를 갖는 회로를 포함하는 디바이스, 또는 반도체 특성들을 이용하는 것에 의해 기능을 수행할 수 있는 범용 디바이스에 대응한다.
또한, 디스플레이 디바이스는 디스플레이 소자(액정 소자, 발광 소자 등)를 포함하는 디바이스에 대응한다.
디스플레이 디바이스는 또한 각각이 액정 소자 또는 EL 소자와 같은 디스플레이 소자를 갖는 복수의 픽셀들에 의하여 구성된 디스플레이 패널의 메인 몸체 또는 동일 기판상에 형성되는 픽셀들을 구동하는 주변 구동기 회로에 대응할 수 있다는 것에 주의한다. 또한, 디스플레이 디바이스는 배선 접합, 범프 등, 즉 COG에 의해 기판 상에 배열된 주변 구동기 회로를 포함한다. 또한, 디스플레이 디바이스는 유연한 인쇄 회로(FPC) 또는 인쇄된 배선 보드(PWB)가 부착되는 것(IC, 레지스터, 커패시터, 인덕터, 트랜지스터 등)을 포함할 수 있다. 또한, 편광 기판, 위상 변화 기판 등과 같은 광학 기판이 또한 포함될 수 있다. 또한, 후광 유닛(도전성 평판, 프리즘 시트, 확장 시트, 반사 시트, 광 소스(LED, 콜드 캐소드 튜브 등)이 포함될 수 있다)이 포함될 수 있다.
또한, 발광 디바이스는 특히 EL 소자 또는 FED를 위해 사용된 소자와 같은 자기 발광형 디스플레이 소자를 포함하는 디스플레이 디바이스에 대응한다. 액정 디스플레이 디바이스는 액정 소자를 포함하는 디스플레이 디바이스에 대응한다.
본 발명에서 "어떠한 물체 위에 형성되는"이라는 설명에서 "위에(over, on)"라는 설명은 어떠한 물체와 직접적으로 접촉하는 것에 제한되지 않는다는 것에 주의한다. 이러한 설명들은 물체들이 서로 직접 접촉하지 않는 경우, 즉 다른 구성요소가 사이에 샌드위치되는 경우를 포함한다. 따라서, 예를 들어, "층(B)이 층(A) 상에 형성된다"는 설명은 층(B)이 층(A) 위에 직접 접촉하여 형성되는 경우 및 다른 층(예를 들면 층(C,D 등))이 층(A)과 직접 접촉하여 형성되고, 층(B)이 그 위에 직접 접촉하여 형성되는 경우를 포함한다. 또한, "위에(above)"라는 설명에도 유사하며, 이는 어떠한 물체가 직접 접촉하는 경우에 제한되지 않고, 다른 물체가 사이에 샌드위치되는 경우를 포함한다. 따라서, 예를 들어, "층(B)이 층(A) 위에 형성된다"는 설명은 층(B)이 층(A)과 직접 접촉하여 형성되는 경우 및 다른 층(예를 들어, 층(C,D 등))이 층(A)과 직접 접촉하여 형성되고, 층(B)이 그 위에 직접 접촉하여 형성되는 경우를 포함한다. "아래(under, below)"라는 설명들에 대해서도 유사하게, 구성요소들이 직접 접촉하는 경우 및 그렇지 않은 경우를 포함한다.
본 발명에서, 기록 주기는 구동 트랜지스터의 임계 전압을 얻고 동시에 비디오 신호의 기록 주기에 비디오 신호를 기록함으로써 짧아질 수 있다. 결과적으로, 픽셀 당 기록 주기가 길게 설정될 수 있으며, 따라서 비디오 신호가 보다 정밀하게 기록되고 보다 높은 이미지 품질을 갖는 유기 EL 디스플레이가 제공될 수 있다. 또한, 비디오 신호가 동일한 기록 주기에서 보다 많은 픽셀들에 기록될 수 있으므로, 큰 EL 디스플레이 및 보다 높은 해상도를 갖는 EL 디스플레이가 제공될 수 있다.
본 발명은 첨부 도면들을 참조하여 실시예 모드들 및 실시예들의 방법으로 전체적으로 설명될 것이지만, 당업자에게는 다양한 변화들 및 변경들이 명백할 것임이 이해된다. 따라서, 이러한 변화들 및 변경들이 본 발명의 범주에서 벗어나지 않는 한, 이들은 여기에 포함되는 것으로 해석되어야 한다.
[실시예 모드 1]
본 실시예 모드에서, 비디오 신호를 기록하고 EL 소자에 공급되는 전류를 제어하는 트랜지스터와, 픽셀 당 기록 시간을 줄이기 위한 임계 전압을 얻는 트랜지스터를 포함하는 디스플레이 디바이스의 구성이 도 1을 참조하여 설명된다.
도 1에서, 제 1 트랜지스터(100)는 포화 상태에서 동작하며, 그의 게이트-소스 전압에 의해 EL 소자(109)를 통해 흐르는 전류값을 제어하는 트랜지스터이다. 제 2 트랜지스터(101)는 제 1 트랜지스터(100)와 임계 전압 및 이동도와 같은 유사한 특성들을 갖는 트랜지스터이며, 제 1 트랜지스터(100)와 결합된다. 제 1 스위치(102), 제 2 스위치(103), 제 3 스위치(104), 제 4 스위치(105), 및 제 5 스위 치(106)의 각각은 두개의 단자들과 제어 단자를 갖는다. 이들은 제어 단자에 의해 두개의 단자들 사이의 전도(conduction)(온) 또는 비전도(non-conduction)(오프)를 제어하는 스위칭 소자들이다. 제 1 커패시터(107)는 한 쌍의 전극들을 가지며 제 1 트랜지스터(100)의 게이트-소스 전압을 유지한다. 제 2 커패시터(108)는 한 쌍의 전극들을 가지며 제 2 트랜지스터(101)의 게이트-소스 전압을 유지한다. EL 소자(109)는 한 쌍의 전극들을 가지며, 루미넌스가 전류값에 비례하여 결정되는 EL 소자이다. 파워 소스 라인(110)은 전압을 픽셀들에 공급하기 위하여 하나의 행 또는 하나의 열에 공통으로 사용된다. EL 소자(109)의 다른 전극인 카운터 전극(counter electrode;111)은 전압을 픽셀들에 공급하기 위하여 모든 픽셀들에 공통으로 사용된다. 소스 신호 라인(112)은 비디오 신호로서 전류 신호를 픽셀들에 전송하기 위하여 하나의 행 또는 하나의 열에 공통으로 사용된다.
도 1의 연결들이 설명된다. 파워 소스 라인(110)은 제 1 트랜지스터(100)의 제 1 단자, 제 2 트랜지스터(101)의 제 1 단자, 제 1 커패시터(107)의 하나의 전극, 및 제 2 커패시터(108)의 하나의 전극에 연결된다. 제 1 커패시터(107)의 다른 전극은 제 1 트랜지스터(100)의 게이트에 연결되고, 제 2 커패시터(108)의 다른 전극은 제 2 트랜지스터(101)의 게이트에 연결된다. 제 1 커패시터(107)의 다른 전극 및 제 1 트랜지스터(100)의 게이트는 제 4 스위치(105)를 통하여 제 2 커패시터(108)의 다른 전극 및 제 2 트랜지스터(101)의 게이트에 연결된다. 제 1 트랜지스터(100)의 제 2 단자는 제 2 스위치(103)를 통하여 제 1 트랜지스터(100)의 게이트에, 제 1 스위치(102)를 통하여 소스 신호 라인(112)에, 및 제 5 스위치(106)를 통하여 EL 소자(109)의 하나의 전극에 연결된다. 제 2 트랜지스터(101)의 제 2 단자는 제 3 스위치(104)를 통하여 제 2 트랜지스터(101)의 게이트에 연결된다.
여기서, 제 1 커패시터(107)의 하나의 전극과 제 2 커패시터(108)의 하나의 전극은 동작중 전위가 일정해지는 단자에만 연결될 필요가 있다. 예를 들어, 그들은 이전 행의 제 1 스위치(102)의 제어 단자와 연결될 수 있으며, 또는 다른 기준 라인이 부가적으로 연결되도록 제공될 수 있다. 제 1 스위치(102), 제 2 스위치(103), 제 3 스위치(104), 제 4 스위치(105), 및 제 5 스위치(106)는 도 1에 도시된 회로도가 도 2의 주기(T1)에서 도 3과 동등하게 되거나 도 2의 주기(T2)에서 도 4와 동등하게 되는 한, 어디든 정렬될 수 있다. 스위치들의 개수 또한 증가될 수 있다. 또한, 도 3은 주기(T1)에서 도 1에 도시된 픽셀 회로와 동등 회로이며, 도 4는 주기(T2)에서 도 1에 도시된 픽셀 회로와 동등 회로이다.
도 1에 도시된 픽셀 회로의 동작이 도 2에 도시된 타이밍 차트를 참조하여 설명된다. 주기(T1)에서의 동작이 설명된다. 주기(T1)에서, 제 2 스위치(103)가 켜지고, 따라서 제 1 트랜지스터(100)가 다이오드-연결되며, 제 3 스위치(104)가 켜지고, 따라서 제 2 트랜지스터(101)가 다이오드-연결된다. 제 4 스위치(105)가 꺼지며, 따라서 제 1 트랜지스터(100)와 제 2 트랜지스터(101)가 전기적으로 연결이 끊어진다. 제 5 스위치(106)가 꺼지고, 따라서 EL 소자(109)로의 전류 공급이 차단된다. 제 1 스위치(102)가 켜지고 소스 신호 라인(112)으로부터의 전류에 의해 입력된 비디오 신호가 제 1 트랜지스터(100)로 흐른다. 제 1 커패시터(107)는 제 1 트랜지스터(100)의 게이트-소스 전압을 유지하여 비디오 신호의 전류가 제 1 트랜 지스터(100)를 통해 흐르게 한다. 제 2 커패시터(108)는 제 2 트랜지스터(101)로 흐르는 전류가 없도록 게이트-소스 전압을 유지한다. 즉, 제 2 트랜지스터(101)의 임계 전압이 유지되고 제 1 트랜지스터(100)의 임계값 및 제 2 트랜지스터(101)의 그것(임계 전압, 이동도 등)과 같은 특성들이 서로 유사하면, 제 2 커패시터(108)는 제 1 트랜지스터(100)의 임계 전압과 거의 동일한 전압을 유지한다. 이때, 비디오 신호로서 입력된 Idata는 식(1)에 의해 표현되고, 제 1 커패시터(107)에 유지된 전압은 식(2)에 의해 표현된다.
[식 1] 
(1)
[식 2] 
(2)
식들(1) 및 (2)에서, Idata는 소스 신호 라인(112)을 통해 흐르는 비디오 신호의 전류값이고, 이는 주기(T1)에서 픽셀로 입력된다. β는 제 1 트랜지스터(100)의 채널 길이, 채널 폭, 이동도, 또는 산화물막의 커패시턴스와 같은 파라미터들을 포함하는 상수이다. Vgs(T1)은 제 1 트랜지스터(100)의 게이트-소스 전압이다. 제 1 트랜지스터(100)와 제 2 트랜지스터(101)는 한 쌍이므로, Vth는 제 1 트랜지스터(100)의 임계 전압일 뿐만 아니라 제 2 트랜지스터(101)의 임계 전압이다.
주기(T2)에서의 동작이 설명된다. 주기(T2)에서, 제 2 스위치(103)가 꺼지 고, 따라서 제 1 트랜지스터(100)가 다이오드-연결되지 않는다. 제 3 스위치(104)가 꺼지고, 따라서 제 2 트랜지스터(101)가 다이오드-연결되지 않는다. 제 4 스위치(105)가 켜지며, 따라서 제 1 커패시터(107)와 제 2 커패시터(108)가 연결된다. 커패시터들에서 유지된 전압들은 용량성 결합에 의해 분할된다. 제 5 스위치(106)가 켜지고 제 1 트랜지스터(100)의 게이트-소스 전압에 대응하는 전류가 EL 소자(109)로 공급된다. 제 1 스위치(102)가 꺼지고 제 1 소스 신호 라인(112)으로부터의 비디오 신호가 차단된다. 이때, 제 1 트랜지스터(100)의 게이트 전압이 식(3)에 의해 표현되고, EL 소자(109)로 공급된 전류값은 식(4)에 의해 표현된다.
[식 3] 
(3)
[식 4] 
(4)
식들(3) 및 (4)에서, Idata, β, Vth, 및 Vgs(T1)은 주기(T1)의 것들과 유사한다. Ioled는 주기(T2)에서 EL 소자(109)로 공급된 전류값이다. 즉, 전압은 주기(T2)에서 제 1 트랜지스터(100)의 게이트와 소스 사이에서 유지되므로 Ioled는 제 1 트랜지스터(100)를 통해 흐르는 전류와 동일하다. C107은 제 1 커패시터(107)의 커패시턴스이며, 제 1 트랜지스터(100)의 게이트 커패시턴스를 포함한다. C108은 제 2 커패시터(108)의 커패시턴스이며, 제 2 트랜지스터(101)의 게이트 커패시 턴스를 포함한다.
앞서 언급된 식(4)에서, Idata와 [C107/(C107+C108)]의 제곱을 곱하여 얻어진 전류가 EL 소자(109)로 공급될 수 있다. 더욱이, 주기(T2)에서, 제 1 트랜지스터(100)의 특성들(임계 전압, 이동도 등)과 제 2 트랜지스터(101)의 그것들(임계 전압, 이동도 등)이 서로 유사하다면, 다른 픽셀들 사이의 특성들이 변화할 때에도 동일한 비디오 전압이라면 EL 소자(109)로 공급된 전류값은 변하지 않는다.
이러한 방법으로, 픽셀로 입력된 비디오 신호의 전류보다 작은 전류가 구동 트랜지스터들의 특성들에서의 변동(variation)을 보정하는 동안 EL 소자에 공급될 수 있다. 따라서, 낮은 그레이 스케일을 표현할 때에도 비디오 신호로서 미세한 양의 전류를 입력하는 대신 어느 정도 큰 전류가 입력될 수 있다. 결과적으로, 소스 신호 라인 등의 기생 커패시턴스를 충전하는 속도가 증가될 수 있다. 주기(T1)에서 임계 전압이 얻어지고 비디오 신호가 동시에 기록되면, 픽셀 당 기록 시간은 짧아질 수 있다.
본 실시예 모드에서, 제 2 스위치(103) 및 제 3 스위치(104)가 동일한 타이밍으로 켜지고 꺼지므로, 그들은 공통 제어 단자를 가질 수 있다. 이러한 구조에서, 픽셀로 입력되는 신호들의 수 또는 배선들의 수가 감소될 수 있다. 따라서, 픽셀을 제어하는 구동기 회로가 간단화될 수 있으며, 높은 구경비(aperture ratio)가 구현될 수 있다.
제 1 트랜지스터(100)의 채널 폭, 채널 길이 등은 바람직하게는 제 2 트랜지스터(101)의 것보다 길다. 제 1 트랜지스터(100)의 특성들이 제 2 트랜지스터(101) 의 그것들(임계 전압, 이동도 등)과 유사할 필요만 있으며, 따라서 제 2 트랜지스터(101)의 채널 폭을 더 좁게 하고 제 2 트랜지스터(101)의 채널 길이를 더 짧게 함으로써 더 높은 구경비가 구현될 수 있다.
본 실시예 모드에서 사용된 스위칭 소자의 종류들이 설명된다. 본 발명에서, 스위칭 소자는 그것이 전류 흐름을 제어할 수 있는 한, 전기적 스위치 또는 기계적 스위치일 수 있다. 다이오드 또는 다이오드와 트랜지스터가 조합되는 논리 회로가 또한 사용될 수 있다.
또한, 본 발명에 적용될 수 있는 트랜지스터들의 종류들은 제한되지 않는다. 반도체 기판 또는 SOI 기판을 사용하여 형성되는, 비정질 실리콘 또는 폴리결정질 실리콘으로 대표되는 비-단일 결정질 반도체막을 사용한 트랜지스터, MOS 트랜지스터, 접합 트랜지스터, 또는 바이폴라 트랜지스터, 유기 반도체 또는 탄소 나노튜브를 사용하는 트랜지스터, 또는 다른 트랜지스터들이 사용될 수 있다. 또한, 트랜지스터가 형성되는 기판들의 종류들이 제한되지 않으며, 단일 결정질 기판, SOI 기판, 석영 기판, 유리 기판, 수지 기판 등이 자유롭게 사용될 수 있다.
트랜지스터의 극성(도전성 타입)은 트랜지스터가 스위칭 소자로서만 동작하므로 n-채널 타입 또는 p-채널 타입 중 하나일 수 있다. 오프 전류가 작은 것이 바람직한 경우에, 더 작은 오프 전류를 갖는 트랜지스터가 사용되는 것이 바람직함에 주의한다. 이러한 트랜지스터로서, 도전성을 나타내는 불순물 소자가 낮은 농도로 채널 형성 영역과 소스 또는 드레인 영역 사이에 부가되는 영역(LDD 영역으로 불림)이 제공되는 트랜지스터가 있다.
또한, 트랜지스터가 낮은 전위측 파워 소스와 근접한 소스 전위로 동작하는 경우에, 트랜지스터는 n-채널 트랜지스터인 것이 바람직하다. 다른 한편, 트랜지스터가 높은 전위측 파워 소스와 근접한 소스 전위로 동작하는 경우에, 트랜지스터는 p-채널 트랜지스터인 것이 바람직하다. 이러한 구조로, 트랜지스터의 게이트-소스 전압의 절대값이 보다 크게 설정될 수 있으며, 따라서 트랜지스터는 스위치로서 쉽게 동작될 수 있다. CMOS 스위칭 소자는 n-채널 트랜지스터와 p-채널 트랜지스터 모두를 사용하여 형성될 수 있다는 것에 주의한다.
[실시예 모드 2]
실시예 모드 1에서, 트랜지스터는 스위칭 소자로서 사용될 수 있다. 본 실시예 모드는 도 5를 참조하여 p-채널 트랜지스터가 스위칭 소자로 사용되는 구성을 설명한다.
도 5에서, 제 1 트랜지스터(100), 제 2 트랜지스터(101), 제 1 커패시터(107), 제 2 커패시터(108), EL 소자(109), 파워 소스 라인(110), 카운터 전극(111), 및 소스 신호 라인(112)은 실시예 모드 1과 유사하다. 제 3 트랜지스터(502), 제 4 트랜지스터(503), 제 5 트랜지스터(504), 제 6 트랜지스터(505), 및 제 7 트랜지스터(506)는 각각 스위칭 소자로서의 기능을 가지며, 선형 영역에서 동작한다. 제 3 트랜지스터(502), 제 4 트랜지스터(503), 제 5 트랜지스터(504), 제 6 트랜지스터(505), 및 제 7 트랜지스터(506)는 제 1 게이트 신호 라인(512), 제 2 게이트 신호 라인(513), 제 3 게이트 신호 라인(514), 제 4 게이트 신호 라인(515), 제 5 게이트 신호 라인(516)으로부터의 디지털 신호에 의해 각각 제어되 며, 디지털 신호가 하이(High)일 때 꺼지고 디지털 신호가 로우(Low)일 때 켜진다. 입력될 트랜지스터의 게이트-소스 전압을 그의 임계 전압보다 높게 만드는 신호 전압이 하이로 불리며, 입력될 트랜지스터의 게이트-소스 전압을 그의 임계 전압보다 낮게 만드는 신호 전압은 로우로 불린다.
도 5의 연결들이 설명된다. 파워 소스 라인(110)은 제 1 트랜지스터(100)의 제 1 단자, 제 2 트랜지스터(101)의 제 1 단자, 제 1 커패시터(107)의 하나의 전극, 및 제 2 커패시터(108)의 하나의 전극에 연결된다. 제 1 커패시터(107)의 다른 전극은 제 1 트랜지스터(100)의 게이트에 연결되고, 제 2 커패시터(108)의 다른 전극은 제 2 트랜지스터(101)의 게이트에 연결된다. 제 1 커패시터(107)의 다른 전극 및 제 1 트랜지스터(100)의 게이트는 제 6 트랜지스터(505)의 제 1 단자에 연결되고, 제 2 커패시터(108)의 다른 전극 및 제 2 트랜지스터(101)의 게이트는 제 6 트랜지스터(505)의 제 2 단자에 연결된다. 제 1 트랜지스터(100)의 제 2 단자는 제 4 트랜지스터(503)의 제 1 단자에 연결되고, 제 4 트랜지스터(503)의 제 2 단자는 제 1 트랜지스터(100)의 게이트에 연결된다. 제 1 트랜지스터(100)의 제 2 단자는 제 3 트랜지스터(502)의 제 1 단자에 연결되고, 제 3 트랜지스터(502)의 제 2 단자는 소스 신호 라인(112)에 연결된다. 제 1 트랜지스터(100)의 제 2 단자는 제 7 트랜지스터(506)의 제 1 단자에 연결되고 제 7 트랜지스터(506)의 제 2 단자는 EL 소자(109)의 하나의 전극에 연결된다. 제 2 트랜지스터(101)의 제 2 단자는 제 5 트랜지스터(504)의 제 1 단자에 연결되고 제 5 트랜지스터(504)의 제 2 단자는 제 2 트랜지스터(101)의 게이트에 연결된다.
여기서, 실시예 모드 1과 유사하게, 제 1 커패시터(107)의 하나의 전극과 제 2 커패시터(108)의 하나의 전극은 동작중 전위가 일정해지는 단자에만 연결될 필요가 있다. 예를 들어, 그들은 이전 행의 제 1 게이트 신호 라인(512)에 연결될 수 있으며, 또는 다른 기준 라인이 부가적으로 연결되도록 제공될 수 있다. 제 3 트랜지스터(502), 제 4 트랜지스터(503), 제 5 트랜지스터(504), 제 6 트랜지스터(505), 및 제 7 트랜지스터(506)가 도 5에 도시된 회로도가 도 6의 주기(T1)에서 도 3과 동등하게 되거나 도 6의 주기(T2)에서 도 4와 동등하게 되는 한, 어디든 정렬될 수 있다. 트랜지스터들의 개수 또한 증가될 수 있다. 또한, 도 3은 주기(T1)에서 도 5에 도시된 픽셀 회로와 동등 회로이며, 도 4는 주기(T2)에서 도 5에 도시된 픽셀 회로와 동등 회로이다.
도 5에 도시된 회로의 동작이 도 6의 타이밍 차트를 참조하여 설명된다. 주기(T1)의 동작이 설명된다. 주기(T1)에서, 제 4 트랜지스터(503)가 켜지고, 따라서 제 1 트랜지스터(100)가 다이오드-연결되며, 제 5 트랜지스터(504)가 켜지고, 따라서 제 2 트랜지스터(101)가 다이오드-연결된다. 제 6 트랜지스터(505)가 꺼지며, 따라서 제 1 트랜지스터(100)와 제 2 트랜지스터(101)가 전기적으로 연결이 끊어진다. 제 7 트랜지스터(506)가 꺼지고, 따라서 EL 소자(109)로의 전류 공급이 차단된다. 제 3 트랜지스터(502)가 켜지고 소스 신호 라인(112)으로부터의 전류에 의해 입력된 비디오 신호가 제 1 트랜지스터(100)로 흐른다. 제 1 커패시터(107)는 제 1 트랜지스터(100)의 게이트-소스 전압을 유지하여 비디오 신호의 전류가 제 1 트랜지스터(100)를 통해 흐르게 한다. 제 2 커패시터(108)는 제 2 트랜지스터(101)로 흐르는 전류가 없도록 게이트-소스 전압을 유지한다. 즉, 제 2 트랜지스터(101)의 임계 전압이 유지되면, 제 1 트랜지스터(100)의 특성들(임계 전압, 이동도 등) 및 제 2 트랜지스터(101)의 그것이 서로 유사하다. 따라서, 제 1 커패시터(107)는 제 1 트랜지스터(100)의 임계 전압과 거의 동일한 전압을 유지한다. 이때, 실시예 모드 1과 유사하게, 비디오 신호로서 입력된 Idata는 식(1)에 의해 표현되고, 제 1 커패시터(107)에 유지된 전압은 식(2)에 의해 표현된다.
식들(1) 및 (2)에서, Idata는 소스 신호 라인(112)을 통해 흐르는 비디오 신호의 전류값이고, 이는 주기(T1)에서 픽셀로 입력된다. β는 제 1 트랜지스터(100)의 채널 길이, 채널 폭, 이동도, 또는 산화물막의 커패시턴스와 같은 파라미터들을 포함하는 상수이다. Vgs(T1)은 제 1 트랜지스터(100)의 게이트-소스 전압이다. 제 1 트랜지스터(100)와 제 2 트랜지스터(101)는 한 쌍이므로, Vth는 제 1 트랜지스터(100)의 임계 전압일 뿐만 아니라 제 2 트랜지스터(101)의 임계 전압이다.
주기(T2)에서의 동작이 설명된다. 주기(T2)에서, 제 4 트랜지스터(503)가 꺼지고, 따라서 제 1 트랜지스터(100)가 다이오드-연결되지 않는다. 제 5 트랜지스터(504)가 꺼지고, 따라서 제 2 트랜지스터(101)가 다이오드-연결되지 않는다. 제 6 트랜지스터(505)가 켜지며, 따라서 제 1 커패시터(107)와 제 2 커패시터(108)가 연결된다. 커패시터들에서 유지된 전압들은 용량성 결합에 의해 분할된다. 제 7 트랜지스터(506)가 켜지고 제 1 트랜지스터(100)의 게이트-소스 전압에 대응하는 전류가 EL 소자(109)로 공급된다. 제 3 스위치(502)가 꺼지고 소스 신호 라인(112)으로부터의 비디오 신호가 차단된다. 이때, 제 1 트랜지스터(100)의 게이트 전압이 식(3)에 의해 표현되고, EL 소자(109)로 공급된 전류값은 식(4)에 의해 표현된다.
식들(3) 및 (4)에서, Idata, β, Vth, 및 Vgs(T1)은 주기(T1)의 것들과 유사한다. Ioled는 주기(T2)에서 EL 소자(109)로 공급된 전류값이다. 즉, 전압은 주기(T2)에서 제 1 트랜지스터(100)의 게이트와 소스 사이에서 유지되므로 Ioled는 제 1 트랜지스터(100)를 통해 흐르는 전류와 동일하다. C107은 제 1 커패시터(107)의 커패시턴스이며, 제 1 트랜지스터(100)의 게이트 커패시턴스를 포함한다. C108은 제 2 커패시터(108)의 커패시턴스이며, 제 2 트랜지스터(101)의 게이트 커패시턴스를 포함한다.
앞서 언급된 식(4)에서, Idata와 [C107/(C107+C108)]의 제곱을 곱하여 얻어진 전류가 EL 소자(109)로 공급될 수 있다. 더욱이, 주기(T2)에서, 제 1 트랜지스터(100)의 특성들(임계 전압, 이동도 등)과 제 2 트랜지스터(101)의 그것들이 서로 유사하다면, 다른 픽셀들 사이의 특성들이 변화할 때에도 동일한 비디오 신호라면 EL 소자(109)로 공급된 전류값은 변하지 않는다.
이러한 방법으로, 픽셀로 입력된 비디오 신호의 전류보다 작은 전류가 구동 트랜지스터들의 특성들에서의 변동을 보정하는 동안 EL 소자에 공급될 수 있다. 따라서, 낮은 그레이 스케일을 표현할 때에도 비디오 신호로서 미세한 양의 전류를 입력하는 대신 어느 정도 큰 전류가 입력될 수 있다. 결과적으로, 소스 신호 라인 등의 기생 커패시턴스를 충전하는 속도가 증가될 수 있다. 주기(T1)에서 임계 전압이 얻어지고 비디오 신호가 동시에 기록되면, 픽셀 당 기록 시간은 짧아질 수 있다.
모든 스위칭 소자들에 대해 p-채널 트랜지스터를 사용하는 것에 의해, n-채널 트랜지스터를 위한 도핑 단계가 필요하지 않게 된다. 따라서, 제조 단계들이 간단화되며 저렴하게 수행될 수 있다.
본 실시예 모드에서, 공통 신호가 제 2 게이트 신호 라인(513)과 제 3 게이트 신호 라인(514)을 통해 흐르므로, 제 2 게이트 신호 라인(513)과 제 3 게이트 신호 라인(514)이 공통으로 사용될 수 있다. 게이트 신호 라인을 공통으로 사용하는 것에 의해, 픽셀로 입력된 신호들의 수 및 배선들의 수가 감소될 수 있다. 따라서, 픽셀을 제어하는 구동기 회로가 간단화될 수 있으며, 높은 구경비가 구현될 수 있다.
제 1 트랜지스터(100)의 채널 폭, 채널 길이 등은 바람직하게는 제 2 트랜지스터(101)의 것보다 길다. 제 1 트랜지스터(100)의 특성들이 제 2 트랜지스터(101)의 그것들(임계 전압, 이동도 등)과 유사할 필요만 있으며, 따라서 제 2 트랜지스터(101)의 채널 폭을 더 좁게 하고 제 2 트랜지스터(101)의 채널 길이를 더 짧게 함으로써 더 높은 구경비가 구현될 수 있다.
여기서 스위칭 소자로서 p-채널 트랜지스터가 사용되었지만, n-채널 트랜지스터가 또한 사용될 수 있다. 그러한 경우에서, 스위칭 소자로 동작하는 트랜지스터의 게이트로 입력된 신호는 반전된다.
[실시예 모드 3]
본 실시예 모드는 트랜지스터들 중 하나의 전류 농도 때문에 생기는 트랜지스터의 특성들의 열화(deterioration)를 방지하기 위해 임계 전압을 얻는 트랜지스 터를 사용하는 것에 의해 EL 소자로 공급된 전류를 제어하기 위한 디스플레이 디바이스의 구성을 도 7을 참조하여 설명한다.
도 7에서, 제 1 트랜지스터(700)는 포화 상태에서 동작하며, 게이트-소스 전압에 의해 EL 소자(709)로 공급된 전류값을 제어하는 구동 트랜지스터이다. 제 2 트랜지스터(701)는 제 1 트랜지스터(700)와 임계 전압 및 이동도와 같은 유사한 특성들을 가지며, 제 1 트랜지스터(700)와 한쌍이다. 제 1 스위치(702), 제 2 스위치(703), 제 3 스위치(704), 제 4 스위치(705), 및 제 5 스위치(706)는 각각 두개의 단자들과 제어 단자를 갖는 스위칭 소자들이며, 제어 단자에 의해 두개의 단자들 사이에서 전도(온) 또는 비전도(오프)되도록 제어된다. 제 1 커패시터(707)는 한 쌍의 전극들을 가지며 제 1 트랜지스터(700)의 게이트-소스 전압을 유지한다. 제 2 커패시터(708)는 한 쌍의 전극들을 가지며 제 2 트랜지스터(701)의 게이트-소스 전압을 유지한다. EL 소자(709)는 한 쌍의 전극들을 가지며, 루미넌스가 전류값에 비례하여 결정된다. 파워 소스 라인(710)은 전압을 픽셀들에 공급하기 위하여 하나의 행 또는 하나의 열에 공통으로 사용된다. EL 소자(709)의 다른 전극인 카운터 전극(711)은 전압을 픽셀들에 공급하기 위하여 모든 픽셀들에 공통으로 사용된다. 소스 신호 라인(712)은 비디오 신호로서 전류 신호를 픽셀들에 전송하기 위하여 하나의 행 또는 하나의 열에 공통으로 사용된다.
도 7에 도시된 회로의 연결이 설명된다. 파워 소스 라인(710)은 제 1 트랜지스터(700)의 제 1 단자, 제 2 트랜지스터(701)의 제 1 단자, 제 1 커패시터(707)의 하나의 전극, 및 제 2 커패시터(708)의 하나의 전극에 연결된다. 제 1 커패시 터(707)의 다른 전극은 제 1 트랜지스터(700)의 게이트에 연결되고, 제 2 커패시터(708)의 다른 전극은 제 2 트랜지스터(701)의 게이트에 연결된다. 제 1 커패시터(707)의 다른 전극 및 제 1 트랜지스터(700)의 게이트는 제 4 스위치(705)를 통하여 제 2 커패시터(708)의 다른 전극 및 제 2 트랜지스터(701)의 게이트에 연결된다. 제 1 트랜지스터(700)의 제 2 단자는 제 2 스위치(703)를 통하여 제 1 트랜지스터(700)의 게이트에, 및 제 5 스위치(706)를 통하여 EL 소자(709)의 하나의 전극에 연결된다. 제 2 트랜지스터(701)의 제 2 단자는 제 3 스위치(704)를 통하여 제 2 트랜지스터(701)의 게이트에, 및 제 1 스위치(702)를 통하여 소스 신호 라인(712)에 연결된다.
여기서, 제 1 커패시터(707)의 하나의 전극과 제 2 커패시터(708)의 하나의 전극은 동작중 전위가 일정해지는 단자에만 연결될 필요가 있다. 예를 들어, 그들은 이전 행의 제 1 스위치(702)의 제어 단자와 연결될 수 있으며, 또는 다른 기준 라인이 부가적으로 연결되도록 제공될 수 있다. 제 1 스위치(702), 제 2 스위치(703), 제 3 스위치(704), 제 4 스위치(705), 및 제 5 스위치(706)는 도 7에 도시된 회로도가 도 8의 주기(T1)에서 도 9와 동등하게 되거나 도 8의 주기(T2)에서 도 10과 동등하게 되는 한, 어디든 정렬될 수 있다. 스위치들의 개수 또한 증가될 수 있다. 또한, 도 9는 주기(T1)에서 도 7에 도시된 픽셀 회로와 동등 회로이며, 도 10은 주기(T2)에서 도 7에 도시된 픽셀 회로와 동등 회로이다.
도 7에 도시된 픽셀 회로의 동작이 도 8의 타이밍 차트를 참조하여 설명된다. 주기(T1)에서의 동작이 설명된다. 주기(T1)에서, 제 2 스위치(703)가 켜지고, 따라서 제 1 트랜지스터(700)가 다이오드-연결되며, 제 3 스위치(704)가 켜지고, 따라서 제 2 트랜지스터(701)가 다이오드-연결된다. 제 4 스위치(705)가 꺼지며, 따라서 제 1 트랜지스터(700)와 제 2 트랜지스터(701)가 전기적으로 연결이 끊어진다. 제 5 스위치(706)가 꺼지고, 따라서 EL 소자(709)로의 전류 공급이 차단된다. 제 1 스위치(702)가 켜지고 소스 신호 라인(712)으로부터의 전류에 의해 입력된 비디오 신호가 제 2 트랜지스터(701)로 흐른다. 제 2 커패시터(708)는 제 2 트랜지스터(701)의 게이트-소스 전압을 유지하여 비디오 신호의 전류가 제 2 트랜지스터(701)를 통해 흐르게 한다. 제 1 커패시터(707)는 제 1 트랜지스터(700)로 흐르는 전류가 없도록 게이트-소스 전압을 유지한다. 즉, 제 1 트랜지스터(700)의 임계 전압이 유지되고 제 1 트랜지스터(700)의 특성들(임계 전압, 이동도 등) 및 제 2 트랜지스터(701)의 그것들이 서로 유사하면, 제 2 커패시터(708)는 제 2 트랜지스터(701)의 임계 전압과 거의 동일한 전압을 유지한다. 이때, 비디오 신호로서 입력된 Idata는 식(5)에 의해 표현되고, 제 2 커패시터(708)에 유지된 전압은 식(6)에 의해 표현된다.
[식 5] 
(5)
[식 6] 
(6)
식들(5) 및 (6)에서, Idata는 소스 신호 라인(712)을 통해 흐르는 비디오 신호의 전류값이고, 이는 주기(T1)에서 픽셀로 입력된다. β는 제 2 트랜지스터(701)의 채널 길이, 채널 폭, 이동도, 또는 산화물막의 커패시턴스와 같은 파라미터들을 포함하는 상수이다. Vgs(T1)은 제 2 트랜지스터(701)의 게이트-소스 전압이다. 제 1 트랜지스터(700)와 제 2 트랜지스터(701)는 한 쌍이므로, Vth는 제 1 트랜지스터(700)의 임계 전압일 뿐만 아니라 제 2 트랜지스터(701)의 임계 전압이다.
주기(T2)에서의 동작이 설명된다. 주기(T2)에서, 제 2 스위치(703)가 꺼지고, 따라서 제 1 트랜지스터(700)가 다이오드-연결되지 않는다. 제 3 스위치(704)가 꺼지고, 따라서 제 2 트랜지스터(701)가 다이오드-연결되지 않는다. 제 4 스위치(705)가 켜지며, 따라서 제 1 커패시터(707)와 제 2 커패시터(708)가 연결된다. 커패시터들에서 유지된 전압들은 용량성 결합에 의해 분할된다. 제 5 스위치(706)가 켜지고 제 1 트랜지스터(700)의 게이트-소스 전압에 대응하는 전류가 EL 소자(709)로 공급된다. 제 1 스위치(702)가 꺼지고 소스 신호 라인(712)으로부터의 비디오 신호가 차단된다. 이때, 제 1 트랜지스터(700)의 게이트 전압이 식(7)에 의해 표현되고, EL 소자(709)로 공급된 전류값은 식(8)에 의해 표현된다.
[식 7] 
(7)
[식 8] 
(8)
식들(7) 및 (8)에서, Idata, β, Vth, 및 Vgs(T1)은 주기(T1)의 것들과 유사한다. Ioled는 주기(T2)에서 EL 소자(709)로 공급된 전류값이다. 즉, 전압은 주기(T2)에서 제 1 트랜지스터(700)의 게이트와 소스 사이에서 유지되므로 Ioled는 제 1 트랜지스터(700)를 통해 흐르는 전류와 동일하다. C707은 제 1 커패시터(707)의 커패시턴스이며, 제 1 트랜지스터(700)의 게이트 커패시턴스를 포함한다. C708은 제 2 커패시터(708)의 커패시턴스이며, 제 2 트랜지스터(701)의 게이트 커패시턴스를 포함한다.
앞서 언급된 식(8)에서, Idata와 [C708/(C707+C708)]의 제곱을 곱하여 얻어진 전류가 EL 소자(709)로 공급될 수 있다. 더욱이, 주기(T2)에서, 제 1 트랜지스터(700)의 특성들(임계 전압, 이동도 등)과 제 2 트랜지스터(701)의 그것들이 서로 유사하다면, 다른 픽셀들 사이의 특성들이 변화할 때에도 동일한 비디오 신호라면 EL 소자(709)로 공급된 전류값은 변하지 않는다.
이러한 방법으로, 픽셀로 입력된 비디오 신호의 전류보다 작은 전류가 구동 트랜지스터들의 특성들에서의 변동을 보정하는 동안 EL 소자에 공급될 수 있다. 따라서, 낮은 그레이 스케일을 표현할 때에도 비디오 신호로서 미세한 양의 전류를 입력하는 대신 어느 정도 큰 전류가 입력될 수 있다. 결과적으로, 소스 신호 라인 등의 기생 커패시턴스를 충전하는 속도가 증가될 수 있다. 주기(T1)에서 임계 전압이 얻어지고 비디오 신호가 동시에 기록되면, 픽셀 당 기록 시간은 짧아질 수 있다.
구동 트랜지스터로서 제 1 트랜지스터(700)를 제공하고 비디오 신호를 기록하기 위하여 제 2 트랜지스터(701)를 제공하는 것에 의해, 전류가 트랜지스터들 중 하나를 통해 흐르도록 하는 연속성으로부터 보호될 수 있다. 결과적으로, 특성들의 열화에서의 제 1 트랜지스터(700)와 제 2 트랜지스터(701) 사이의 차이가 커지는 것이 방지될 수 있으며, 특성들이 서로 차이가 나는 것으로부터도 보호된다. 이러한 방법으로, 픽셀들에서 높은 이미지 품질과 낮은 루미넌스 변동들을 갖는 유기 EL 디스플레이가 제공될 수 있다.
본 실시예 모드에서, 제 2 스위치(703) 및 제 3 스위치(704)가 동일한 타이밍으로 켜지고 꺼지므로, 그들은 공통 제어 단자를 가질 수 있다. 이러한 구조에서, 픽셀로 입력되는 신호들의 수 또는 배선들의 수가 감소될 수 있다. 따라서, 픽셀을 제어하는 구동기 회로가 간단화될 수 있으며, 높은 구경비가 구현될 수 있다.
제 1 트랜지스터(700)의 채널 폭, 채널 길이 등은 바람직하게는 제 2 트랜지스터(701)의 것보다 길다. 제 1 트랜지스터(700)의 특성들(임계 전압, 이동도 등)이 제 2 트랜지스터(701)의 그것들과 유사할 필요만 있으며, 따라서 제 2 트랜지스터(701)의 채널 폭을 더 좁게 하고 제 2 트랜지스터(701)의 채널 길이를 더 짧게 함으로써 더 높은 구경비가 구현될 수 있다.
본 실시예 모드에서 설명된 스위칭 소자는 실시예 모드 1에서 설명된 것과 유사할 수 있다.
[실시예 모드 4]
실시예 모드 3에서, 트랜지스터는 스위칭 소자로서 사용될 수 있다. 본 실시 예 모드에서, 도 11을 참조하여 p-채널 트랜지스터가 스위칭 소자로 사용되는 구성이 설명된다.
도 11에서, 제 1 트랜지스터(700), 제 2 트랜지스터(701), 제 1 커패시터(707), 제 2 커패시터(708), EL 소자(709), 파워 소스 라인(710), 카운터 전극(711), 및 소스 신호 라인(712)은 실시예 모드 3과 유사하다. 제 3 트랜지스터(1102), 제 4 트랜지스터(1103), 제 5 트랜지스터(1104), 제 6 트랜지스터(1105), 및 제 7 트랜지스터(1106)는 각각 스위칭 소자로서의 기능을 가지며, 선형 영역에서 동작한다. 제 3 트랜지스터(1102), 제 4 트랜지스터(1103), 제 5 트랜지스터(1104), 제 6 트랜지스터(1105), 및 제 7 트랜지스터(1106)는 제 1 게이트 신호 라인(1112), 제 2 게이트 신호 라인(1113), 제 3 게이트 신호 라인(1114), 제 4 게이트 신호 라인(1115), 제 5 게이트 신호 라인(1116)으로부터의 디지털 신호에 의해 각각 제어되며, 디지털 신호가 하이(High)일 때 꺼지고 디지털 신호가 로우(Low)일 때 켜진다. 입력될 트랜지스터의 게이트-소스 전압을 그의 임계 전압보다 높게 만드는 신호 전압이 하이로 불리며, 입력될 트랜지스터의 게이트-소스 전압을 그의 임계 전압보다 낮게 만드는 신호 전압은 로우로 불린다.
도 11의 연결들이 설명된다. 파워 소스 라인(710)은 제 1 트랜지스터(700)의 제 1 단자, 제 2 트랜지스터(701)의 제 1 단자, 제 1 커패시터(707)의 하나의 전극, 및 제 2 커패시터(708)의 하나의 전극에 연결된다. 제 1 커패시터(707)의 다른 전극은 제 1 트랜지스터(700)의 게이트에 연결되고, 제 2 커패시터(708)의 다른 전극은 제 2 트랜지스터(701)의 게이트에 연결된다. 제 1 커패시터(707)의 다른 전극 및 제 1 트랜지스터(700)의 게이트는 제 6 트랜지스터(1105)의 제 1 단자에 연결되고, 제 2 커패시터(708)의 다른 전극 및 제 2 트랜지스터(701)의 게이트는 제 6 트랜지스터(1105)의 제 2 단자에 연결된다. 제 1 트랜지스터(700)의 제 2 단자는 제 4 트랜지스터(1103)의 제 1 단자에 연결되고, 제 4 트랜지스터(1103)의 제 2 단자는 제 1 트랜지스터(700)의 게이트에 연결된다. 제 1 트랜지스터(700)의 제 2 단자는 제 7 트랜지스터(1106)의 제 1 단자에 연결되고, 제 7 트랜지스터(1106)의 제 2 단자는 EL 소자(709)의 하나의 전극에 연결된다. 제 2 트랜지스터(701)의 제 2 단자는 제 5 트랜지스터(1104)의 제 1 단자에 연결되고 제 5 트랜지스터(1104)의 제 2 단자는 제 2 트랜지스터(701)의 게이트에 연결된다. 제 2 트랜지스터(701)의 제 2 단자는 제 3 트랜지스터(1102)의 제 1 단자에 연결되고 제 3 트랜지스터(1102)의 제 2 단자는 소스 신호 라인(712)에 연결된다.
여기서, 실시예 모드 3과 유사하게, 제 1 커패시터(707)의 하나의 전극과 제 2 커패시터(708)의 하나의 전극은 동작중 전위가 일정해지는 단자에만 연결될 필요가 있다. 예를 들어, 그들은 이전 행의 제 1 게이트 신호 라인(1112)에 연결될 수 있으며, 또는 다른 기준 라인이 부가적으로 연결되도록 제공될 수 있다. 제 3 트랜지스터(1102), 제 4 트랜지스터(1103), 제 5 트랜지스터(1104), 제 6 트랜지스터(1105), 및 제 7 트랜지스터(1106)가 도 11에 도시된 회로도가 도 12의 주기(T1)에서 도 15와 동등하게 되거나 도 12의 주기(T2)에서 도 16과 동등하게 되는 한, 어디든 정렬될 수 있다. 트랜지스터들의 개수 또한 증가될 수 있다. 또한, 도 15는 주기(T1)에서 도 11에 도시된 픽셀 회로와 동등 회로이며, 도 16은 주기(T2)에서 도 11에 도시된 픽셀 회로와 동등 회로이다.
도 11에 도시된 회로의 동작이 도 12의 타이밍 차트를 참조하여 설명된다. 주기(T1)의 동작이 설명된다. 주기(T1)에서, 제 4 트랜지스터(1103)가 켜지고, 따라서 제 1 트랜지스터(700)가 다이오드-연결되며, 제 5 트랜지스터(1104)가 켜지고, 따라서 제 2 트랜지스터(701)가 다이오드-연결된다. 제 6 트랜지스터(1105)가 꺼지며, 따라서 제 1 트랜지스터(700)와 제 2 트랜지스터(701)가 전기적으로 연결이 끊어진다. 제 7 트랜지스터(1106)가 꺼지고, 따라서 EL 소자(709)로의 전류 공급이 차단된다. 제 3 트랜지스터(1102)가 켜지고 소스 신호 라인(712)으로부터의 전류에 의해 입력된 비디오 신호가 제 2 트랜지스터(701)로 흐른다. 제 2 커패시터(708)는 제 2 트랜지스터(701)의 게이트-소스 전압을 유지하여 비디오 신호의 전류가 제 2 트랜지스터(701)를 통해 흐르게 한다. 제 1 커패시터(707)는 제 1 트랜지스터(700)를 통하여 흐르는 전류가 없도록 게이트-소스 전압을 유지한다. 즉, 제 1 트랜지스터(700)의 임계 전압이 유지되면, 제 1 트랜지스터(700)의 특성들(임계 전압, 이동도 등) 및 제 2 트랜지스터(701)의 그것이 서로 유사하다. 따라서, 제 1 커패시터(707)는 제 2 트랜지스터(701)의 임계 전압과 거의 동일한 전압을 유지한다. 이때, 실시예 모드 3과 유사하게, 비디오 신호로서 입력된 Idata는 식(5)에 의해 표현되고, 제 2 커패시터(708)에 유지된 전압은 식(6)에 의해 표현된다.
식들(5) 및 (6)에서, Idata는 소스 신호 라인(712)을 통해 흐르는 비디오 신호의 전류값이고, 이는 주기(T1)에서 픽셀로 입력된다. β는 제 2 트랜지스터(701)의 채널 길이, 채널 폭, 이동도, 또는 산화물막의 커패시턴스 등과 같은 파라미터 들을 포함하는 상수이다. Vgs(T1)은 제 2 트랜지스터(701)의 게이트-소스 전압이다. 제 1 트랜지스터(700)와 제 2 트랜지스터(701)는 한 쌍이므로, Vth는 제 1 트랜지스터(700)의 임계 전압일 뿐만 아니라 제 2 트랜지스터(701)의 임계 전압이다.
주기(T2)에서의 동작이 설명된다. 주기(T2)에서, 제 4 트랜지스터(1103)가 꺼지고, 따라서 제 1 트랜지스터(700)가 다이오드-연결되지 않는다. 제 5 트랜지스터(1104)가 꺼지고, 따라서 제 2 트랜지스터(701)가 다이오드-연결되지 않는다. 제 6 트랜지스터(1105)가 켜지며, 따라서 제 1 커패시터(707)와 제 2 커패시터(708)가 연결된다. 커패시터들에서 유지된 전압들은 용량성 결합에 의해 분할된다. 제 7 트랜지스터(1106)가 켜지고 제 1 트랜지스터(700)의 게이트-소스 전압에 대응하는 전류가 EL 소자(709)로 공급된다. 제 3 트랜지스터(1102)가 꺼지고 소스 신호 라인(712)으로부터의 비디오 신호가 차단된다. 이때, 실시예 모드 3과 유사하게, 제 1 트랜지스터(700)의 게이트 전압이 식(7)에 의해 표현되고, EL 소자(709)로 공급된 전류값은 식(8)에 의해 표현된다.
식들(7) 및 (8)에서, Idata, β, Vth, 및 Vgs(T1)은 주기(T1)의 것들과 유사한다. Ioled는 주기(T2)에서 EL 소자(709)로 공급된 전류값이다. 즉, 전압은 주기(T2)에서 제 1 트랜지스터(700)의 게이트와 소스 사이에서 유지되므로 Ioled는 제 1 트랜지스터(700)를 통해 흐르는 전류와 동일하다. C707은 제 1 커패시터(707)의 커패시턴스이며, 제 1 트랜지스터(700)의 게이트 커패시턴스를 포함한다. C708은 제 2 커패시터(708)의 커패시턴스이며, 제 2 트랜지스터(701)의 게이트 커패시턴스를 포함한다.
앞서 언급된 식(8)에서, Idata와 [C708/(C707+C708)]의 제곱을 곱하여 얻어진 전류가 EL 소자(709)로 공급될 수 있다. 더욱이, 주기(T2)에서, 제 1 트랜지스터(700)의 특성들(임계 전압, 이동도 등)과 제 2 트랜지스터(701)의 그것들이 서로 유사하다면, 다른 픽셀들 사이의 특성들이 변화할 때에도 동일한 비디오 신호 전압이라면 EL 소자(709)로 공급된 전류값은 변하지 않는다.
이러한 방법으로, 픽셀로 입력된 비디오 신호의 전류보다 작은 전류가 구동 트랜지스터들의 특성들에서의 변동을 보정하는 동안 EL 소자에 공급될 수 있다. 따라서, 낮은 그레이 스케일을 표현할 때에도 비디오 신호로서 미세한 양의 전류를 입력하는 대신 어느 정도 큰 전류가 입력될 수 있다. 결과적으로, 소스 신호 라인 등의 기생 커패시턴스를 충전하는 속도가 증가될 수 있다. 주기(T1)에서 임계 전압이 얻어지고 비디오 신호가 동시에 기록되면, 픽셀 당 기록 시간은 짧아질 수 있다.
모든 스위칭 소자들에 대해 p-채널 트랜지스터를 사용하는 것에 의해, n-채널 트랜지스터를 위한 도핑 단계가 필요하지 않게 된다. 따라서, 제조 단계들이 간단화되며 저렴하게 수행될 수 있다.
구동 트랜지스터로서 제 1 트랜지스터(700)를 제공하고 비디오 신호를 기록하기 위하여 제 2 트랜지스터(701)를 제공하는 것에 의해, 전류가 트랜지스터들 중 하나를 통해 흐르도록 하는 연속성으로부터 보호될 수 있다. 결과적으로, 특성들의 열화에서의 제 1 트랜지스터(700)와 제 2 트랜지스터(701) 사이의 차이가 커지는 것이 방지될 수 있으며, 특성들이 서로 차이가 나는 것으로부터도 보호된다. 이러 한 방법으로, 픽셀들에서 높은 이미지 품질과 낮은 루미넌스 변동들을 갖는 유기 EL 디스플레이가 제공될 수 있다.
본 실시예 모드에서, 제 2 게이트 신호 라인(1113) 및 제 3 게이트 신호 라인(1114)이 공통 제어 신호를 사용하므로, 그들은 공통으로 사용될 수 있다. 이러한 구조에서, 픽셀로 입력되는 신호들의 수 및 배선들의 수가 감소될 수 있다. 따라서, 픽셀을 제어하는 구동기 회로가 간단화될 수 있으며, 높은 구경비가 구현될 수 있다.
제 1 트랜지스터(700)의 채널 폭, 채널 길이 등은 바람직하게는 제 2 트랜지스터(701)의 것보다 길다. 제 1 트랜지스터(700)의 특성들이 제 2 트랜지스터(701)의 그것들(임계 전압, 이동도 등)과 유사할 필요만 있으며, 따라서 제 2 트랜지스터(701)의 채널 폭을 더 좁게 하고 제 2 트랜지스터(701)의 채널 길이를 더 짧게 함으로써 더 높은 구경비가 구현될 수 있다.
여기서 스위칭 소자로서 p-채널 트랜지스터가 사용되었지만, n-채널 트랜지스터가 또한 사용될 수 있다. 그러한 경우에서, 스위칭 소자로 동작하는 트랜지스터의 게이트로 입력된 신호는 반전된다.
[실시예 모드 5]
본 실시예 모드는 비디오 신호를 기록하고 EL 소자에 공급된 전류를 제어하는 트랜지스터와 임계 전압을 얻기 위한 트랜지스터로서 n-채널 트랜지스터들이 사용되는 디스플레이 디바이스의 구성을 도 13을 참조하여 설명한다.
도 13에서, 제 1 트랜지스터(1300)는 포화 상태에서 동작하며, 그의 게이트- 소스 전압에 의해 EL 소자(1309)로 공급된 전류값을 제어하는 트랜지스터이다. 제 2 트랜지스터(1301)는 제 1 트랜지스터(1300)와 임계 전압 및 이동도와 같은 유사한 특성들을 갖는 트랜지스터이며, 제 1 트랜지스터(1300)와 결합된다. 제 1 스위치(1302), 제 2 스위치(1303), 제 3 스위치(1304), 제 4 스위치(1305), 및 제 5 스위치(1306)의 각각은 두개의 단자들과 제어 단자를 갖는다. 이들은 제어 단자에 의해 두개의 단자들 사이의 전도(온) 또는 비전도(오프)를 제어하는 스위칭 소자들이다. 제 1 커패시터(1307)는 한 쌍의 전극들을 가지며 제 1 트랜지스터(1300)의 게이트-소스 전압을 유지한다. 제 2 커패시터(1308)는 한 쌍의 전극들을 가지며 제 2 트랜지스터(1301)의 게이트-소스 전압을 유지한다. EL 소자(1309)는 한 쌍의 전극들을 가지며, 루미넌스가 전류값에 비례하여 결정되는 EL 소자이다. 파워 소스 라인(1310)은 전압을 픽셀들에 공급하기 위하여 하나의 행 또는 하나의 열에 공통으로 사용된다. EL 소자(1309)의 다른 전극인 카운터 전극(1311)은 전압을 픽셀들에 공급하기 위하여 모든 픽셀들에 공통으로 사용된다. 소스 신호 라인(1312)은 비디오 신호로서 전류 신호를 픽셀들에 전송하기 위하여 하나의 행 또는 하나의 열에 공통으로 사용된다.
도 13에 도시된 회로의 연결들이 설명된다. 파워 소스 라인(1310)은 제 1 트랜지스터(1300)의 제 1 단자, 제 2 트랜지스터(1301)의 제 1 단자, 제 1 커패시터(1307)의 하나의 전극, 및 제 2 커패시터(1308)의 하나의 전극에 연결된다. 제 1 커패시터(1307)의 다른 전극은 제 1 트랜지스터(1300)의 게이트에 연결되고, 제 2 커패시터(1308)의 다른 전극은 제 2 트랜지스터(1301)의 게이트에 연결된다. 제 1 커패시터(1307)의 다른 전극 및 제 1 트랜지스터(1300)의 게이트는 제 4 스위치(1305)를 통하여 제 2 커패시터(1308)의 다른 전극 및 제 2 트랜지스터(1301)의 게이트에 연결된다. 제 1 트랜지스터(1300)의 제 2 단자는 제 2 스위치(1303)를 통하여 제 1 트랜지스터(1300)의 게이트에, 제 1 스위치(1302)를 통하여 소스 신호 라인(1312)에, 및 제 5 스위치(1306)를 통하여 EL 소자(1309)의 하나의 전극에 연결된다. 제 2 트랜지스터(1301)의 제 2 단자는 제 3 스위치(1304)를 통하여 제 2 트랜지스터(1301)의 게이트에 연결된다.
여기서, 제 1 커패시터(1307)의 하나의 전극과 제 2 커패시터(1308)의 하나의 전극은 동작중 전위가 일정해지는 단자에만 연결될 필요가 있다. 예를 들어, 그들은 이전 행의 제 1 스위치(1302)의 제어 단자와 연결될 수 있으며, 또는 다른 기준 라인이 부가적으로 연결되도록 제공될 수 있다. 제 1 스위치(1302), 제 2 스위치(1303), 제 3 스위치(1304), 제 4 스위치(1305), 및 제 5 스위치(1306)는 도 13에 도시된 회로도가 도 14의 주기(T1)에서 도 15와 동등하게 되거나 도 14의 주기(T2)에서 도 16과 동등하게 되는 한, 어디든 정렬될 수 있다. 스위치들의 개수 또한 증가될 수 있다. 또한, 도 15는 주기(T1)에서 도 13에 도시된 픽셀 회로와 동등 회로이며, 도 16은 주기(T2)에서 도 13에 도시된 픽셀 회로와 동등 회로이다.
도 13에 도시된 회로의 동작이 도 14의 타이밍 차트를 참조하여 설명된다. 주기(T1)에서의 동작이 설명된다. 주기(T1)에서, 제 2 스위치(1303)가 켜지고, 따라서 제 1 트랜지스터(1300)가 다이오드-연결되며, 제 3 스위치(1304)가 켜지고, 따라서 제 2 트랜지스터(1301)가 다이오드-연결된다. 제 4 스위치(1305)가 꺼지며, 따라서 제 1 트랜지스터(1300)와 제 2 트랜지스터(1301)가 전기적으로 연결이 끊어진다. 제 5 스위치(1306)가 꺼지고, 따라서 EL 소자(1309)로의 전류 공급이 차단된다. 제 1 스위치(1302)가 켜지고 소스 신호 라인(1312)으로부터의 전류에 의해 입력된 비디오 신호가 제 1 트랜지스터(1300)로 흐른다. 제 1 커패시터(1307)는 제 1 트랜지스터(1300)의 게이트-소스 전압을 유지하여 비디오 신호의 전류가 제 1 트랜지스터(1300)를 통해 흐르게 한다. 제 2 커패시터(1308)는 제 2 트랜지스터(1301)를 통해 흐르는 전류가 없도록 게이트-소스 전압을 유지한다. 즉, 제 2 트랜지스터(1301)의 임계 전압이 유지되고 제 1 트랜지스터(1300)의 특성들(임계 전압, 이동도 등) 및 제 2 트랜지스터(1301)의 그것들이 서로 유사하면, 제 2 커패시터(1308)는 제 1 트랜지스터(1300)의 임계 전압과 거의 동일한 전압을 유지한다. 이때, 비디오 신호로서 입력된 Idata는 식(9)에 의해 표현되고, 제 1 커패시터(1307)에 유지된 전압은 식(10)에 의해 표현된다.
[식 9] 
(9)
[식 10] 
(10)
식들(9) 및 (10)에서, Idata는 소스 신호 라인(1312)을 통해 흐르는 비디오 신호의 전류값이고, 이는 주기(T1)에서 픽셀로 입력된다. β는 제 1 트랜지스 터(1300)의 채널 길이, 채널 폭, 이동도, 또는 산화물막의 커패시턴스와 같은 파라미터들을 포함하는 상수이다. Vgs(T1)은 제 1 트랜지스터(1300)의 게이트-소스 전압이다. 제 1 트랜지스터(1300)와 제 2 트랜지스터(1301)는 한 쌍이므로, Vth는 제 1 트랜지스터(1300)의 임계 전압일 뿐만 아니라 제 2 트랜지스터(1301)의 임계 전압이다.
주기(T2)에서의 동작이 설명된다. 주기(T2)에서, 제 2 스위치(1303)가 꺼지고, 따라서 제 1 트랜지스터(1300)가 다이오드-연결되지 않는다. 제 3 스위치(1304)가 꺼지고, 따라서 제 2 트랜지스터(1301)가 다이오드-연결되지 않는다. 제 4 스위치(1305)가 켜지며, 따라서 제 1 커패시터(1307)와 제 2 커패시터(1308)가 연결된다. 커패시터들에서 유지된 전압들은 용량성 결합에 의해 분할된다. 제 5 스위치(1306)가 켜지고 제 1 트랜지스터(1300)의 게이트-소스 전압에 대응하는 전류가 EL 소자(1309)로 공급된다. 제 1 스위치(1302)가 꺼지고 소스 신호 라인(1312)으로부터의 비디오 신호가 차단된다. 이때, 제 1 트랜지스터(1300)의 게이트 전압이 식(11)에 의해 표현되고, EL 소자(1309)로 공급된 전류값은 식(12)에 의해 표현된다.
[식 11] 
(11)
[식 12] 
(12)
식들(11) 및 (12)에서, Idata, β, Vth, 및 Vgs(T1)은 주기(T1)의 것들과 유사한다. Ioled는 주기(T2)에서 EL 소자(1309)로 공급된 전류값이다. 즉, 전압은 주기(T2)에서 제 1 트랜지스터(1300)의 게이트와 소스 사이에서 유지되므로 Ioled는 제 1 트랜지스터(1300)를 통해 흐르는 전류와 동일하다. C1307은 제 1 커패시터(1307)의 커패시턴스이며, 제 1 트랜지스터(1300)의 게이트 커패시턴스를 포함한다. C1308은 제 2 커패시터(1308)의 커패시턴스이며, 제 2 트랜지스터(1301)의 게이트 커패시턴스를 포함한다.
앞서 언급된 식(12)에서, Idata와 [C1307/(C1307+C1308)]의 제곱을 곱하여 얻어진 전류가 EL 소자(1309)로 공급될 수 있다. 더욱이, 주기(T2)에서, 제 1 트랜지스터(1300)의 특성들(임계 전압, 이동도 등)과 제 2 트랜지스터(1301)의 그것들이 서로 유사하다면, 다른 픽셀들 사이의 특성들이 변화할 때에도 동일한 비디오 신호라면 EL 소자(1309)로 공급된 전류값은 변하지 않는다.
이러한 방법으로, 픽셀로 입력된 비디오 신호의 전류보다 작은 전류가 구동 트랜지스터들의 특성들에서의 변동을 보정하는 동안 EL 소자에 공급될 수 있다. 따라서, 낮은 그레이 스케일을 표현할 때에도 비디오 신호로서 미세한 양의 전류를 입력하는 대신 어느 정도 큰 전류가 입력될 수 있다. 결과적으로, 소스 신호 라인 등의 기생 커패시턴스를 충전하는 속도가 증가될 수 있다. 주기(T1)에서 임계 전압이 얻어지고 비디오 신호가 동시에 기록되면, 픽셀 당 기록 시간은 짧아질 수 있다.
본 실시예 모드에서, 제 2 스위치(1303) 및 제 3 스위치(1304)가 동일한 타이밍으로 켜지고 꺼지므로, 그들은 공통 제어 단자를 가질 수 있다. 이러한 구조에서, 픽셀로 입력되는 신호들의 수 및 배선들의 수가 감소될 수 있다. 따라서, 픽셀을 제어하는 구동기 회로가 간단화될 수 있으며, 높은 구경비가 구현될 수 있다.
제 1 트랜지스터(1300)의 채널 폭, 채널 길이 등은 바람직하게는 제 2 트랜지스터(1301)의 것보다 길다. 제 1 트랜지스터(1300)의 특성들(임계 전압, 이동도 등)이 제 2 트랜지스터(1301)의 그것들과 유사할 필요만 있으며, 따라서 제 2 트랜지스터(1301)의 채널 폭을 더 좁게 하고 제 2 트랜지스터(1301)의 채널 길이를 더 짧게 함으로써 더 높은 구경비가 구현될 수 있다.
본 실시예 모드에서 설명된 스위칭 소자는 실시예 모드 1에서 설명된 것과 유사할 수 있다.
[실시예 모드 6]
실시예 모드 5에서, 스위칭 소자로서 트랜지스터가 사용될 수 있다. 본 실시예 모드는 도 17을 참조하여 n-채널 트랜지스터가 스위칭 소자로 사용되는 경우의 구성을 설명한다.
도 17에서, 제 1 트랜지스터(1300), 제 2 트랜지스터(1301), 제 1 커패시터(1307), 제 2 커패시터(1308), EL 소자(1309), 파워 소스 라인(1310), 카운터 전극(1311), 및 소스 신호 라인(1312)은 실시예 모드 5와 유사하다. 제 3 트랜지스터(1702), 제 4 트랜지스터(1703), 제 5 트랜지스터(1704), 제 6 트랜지스터(1705), 및 제 7 트랜지스터(1706)는 각각 스위칭 소자로서의 기능을 가지며, 선 형 영역에서 동작한다. 제 3 트랜지스터(1702), 제 4 트랜지스터(1703), 제 5 트랜지스터(1704), 제 6 트랜지스터(1705), 및 제 7 트랜지스터(1706)는 제 1 게이트 신호 라인(1712), 제 2 게이트 신호 라인(1713), 제 3 게이트 신호 라인(1714), 제 4 게이트 신호 라인(1715), 제 5 게이트 신호 라인(1716)으로부터의 디지털 신호에 의해 각각 제어되며, 디지털 신호가 하이(High)일 때 켜지고 디지털 신호가 로우(Low)일 때 꺼진다. 입력될 트랜지스터의 게이트-소스 전압을 그의 임계 전압보다 높게 만드는 신호 전압이 하이로 불리며, 입력될 트랜지스터의 게이트-소스 전압을 그의 임계 전압보다 낮게 만드는 신호 전압은 로우로 불린다.
도 17의 연결들이 설명된다. 파워 소스 라인(1310)은 제 1 트랜지스터(1300)의 제 1 단자, 제 2 트랜지스터(1301)의 제 1 단자, 제 1 커패시터(1307)의 하나의 전극, 및 제 2 커패시터(1308)의 하나의 전극에 연결된다. 제 1 커패시터(1307)의 다른 전극은 제 1 트랜지스터(1300)의 게이트에 연결되고, 제 2 커패시터(1308)의 다른 전극은 제 2 트랜지스터(1301)의 게이트에 연결된다. 제 1 커패시터(1307)의 다른 전극 및 제 1 트랜지스터(1300)의 게이트는 제 6 트랜지스터(1705)의 제 1 단자에 연결되고, 제 2 커패시터(1308)의 다른 전극 및 제 2 트랜지스터(1301)의 게이트는 제 6 트랜지스터(1705)의 제 2 단자에 연결된다. 제 1 트랜지스터(1300)의 제 2 단자는 제 4 트랜지스터(1703)의 제 1 단자에 연결되고, 제 4 트랜지스터(1703)의 제 2 단자는 제 1 트랜지스터(1300)의 게이트에 연결된다. 제 1 트랜지스터(1300)의 제 2 단자는 제 3 트랜지스터(1702)의 제 1 단자에 연결되고, 제 3 트랜지스터(1702)의 제 2 단자는 소스 신호 라인(1312)에 연결된다. 제 1 트랜지스 터(1300)의 제 2 단자는 제 7 트랜지스터(1706)의 제 1 단자에 연결되고 제 7 트랜지스터(1706)의 제 2 단자는 EL 소자(1309)의 하나의 전극에 연결된다. 제 2 트랜지스터(1301)의 제 2 단자는 제 5 트랜지스터(1704)의 제 1 단자에 연결되고 제 5 트랜지스터(1704)의 제 2 단자는 제 2 트랜지스터(1301)의 게이트에 연결된다.
여기서, 실시예 모드 5와 유사하게, 제 1 커패시터(1307)의 하나의 전극과 제 2 커패시터(1308)의 하나의 전극은 동작중 전위가 일정해지는 단자에만 연결될 필요가 있다. 예를 들어, 그들은 이전 행의 제 1 게이트 신호 라인(1712)에 연결될 수 있으며, 또는 다른 기준 라인이 부가적으로 연결되도록 제공될 수 있다. 제 3 트랜지스터(1702), 제 4 트랜지스터(1703), 제 5 트랜지스터(1704), 제 6 트랜지스터(1705), 및 제 7 트랜지스터(1706)가 도 17에 도시된 회로도가 도 18의 주기(T1)에서 도 15와 동등하게 되거나 도 18의 주기(T2)에서 도 16과 동등하게 되는 한, 어디든 정렬될 수 있다. 트랜지스터들의 개수 또한 증가될 수 있다. 또한, 도 15는 주기(T1)에서 도 17에 도시된 픽셀 회로와 동등 회로이며, 도 16은 주기(T2)에서 도 17에 도시된 픽셀 회로와 동등 회로이다.
도 17에 도시된 회로의 동작이 도 18의 타이밍 차트를 참조하여 설명된다. 주기(T1)의 동작이 설명된다. 주기(T1)에서, 제 4 트랜지스터(1703)가 켜지고, 따라서 제 1 트랜지스터(1300)가 다이오드-연결되며, 제 5 트랜지스터(1704)가 켜지고, 따라서 제 2 트랜지스터(1301)가 다이오드-연결된다. 제 6 트랜지스터(1705)가 꺼지며, 따라서 제 1 트랜지스터(1300)와 제 2 트랜지스터(1301)가 전기적으로 연결이 끊어진다. 제 7 트랜지스터(1706)가 꺼지고, 따라서 EL 소자(1309)로의 전류 공급이 차단된다. 제 3 트랜지스터(1702)가 켜지고 소스 신호 라인(1312)으로부터의 전류에 의해 입력된 비디오 신호가 제 1 트랜지스터(1300)로 흐른다. 제 1 커패시터(1307)는 제 1 트랜지스터(1300)의 게이트-소스 전압을 유지하여 비디오 신호의 전류가 제 1 트랜지스터(1300)를 통해 흐르게 한다. 제 2 커패시터(1308)는 제 2 트랜지스터(1301)로 흐르는 전류가 없도록 제 2 트랜지스터(1301)의 게이트-소스 전압을 유지한다. 즉, 제 2 트랜지스터(1301)의 임계 전압이 유지되고, 제 1 트랜지스터(1300)의 특성들 및 제 2 트랜지스터(1301)의 그것이 서로 유사하면, 제 2 커패시터(1308)는 제 1 트랜지스터(1300)의 임계 전압과 거의 동일한 전압을 유지한다. 이때, 실시예 모드 5와 유사하게, 비디오 신호로서 입력된 Idata는 식(9)에 의해 표현되고, 제 1 커패시터(1307)에 유지된 전압은 식(10)에 의해 표현된다.
식들(9) 및 (10)에서, Idata는 소스 신호 라인(1312)을 통해 흐르는 비디오 신호의 전류값이고, 이는 주기(T1)에서 픽셀로 입력된다. β는 제 1 트랜지스터(1300)의 채널 길이, 채널 폭, 이동도, 또는 산화물막의 커패시턴스와 같은 파라미터들을 포함하는 상수이다. Vgs(T1)은 제 1 트랜지스터(1300)의 게이트-소스 전압이다. 제 1 트랜지스터(1300)와 제 2 트랜지스터(1301)는 한 쌍이므로, Vth는 제 1 트랜지스터(1300)의 임계 전압일 뿐만 아니라 제 2 트랜지스터(1301)의 임계 전압이다.
주기(T2)에서의 동작이 설명된다. 주기(T2)에서, 제 4 트랜지스터(1703)가 꺼지고, 따라서 제 1 트랜지스터(1300)가 다이오드-연결되지 않는다. 제 5 트랜지스터(1704)가 꺼지고, 따라서 제 2 트랜지스터(1301)가 다이오드-연결되지 않는다. 제 6 트랜지스터(1705)가 켜지며, 따라서 제 1 커패시터(1307)와 제 2 커패시터(1308)가 연결된다. 커패시터들에서 유지된 전압들은 용량성 결합에 의해 분할된다. 제 7 트랜지스터(1706)가 켜지고 제 1 트랜지스터(1300)의 게이트-소스 전압에 대응하는 전류가 EL 소자(1309)로 공급된다. 제 3 트랜지스터(1702)가 꺼지고 소스 신호 라인(1312)으로부터의 비디오 신호가 차단된다. 이때, 실시예 모드 5와 유사하게, 제 1 트랜지스터(1300)의 게이트 전압이 식(11)에 의해 표현되고, EL 소자(1309)로 공급된 전류값은 식(12)에 의해 표현된다.
식들(11) 및 (12)에서, Idata, β, Vth, 및 Vgs(T1)은 주기(T1)의 것들과 유사한다. Ioled는 주기(T2)에서 EL 소자(1309)로 공급된 전류값이다. 즉, 전압은 주기(T2)에서 제 1 트랜지스터(1300)의 게이트와 소스 사이에서 유지되므로 Ioled는 제 1 트랜지스터(1300)를 통해 흐르는 전류와 동일하다. C1307은 제 1 커패시터(1307)의 커패시턴스이며, 제 1 트랜지스터(1300)의 게이트 커패시턴스를 포함한다. C1308은 제 2 커패시터(1308)의 커패시턴스이며, 제 2 트랜지스터(1301)의 게이트 커패시턴스를 포함한다.
앞서 언급된 식(12)에서, Idata와 [C1307/(C1307+C1308)]의 제곱을 곱하여 얻어진 전류가 EL 소자(1309)로 공급될 수 있다. 더욱이, 주기(T2)에서, 제 1 트랜지스터(1300)의 특성들(임계 전압, 이동도 등)과 제 2 트랜지스터(1301)의 그것들이 서로 유사하다면, 다른 픽셀들 사이의 특성들이 변화할 때에도 동일한 비디오 신호라면 EL 소자(1309)로 공급된 전류값은 변하지 않는다.
이러한 방법으로, 픽셀로 입력된 비디오 신호의 전류보다 작은 전류가 구동 트랜지스터들의 특성들에서의 변동을 보정하는 동안 EL 소자에 공급될 수 있다. 따라서, 낮은 그레이 스케일을 표현할 때에도 비디오 신호로서 미세한 양의 전류를 입력하는 대신 어느 정도 큰 전류가 입력될 수 있다. 결과적으로, 소스 신호 라인 등의 기생 커패시턴스를 충전하는 속도가 증가될 수 있다. 주기(T1)에서 임계 전압이 얻어지고 비디오 신호가 동시에 기록되면, 픽셀 당 기록 시간은 짧아질 수 있다.
여기서 스위칭 소자로서 n-채널 트랜지스터가 사용되었지만, p-채널 트랜지스터가 또한 사용될 수 있다. 그러한 경우에서, 스위칭 소자로 동작하는 트랜지스터의 게이트로 입력된 신호는 반전된다.
모든 스위칭 소자들에 대해 n-채널 트랜지스터를 사용하는 것에 의해, p-채널 트랜지스터를 위한 도핑 단계가 필요하지 않게 된다. 따라서, 제조 단계들이 간단화되며 저렴하게 수행될 수 있다. 또한, n-채널 트랜지스터만이 사용됨으로써, 비정질 실리콘이 트랜지스터를 형성하는데 사용될 수 있다. 이러한 경우에, 제조 단계들이 쉬워지고 기판의 확장에 적절하며, 따라서 저렴하고 큰 유기 EL 디스플레이가 제조될 수 있다.
본 실시예 모드에서, 제 2 게이트 신호 라인(1713)과 제 3 게이트 신호 라인(1714)이 공통 제어 신호를 사용하므로, 그들은 공통으로 사용될 수 있다. 이러한 구조에서, 픽셀로 입력되는 신호들의 수 및 배선들의 수가 감소될 수 있다. 따라서, 픽셀을 제어하는 구동기 회로가 간단화될 수 있으며, 높은 구경비가 구현될 수 있다.
제 1 트랜지스터(1300)의 채널 폭, 채널 길이 등은 바람직하게는 제 2 트랜지스터(1301)의 것보다 길다. 제 1 트랜지스터(1300)의 특성들(임계 전압, 이동도 등)이 제 2 트랜지스터(1301)의 그것들과 유사할 필요만 있으며, 따라서 제 2 트랜지스터(1301)의 채널 폭을 더 좁게 하고 제 2 트랜지스터(1301)의 채널 길이를 더 짧게 함으로써 더 높은 구경비가 구현될 수 있다.
여기서 스위칭 소자로서 n--채널 트랜지스터가 사용되었지만, p-채널 트랜지스터가 또한 사용될 수 있다. 그러한 경우에서, 스위칭 소자로 동작하는 트랜지스터의 게이트로 입력된 신호는 반전된다.
[실시예 모드 7]
본 실시예 모드는 트랜지스터들 중 하나의 전류 농도 때문에 생기는 트랜지스터의 특성들의 열화를 방지하기 위해 임계 전압을 얻는 트랜지스터를 사용하는 것에 의해 EL 소자로 공급된 전류를 제어하기 위한 디스플레이 디바이스의 구성을 도 19를 참조하여 설명한다.
도 19에서, 제 1 트랜지스터(1900)는 포화 상태에서 동작하며, 게이트-소스 전압에 의해 EL 소자(1909)로 공급된 전류값을 제어하는 구동 트랜지스터이다. 제 2 트랜지스터(1901)는 제 1 트랜지스터(1900)와 임계 전압 및 이동도와 같은 유사한 특성들을 가지며, 제 1 트랜지스터(1900)와 한쌍이다. 제 1 스위치(1902), 제 2 스위치(1903), 제 3 스위치(1904), 제 4 스위치(1905), 및 제 5 스위치(1906)는 각각 두개의 단자들과 제어 단자를 갖는 스위칭 소자들이며, 제어 단자에 의해 두개의 단자들이 전도(온) 또는 비전도(오프)되도록 제어된다. 제 1 커패시터(1907)는 한 쌍의 전극들을 가지며 제 1 트랜지스터(1900)의 게이트-소스 전압을 유지한다. 제 2 커패시터(1908)는 한 쌍의 전극들을 가지며 제 2 트랜지스터(1901)의 게이트-소스 전압을 유지한다. EL 소자(1909)는 한 쌍의 전극들을 가지며, 루미넌스가 전류값에 비례하여 결정된다. 파워 소스 라인(1910)은 전압을 픽셀들에 공급하기 위하여 하나의 행 또는 하나의 열에 공통으로 사용된다. EL 소자(1909)의 다른 전극인 카운터 전극(1911)은 전압을 픽셀들에 공급하기 위하여 모든 픽셀들에 공통으로 사용된다. 소스 신호 라인(1912)은 비디오 신호로서 전류 신호를 픽셀들에 전송하기 위하여 하나의 행 또는 하나의 열에 공통으로 사용된다.
도 19에 도시된 회로의 연결들이 설명된다. 파워 소스 라인(1910)은 제 1 트랜지스터(1900)의 제 1 단자, 제 2 트랜지스터(1901)의 제 1 단자, 제 1 커패시터(1907)의 하나의 전극, 및 제 2 커패시터(1908)의 하나의 전극에 연결된다. 제 1 커패시터(1907)의 다른 전극은 제 1 트랜지스터(1900)의 게이트에 연결되고, 제 2 커패시터(1908)의 다른 전극은 제 2 트랜지스터(1901)의 게이트에 연결된다. 제 1 커패시터(1907)의 다른 전극 및 제 1 트랜지스터(1900)의 게이트는 제 4 스위치(1905)를 통하여 제 2 커패시터(1908)의 다른 전극 및 제 2 트랜지스터(1901)의 게이트에 연결된다. 제 1 트랜지스터(1900)의 제 2 단자는 제 2 스위치(1903)를 통하여 제 1 트랜지스터(1900)의 게이트에, 및 제 5 스위치(1906)를 통하여 EL 소자(1909)의 하나의 전극에 연결된다. 제 2 트랜지스터(1901)의 제 2 단자는 제 3 스위치(1904)를 통하여 제 2 트랜지스터(1901)의 게이트에, 및 제 1 스위치(1902)를 통하여 소스 신호 라인(1912)에 연결된다.
여기서, 제 1 커패시터(1907)의 하나의 전극과 제 2 커패시터(1908)의 하나의 전극은 동작중 전위가 일정해지는 단자에만 연결될 필요가 있다. 예를 들어, 그들은 이전 행의 제 1 스위치(1902)의 제어 단자와 연결될 수 있으며, 또는 다른 기준 라인이 부가적으로 연결되도록 제공될 수 있다. 제 1 스위치(1902), 제 2 스위치(1903), 제 3 스위치(1904), 제 4 스위치(1905), 및 제 5 스위치(1906)는 도 19에 도시된 회로도가 도 20의 주기(T1)에서 도 21과 동등하게 되거나 도 20의 주기(T2)에서 도 22와 동등하게 되는 한, 어디든 정렬될 수 있다. 스위치들의 개수 또한 증가될 수 있다. 또한, 도 21는 주기(T1)에서 도 19에 도시된 픽셀 회로와 동등 회로이며, 도 22는 주기(T2)에서 도 19에 도시된 픽셀 회로와 동등 회로이다.
도 19에 도시된 회로의 동작이 도 20의 타이밍 차트를 참조하여 설명된다. 주기(T1)에서의 동작이 설명된다. 주기(T1)에서, 제 2 스위치(1903)가 켜지고, 따라서 제 1 트랜지스터(1900)가 다이오드-연결되며, 제 3 스위치(1904)가 켜지고, 따라서 제 2 트랜지스터(1901)가 다이오드-연결된다. 제 4 스위치(1905)가 꺼지며, 따라서 제 1 트랜지스터(1900)와 제 2 트랜지스터(1901)가 전기적으로 연결이 끊어진다. 제 5 스위치(1906)가 꺼지고, 따라서 EL 소자(1909)로의 전류 공급이 차단된다. 제 1 스위치(1902)가 켜지고 소스 신호 라인(1912)으로부터의 전류에 의해 입력된 비디오 신호가 제 2 트랜지스터(1901)로 흐른다. 제 2 커패시터(1908)는 제 2 트랜지스터(1901)의 게이트-소스 전압을 유지하여 비디오 신호의 전류가 제 2 트랜지스터(1901)를 통해 흐르게 한다. 제 1 커패시터(1907)는 제 1 트랜지스터(1900)로 흐르는 전류가 없도록 제 1 트랜지스터(1900)의 게이트-소스 전압을 유지한다. 즉, 제 1 트랜지스터(1900)의 임계 전압이 유지되고, 제 1 트랜지스터(1900)의 특성들 및 제 2 트랜지스터(1901)의 그것들이 서로 유사하면, 제 1 커패시터(1907)는 제 2 트랜지스터(1901)의 임계 전압과 거의 동일한 전압을 유지한다. 이때, 비디오 신호로서 입력된 Idata는 식(13)에 의해 표현되고, 제 2 커패시터(1908)에 유지된 전압은 식(14)에 의해 표현된다.
[식 13] 
(13)
[식 14] 
(14)
식들(13) 및 (14)에서, Idata는 소스 신호 라인(1912)을 통해 흐르는 비디오 신호의 전류값이고, 이는 주기(T1)에서 픽셀로 입력된다. β는 제 2 트랜지스터(1901)의 채널 길이, 채널 폭, 이동도, 또는 산화물막의 커패시턴스와 같은 파라미터들을 포함하는 상수이다. Vgs(T1)은 제 2 트랜지스터(1901)의 게이트-소스 전압이다. 제 1 트랜지스터(1900)와 제 2 트랜지스터(1901)는 한 쌍이므로, Vth는 제 1 트랜지스터(1900)의 임계 전압일 뿐만 아니라 제 2 트랜지스터(1901)의 임계 전압이다.
주기(T2)에서의 동작이 설명된다. 주기(T2)에서, 제 2 스위치(1903)가 꺼지고, 따라서 제 1 트랜지스터(1900)가 다이오드-연결되지 않는다. 제 3 스위 치(1904)가 꺼지고, 따라서 제 2 트랜지스터(1901)가 다이오드-연결되지 않는다. 제 4 스위치(1905)가 켜지며, 따라서 제 1 커패시터(1907)와 제 2 커패시터(1908)가 연결된다. 커패시터들에서 유지된 전압들은 용량성 결합에 의해 분할된다. 제 5 스위치(1906)가 켜지고 제 1 트랜지스터(1900)의 게이트-소스 전압에 대응하는 전류가 EL 소자(1909)로 공급된다. 제 1 스위치(1902)가 꺼지고 소스 신호 라인(1912)으로부터의 비디오 신호가 차단된다. 이때, 제 1 트랜지스터(1900)의 게이트 전압이 식(15)에 의해 표현되고, EL 소자(1909)로 공급된 전류값은 식(16)에 의해 표현된다.
[식 15] 
(15)
[식 16] 
(16)
식들(15) 및 (16)에서, Idata, β, Vth, 및 Vgs(T1)은 주기(T1)의 것들과 유사한다. Ioled는 주기(T2)에서 EL 소자(1909)로 공급된 전류값이다. 즉, 전압은 주기(T2)에서 제 1 트랜지스터(1900)의 게이트와 소스 사이에서 유지되므로 Ioled는 제 1 트랜지스터(1900)를 통해 흐르는 전류와 동일하다. C1907은 제 1 커패시터(1907)의 커패시턴스이며, 제 1 트랜지스터(1900)의 게이트 커패시턴스를 포함한다. C1908은 제 2 커패시터(1908)의 커패시턴스이며, 제 2 트랜지스터(1901)의 게 이트 커패시턴스를 포함한다.
앞서 언급된 식(16)에서, Idata와 [C1908/(C1907+C1908)]의 제곱을 곱하여 얻어진 전류가 EL 소자(1909)로 공급될 수 있다. 더욱이, 주기(T2)에서, 제 1 트랜지스터(1900)의 특성들(임계 전압, 이동도 등)과 제 2 트랜지스터(1901)의 그것들이 서로 유사하다면, 다른 픽셀들 사이의 특성들이 변화할 때에도 동일한 비디오 신호라면 EL 소자(1909)로 공급된 전류값은 변하지 않는다.
이러한 방법으로, 픽셀로 입력된 비디오 신호의 전류보다 작은 전류가 구동 트랜지스터들의 특성들에서의 변동을 보정하는 동안 EL 소자에 공급될 수 있다. 따라서, 낮은 그레이 스케일을 표현할 때에도 비디오 신호로서 미세한 양의 전류를 입력하는 대신 어느 정도 큰 전류가 입력될 수 있다. 결과적으로, 소스 신호 라인 등의 기생 커패시턴스를 충전하는 속도가 증가될 수 있다. 주기(T1)에서 임계 전압이 얻어지고 비디오 신호가 동시에 기록되면, 픽셀 당 기록 시간은 짧아질 수 있다.
구동 트랜지스터로서 제 1 트랜지스터(1900)를 제공하고 비디오 신호를 기록하기 위하여 제 2 트랜지스터(1901)를 제공하는 것에 의해, 전류가 트랜지스터들 중 하나를 통해 흐르도록 하는 연속성으로부터 보호될 수 있다. 결과적으로, 특성들의 열화에서의 제 1 트랜지스터(1900)와 제 2 트랜지스터(1901) 사이의 차이가 커지는 것이 방지될 수 있으며, 특성들이 서로 차이가 나는 것으로부터도 보호된다. 이러한 방법으로, 픽셀들에서 높은 이미지 품질과 낮은 루미넌스 변동들을 갖는 유기 EL 디스플레이가 제공될 수 있다. 또한, 트랜지스터의 특성들은 이것이 비 정질 실리콘으로 형성될 때 현저히 악화되는 것으로 알려져 있다.
본 실시예 모드에서, 제 2 스위치(1903) 및 제 3 스위치(1904)가 동일한 타이밍으로 켜지고 꺼지므로, 그들은 공통 제어 단자를 가질 수 있다. 이러한 구조에서, 픽셀로 입력되는 신호들의 수 또는 배선들의 수가 감소될 수 있다. 따라서, 픽셀을 제어하는 구동기 회로가 간단화될 수 있으며, 높은 구경비가 구현될 수 있다.
제 1 트랜지스터(1900)의 채널 폭, 채널 길이 등은 바람직하게는 제 2 트랜지스터(1901)의 것보다 길다. 제 1 트랜지스터(1900)의 특성들은 제 2 트랜지스터(1901)의 그것들(임계 전압, 이동도 등)과 유사할 필요만 있으며, 따라서 제 2 트랜지스터(1901)의 채널 폭을 더 좁게 하고 제 2 트랜지스터(1901)의 채널 길이를 더 짧게 함으로써 더 높은 구경비가 구현될 수 있다.
본 실시예 모드에서 설명된 스위칭 소자는 실시예 모드 1에서 설명된 것과 유사할 수 있다.
[실시예 모드 8]
실시예 모드 7에서, 스위칭 소자로서 트랜지스터가 사용될 수 있다. 본 실시예 모드는 도 23을 참조하여 n-채널 트랜지스터가 스위칭 소자로 사용되는 경우의 구성을 설명한다.
도 23에서, 제 1 트랜지스터(1900), 제 2 트랜지스터(1901), 제 1 커패시터(1907), 제 2 커패시터(1908), EL 소자(1909), 파워 소스 라인(1910), 카운터 전극(1911), 및 소스 신호 라인(1912)은 실시예 모드 7과 유사하다. 제 3 트랜지스터(2302), 제 4 트랜지스터(2303), 제 5 트랜지스터(2304), 제 6 트랜지스 터(2305), 및 제 7 트랜지스터(2306)는 각각 스위칭 소자로서의 기능을 가지며, 선형 영역에서 동작한다. 제 3 트랜지스터(2302), 제 4 트랜지스터(2303), 제 5 트랜지스터(2304), 제 6 트랜지스터(2305), 및 제 7 트랜지스터(2306)는 제 1 게이트 신호 라인(2312), 제 2 게이트 신호 라인(2313), 제 3 게이트 신호 라인(2314), 제 4 게이트 신호 라인(2315), 제 5 게이트 신호 라인(2316)으로부터의 디지털 신호에 의해 각각 제어되며, 디지털 신호가 하이(High)일 때 켜지고 디지털 신호가 로우(Low)일 때 꺼진다. 입력될 트랜지스터의 게이트-소스 전압을 그의 임계 전압보다 높게 만드는 신호 전압이 하이 전위로 불리며, 입력될 트랜지스터의 게이트-소스 전압을 그의 임계 전압보다 낮게 만드는 신호 전압은 로우 전위로 불린다.
도 23의 연결들이 설명된다. 파워 소스 라인(1910)은 제 1 트랜지스터(1900)의 제 1 단자, 제 2 트랜지스터(1901)의 제 1 단자, 제 1 커패시터(1907)의 하나의 전극, 및 제 2 커패시터(1908)의 하나의 전극에 연결된다. 제 1 커패시터(1907)의 다른 전극은 제 1 트랜지스터(1900)의 게이트에 연결되고, 제 2 커패시터(1908)의 다른 전극은 제 2 트랜지스터(1901)의 게이트에 연결된다. 제 1 커패시터(1907)의 다른 전극 및 제 1 트랜지스터(1900)의 게이트는 제 6 트랜지스터(2305)의 제 1 단자에 연결되고, 제 2 커패시터(1908)의 다른 전극 및 제 2 트랜지스터(1901)의 게이트는 제 6 트랜지스터(2305)의 제 2 단자에 연결된다. 제 1 트랜지스터(1900)의 제 2 단자는 제 4 트랜지스터(2303)의 제 1 단자에 연결되고, 제 4 트랜지스터(2303)의 제 2 단자는 제 1 트랜지스터(1900)의 게이트에 연결된다. 제 1 트랜지스터(1900)의 제 2 단자는 제 7 트랜지스터(2306)의 제 1 단자에 연결되고, 제 7 트랜지스터(2306)의 제 2 단자는 EL 소자(1909)의 하나의 전극에 연결된다. 제 2 트랜지스터(1901)의 제 2 단자는 제 5 트랜지스터(2304)의 제 1 단자에 연결되고 제 5 트랜지스터(2304)의 제 2 단자는 제 2 트랜지스터(1901)의 게이트에 연결된다. 제 2 트랜지스터(1901)의 제 2 단자는 제 3 트랜지스터(2302)의 제 1 단자에 연결되고, 제 3 트랜지스터(2302)의 제 2 단자는 소스 신호 라인(1912)에 연결된다.
여기서, 제 1 커패시터(1907)의 하나의 전극과 제 2 커패시터(1908)의 하나의 전극은 동작중 전위가 일정해지는 단자에만 연결될 필요가 있다. 예를 들어, 그들은 이전 행의 제 1 게이트 신호 라인(2312)에 연결될 수 있으며, 또는 다른 기준 라인이 부가적으로 연결되도록 제공될 수 있다. 제 3 트랜지스터(2302), 제 4 트랜지스터(2303), 제 5 트랜지스터(2304), 제 6 트랜지스터(2305), 및 제 7 트랜지스터(2306)가 도 23에 도시된 회로도가 도 41의 주기(T1)에서 도 21과 동등하게 되거나 도 41의 주기(T2)에서 도 22와 동등하게 되는 한, 어디든 정렬될 수 있다. 트랜지스터들의 개수 또한 증가될 수 있다. 또한, 도 21은 주기(T1)에서 도 41에 도시된 픽셀 회로와 동등 회로이며, 도 22는 주기(T2)에서 도 41에 도시된 픽셀 회로와 동등 회로이다.
주기(T1)의 동작이 설명된다. 주기(T1)에서, 제 4 트랜지스터(2303)가 켜지고, 따라서 제 1 트랜지스터(1900)가 다이오드-연결되며, 제 5 트랜지스터(2304)가 켜지고, 따라서 제 2 트랜지스터(1901)가 다이오드-연결된다. 제 6 트랜지스터(2305)가 꺼지며, 따라서 제 1 트랜지스터(1900)와 제 2 트랜지스터(1901)가 전 기적으로 연결이 끊어진다. 제 7 트랜지스터(2306)가 꺼지고, 따라서 EL 소자(1909)로의 전류 공급이 차단된다. 제 3 트랜지스터(2302)가 켜지고 소스 신호 라인(1912)으로부터의 전류에 의해 입력된 비디오 신호가 제 2 트랜지스터(1901)로 흐른다. 제 2 커패시터(1908)는 제 2 트랜지스터(1901)의 게이트-소스 전압을 유지하여 비디오 신호의 전류가 제 2 트랜지스터(1901)를 통해 흐르게 한다. 제 1 커패시터(1907)는 제 1 트랜지스터(1900)로 흐르는 전류가 없도록 제 1 트랜지스터(1900)의 게이트-소스 전압을 유지한다. 즉, 제 1 트랜지스터(1900)의 임계 전압이 유지되고, 제 1 트랜지스터(1900)의 특성들(임계 전압, 이동도 등) 및 제 2 트랜지스터(1901)의 그것이 서로 유사하면, 제 1 커패시터(1907)는 제 2 트랜지스터(1901)의 임계 전압과 거의 동일한 전압을 유지한다. 이때, 실시예 모드 7과 유사하게, 비디오 신호로서 입력된 Idata는 식(13)에 의해 표현되고, 제 2 커패시터(1908)에 유지된 전압은 식(14)에 의해 표현된다.
식들(13) 및 (14)에서, Idata는 소스 신호 라인(1912)을 통해 흐르는 비디오 신호의 전류값이고, 이는 주기(T1)에서 픽셀로 입력된다. β는 제 2 트랜지스터(1901)의 채널 길이, 채널 폭, 이동도, 또는 산화물막의 커패시턴스와 같은 파라미터들을 포함하는 상수이다. Vgs(T1)은 제 2 트랜지스터(1901)의 게이트-소스 전압이다. 제 1 트랜지스터(1900)와 제 2 트랜지스터(1901)는 한 쌍이므로, Vth는 제 1 트랜지스터(1900)의 임계 전압일 뿐만 아니라 제 2 트랜지스터(1901)의 임계 전압이다.
주기(T2)에서의 동작이 설명된다. 주기(T2)에서, 제 1 트랜지스터(2303)가 꺼지고, 따라서 제 1 트랜지스터(1900)가 다이오드-연결되지 않는다. 제 5 트랜지스터(2304)가 꺼지고, 따라서 제 2 트랜지스터(1901)가 다이오드-연결되지 않는다. 제 6 트랜지스터(2305)가 켜지며, 따라서 제 1 커패시터(1907)와 제 2 커패시터(1908)가 연결된다. 커패시터들에서 유지된 전압들은 용량성 결합에 의해 분할된다. 제 7 트랜지스터(2306)가 켜지고 제 1 트랜지스터(1900)의 게이트-소스 전압에 대응하는 전류가 EL 소자(1909)로 공급된다. 제 3 트랜지스터(2302)가 꺼지고 소스 신호 라인(1912)으로부터의 비디오 신호가 차단된다. 이때, 실시예 모드 7과 유사하게, 제 1 트랜지스터(1900)의 게이트 전압이 식(14)에 의해 표현되고, EL 소자(1909)로 공급된 전류값은 식(16)에 의해 표현된다.
식들(14) 및 (16)에서, Idata, β, Vth, 및 Vgs(T1)은 주기(T1)의 것들과 유사한다. Ioled는 주기(T2)에서 EL 소자(1909)로 공급된 전류값이다. 즉, 전압은 주기(T2)에서 제 1 트랜지스터(1900)의 게이트와 소스 사이에서 유지되므로 Ioled는 제 1 트랜지스터(1900)를 통해 흐르는 전류와 동일하다. C1907은 제 1 커패시터(1907)의 커패시턴스이며, 제 1 트랜지스터(1900)의 게이트 커패시턴스를 포함한다. C1908은 제 2 커패시터(1908)의 커패시턴스이며, 제 2 트랜지스터(1901)의 게이트 커패시턴스를 포함한다.
앞서 언급된 식(16)에서, Idata와 [C1908/(C1907+C1908)]의 제곱을 곱하여 얻어진 전류가 EL 소자(1909)로 공급될 수 있다. 더욱이, 주기(T2)에서, 제 1 트랜지스터(1900)의 특성들(임계 전압, 이동도 등)과 제 2 트랜지스터(1901)의 그것들이 서로 유사하다면, 다른 픽셀들 사이의 특성들이 변화할 때에도 동일한 비디오 신호라면 EL 소자(1909)로 공급된 전류값은 변하지 않는다.
이러한 방법으로, 픽셀로 입력된 비디오 신호의 전류보다 작은 전류가 구동 트랜지스터들의 특성들에서의 변동을 보정하는 동안 EL 소자에 공급될 수 있다. 따라서, 낮은 그레이 스케일을 표현할 때에도 비디오 신호로서 미세한 양의 전류를 입력하는 대신 어느 정도 큰 전류가 입력될 수 있다. 결과적으로, 소스 신호 라인 등의 기생 커패시턴스를 충전하는 속도가 증가될 수 있다. 주기(T1)에서 임계 전압이 얻어지고 비디오 신호가 동시에 기록되면, 픽셀 당 기록 시간은 짧아질 수 있다.
구동 트랜지스터로서 제 1 트랜지스터(1900)를 제공하고 비디오 신호를 기록하기 위하여 제 2 트랜지스터(1901)를 제공하는 것에 의해, 전류가 트랜지스터들 중 하나를 통해 흐르도록 하는 연속성으로부터 보호될 수 있다. 결과적으로, 특성들의 열화에서의 제 1 트랜지스터(1900)와 제 2 트랜지스터(1901) 사이의 차이가 커지는 것이 방지될 수 있으며, 특성들이 서로 차이가 나는 것으로부터도 보호된다. 이러한 방법으로, 픽셀들에서 높은 이미지 품질과 낮은 루미넌스 변동들을 갖는 유기 EL 디스플레이가 제공될 수 있다. 또한, 트랜지스터의 특성들은 이것이 비정질 실리콘으로 형성될 때 현저히 악화되는 것으로 알려져 있다.
모든 스위칭 소자들에 대해 n-채널 트랜지스터를 사용하는 것에 의해, p-채널 트랜지스터를 위한 도핑 단계가 필요하지 않게 된다. 따라서, 제조 단계들이 간단화되며 저렴하게 수행될 수 있다. 또한, n-채널 트랜지스터만이 사용됨으로써, 비정질 실리콘이 트랜지스터를 형성하는데 사용될 수 있다. 이러한 경우에, 제조 단계들이 쉬워지고 기판의 확장에 적절하며, 따라서 저렴하고 큰 유기 EL 디스플레이가 제조될 수 있다.
본 실시예 모드에서, 제 2 게이트 신호 라인(2313)과 제 3 게이트 신호 라인(2314)이 공통 제어 신호를 사용하므로, 그들은 공통으로 사용될 수 있다. 이러한 구조에서, 픽셀로 입력되는 신호들의 수 또는 배선들의 수가 감소될 수 있다. 따라서, 픽셀을 제어하는 구동기 회로가 간단화될 수 있으며, 높은 구경비가 구현될 수 있다.
제 1 트랜지스터(1900)의 채널 폭, 채널 길이 등은 바람직하게는 제 2 트랜지스터(1901)의 것보다 길다. 제 1 트랜지스터(1900)의 특성들(임계 전압, 이동도 등)이 제 2 트랜지스터(1901)의 그것들과 유사할 필요만 있으며, 따라서 제 2 트랜지스터(1901)의 채널 폭을 더 좁게 하고 제 2 트랜지스터(1901)의 채널 길이를 더 짧게 함으로써 더 높은 구경비가 구현될 수 있다.
여기서 스위칭 소자로서 n-채널 트랜지스터가 사용되었지만, p-채널 트랜지스터가 또한 사용될 수 있다. 그러한 경우에서, 스위칭 소자로 동작하는 트랜지스터의 게이트로 입력된 신호는 반전된다.
[실시예 모드 9]
본 실시예 모드는 실시예 모드들 1 내지 8에서 설명된 픽셀을 갖는 디스플레이 디바이스와, 디스플레이 디바이스에 포함된 소스 구동기, 게이트 구동기 등의 구성 예 및 그 동작을 설명한다.
먼저, 실시예 모드들 1 내지 8에서 설명된 픽셀을 갖는 디스플레이 디바이스 가 도 42를 참조하여 설명된다.
도 42에서, 소스 구동기(9000)는 비디오 신호로서 전류 신호를 픽셀부(9003)로 순차적으로 출력하는 구동기 회로이다. 소스 신호 라인들(S-1, S-2, 및 S-m)은 소스 구동기(9000)로부터 출력되는 비디오 신호를 픽셀(9002)로 전송하기 위한 신호 라인들이며, m(m은 2 또는 그보다 큰 자연수)행들의 소스 신호 라인들이 있다. 게이트 구동기(9001)는 픽셀(9002)을 스캐닝하고 제어하기 위하여 제어 신호들을 픽셀부(9003)로 순차적으로 출력하는 구동기 회로이다. 게이트 신호 라인들(G1-1, G1-2, G1-3, G1-4, G1-5, G2-1, G2-2, G2-3, G2-4, G2-5, Gn-1, Gn-2, Gn-3, Gn-4, 및 Gn-5)은 게이트 구동기(9001)로부터 출력되는 제어 신호들을 픽셀(9002)로 전송하기 위한 신호 라인들이며, n(n은 2 또는 그보다 큰 자연수)행의 게이트 신호 라인들이 있다. 픽셀(9002)은 실시예 모드들 1 내지 8에서 설명된 픽셀 구성을 갖는다. 도 42에 도시된 디스플레이 디바이스에서, 파워 소스 라인과 같은 배선은 편의를 위해 도시되지 않으나, 필요하면 부가적으로 제공될 수 있다.
도 42에 도시된 동작에서, 소스 구동기(9000)는 비디오 신호를 출력하고 게이트 구동기(9001)는 제어 신호를 출력하여 실시예 모드들 1 내지 8에서 설명된 동작이 수행될 수 있다. 또한, 도 42에서, 게이트 구동기(9001)는 5개의 게이트 신호 라인들을 이용하는 것에 의해 제어 신호들을 전송하지만, 그의 제어 신호들이 공통으로 사용될 수 있다면 게이트 신호 라인들은 공통으로 사용될 수 있다. 또한, 게이트 구동기(9001)는 실시예 모드들 1 내지 8에서 설명된 제어 신호들을 구현할 수 있으며, 예를 들면, 시프트 레지스터 또는 디코더 회로가 사용될 수 있다. 파형 또 는 전압은 버퍼 회로, 레벨 시프터 회로, 펄스 폭 제어 회로 등을 사용하는 것에 의해 변경될 수 있다는 것은 말할 필요가 없다.
여기서, 도 42에 도시된 소스 구동기(9000)의 구성 예가 도 43을 참조하여 설명된다.
도 43에서, 시프트 레지스터(9100)는 스위치(9101)의 온 또는 오프를 선택하기 위하여 2진 타이밍으로 제 1 행으로부터 순차적으로 스캔 신호들을 출력하는 회로이다. 시프트 레지스터(9100)는 도시되지 않은 시작 펄스에 의해 스캐닝을 시작한다. 전류 소스(9104)는 비디오 신호를 발생시키는 전류 소스이며 픽셀의 루미넌스에 따라 비디오 신호의 전류 값을 변화시킬 수 있다. 스위치(9101)는 시프트 레지스터(9100)로부터 출력된 스캔 신호에 의해 온 또는 오프되도록 제어된다. 스위치(9101)가 온일 때, 비디오 신호는 이를 통해 제 1 래치 회로(9102)로 전송된다. 제 1 래치 회로(9102)는 제 1 열로부터 스위치(9101)를 통해 전송된 비디오 신호를 순차적으로 유지한다. 모든 열들의 신호들이 유지될 때, 제 1 래치 회로(9102)는 모든 열들의 유지된 비디오 신호를 동시에 제 2 래치 회로(9103)로 출력한다. 또한, 제 1 래치 회로(9102)는 제 1 래치 회로 제어 라인(9105)에 의해 전송되는 제어 신호에 의해 제어된다. 제 2 래치 회로(9103)는 제 1 래치 회로(9102)로부터 출력된 비디오 신호를 유지하고 모든 열들의 유지된 비디오 신호를 동시에 소스 신호 라인으로 출력한다. 또한, 제 2 래치 회로(9103)는 제 2 래치 회로 제어 라인(9106)에 의해 제어된다.
제 1 주기 및 제 2 주기에서의 도 43의 동작들이 개별적으로 설명된다. 제 1 주기가 설명된다. 제 1 주기에서, 스위치(9101)는 시프트 레지스터(9100)로부터 출력된 스캔 신호에 의해 순차적으로 켜진다. 스위치(9101)가 켜지는 열에서, 비디오 신호는 스위치(9101)를 통하여 전송되고 제 1 래치 회로(9102)에서 유지된다. 이러한 동작은 마지막 열에서 비디오 신호가 제 1 래치 회로(9102)에서 유지될 때까지 반복된다. 이때, 제 1 래치 회로(9102) 및 제 2 래치 회로(9103)는 전기적으로 연결되지 않는다. 제 1 래치 회로(9102)의 출력은 제 2 래치 회로(9103)로 입력되지 않는다. 제 2 래치 회로(9103)는 이전 동작에서 유지된 비디오 신호에 대응하는 전류를 소스 신호 라인으로 출력한다.
제 2 주기가 설명된다. 제 2 주기에서, 스캔 신호가 시프트 레지스터(9100)로부터 출력되지 않으며, 모든 스위치(9101)가 오프된다. 따라서, 비디오 신호는 어떠한 제 1 래치 회로(9102)로도 입력되지 않는다. 제 1 래치 회로(9102)는 이전 동작에서 유지된 비디오 신호를 제 1 래치 회로(9103)로 동시에 모든 열들에서 출력한다. 제 2 래치 회로(9103)는 입력된 비디오 신호를 유지한다. 이때, 제 2 래치 회로(9103) 및 소스 신호 라인은 전기적으로 연결되지 않으며, 따라서, 비디오 신호는 소스 신호 라인으로 출력되지 않는다. 이러한 방법에서, 제 1 주기 및 제 2 주기를 반복하는 것에 이해, 비디오 신호가 픽셀로 전송될 수 있다.
도 43에서, 전류 소스(9104)의 전류 방향은 소스 신호 라인의 전류가 각 픽셀들로부터 제 2 래치 회로(9103)로 흐르는 방향이다. 이러한 방향은 픽셀의 구동 트랜지스터가 p-채널 트랜지스터일 때 유익하다. 또한, 픽셀의 구동 트랜지스터가 n-채널 트랜지스터인 경우에, 전류 소스(9104)의 전류 방향은 반전될 수 있다.
트랜지스터를 사용하여 전류 소스(9014)를 유리 기판 위에 형성하는 경우에, 전류 소스의 구성으로서 전류 미러 회로가 사용될 수 있다. 전류 미러 회로가 사용될 때, 제어기와 같은 외부 회로로부터 입력된 전류가 쉽게 증폭되거나 감소될 수 있으며, 따라서 보다 정밀한 전류가 비디오 신호로서 사용될 수 있다.
도 43에서, 비디오 신호를 발생시키는 단지 하나의 전류 소스가 있으나, 본 발명은 이에 제한되지 않는다. 예를 들어, 두개의 전류 소스들이 제공될 때, 두개의 비디오 신호들이 동시에 생성될 수 있으며, 따라서 두개의 열들의 스위치들(9101)이 시프트 레지스터(9100)로부터 출력된 스캔 신호들에 의하여 동시에 켜질 수 있고, 두개의 열들은 동시에 동작될 수 있다. 즉, 시프트 레지스터(9100)의 회로 스케일 및 모든 열들을 스캐닝하기 위한 시간이 반으로 줄어들 수 있으며, 많은 열들을 갖는 큰 디스플레이 디바이스가 동작될 수 있다.
제 2 래치 회로(9103)로부터 출력된 비디오 신호가 소스 신호 라인으로 출력되지만, 아날로그 버퍼 회로 등을 통하여 출력될 수도 있다. 결과적으로, 노이즈에 높은 저항을 갖는 비디오 신호가 보다 정확하게 픽셀에 기록될 수 있다.
제 1 래치 회로(9102)를 제어하는 제 1 래치 회로 제어 라인(9105)과 제 2 래치 회로(9103)를 제어하는 제 2 래치 회로 제어 라인(9106)에 입력된 제어 신호에 따라, 시프트 레지스터(9100)의 출력 펄스가 사용될 수 있다. 대안적으로, 시프트 레지스터(9100)의 시작 펄스가 또한 사용될 수 있다. 시프트 레지스터(9100)의 출력 펄스 또는 시작 펄스를 사용하는 것에 의해, 제어기로부터 입력된 신호들의 수가 감소된다. 따라서, 외부 회로가 쉽게 형성될 수 있으며, 이는 공간과 파워 소 비를 절약할 수 있다.
여기서, 도 42에 도시된 소스 구동기(9000)의 구성 예가 도 44를 참조하여 설명된다.
도 44에서, 시프트 레지스터(9200)는 제 1 래치 회로(9201)가 래치할 수 있는지 여부를 선택하기 위하여 2진 타이밍으로 제 1 열로부터 순차적으로 스캔 신호들을 출력하는 회로이다. 시프트 레지스터(9200)는 시작 펄스에 의해 스캐닝을 시작하지만, 도시되지는 않았다. 비디오 신호 라인들(9206)은 각각이 디지털 값을 갖는 전압에 의해 비디오 신호들을 전송하는 신호 라인들이며, 픽셀의 루미넌스에 따라 비디오 신호들을 변화시킬 수 있다. 제 1 래치 회로(9201)는 제 1 열로부터 비디오 신호를 순차적으로 유지한다. 비디오 신호들이 모든 열들에서 유지될 때, 유지된 비디오 신호들은 동시에 모든 열들에서 제 2 래치 회로(9202)로 출력된다. 제 1 래치 회로(9201)는 제 1 래치 회로 제어 라인(9207)에 의해 전송되는 제어 신호에 의해 제어된다. 제 2 래치 회로(9202)는 제 1 래치 회로(9201)로붙 출력된 비디오 신호를 유지하며 유지된 비디오 신호를 DAC(9203)에 모든 열들에서 동시에 출력한다. 제 2 래치 회로(9202)는 제 2 래치 회로 제어 라인(9208)에 의해 제어된다. DAC(9203)는 제 2 래치 회로(9202)로부터 출력되는, 각각이 디지털 값을 갖는 복수의 비디오 신호들을 입력하고, 비디오 신호들을 아날로그 전압으로서 트랜지스터(9204)로 출력하는 디지털-아날로그 변환 회로이다. 트랜지스터(9204)는 전류 소스로서 동작하며, 소스로서 기준 전압(9205)과 DAC(9203)로부터 출력된 아날로그 전압 사이의 전위차에 기초하여 소스 신호 라인으로 출력된 전류값을 결정하는 트 랜지스터이다.
제 1 주기 및 제 2 주기에서의 도 44의 동작들이 개별적으로 설명된다. 제 1 주기가 설명된다. 제 1 주기에서, 제 1 래치 회로(9201)는 시프트 레지스터(9200)로부터 출력된 스캔 신호에 의해 제 1 열로부터의 비디오 신호들을 순차적으로 유지한다. 이러한 동작은 마지막 열의 제 1 래치 회로(9201)에서 비디오 신호가 유지될 때까지 반복된다. 또한, 제 1 래치 회로(9201) 및 제 2 래치 회로(9202)는 전기적으로 연결되지 않으며, 따라서 제 1 래치 회로(9201)의 출력은 제 2 래치 회로(9202)로 입력되지 않는다. 제 2 래치 회로(9202)는 이전 동작에서 유지된 비디오 신호를 입력된 비디오 신호에 대응하는 아날로그 전압을 트랜지스터(9204)의 게이트로 출력하는 DAC(9203)로 출력한다. 여기서, 기준 전압(9205)이 소스 전압으로서 필수적으로 동작한다. 즉, 소스 신호 라인을 통해 흐르는 전류값은 DAC(9203)의 출력 전압과 기준 전압(9205) 사이의 전압에 의해서 결정된다.
제 2 주기가 설명된다. 제 2 주기에서, 스캔 신호는 시프트 레지스터(9200)로부터 출력되지 않으며, 어떠한 제 1 래치 회로(9201)도 비디오 신호를 부가적으로 유지하지 않는다. 제 1 래치 회로(9201)는 이전 동작에서 유지된 비디오 신호를 제 2 래치 회로(9202)로 동시에 모든 열들에서 출력하며, 제 2 래치 회로(9202)는 입력된 비디오 신호를 유지한다. 이때, 소스 구동기(9000) 및 소스 신호 라인은 전기적으로 연결되지 않는다.
이러한 방법에서, 제 1 주기와 제 2 주기를 반복하는 것에 의하여, 비디오 신호가 픽셀로 전송될 수 있다.
도 43에서, 비디오 신호 라인들(9206)은 복수의 그룹들로 분할될 수 있다. 예를 들어, 그들이 두개로 분할될 때, 시프트 레지스터(9200)로부터 출력된 스캔 신호에 의하여 상이한 비디오 신호들이 제 1 래치 회로들(9201)의 두개의 열들에서 동시에 유지될 수 있다. 즉, 시프트 레지스터(9200)의 회로 스케일 및 모든 열들을 스캐닝하는 시간이 반으로 감소될 수 있으며, 많은 열들을 갖는 큰 디스플레이 디바이스가 동작될 수 있다.
트랜지스터(9204)로부터 출력된 비디오 신호는 아날로그 버퍼 회로 등을 통하여 소스 신호 라인으로 출력될 수 있다. 비디오 신호가 아날로그 버퍼 회로를 통하여 출력될 때, 노이즈에 높은 저항을 갖는 비디오 신호가 보다 정확하게 픽셀에 기록될 수 있다.
트랜지스터(9204)는 도 44에서 n-채널 트랜지스터를 사용하고 있으나, p-채널 트랜지스터가 또한 사용될 수 있다. 전류가 한 방향에서 기준 전압(9205)으로 출력될 때 소스 전위가 고정되면 n-채널 트랜지스터를 사용하는 것이 유익하다. 전류가 소스 신호 라인으로 출력될 때 소스 전위가 고정도면 p-채널 트랜지스터를 사용하는 것이 유익하다.
제 1 래치 회로(9201)를 제어하는 제 1 래치 회로 제어 라인(9207) 및 제 2 래치 회로(9202)를 제어하는 제 2 래치 회로 제어 라인(9208)으로 입력된 제어 신호에 따라, 시프트 레지스터(9200)의 출력 펄스가 사용될 수 있다. 대안적으로, 시프트 레지스터(9200)의 시작 펄스가 또한 사용될 수 있다. 시프트 레지스터(9200)의 출력 펄스 또는 시작 펄스를 사용하는 것에 의해, 제어기로부터 입력된 신호들 의 수가 감소된다. 따라서, 외부 회로가 쉽게 형성될 수 있으며, 이는 공간과 파워 소비를 절약할 수 있다.
여기서, 도 42에 도시된 소스 구동기(9000)의 구성 예가 도 45를 참조하여 설명된다.
도 45에서, 시프트 레지스터(9300)는 제 1 래치 회로(9301)가 래치할 수 있는지 여부를 선택하기 위하여 2진 타이밍으로 제 1 행으로부터 스캔 신호들을 순차적으로 출력하는 회로이다. 시프트 레지스터(9300)는 도시되지는 않았지만 시작 펄스에 의해 스캐닝을 시작한다. 비디오 신호 라인들(9309)은 각각이 디지털 값을 갖는 전압에 의해 비디오 신호들을 전송하는 신호 라인들이며, 픽셀의 루미넌스에 따라 비디오 신호들을 변화시킬 수 있다. 제 1 래치 회로(9301)는 제 1 열로부터의 비디오 신호를 순차적으로 유지한다. 비디오 신호들이 모든 열들에서 유지될 때, 제 1 래치 회로(9301)는 모든 열들에서 동시에 제 2 래치 회로(9302)로 유지된 비디오 신호들을 출력한다. 제 1 래치 회로(9301)는 제 1 래치 회로 제어 라인(9310)에 의해 전송되는 제어 신호에 의해 제어된다. 제 2 래치 회로(9302)는 제 1 래치 회로(9301)로부터 출력된 비디오 신호를 유지하고, 유지된 비디오 신호를 제 1 스위치(9303), 제 2 스위치(9304), 및 제 3 스위치(9305)로 그들의 온/오프를 제어하기 위하여 모든 열들에서 동시에 출력한다. 제 2 래치 회로(9302)는 제 2 래치 회로 제어 라인(9311)에 의해 제어된다. 제 1 스위치(9303)는 제 1 전류 소스(9306)를 갖는 하나의 단자를 갖는다. 제 1 스위치(9303)가 켜질 때, 이는 제 1 전류 소스(9306)의 전류값을 소스 신호 라인으로 출력한다. 제 2 스위치(9304)는 제 2 전 류 소스(9307)를 갖는 하나의 단자를 갖는다. 제 2 스위치(9304)가 켜질 때, 이는 제 2 전류 소스(9307)의 전류값을 소스 신호 라인으로 출력한다. 제 3 스위치(9305)는 제 3 전류 소스(9308)를 갖는 하나의 단자를 갖는다. 제 3 스위치(9305)가 켜질 때, 이는 제 3 전류 소스(9308)의 전류값을 소스 신호 라인으로 출력한다.
제 1 주기 및 제 2 주기에서의 도 45의 동작들이 개별적으로 설명된다. 제 1 주기가 설명된다. 제 1 주기에서, 제 1 래치 회로(9301)는 시프트 레지스터(9300)로부터 출력된 스캔 신호에 의해 제 1 열로부터의 비디오 신호들을 순차적으로 유지한다. 이러한 동작은 마지막 열의 제 1 래치 회로(9301)에서 비디오 신호가 유지될 때까지 반복된다. 또한, 제 1 래치 회로(9301) 및 제 2 래치 회로(9302)는 전기적으로 연결되지 않으며, 따라서 제 1 래치 회로(9301)의 출력은 제 2 래치 회로(9302)로 입력되지 않는다. 제 2 래치 회로(9302)는 이전 동작에서 유지된 비디오 신호를 제 1 스위치(9303), 제 2 스위치(9304), 및 제 3 스위치(9305)로 출력하며, 이들은 각각 입력된 비디오 신호에 의해 켜지거나 꺼진다. 즉, 소스 신호 라인으로 출력된 전류값은 켜져있는 스위치들과 연결되는 제 1 전류 소스(9306), 제 2 전류 소스(9307), 및 제 3 전류 소스(9308)의 전류값들의 합에 대응한다.
제 2 주기가 설명된다. 제 2 주기에서, 스캔 신호는 시프트 레지스터(9300)로부터 출력되지 않으며, 어떠한 제 1 래치 회로(9301)도 비디오 신호를 부가적으로 유지하지 않는다. 제 1 래치 회로(9301)는 이전 동작에서 유지된 비디오 신호를 제 2 래치 회로(9302)로 동시에 모든 열들에서 출력하며, 제 2 래치 회로(9302)는 입력된 비디오 신호를 유지한다. 이때, 소스 구동기(9000) 및 소스 신호 라인은 전기적으로 연결되지 않는다. 이러한 방법에서, 제 1 주기와 제 2 주기를 반복하는 것에 의하여, 비디오 신호가 픽셀로 전송될 수 있다.
도 45에서, 비디오 신호 라인들(9309)은 복수의 라인들로 분할될 수 있다. 예를 들어, 그들이 두개로 분할될 때, 시프트 레지스터(9300)로부터 출력된 스캔 신호에 의하여 상이한 비디오 신호들이 제 1 래치 회로들(9301)의 두개의 열들에서 동시에 유지될 수 있다. 즉, 시프트 레지스터(9300)의 회로 스케일 및 모든 열들을 스캐닝하는 시간이 반으로 감소될 수 있으며, 많은 열들을 갖는 큰 디스플레이 디바이스가 동작될 수 있다.
제 1 래치 회로(9301)를 제어하는 제 1 래치 회로 제어 라인(9310) 및 제 2 래치 회로(9302)를 제어하는 제 2 래치 회로 제어 라인(9311)으로 입력된 제어 신호에 따라, 시프트 레지스터(9300)의 출력 펄스가 사용될 수 있다. 대안적으로, 시프트 레지스터(9300)의 시작 펄스가 또한 사용될 수 있다. 시프트 레지스터(9300)의 출력 펄스 또는 시작 펄스를 사용하는 것에 의해, 제어기로부터 입력된 신호들의 수가 감소된다. 따라서, 외부 회로가 쉽게 형성될 수 있으며, 이는 공간과 파워 소비를 절약할 수 있다.
본 실시예 모드에서 설명된 스위칭 소자는 실시예 모드 1에서 설명된 것과 유사할 수 있다.
[실시예 1]
본 실시예에서, 픽셀 구성 예가 설명된다. 도들 24a 및 24b는 본 발명의 패 널의 픽셀의 단면도들이다. 본 예에서, 트랜지스터는 픽셀에 제공된 스위칭 소자로 사용되며, 발광 소자는 픽셀에 제공된 디스플레이 매체로 사용된다.
도들 24a 및 24b에서, 참조 숫자 2400은 기판을 나타내고, 2401은 기저막을 나타내며, 2402는 제 1 반도체층을 나타내고, 2412는 제 2 반도체층을 나타내며, 2403은 제 1 절연막을 나타내고, 2404는 게이트 전극을 나타내며, 2414는 제 3 전극을 나타내고, 2405는 제 2 절연막을 나타내며, 2406은 제 1 전극을 나타내고, 2407은 제 2 전극을 나타내며, 2408은 제 3 절연막을 나타내고, 2409는 발광층을 나타내며, 2416은 제 5 전극을 나타낸다. 참조 숫자 2410은 트랜지스터를 나타내고, 2415는 발광 소자를 나타내며, 2411은 커패시터를 나타낸다. 도들 24a 및 24b에서, 트랜지스터(2410) 및 커패시터(2411)는 픽셀을 구성하는 소자들을 대표하는 것으로 도시된다. 도 24a의 구성이 설명된다.
기판(2400)으로서, 예를 들어, 바륨 붕규산염 유리, 알루미노 붕규산염 유리 등으로 형성된 유리 기판, 석영 기판, 세라믹 기판 등이 사용될 수 있다. 또한, 스테인레스 스틸 기판을 포함하는 금속 기판 또는 절연막으로 싸인 표면을 갖는 반도체 기판이 또한 사용될 수 있다. 플라스틱과 같은 유연한 화학 수지로 형성된 기판이 또한 사용될 수 있다. 기판(2400)의 표면은 CMP 방법 등에 의하여 연마됨으로써 평탄화될 수 있다.
기저막(2401)으로서, 실리콘 산화물, 실리콘 질화물, 실리콘 질산화물 등으로 형성된 절연막이 사용될 수 있다. 기저막(2401)은 Na와 같은 알칼리 금속 또는 기판(2400)에 포함된 알칼리 토금속이 제 1 반도체막(2402) 위로 분산되거나 트랜 지스터(2410)의 특성들(임계 전압, 이동도 등)에 안좋은 영향을 미치는 것으로부터 보호될 수 있다. 도들 24a 및 24b에서, 기저막(2401)은 단일층 구조를 가지지만, 둘 또는 그 이상의 복수의 층들로 구성될 수 있다. 석영 기판을 사용하는 경우와 같이 불순물의 분산이 큰 문제가 되지 않을 때, 기저막(2401)은 필수적으로 제공될 필요가 없다는 것이 주의된다.
제 1 반도체층(2402) 및 제 2 반도체층(2412)으로서, 패터닝되는 결정질 반도체막 또는 비정질 반도체막이 사용될 수 있다. 결정질 반도체막은 비정질 반도체막을 결정화하는 것에 의해 형성될 수 있다. 결정화 방법으로서, 레이저 결정화 방법, RTA 또는 어닐링 노(annealing furnace)를 사용하는 열적 결정화 방법, 결정화를 촉진시키는 금속 원소를 사용하는 열적 결정화 방법 등이 사용될 수 있다. 제 1 반도체층(2402)은 채널 형성 영역과 도전성 타입을 나타내는 불순물 원소들이 부가되는 한 쌍의 불순물 영역들을 갖는다. 불순물 원소가 낮은 농도로 부가되는 불순물 영역은 채널 형성 영역과 한 쌍의 불순물 영역들 사이에 제공될 수 있다는 것이 주의된다. 도전성 타입을 나타내는 불순물 원소는 모든 제 2 반도체층(2412)에 부가될 수 있다.
제 1 절연막(2403)으로서, 실리콘 산화물, 실리콘 질화물, 실리콘 질산화물 등의 단일층 또는 복수의 적층들이 사용될 수 있다. 수소를 포함한 막이 제 1 절연막(2403)으로 사용되면, 이에 의해 제 1 반도체층(2402)은 탈수소화된다는 것이 주의된다.
게이트 전극 및 제 4 전극(2414)으로서, Ta, W, Ti, Mo, Al, Cu, Cr 및 Nd로 부터 선택된 원소 또는 복수의 원소들을 포함하는 합금이나 화합물의 단일층 또는 적층 구조가 사용될 수 있다.
트랜지스터(2410)는 제 1 반도체층(2402), 게이트 전극(2404), 제 1 반도체층(2402)과 게이트 전극(2404) 사이의 제 1 절연막(2403)으로 구성된다. 도들 24a 및 24b에서, 발광 소자(2915)의 제 2 전극(2407)에 연결된 트랜지스터(2410) 만이 픽셀을 구성하는 트랜지스터로 도시되나, 복수의 트랜지스터들이 또한 사용될 수 있다. 또한, 본 실시예에서 트랜지스터(2410)는 최상 게이트 타입 트랜지스터이지만, 반도체층 아래에 게이트 전극을 갖는 바닥 게이트 타입 트랜지스터 또는 반도체층 위와 아래에 게이트 전극들을 갖는 이중 게이트 타입 트랜지스터일 수 있다.
커패시터(2411)에서, 제 1 절연막(2403)이 유전체로 사용되며, 제 1 절연막(2403)을 샌드위치하며 서로 마주보는 제 2 반도체층(2412) 및 제 4 전극(2414)이 한 쌍의 전극들로 사용된다. 도들 24a 및 24b는 제 1 반도체층(2402)과 동시에 형성되는 제 2 반도체층(2412)이 한 쌍의 전극들 중 하나로 사용되고, 트랜지스터(2410)의 게이트 전극(2404)과 동시에 형성되는 제 4 전극(2414)이 다른 전극으로 사용되는 예들을 도시하였으나, 본 발명은 이러한 구조에 제한되지 않는다는 것이 주의된다.
제 2 절연막(2405)으로서, 무기 절연막 또는 유기 절연막의 단일층 또는 적층들이 사용될 수 있다. 무기 절연막으로서, CVD 방법에 의해 형성된 실리콘 산화물막, SOG(Spin On Glass) 방법에 의해 형성된 실리콘 산화물막 등이 사용될 수 있다. 유기 절연막으로서, 폴리이미드, 폴리아미드, BCB(벤조사이클로부틴), 아크릴, 포지티브 타입 감광성 유기 수지, 네거티브 타입 감광성 유기 수지로 형성된 막 등이 사용될 수 있다.
제 2 절연막(2405)으로서, 실리콘(Si)과 산소(O) 결합의 골격 구조를 갖는 재료가 사용될 수 있다. 이러한 재료의 치환기(substituent)로서, 적어도 수소를 포함하는 유기 그룹(예를 들면, 알킬 그룹 또는 방향성 탄화 수소)이 사용된다. 치환기로서, 불소 그룹이 또한 사용될 수 있다. 대안적으로, 적어도 수소를 포함하는 유기 그룹 및 불소 그룹이 사용될 수 있다.
제 2 절연막(2405)의 표면은 질화된 고밀도 플라즈마에 의해 처리될 수 있다. 고밀도 플라즈마는 높은 주파수, 예를 들어 2.45GHz의 마이크로파를 사용하는 것에 의해 생성된다. 고밀도 플라즈마로서, 그의 전자 밀도가 1 x 1011 내지 1 x 1013cm-3이고 전자 온도가 0.2 내지 2.0 eV(더욱 바람직하게는 0.5 내지 1.5 eV)인 고밀도 플라즈마가 사용된다는 것에 주의한다. 낮은 전자 온도를 특징으로 하는 이러한 고밀도 플라즈마는 활성류(active species)의 낮은 운동 에너지를 갖기 때문에, 종래의 플라즈마 처리에 비교하여 보다 적은 플라즈마 손상으로 보다 적은 단점들을 갖는 막이 형성될 수 있다. 고밀도 플라즈마 처리에서, 기판(2400)의 온도는 350 내지 450에서 설정된다. 또한, 고밀도 플라즈마를 생성하기 위한 장치에서, 마이크로파를 생성하기 위한 안테나와 기판(2400) 사이의 거리는 20 내지 80 mm(바람직하게는 20 내지 60 mm)로 설정된다.
질소(N) 및 희가스(rare gas)의 대기(He, Ne, Ar, Kr, 및 Xe의 적어도 하나 를 포함하는), 또는 질소, 수소(H), 및 희가스의 대기, 또는 암모늄(NH3) 및 희가스의 대기에서, 제 2 절연막(2405)의 표면을 질화하기 위하여 상술된 고밀도 플라즈마 처리가 수행된다. 고밀도 플라즈마로 질화 처리에 의하여 형성된 제 2 절연막(2405)의 표면은 H, He, Ne, Ar, Kr, 또는 Xe와 같은 원소와 혼합된다. 예를 들어, 실리콘 산화물막 또는 실리콘 산화질화물막이 제 2 절연막(2405)으로 사용되며, 그의 표면은 실리콘 질화물막을 형성하기 위하여 고밀도 플라즈마로 처리된다. 이렇게 형성된 실리콘 질화물막에 포함된 수소를 사용하는 것에 의하여, 트랜지스터(2410)의 제 1 반도체층(2402)이 수소화될 수 있다. 또한, 수소화 처리는 앞서 언급된, 제 1 절연막(2403)에 포함된 수소를 사용하는 수소화 처리와 조합될 수 있다. 절연막은 또한 제 2 절연막(2405)으로서 사용될 앞서 언급된 고밀도 플라즈마 처리에 의해 형성된 질화물막 상에 형성될 수 있다는 것에 주의한다.
제 1 전극(2406)으로서, Al, Ni, C, W, Mo, Ti, Pt, Cu, Ta, Au, 및 Mn으로부터 선택된 하나의 원소, 또는 복수의 원소들을 포함하는 합금으로 형성된 단일층 또는 적층들이 사용될 수 있다.
제 2 전극(2407) 및 제 4 전극(2417)의 하나 또는 모두가 수송 전극(transparent electrode)으로 형성될 수 있다. 수송 전극에 대하여, 텅스텐 산화물을 포함하는 인듐 산화물(IWO), 텅스텐 산화물과 아연 산화물을 포함하는 인듐 산화물(IWZO), 티타늄 산화물을 포함하는 인듐 산화물(ITiO), 티타늄 산화물을 포함하는 인듐 주석 산화물(ITTiO) 등이 사용될 수 있다. 인듐 주석 산화물(ITO), 인 듐 아연 산화물(IZO), 실리콘 산화물이 부가된 인듐 주석 산화물(ITSO) 등이 또한 사용될 수 있다는 것은 말할 필요가 없다.
정공 주입/수송층, 발광층, 및 전자 주입/수송층과 같은, 상이한 기능들을 갖는 복수의 층들을 사용하여 발광층을 형성하는 것이 바람직하다.
정공 수송 특성을 갖는 유기 화합 물질 및 유기 화합 물질에 반대되는 전자 수용 특성을 갖는 무기 화합 물질을 포함하는 복합 물질을 사용하여 정공 주입/수송층을 형성하는 것이 바람직하다. 결과적으로, 적은 내부 캐리어들을 원래부터 갖는 유기 화합물에서 많은 정공 캐리어들이 생성되고, 따라서 뛰어난 정공 주입/수송 특성이 얻어질 수 있다. 이러한 결과에 의해, 구동 전압이 이전보다 더욱 낮아질 수 있다. 또한, 정공 주입/수송층이 구동 전압의 증가없이 두껍게 만들어질 수 있으므로, 먼지 등에 의해 발생되는 발광 소자의 단락(short-circuit)이 또한 억제될 수 있다.
정공 수송 특성을 갖는 유기 물질로서, 4,4',4"-트리스[N-(3-메틸페닐)-N-페닐아미노]트리페닐아민(4,4',4"-tris[N-(3-methylphenyl)-N-phenylamino] triphenylamine, 약어:MTDATA); 1,3,5-트리스[N,N-디(m-톨릴)아미노]벤젠(1,3,5-tris[N,N-di(m-tolyl)amino]benzene, 약어:m-MTDAB); N,N'-디페닐-N,N'-비스(3-메틸페닐)-1,1'-비페닐-4,4'-디아민(N,N'-diphenyl-N,N'-bis(3-methylphenyl)-1,1'-biphenyl-4,4'-diamine, 약어:TPD), 4,4'-비스[N-(1-나프틸)-N-페닐아미노]비페닐 (4,4'-bis[N-(1-naphthyl)-N-phenylamino]biphenyl, 약어:NPB); 등이 주어질 수 있다. 그러나, 본 발명은 이들에 제한되지 않는다.
전자 수용 특성을 갖는 무기 화합 물질로서, 티타늄 산화물, 지르코늄 산화물, 바나듐 산화물, 몰리브덴 산화물, 텅스텐 산화물, 레늄 산화물, 루테늄 산화물, 아연 산화물 등이 주어질 수 있다. 특히, 바나듐 산화물, 몰리브덴 산화물, 텅스텐 산화물, 및 레늄 산화물은 그들이 진공 증발이 가능하고 쉽게 조절될 수 있기 때문에 바람직하다.
전자 수송 특성을 갖는 유기 화합 물질을 이용하는 것에 의해 전자 주입/수송층이 형성된다. 특히, 트리스(8-퀴놀리노레이토)알루미늄(tris(8-quinolinolato)aluminum, 약어:Alq3), 트리스(4-메틸-8-퀴놀리노레이토)알루미늄(tris(4-methyl-8-quinolinolato)aluminum, 약어:Almq3) 등이 주어질 수 있다; 그러나, 본 발명은 이들에 제한되지 않는다.
발광층으로서, 9,10-디(2-나프틸)안트라센(9,10-di(2-naphthyl)anthracene,약어:DNA); 9,10-디(2-나프틸)-2-테트-부틸안트라센(9,10-di(2-naphthyl)-2-tert-butylanthracene,약어:t-BuDNA); 4,4'-비스(2,2-디페닐비닐)비페닐(4,4'-bis(2,2-diphenylvinyl)biphenyl,약어:DPVBi); 콤마린 30(coumarin 30); 콤마린 6; 콤마린 545; 콤마린 545T; 페릴렌(perylene); 루브렌(rubrene); 페리플란덴(periflanthene); 2,5,8,11-테트라(테트-부틸)페릴렌(2,5,8,11-tetra(tert-buthyl)perylene,약어:TBP); 9,10-디페닐안트라센(9,10-diphenylanthracene,약어:DPA); 5,12-디페닐테트라센(5,12-diphenyltetracene); 4-(디시아노메틸렌)-2-메틸-[p-(디메틸아미노)스틸린]-4H-파이란(4-(dicyanomethylene)-2-methyl-[p- (dimethylamino)styryl]-4H-pyran),약어:DCM1); 4-(디시아노메틸렌)-2-메틸-6-[2-(줄로리딘-9-일)에테닐]-4H-파이란(4-(dicyanomethylene)-2-methyl-6-[2-(julolidine-9-yl)ethenyl]-4H-pyran,약어:DCM2); 4-(디시아노메틸렌)-2,6-비스[p-(디메틸아미노)스틸린]-4H-파이란(4-(dicyanomethylene)-2,6-bis[p-(dimethylamino)styryl]-4H-pyran,약어:BisDCM); 등이 사용될 수 있다. 또한, 인광을 방출할 수 있는 다음 화합물들이 또한 사용될 수 있다: 비스[2-(4',6'-디플루오로페닐)피리디네이토-N,C2']이리듐(피콜리네이토)(bis[2-(4',6'-difluorophenyl) pyridinato-N,C2']iridium(picolinato),약어:FIrpic); 비스{2-[3',5'-비스(트리플루오로메틸)페닐]피리디네이토-N,C2'}이리듐(피콜리네이토)(bis{2-[3',5'-bis(trifluoromethyl)phenyl]pyridinato-N,C2'}iridium(picolinato),약어:Ir(CF3ppy)2(pic)); 트리스(2-페닐피리디네이토-N,C2')이리듐(tris(2-phenylpyridinato-N,C2')iridium,약어:Ir(ppy)3); 비스(2-페닐피리디네이토-N,C2')이리듐(아세틸아세토네이토)(bis(2-phenylpyridinato-N,C2')iridium(acetylacetonato),약어:Ir(ppy)2(acac)); 비스[2-(2'-티에닐)피리디네이토-N,C3']이리듐(아세틸아세토네이토)(bis[2-(2'-thienyl)pyridinato-N,C3']iridium(acetylacetonato),약어:Ir(thp)2(acac)); 비스(2-페닐퀴놀리네이토-N,C2')이리듐(아세틸아세토네이토)(bis(2-phenylquinolinato-N,C2')iridium(acetylacetonato),약어:Ir(pq)2(acac)); 비스[2-(2'-벤조티에닐)피리디네이토-N,C3']이리듐(아세틸아세토네이토)(bis[2-(2'-benzo thienyl)pyridinato-N,C3']iridium(acetylacetonato),약어:Ir(btp)2(acac)); 등.
또한, 발광층을 형성하는데 사용될 수 있는 고분자 전자발광 물질로서, 폴리 파라페닐렌비닐렌-계(polyparaphenylenevinylene-based), 폴리파라페닐렌-계(polyparaphenylene-based), 폴리티오펜-계(polythiophene-based), 또는 폴리플로렌-계(polyflorene-based) 물질이 주어질 수 있다.
임의의 경우에서, 발광층의 구조는 변화될 수 있다. 발광 소자로서의 기능이 이루어지는 한, 이러한 변화들은 특정 정공 또는 전자 주입/수송층 또는 발광층을 제공하거나 발광 재료를 분포시키는 대신 전용 전극을 제공하는 것으로 포함되도록 해석된다.
제 2 전극(2407) 및 제 4 전극(2471)의 다른 하나는 광 전송 특성을 갖지 않는 물질을 이용하여 형성될 수 있다. 예를 들어, Li 또는 Cs와 같은 알칼리 금속, Mg, Ca, 또는 Sr과 같은 알칼리 토류 금속, 이들 원소들을 포함하는 합금(예를 들어, Mg:Ag, Al:Li, Mg:In 등), 이들 원소들의 화합물(예를 들어, CaF2와 같은 칼슘 불화물 또는 Ca3N2와 같은 칼슘 질화물)이 사용될 수 있다. 또한, Yb 또는 Er과 같은 희토류 금속이 사용될 수 있다.
제 3 절연막(2408)으로서, 제 2 절연막(2405)과 유사한 물질이 사용될 수 있다. 제 3 절연막(2408)은 제 2 전극(2407)의 주변에 형성되어 제 2 전극(2407)의 에지부를 덮고, 인접 픽셀들 사이의 발광층(2409)을 분리시키는 기능을 갖는다.
발광층(2409)은 단일층 또는 복수의 층들로 형성된다. 발광층(2409)이 복수의 층들로 구성될 때, 이들 층들은 캐리어 수송 특성의 관점에서 정공 주입층, 정공 수송층, 발광층, 전자 수송층, 전자 주입층 등으로 카테코리화될 수 있다. 층들 사이의 경계는 항상 명확해야할 필요는 없다는 것이 주의된다. 양 층들을 형성하는 물질은 일부 혼합될 수 있으며, 여기서는 경계가 불명확해질 수 있다. 유기 물질 또는 무기 물질이 각 층을 위하여 사용될 수 있다. 유기 물질로서, 임의의 고분자, 중간 분자, 및 저분자 물질이 사용될 수 있다.
발광 소자(2415)는 발광층(2409)과 발광층(2409)을 샌드위치하도록 오버랩되는 제 2 전극(2407), 및 제 4 전극(2417)으로 구성된다. 제 2 전극(2407)과 제 4 전극(2417) 중 하나는 애노드에 대응하고 다른 하나는 캐소드에 대응한다. 바이어스된 전압이 애노드와 캐소드 사이에 인가되는 임계 전압보다 높을 때, 전류는 애노드에서 캐소드로 흐르고, 따라서 발광 소자(2415)는 광을 방출한다.
도 24b에 도시된 구조가 설명된다. 도 24a의 것과 동일한 부분들은 동일한 참조 숫자들로 나타내었으며 그의 설명은 생략됨에 주의한다. 제 4 절연막(2418)이 제 2 절연막(2405)과 제 3 절연막(2408) 사이에 부가적으로 제공되는 도 24b는 도 24a에 대응한다. 제 5 전극(2416) 및 제 1 전극(2406)은 제 4 절연막(2418)에 제공된 접촉 홀을 통해 연결된다.
제 4 절연막(2418)은 제 2 절연막(2405)과 유사한 구조를 가질 수 있다. 제 5 전극(2416)은 제 1 전극(2406)과 유사한 구조를 가질 수 있다.
[실시예 2]
본 실시예는 트랜지스터의 반도체층으로서 비정질 실리콘(a-Si:H)막을 사용하는 경우를 설명한다. 도들 28a 및 28b는 최상 게이트 타입 트랜지스터를 도시하며 도들 29a 내지 30b는 바닥 게이트 타입 트랜지스터들을 도시한다.
도 28a는 비정질 실리콘으로 형성된 반도체층을 갖는 트랜지스터의 단면도를 도시한다. 도 28a에 도시된 바와 같이, 기저막(2802)이 기판(2801) 상에 형성된다. 또한, 픽셀 전극(2803)이 기저막(2802) 상에 형성된다. 제 1 전극(2804)이 픽셀 전극(2803)과 동일 물질로 동일 층에서 형성된다.
유리 기판, 석영 기판, 세라믹 기판 등이 기판으로 사용될 수 있다. 또한, 기저막(2802)으로서 알루미늄 산화물, 실리콘 산화물, 실리콘 산화질화물 등의 단일층 또는 적층들이 사용될 수 있다.
또한, 제 1 배선(2805) 및 제 2 배선(2806)이 기저막(2802) 상에 형성된다. 픽셀 전극(2803)의 에지부가 제 1 배선(2805)으로 덮힌다. n-타입 도전성을 갖는 제 1 n-타입 반도체층(2807) 및 제 2 n-타입 반도체층(2808)이 제 1 배선(2805) 및 제 2 배선(2806) 위에 형성된다. 반도체층(2809)은 제 1 배선(2805)과 제 2 배선(2806) 사이의 기저막(2802) 상에 형성된다. 반도체층(2809)의 일부는 제 1 n-타입 반도체층(2807) 및 제 2 n-타입 반도체층(2808) 위로 확장한다. 이러한 반도체층은 비정질 실리콘(a-Si:H)과 같은 비-결정성을 갖는 반도체막과 마이크로결정 반도체(μ-Si:H)로 형성된다는 것이 주의된다. 게이트 절연막(2810)이 반도체층(2809) 상에 형성된다. 또한, 게이트 절연막(2810)과 동일 물질로 동일층에 형성된 절연막(2811)이 제 1 전극(2804) 위에 또한 형성된다. 실리콘 산화물막, 실리콘 질화물막 등이 게이트 절연막(2810)으로 사용된다는 것이 주의된다.
게이트 전극(2812)이 게이트 절연막(2810) 상에 형성된다. 또한, 게이트 전극과 동일 물질로 동일층에 형성된 제 2 전극(2813)이 그 사이에 놓인 절연 막(2811)을 갖는 제 1 전극(2804) 상에 형성된다. 절연막(2811)을 샌드위치하는 제 1 전극(2804) 및 제 2 전극(2813)이 커패시터(2819)를 형성한다. 또한, 층간 절연막(2814)이 형성되어 픽셀 전극(2803), 구동 트랜지스터(2818), 및 커패시터(2819)의 에지부를 덮는다.
유기 화합물을 포함하는 층(2815) 및 카운터 전극(2816)이 그의 개구부에 제공된 층간 절연층(2814)과 픽셀 전극(2803) 상에 형성된다. 유기 화합물을 포함하는 층(2815)이 픽셀 전극(2803)과 카운터 전극(2816) 사이에서 샌드위치되는 영역은 발광 소자(2817)를 형성한다.
도 28a에 도시된 제 1 전극(2804)은 도 28b에 도시된 제 1 전극(2820)으로 형성될 수 있다. 제 1 전극(2820)은 제 1 배선(2805) 및 제 2 배선(2806)과 동일 물질로 동일층에 형성된다.
도들 29a 및 29b는 각각 비정질 실리콘으로 형성된 반도체층을 갖는 바닥 게이트 타입 트랜지스터를 사용하는 반도체 디바이스에서 패널의 일부의 단면도를 도시한다. 게이트 전극(2903)은 기판(2901) 상에 형성된다. 제 1 전극(2904)은 게이트 전극과 동일 물질로 동일 층에 형성된다. 게이트 전극(2903)은 Ti, Cr, Mo, W 및 TA와 같은 높은 녹는점의 금속으로 형성될 수 있다.
게이트 절연막(2905)이 형성되어 게이트 전극(2903) 및 제 1 전극(2904)을 덮는다. 실리콘 산화물막, 실리콘 질화물막 등이 게이트 절연막(2905)으로 사용된다.
제 1 반도체층(2906)이 게이트 절연막(2905) 상에 형성된다. 제 2 반도체 층(2907)은 제 1 반도체층(2906)과 동일 물질로 동일층에 형성된다. 유리 기판, 석영 기판, 세라믹 기판 등이 기판으로 사용될 수 있다.
n-타입 도전성을 갖는 제 1 n-타입 반도체층(2908) 및 제 2 n-타입 반도체층(2909)이 제 1 반도체층(2906) 상에 형성되고, 제 3 n-타입 반도체층(2910)이 제 2 반도체층(2907) 상에 형성된다. 제 1 배선(2911) 및 제 2 배선(2912)이 제 1 n-타입 반도체층(2908) 및 제 2 n-타입 반도체층(2909) 위에 각각 형성된다. 제 1 배선(2911) 및 제 2 배선(2912)과 동일 물질로 동일층에 형성된 도전층(2913)은 제 3 n-타입 반도체층(2910) 상에 형성된다.
제 2 전극이 제 2 반도체층(2907), 제 3 n-타입 반도체층(2910), 및 도전층(2913)으로 형성된다. 게이트 절연막(2905)을 샌드위치하는 제 2 전극 및 제 1 전극(2904)은 커패시터(2920)를 형성한다는 것이 주의된다.
제 1 배선(2911)의 하나의 에지부가 확장되어, 픽셀 전극(2914)이 형성된다.
절연층(2915)이 형성되어 픽셀 전극(2914)의 에지부, 구동 트랜지스터(2919), 및 커패시터(2920)를 덮는다. 유기 화합물을 포함하는 층(2916) 및 카운터 전극(2917)이 픽셀 전극(2914) 및 절연층(2915) 상에 형성된다. 유기 화합물을 포함하는 층(2916)이 픽셀 전극(2914)과 카운터 전극(2917) 사이에서 샌드위치되는 영역은 발광 소자(2918)를 형성한다.
커패시터의 제 2 전극의 일부가 되는 제 2 반도체층(2907) 및 제 3 n-타입 반도체층(2910)이 항상 제공되어야할 필요가 있는 것은 아니다. 즉, 제 2 도전층(2913)은 제 2 전극으로 사용될 수 있으며, 따라서 커패시터는 게이트 절연막이 제 1 전극(2904)과 도전층(2913) 사이에 샌드위치되는 구조를 가진다.
도 29a에서, 제 1 배선(2911)을 형성하기 전에 픽셀 전극(2914)을 형성하는 것에 의해, 커패시터(2920)는 게이트 절연막(2905)이 도 29b에 도시된 바와 같이 픽셀 전극(2914)과 동일한 물질로 형성된 제 1 전극(2904)과 제 2 전극(2921) 사이에서 샌드위치되는 구조를 가지도록 형성될 수 있다.
도들 29a 및 29b의 각각은 채널 에칭된 구조를 갖는 역 스태거된 트랜지스터를 도시하지만, 채널 보호 구조를 갖는 트랜지스터가 또한 사용될 수 있다. 도들 30a 및 30b를 참조하여 채널 보호 구조를 갖는 트랜지스터에 대하여 설명된다.
도 30a에 도시된 채널 보호 구조를 갖는 트랜지스터는 제 1 반도체층(2906)의 채널이 형성되는 영역 상에 에칭을 위한 마스크로서 절연층(3001)이 제공된다는 점에서 도 29a에 도시된 채널 에칭된 구조를 갖는 구동 트랜지스터(2919)와 상이하다. 다른 공통 부분들은 동일 참조 숫자들로 나타낸다.
유사하게, 도 30b에 도시된 채널 보호 구조를 갖는 트랜지스터는 채널 에칭된 구조를 갖는 구동 트랜지스터(2919)에서 제 1 반도체층(2906)의 채널이 형성되는 영역 상에 에칭을 위한 마스크로서 절연층(3001)이 제공된다는 점에서 도 29b에 도시된 채널 에칭된 구조를 갖는 구동 트랜지스터(2919)와 상이하다. 다른 공통 부분들은 동일 참조 숫자들로 나타낸다.
본 실시예의 픽셀을 형성하는 트랜지스터의 반도체층(채널 형성 영역, 소스 영역, 드레인 영역 등)으로서 비정질 실리콘막을 사용함으로써, 제조 비용이 감소될 수 있다. 비정질 반도체막은 예를 들어, 도 7에 도시된 픽셀 구조에 적용될 수 있다.
본 실시예의 픽셀 구조가 적용될 수 있는 트랜지스터의 구조 및 커패시터의 구조는 앞서 언급된 것에 제한되지 않으며, 다양한 구조들을 갖는 트랜지스터 및 커패시터가 사용될 수 있다.
본 실시예는 실시예 1과 조합하여 자유롭게 구현될 수 있다.
[실시예 3]
본 실시예는 트랜지스터와 같은 반도체 디바이스의 제조 방법으로서 플라즈마 처리를 사용하는 것에 의한 반도체 디바이스의 제조 방법을 설명한다.
도 31a 내지 31c는 트랜지스터를 포함하는 반도체 디바이스의 구조 예들을 도시하는 도면들이다. 도 31b는 도 31a의 a-b를 따른 단면에 대응하며 도 31c는 도 31a의 c-d를 따른 단면에 대응한다는 것에 주의한다.
도들 31a 내지 31c에 도시된 반도체 디바이스는 그 사이에 있는 제 1 절연막(4602)을 갖는 기판(4601) 상에 형성된 제 1 반도체막(4603a)과 제 2 반도체막(4603b), 그 사이에 있는 게이트 절연막(4604)을 갖는 제 1 반도체막(4603a) 및 제 2 반도체막(4603b) 상에 형성된 게이트 전극(4605), 게이트 전극을 덮는 제 2 절연막(4606) 및 제 3 절연막(4607), 및 제 1 반도체막(4603a)과 제 2 반도체막(4603b)의 소스 영역 또는 드레인 영역과 전기적으로 연결되고 제 3 절연막(4607) 상에 형성되는 도전막(4608)을 포함한다. 도들 31a 내지 31c에서, 채널 영역으로서 제 1 반도체막(4603a)의 일부를 갖는 n-채널 트랜지스터(4610a)와 채널 영역으로서 제 2 반도체막(4603b)의 일부를 갖는 p-채널 트랜지스터(4610b)가 제공 되나, 본 발명은 이러한 구조에 제한되지 않는다는 것에 주의한다. 예를 들어, 도들 31a 내지 31c에서, LDD 영역이 n-채널 트랜지스터(4610a)에 제공되며 p-채널 트랜지스터(4610b)에는 제공되지 않으나, LDD 영역은 트랜지스터들 모두에 제공되거나 또는 모두에 제공되지 않을 수 있다.
본 실시예에서, 반도체막 또는 절연막이 기판(4601), 제 1 절연막(4602), 제 1 반도체막(4603a), 제 2 반도체막(4603b), 게이트 절연막(4604), 제 2 절연막(4606), 또는 제 3 절연막(4607) 중 적어도 임의의 하나의 층에 플라즈마 처리를 가하는 것에 의해 산화되거나 또는 질화되며, 따라서 도들 31a 내지 31c에 도시된 반도체 디바이스가 제조된다. 이러한 방법에서, 플라즈마 처리에 의해 반도체막 또는 절연막을 산화 또는 질화하는 것에 의해, 반도체막 또는 절연막의 표면 품질이 변경되고, 따라서 CVD 방법이나 스퍼터링 방법에 의해 형성된 절연막과 비교하여 더욱 조밀한 절연막이 생성될 수 있다. 결과적으로, 핀 홀과 같은 결점이 억제될 수 있으며, 반도체 디바이스의 특성 등이 개선될 수 있다.
본 실시예는 도들 31a 내지 31c에 도시된 제 1 반도체막(4603a) 및 제 2 반도체막(4603b) 또는 게이트 절연막(4604)에 플라즈마 처리를 가하여 제 1 반도체막(4603a) 및 제 2 반도체막(4603b) 또는 게이트 절연막(4604)을 산화 또는 질화시키는 것에 의해 반도체 디바이스를 제조하는 방법을 도면들을 참조하여 설명한다.
먼저, 그의 에지부가 거의 수직 형태를 갖는, 기판 상에 제공된 섬형 반도체막에 대하여 설명한다.
먼저, 제 1 섬형 반도체막(4603a) 및 제 2 섬형 반도체막(4603b)이 기 판(4601) 상에 형성된다(도들 32a-1 및32a-2). 제 1 섬형 반도체막(4603a) 및 제 2 섬형 반도체막(4603b)은 미리 기판(4601) 상에 형성되는 제 1 절연막(4602) 상에 스퍼터링 방법, LPCVD 방법, 플라즈마 CVD 방법 등에 의해 주요 구성성분으로서 실리콘(Si)을 포함하는 물질(예를 들어, SiXGe1 -X 등)을 사용하여 비정질 반도체막을 형성하고, 비정질 반도체막을 결정화하며, 반도체막을 선택적으로 에칭하는 것에 의해 형성될 수 있다. 비정질 반도체막은 레이저 결정화 방법, RTA 또는 어닐링 노를 이용하는 열적 결정화 방법, 결정화를 촉진하는 금속 원소를 이용하는 열적 결정화 방법과 같은 결정화 방법 또는 이들 방법들의 조합에 의하여 결정화될 수 있다는 것에 주의한다. 도들 32a-1 및 32a-2에서 제 1 섬형 반도체막(4603a) 및 제 2 섬형 반도체막(4603b)의 에지부들이 형성되어 거의 수직 형태들(θ=85 내지 100°)을 갖는다는 것에 주의한다.
다음, 플라즈마 처리에 의해 제 1 반도체막(4603a) 및 제 2 반도체막(4603b)을 산화 또는 질화하는 것에 의해, 산화물막들 또는 제 1 절연막(4621a) 및 제 2 절연막(4621b)(이하로 또한 제 1 절연막(4621a) 및 제 2 절연막(4621b)이라 불림)이 제 1 반도체막(4603a) 및 제 2 반도체막(4603b)의 표면들 상에 형성된다(도 32b). 예를 들어, 제 1 반도체막(4603a) 및 제 2 반도체막(4603b)을 위해 Si가 사용되는 경우에, 실리콘 산화물 및 실리콘 질화물이 제 1 절연막(4621a) 및 제 2 절연막(4621b)으로 형성된다. 또한, 제 1 반도체막(4603a) 및 제 2 반도체막(4603b)이 플라즈마 처리에 의해 산화된 후에, 그들은 다시 플라즈마 처리에 의하여 질화 될 수 있다. 이러한 경우에, 실리콘 산화물이 제 1 반도체막(4603a) 및 제 2 반도체막(4603b)과 접촉하여 형성되고, 실리콘 질화산화물(SiNxOy)(x＞y)이 실리콘 산화물의 표면 상에 형성된다. 플라즈마 처리에 의하여 반도체막을 산화시키는 경우에, 플라즈마 처리는 산소 대기(예를 들어, 산소(O2) 및 희가스(He, Ne, Ar, Kr, 및 Xe 중 적어도 하나)를 포함하는 대기, 산소, 수소(H2), 및 희가스를 포함하는 대기, 또는 산화이질소 및 희가스를 포함하는 대기)에서 수행된다. 한편, 플라즈마 처리에 의해 반도체 막을 질화할 때, 플라즈마 처리는 질소 대기(예를 들어, 질소(N2) 및 희가스(He, Ne, Ar, Kr, 및 Xe 중 적어도 하나를 포함)를 포함하는 대기, 질소, 수소, 및 희가스를 포함하는 대기, 또는 NH3 및 희가스를 포함하는 대기)에서 수행된다. 희가스로서, 예를 들면 Ar이 사용될 수 있다. 대안적으로, Ar 및 Kr이 혼합되는 가스가 또한 사용될 수 있다. 따라서, 제 1 절연막(4621a) 및 제 2 절연막(4621b)은 플라즈마 처리를 위해 사용된 희가스(He, Ne, Ar, Kr, 및 Xe 중 적어도 하나를 포함)를 포함한다. Ar이 사용될 때, 제 1 절연막(4621a) 및 제 2 절연막(4621b)은 Ar을 포함한다.
또한, 플라즈마 처리는 앞서 언급된 가스를 포함하는 대기에서, 1 x 1011 내지 1 x 1013cm-3의 전자 밀도와 0.5 내지 1.5 eV의 플라즈마 전자 온도로 수행된다. 플라즈마의 전자 밀도는 높고 기판(4601) 상에 형성된 처리될 개체(제 1 반도체막(4603a) 및 제 2 반도체막(4603b)) 주위의 전자 온도는 낮다. 따라서, 처리될 개 체로의 플라즈마 손상들이 회피될 수 있다. 또한, 플라즈마의 전자 밀도가 1 x 1011cm-3 또는 그보다 높기 때문에, 플라즈마 처리에 의해 처리될 개체를 산화 또는 질화하는 것에 의해 형성된 산화물막 또는 질화물막은 CVD 방법, 스퍼터링 방법 등에 의해 형성된 막과 비교하여 막 두께에서도 월등한 두께를 갖는 조밀한 막이 될 수 있다. 또한, 플라즈마의 전자 온도가 1 eV 또는 그보다 낮기 때문에, 산화 처리 또는 질화 처리는 종래의 플라즈마 처리 또는 열적 산화 방법보다 낮은 온도에서 수행될 수 있다. 예를 들어, 플라즈마 처리가 100℃ 또는 그 이상에 의해 유리 기판의 왜곡점보다 낮은 온도에서 수행될 때에도 산화 처리 또는 질화 처리가 충분히 수행될 수 있다. 플라즈마를 생성하는 주파수에 따라, 마이크로파와 같은 높은 주파수의 파(2.45GHz)가 사용될 수 있다. 이후로, 플라즈마 처리는 특별히 언급되지 않는한 상기 조건들로 수행된다.
다음, 게이트 절연막(4604)이 형성되어 제 1 절연막(4621a) 및 제 2 절연막(4621b)을 덮는다(도들 32c-1 및 32c-2). 게이트 절연막(4604)은 스퍼터링 방법, LPCVD 방법, 플라즈마 CVD 방법 등에 의해 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물(SiOxNy)(x＞y), 또는 실리콘 질산화물(SiNxOy)(x＞y)과 같은 질소 또는 산소를 포함하는 절연막의 단일층 구조 또는 적층 구조를 갖도록 형성될 수 있다. 예를 들어, Si가 제 1 반도체막(4603a) 및 제 2 반도체막(4603b)을 위해 사용될 때, Si는 플라즈마 처리에 의해 산화되고, 실리콘 산화물이 제 1 절연막(4621a) 및 제 2 절연막(4621b) 상에 게이트 절연막으로서 형성된다. 도들 32b-1 및 32b-2에 서, 제 1 반도체막(4603a) 및 제 2 반도체막(4603b)을 산화 또는 질화하여 형성되는 제 1 절연막(4621a) 및 제 2 절연막(4621b)이 충분한 두께를 가질 때, 제 1 절연막(4621a) 및 제 2 절연막(4621b)은 게이트 절연막들로 사용될 수 있다.
다음, 게이트 전극(4605) 등을 게이트 절연막(4604) 상에 형성하는 것에 의해, 각각 채널 영역들로서 제 1 섬형 반도체막(4603a) 및 제 2 섬형 반도체막(4603b)을 갖는 n-채널 트랜지스터(4610a) 및 p-채널 트랜지스터(4610b)가 게이트 절연막(4604) 상에 제조될 수 있다(도들 32d-1 및 32d-2).
이러한 방법에서, 제 1 반도체막(4603a) 및 제 2 반도체막(4603b) 상에 게이트 절연막(4604)을 제공하기 전에 플라즈마 처리에 의해 제 1 반도체막(4603a) 및 제 2 반도체막(4603b)의 표면들을 산화 또는 질화하는 것에 의해, 제 1 채널 영역의 에지부(4651a), 제 2 채널 영역의 에지부(4651b), 등에서 게이트 절연막(4604)의 범위의 결점에 의해 발생된 게이트 전극과 반도체막 사이의 단락이 방지될 수 있다. 즉, 섬형 반도체막의 에지부가 거의 수직 형태들(θ=85 내지 100°)을 갖는 경우에서, CVD 방법, 스퍼터링 방법 등에 의해 게이트 절연막이 형성되어 반도체막을 덮게되면 게이트 절연막은 깨질 수 있고 반도체막의 에지부에서 결점있는 범위를 갖게 된다. 그러나, 플라즈마 처리를 그의 표면에 가하는 것에 의해 미리 반도체막을 산화 또는 질화하는 것에 의해, 반도체막의 에지부의 게이트 절연막의 결점있는 범위 등이 방지될 수 있다.
도들 32a-1 내지 d-2에서, 게이트 절연막(4604)은 게이트 절연막(4604)을 형성한 후에 플라즈마 처리를 수행하는 것에 의해 산화 또는 질화될 수 있다. 이러한 경우에서, 형성된 게이트 절연막(4604)에 플라즈마 처리를 가하여 게이트 절연막(4604)을 산화 또는 질화하여(도들 33a-1 및 33a-2) 제 1 반도체막(4603a) 및 제 2 반도체막(4603b)을 덮도록 하면, 산화물막 또는 질화물막(이하로 또한 절연막(4623)으로 불림)이 게이트 절연막(4604)의 표면상에 형성된다(도들 33b-1 및 33b-2). 플라즈마 처리를 위한 조건들은 도들 32b-1 및 32b-2와 유사하게 설정될 수 있다. 또한, 절연막(4623)은 플라즈마 처리를 위해 사용된 희가스를 포함한다. 예를 들어, Ar이 사용되면, 절연막(4623)은 Ar을 포함한다.
도들 33b-1 및 33b-2에서, 산소 대기에서 플라즈마 처리를 수행하여 게이트 절연막(4604)을 산화한 후에, 게이트 절연막(4604)은 질소 대기에서 다시 플라즈마 처리를 수행하여 질화될 수 있다. 이러한 경우에서, 실리콘 산화물 또는 실리콘 산화질화물(SiOxNy)(x＞y)이 제 1 반도체막(4603a) 및 제 2 반도체막(4603b)의 사출들 또는 함몰들에 따라 그 위에 형성되며, 실리콘 질산화물(SiNxOy)(x＞y)이 게이트 전극(4605)과 접촉하여 형성된다. 이후, 게이트 전극(4605) 등을 절연막(4623) 상에 형성하는 것에 의해, 채널 영역들로서 제 1 섬형 반도체막(4603a) 및 제 2 섬형 반도체막(4603b)을 각각 갖는 n-채널 트랜지스터(4610a) 및 p-채널 트랜지스터(4610b)가 제조될 수 있다(도들 33c-1 및 33c-2). 이러한 방법에서, 게이트 절연막의 표면을 산화 또는 질화하기 위해 게이트 절연막에 플라즈마 처리를 가하는 것에 의해, 게이트 절연막의 표면 품질이 변경될 수 있고, 더욱 조밀한 막이 형성될 수 있다. 플라즈마 처리를 수행하는 것에 의해 얻어진 절연막은 더욱 조밀해지고, CVD 방법이나 스퍼터링 방법에 의해 형성된 절연막과 비교하여 핀 홀과 같은 결점을 더욱 적게 갖게 되며, 따라서 트랜지스터의 특성들이 개선될 수 있다.
도들 33a-1 내지 33c-2에서, 미리 제 1 반도체막(4603a) 및 제 2 반도체막(4603b)에 플라즈마 처리를 가하는 것에 의해, 제 1 반도체막(4603a) 및 제 2 반도체막(4603b)의 표면들이 산화 또는 질화되지만, 플라즈마 처리는 제 1 반도체막(4603a) 및 제 2 반도체막(4603b)으로 플라즈마 처리를 가하지 않은 게이트 절연막(4604)을 형성한 후에 가해질 수도 있다. 이러한 방법에서, 게이트 전극을 형성하기 전에 플라즈마 처리를 가하는 것에 의해, 반도체막의 에지부에서 게이트 절연막의 단절로 인해 결점있는 범위가 생성되더라도 결점있는 범위에 의해 노출되는 반도체막이 산화 또는 질화될 수 있다. 따라서, 반도체막의 에지부의 게이트 절연막의 결점있는 범위에 의해 생성되는, 게이트 전극과 반도체막 사이 등의 단락이 방지될 수 있다.
이러한 방법에서, 섬형 반도체막의 에지부가 거의 수직 형태로 형성될 때에도, 플라즈마 처리에 의해 반도체막 또는 게이트 절연막을 산화 또는 질화하는 것에 의해, 반도체막의 에지부의 게이트 절연막의 결점있는 범위에 의해 생성되는 게이트 전극과 반도체막 사이 등의 단락이 방지될 수 있다.
다음, 기판 상에 제공된 섬형 반도체막의 에지부가 형성되어 차츰 가늘어지는 형상(θ=30 내지 85°)을 갖게 되는 경우에 대하여 설명한다.
먼저, 제 1 섬형 반도체막(4603a) 및 제 2 섬형 반도체막(4603b)이 기판(4601) 상에 형성된다(도들 34a-1 및 34a-2). 섬형 반도체막들(4603a 및 4603b) 로서, 기판(4601) 상에 미리 형성되는 제 1 절연막(4602) 상에 스퍼터링 방법, LPCVD 방법, 플라즈마 CVD 방법 등에 의해 실리콘(Si)을 주로 포함하는 물질(예를 들어, SiXGe1 -X 등)을 사용하여 비정질 반도체막이 형성된다. 이후, 비정질 반도체막은 레이저 결정화 방법, RTA 또는 어닐링 노를 이용하는 열적 결정화 방법, 또는 결정화를 촉진하는 금속 원소를 이용하는 열적 결정화 방법과 같은 결정화 방법에 의하여 결정화된다. 이후, 반도체막은 선택적으로 에칭되고 제거된다. 도들 34a-1 내지 34d-2에서, 섬형 반도체막들(4603a 및 4603b)의 에지부들은 차츰 가늘어진다(θ=30 내지 85°).
다음, 게이트 절연막(4604)이 형성되어 제 1 반도체막(4603a) 및 제 2 반도체막(4603b)을 덮는다(도들 34b-1 및 34b-2). 게이트 절연막(4604)은 스퍼터링 방법, LPCVD 방법, 플라즈마 CVD 방법 등에 의해 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물(SiOxNy)(x＞y), 또는 실리콘 질산화물(SiNxOy)(x＞y)과 같은 질소 또는 산소를 포함하는 절연막의 단일층 구조 또는 적층 구조로 형성될 수 있다.
이후, 게이트 절연막(4604)이 플라즈마 처리에 의해 산화 또는 질화되며, 따라서 산화물막 또는 질화물막(이하로 또한 절연막(4624)로 불림)이 게이트 절연막(4604)의 표면 상에 형성된다(도들 34c-1 및 34c-2). 플라즈마 처리를 위한 조건들은 상술된 것과 유사할 수 있다. 예를 들어, 실리콘 산화물 또는 실리콘 산화질화물(SiOxNy)(x＞y)이 게이트 절연막(4604)으로 사용될 때, 플라즈마 처리는 게이트 절연막(4604)을 산화시키기 위하여 산소를 포함하는 대기에서 수행된다. 플라즈마 처리에 의해 게이트 절연막의 표면 상에서 얻어진 막은 보다 조밀하며 CVD 방법, 스퍼터링 방법 등에 의해 형성된 게이트 절연막과 비교하여 핀 홀과 같은 결점들을 보다 적게 갖는다. 한편, 플라즈마 처리가 게이트 절연막(4604)을 질화시키기 위하여 질소를 포함하는 대기에서 수행될 때, 실리콘 질산화물(SiNxOy)(x＞y)이 게이트 절연막(4604)의 표면 상에 절연막(4624)으로 제공될 수 있다. 부가적으로, 게이트 절연막(4604)을 산화시키기 위해 산소를 포함하는 대기에서 플라즈마 처리가 수행된 후, 게이트 절연막(4604)을 질화시키기 위해 질소 대기에서 플라즈마 처리가 다시 수행될 수 있다. 절연막(4624)은 플라즈마 처리에 사용된 희가스를 포함한다. 예를 들어, Ar이 사용될 때, 절연막(4624)은 Ar을 포함한다.
다음, 게이트 절연막(4604) 상에 게이트 전극(4605) 등을 형성하는 것에 의해, 각각이 채널 영역들로서 제 1 섬형 반도체막(4603a) 및 제 2 섬형 반도체막(4603b)을 각각 갖는 n-채널 트랜지스터(4610a) 및 p-채널 트랜지스터(4610b)를 포함하는 반도체 디바이스를 제조할 수 있다(도들 34d-1 및 34d-2).
이러한 방법에서, 플라즈마 처리를 게이트 절연막에 수행하는 것에 의해, 산화물막 또는 질화물막으로 형성된 절연막이 게이트 절연막의 표면 상에 형성되며, 게이트 절연막의 표면은 품질이 변경될 수 있다. 플라즈마 처리에 의해 산화 또는 질화된 절연막은 보다 조밀하며 CVD 방법 또는 스퍼터링 방법에 의해 형성된 게이트 절연막과 비교하여 핀 홀과 같은 결점들을 보다 적게 갖고, 따라서 박막 트랜지스터의 특성들이 개선될 수 있다. 또한, 반도체막의 에지부를 차츰 가늘어지는 형 상으로 형성하는 것에 의해 반도체막의 에지부의 게이트 절연막 등의 결점있는 범위에 의해 생성되는 게이트 전극과 반도체막 사이의 단락이 방지될 수 있다. 그러나, 게이트 절연막의 형성 후에 플라즈마 처리를 수행하는 것에 의해, 게이트 절연막과 반도체막 사이의 단락 등이 또한 방지될 수 있다.
도들 34a-1 내지 34d-2에서 설명된 것과 상이한 반도체 디바이스의 제조 방법이 도면들을 참조하여 설명된다. 특히, 차츰 가늘어지는 형상을 갖는 반도체막의 에지부로 플라즈마 처리가 선택적으로 가해지는 경우가 설명된다.
먼저, 제 1 섬형 반도체막(4603a) 및 제 2 섬형 반도체막(4603b)이 기판(4601) 상에 형성된다(도들 35a-1 및 35a-2). 제 1 섬형 반도체막(4603a) 및 제 2 섬형 반도체막(4603b)으로서, 기판(4601) 상에 미리 형성되는 제 1 절연막(4602) 상에 스퍼터링 방법, LPCVD 방법, 플라즈마 CVD 방법 등에 의해 실리콘(Si)을 주로 포함하는 물질(예를 들어, SiXGe1 -X 등) 등을 사용하여 비정질 반도체막이 형성된다. 이후, 비정질 반도체막은 결정화되고 제 1 레지스트(4625a) 및 제 2 레지스트(4625b)를 마스크들로 사용하여 선택적으로 에칭된다. 레이저 결정화 방법, RTA 또는 어닐링 노를 이용하는 열적 결정화 방법, 결정화를 촉진하는 금속 원소를 이용하는 열적 결정화 방법과 같은 결정화 방법, 또는 방법들의 조합이 비정질 실리콘막을 결정화하는데 사용될 수 있다.
다음, 반도체막을 에칭하기 위하여 사용된 제 1 레지스트(4625a) 및 제 2 레지스트(4625b)를 제거하기 전에, 제 1 섬형 반도체막(4603a) 및 제 2 섬형 반도체 막(4603b)의 에지부들을 선택적으로 산화 또는 질화하기 위해 플라즈마 처리가 수행된다. 제 1 섬형 반도체막(4603a) 및 제 2 섬형 반도체막(4603b)의 각 에지부에 산화물막 또는 질화물막(이하로, 또한 절연막(4626)으로 불림)이 형성된다(도들 35b-1 및 35b-2). 플라즈마 처리가 상술된 조건들로 수행된다. 또한, 절연막(4626)은 플라즈마 처리에서 사용된 희가스를 포함한다.
이후, 게이트 절연막(4604)이 형성되어 제 1 섬형 반도체막(4603a) 및 제 2 섬형 반도체막(4603b)을 덮는다(도들 35c-1 및 35c-2). 게이트 절연막(4604)이 앞서 언급된 바와 유사하게 형성될 수 있다.
다음, 게이트 전극(4605) 등을 게이트 절연막(4604) 상에 형성하는 것에 의해, 각각 채널 영역들로서 제 1 섬형 반도체막(4603a) 및 제 2 섬형 반도체막(4603b)을 갖는 n-채널 트랜지스터(4610a) 및 p-채널 트랜지스터(4610b)를 갖는 반도체 디바이스를 제조할 수 있다(도들 35d-1 및 35d-2).
제 1 섬형 반도체막(4603a) 및 제 2 섬형 반도체막(4603b)의 에지부들이 차츰 가늘어질 때, 제 1 섬형 반도체막(4603a) 및 제 2 섬형 반도체막(4603b)의 각 부분에 형성된 제 1 및 제 2 채널 영역들의 에지부들(4652a 및 4652b)이 또한 차츰 가늘어진다. 따라서, 반도체막 또는 게이트 절연막의 두께가 중심부와 비교하여 변화함에 따라, 트랜지스터의 특성들이 영향을 받을 수 있다. 따라서, 플라즈마 처리에 의해 채널 영역들의 에지부들을 선택적으로 산화 또는 질화하는 것에 의해, 채널 영역의 에지부들이 되는 절연막이 반도체막에 형성된다. 따라서, 채널 영역의 에지부들로 인한 트랜지스터 상의 효과가 감소될 수 있다.
도들 35a-1 내지 35d-2는 플라즈마 처리가 산화되거나 질화될 제 1 섬형 반도체막(4603a) 및 제 2 섬형 반도체막(4603b)의 에지부들에만 가해지는 예를 도시한다. 그러나, 플라즈마 처리는 산화되거나 질화될 게이트 절연막(4604)으로도 또한 가해질 수 있다는 것은 말할 필요가 없다(도들 36a-1 및 36a-2).
다음, 앞서 언급된 것과 상이한 반도체 디바이스의 제조 방법이 도면들을 참조하여 설명된다. 특히, 플라즈마 처리가 차츰 가늘어지는 형상을 갖는 반도체막에 가해진다.
먼저, 제 1 섬형 반도체막(4603a) 및 제 2 섬형 반도체막(4603b)이 앞서 언급된 바와 유사하게 기판(4601) 상에 형성된다(도들 36a-1 및 36a-2).
다음, 제 1 섬형 반도체막(4603a) 및 제 2 섬형 반도체막(4603b)을 산화 또는 질화하기 위하여 제 1 섬형 반도체막(4603a) 및 제 2 섬형 반도체막(4603b)으로 플라즈마 처리가 가해지고, 따라서 산화물막들 또는 질화물막들(이하로, 또한 제 1 절연막(4627a) 및 제 2 절연막(4627b)라 불림)이 형성된다(도들 36b-1 및 36b-2). 플라즈마 처리는 상기 조건들과 유사하게 수행될 수 있다. 예를 들어, Si가 제 1 섬형 반도체막(4603a) 및 제 2 섬형 반도체막(4603b)을 위해 사용될 때, 제 1 절연막(4627a) 및 제 2 절연막(4627b)으로서 실리콘 산화물 또는 실리콘 질화물이 생성된다. 또한, 플라즈마 처리에 의해 제 1 섬형 반도체막(4603a) 및 제 2 섬형 반도체막(4603b)을 산화한 후, 제 1 섬형 반도체막(4603a) 및 제 2 섬형 반도체막(4603b)을 질화하기 위하여 플라즈마 처리가 다시 수행될 수 있다. 이러한 경우 에서, 실리콘 산화물 또는 실리콘 산화질화물(SiOxNy)(x＞y)이 제 1 섬형 반도체막(4603a) 및 제 2 섬형 반도체막(4603b)과 접촉하여 형성되며, 실리콘 질산화물(SiNxOy)(x＞y)이 실리콘 산화물의 표면 상에 형성된다. 따라서, 제 1 절연막(4627a) 및 제 2 절연막(4627b)은 플라즈마 처리를 위해 사용된 희가스를 포함한다. 플라즈마 처리에 의해, 제 1 섬형 반도체막(4603a) 및 제 2 섬형 반도체막(4603b)의 에지부들이 동시에 산화되거나 질화된다.
이후, 게이트 절연막(4604)이 형성되어 제 1 절연막(4627a) 및 제 2 절연막(4627b)을 덮는다(도들 36c-1 및 36c-2). 게이트 절연막(4604)으로서, 스퍼터링 방법, LPCVD 방법, 플라즈마 CVD 방법 등에 의해 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물(SiOxNy)(x＞y), 또는 실리콘 질산화물(SiNxOy)(x＞y)과 같은 질소 또는 산소를 포함하는 절연막의 단일층 구조 또는 적층 구조가 사용될 수 있다. 예를 들어, Si를 사용하는 제 1 섬형 반도체막(4603a) 및 제 2 섬형 반도체막(4603b)이 제 1 섬형 반도체막(4603a) 및 제 2 섬형 반도체막(4603b) 상의 제 1 절연막(4627a) 및 제 2 절연막(4627b)으로서 실리콘 산화물을 형성하기 위하여 플라즈마 처리에 의하여 산화되는 경우에, 실리콘 산화물이 제 1 절연막(4627a) 및 제 2 절연막(4627b) 상에 게이트 절연막으로 형성된다.
다음, 게이트 절연막(4604) 상에 게이트 전극(4605) 등을 형성하는 것에 의해, 각각이 채널 영역으로서 제 1 섬형 반도체막(4603a) 및 제 2 섬형 반도체막(4603b)을 각각 갖는 n-채널 트랜지스터(4610a) 및 p-채널 트랜지스터(4610b)를 포함하는 반도체 디바이스가 제조될 수 있다(도들 36d-1 및 36d-2).
반도체막의 에지부들이 차츰 가늘어지는 형상들로 형성될 때, 반도체막의 일부에 형성된 채널 영역의 에지부는 차츰 가늘어지는 형상이 되고, 이는 반도체 소자의 특성들에 영향을 미친다. 따라서, 플라즈마 처리에 의해 반도체막을 산화 또는 질화하는 것에 의해, 채널 영역의 에지부가 산화 또는 질화되고, 이는 반도체 소자로의 영향을 감소시킬 수 있다.
도들 36a-1 내지 36d-2는 플라즈마 처리가 산화되거나 질화될 제 1 섬형 반도체막(4603a) 및 제 2 섬형 반도체막(4603b)에만 가해지는 예를 도시한다. 그러나, 플라즈마 처리는 산화되거나 질화될 게이트 절연막(4604)으로도 또한 가해질 수 있다는 것은 말할 필요가 없다(도들 36b-1 및 36b-2). 이러한 경우에, 게이트 절연막(4604)은 산소 대기에서 플라즈마 처리에 의해 산화될 수 있으며, 이후 질소 대기에서 다시 플라즈마 처리에 의해 질화될 수 있다. 따라서, 실리콘 산화물 또는 실리콘 산화질화물(SiOxNy)(x＞y)이 제 1 섬형 반도체막(4603a) 및 제 2 섬형 반도체막(4603b)의 사출들 또는 함몰들에 따라 그 위에 형성되며, 실리콘 질산화물(SiNxOy)(x＞y)이 게이트 전극(4605)과 접촉하여 형성된다.
이러한 방법에서, 플라즈마 처리를 사용한 산화 또는 질화에 의해 품질에서 반도체막 또는 게이트 절연막을 변경시킴으로써, 조밀하고 양호한 절연막이 형성될 수 있다. 결과적으로, 절연막이 얇게 형성되더라도 핀 홀과 같은 결점이 방지될 수 있으며, 따라서 트랜지스터와 같은 미세하고 높은 기능성을 갖는 반도체 소자가 구 현될 수 있다.
본 실시예에서 플라즈마 처리가 도들 31a 내지 31c에서 제 1 섬형 반도체막(4603a), 제 2 섬형 반도체막(4603b), 또는 게이트 절연막(4604)에 가해져 제 1 섬형 반도체막(4603a), 제 2 섬형 반도체막(4603b), 또는 게이트 절연막(4604)을 산화 또는 질화하지만, 플라즈마 처리에 의해 산화 또는 질화될 층은 이들에 제한되지 않는다. 예를 들어, 플라즈마 처리는 기판(4601) 또는 제 1 절연막(4602), 또는 제 2 절연막(4606) 또는 제 3 절연막(4607)에 가해질 수 있다.
본 실시예는 실시예 1 또는 2와 조합하여 자유롭게 구현될 수 있다.
[실시예 4]
본 실시예에서, 트랜지스터와 같은 반도체 디바이스를 제조하기 위한 마스크 패턴의 예가 도들 38a 내지 40b를 참조하여 설명된다.
제 1 반도체층(5610) 및 제 2 반도체층(5611)이 실리콘으로 또는 실리콘을 포함하여 형성된 결정성 반도체로 바람직하게 형성된다. 예를 들어, 레이저 어닐링 등에 의해 실리콘막을 결정화하는 것에 의해 얻어지는 폴리결정질 실리콘, 단일 결정질 실리콘 등이 사용된다. 또한, 반도체 특성들을 나타내는 금속 산화물 반도체, 비정질 실리콘, 또는 유기 반도체가 적용될 수 있다.
임의의 경우에, 먼저 형성되는 반도체층은 절연 표면을 갖는 기판의 전체 표면 또는 일부 상에 형성된다(이보다 넓은 영역을 갖는 영역은 트랜지스터의 반도체 영역으로 사용된다). 이후, 마스크 패턴이 포토리소그래피에 의해 반도체층 상에 형성된다. 마스크 패턴을 사용하여 반도체층을 에칭함으로써, 섬형들의 제 1 반도 체층(5610) 및 제 2 반도체층(5611)이 형성되고, 이는 트랜지스터의 소스 영역, 드레인 영역 및 채널 형성 영역을 포함하게 된다. 제 1 반도체층(5610) 및 제 2 반도체층(5611)은 레이아웃을 고려하여 결정된다.
도 38a에 도시된 제 1 반도체층(5610) 및 제 2 반도체층(5611)을 형성하기 위한 포토 마스크로서 도 38b에 도시된 마스크 패턴(5630)이 제공된다. 마스크 패턴(5630)은 포토리소그래피를 위해 사용된 레지스트가 포지티브 타입인지 또는 네거티브 타입인지에 따라 상이하다. 포지티브 타입 레지스트를 사용하는 경우에, 도 38b에 도시된 마스크 패턴(5630)은 광 차폐부로 제조된다. 마스크 패턴(5630)은 다각형의 끝부분(A)이 제거되는 모양을 갖는다. 또한, 굽은 부분(B)은 복수의 단계들에 의해 굽은 모양을 가지며, 따라서 코너는 직각을 갖지 않게 된다. 이러한 포토 마스크의 패턴에서, 예를 들어, 패턴의 코너부(직각 삼각형)는 제거되어 직각 삼각형의 한 면이 10㎛ 또는 그보다 짧게 된다.
도 38b에 도시된 마스크 패턴(5630)의 모양은 도 38a에 도시된 제 1 반도체층(5610) 및 제 2 반도체층(5611)에 반영된다. 이러한 경우에, 마스크 패턴(5630)과 유사한 형태가 이전될 수 있으나, 마스크 패턴(5630)이 코너부들은 더욱 둥근 형태들을 가질 수 있다. 즉, 패턴 형태가 마스크 패턴(5630)보다 더욱 부드러워지는 만곡부가 제공될 수 있다.
적어도 일부에 실리콘 산화물 또는 실리콘 질화물을 포함하는 절연층이 제 1 반도체층(5610) 및 제 2 반도체층(5611) 상에 형성된다. 이러한 절연층의 기능들 중 하나는 게이트 절연층이다. 도 39a에 도시된 바와 같이, 제 1 게이트 배 선(5712), 제 2 게이트 배선(5713), 및 제 3 게이트 배선(5714)이 형성되어 부분적으로 반도체층과 오버랩한다. 제 1 게이트 배선(5712)은 제 1 반도체층(5610)에 대응하여 형성된다. 제 2 게이트 배선(5713)은 제 1 반도체층(5610) 및 제 2 반도체층(5611)에 대응하여 형성된다. 또한, 제 3 게이트 배선(5714)은 제 1 반도체층(5610) 및 제 2 반도체층(5611)에 대응하여 형성된다. 게이트 배선은 금속층 또는 높은 도전성의 반도체층을 형성하고 절연층 상에 포토리소그래피에 의해 층을 패터닝함으로써 형성된다.
게이트 배선들을 형성하기 위한 포토 마스크가 도 39b에 도시된 마스크 패턴(5731)으로 제공된다. 마스크 패턴(5713)은 L 형태로 굽은 직각 삼각형인 코너부가 제거되어 삼각형의 한 측이 10㎛ 또는 그보다 짧거나, 배선의 라인 폭의 1/5과 같거나 그보다 길고 배선의 라인 폭의 절반과 같거나 그보다 짧은 패턴을 가져, 코너부가 만곡된다. 이는 코너부의 배선층의 둘레가 위에서 볼 때 휘어진다는 것을 말한다. 도 39b에 도시된 마스크 패턴(5731)의 형태는 도 39a에 도시된 제 1 게이트 배선(5712), 제 2 게이트 배선(5713), 및 제 3 게이트 배선(5714)에 반영된다. 그러한 경우에, 마스크 패턴(5731)과 유사한 형태가 이전될 수 있으나, 마스크 패턴(5731)의 코너부들은 더욱 둥근 형태들을 갖는다. 즉, 패턴 형태가 마스크 패턴(5731)보다 더욱 부드러운 만곡부가 제공될 수 있다. 즉, 제 1 게이트 배선(5712), 제 2 게이트 배선(5713), 및 제 3 게이트 배선(5714)의 코너부들에서, 코너부의 둥근 주변을 형성하기 위하여, 코너를 형성하는 서로 수직인 두개의 제 1 직선들과 두개의 제 1 직선들과 약 45도의 각을 갖는 제 2 직선을 갖는 직각 이등 변 삼각형에 대응하는 배선층의 일부가 제거된다. 삼각형을 제거할 때, 두개의 무딘 각들이 배선층에 형성된다. 이때, 배선층은 적절하게 에칭 조건들 및/또는 마스크 디자인을 조절하여 바람직하게 에칭되며, 제 1 직선 및 제 2 직선과 접촉하는 둥글려진 라인이 각 무딘 각 부분에 형성된다. 서로 동일한 직각 이등변 삼각형의 두 면들의 길이는 배선의 폭의 1/5과 같거나 길고 배선의 폭의 절반과 같거나 짧다는 것에 주의한다. 부가적으로, 코너부의 내부 둘레는 또한 코너부의 둘레에 따라 둥글게 형성된다. 투사부는 플라즈마에 의한 건식 에칭시 이상 방전으로 인한 미세 분말의 생성을 억제하는 효과를 가지며, 함몰부는 기판 세척시, 미세 분말을 코너에서 쉽게 모아 세척해버릴 수 있는 효과를 갖는다. 결과적으로, 현저히 개선된 수율이 기대된다.
제 1 게이트 배선(5712), 제 2 게이트 배선(5713), 및 제 3 게이트 배선(5714)이 형성된 후, 층간 절연층이 형성된다. 층간 절연층은 실리콘 산화물과 같은 무기 절연 물질 또는 폴리이미드, 아크릴 수지 등을 사용하는 유기 절연 재료로 형성된다. 실리콘 질화물 또는 실리콘 질산화물과 같은 절연층은 층간 절연층, 제 1 게이트 배선(5712), 제 2 게이트 배선(5713), 및 제 3 게이트 배선(5714) 사이에 위치될 수 있다. 또한, 실리콘 질화물 또는 실리콘 질산화물로 형성된 절연층이 층간 절연층 상에 또한 제공될 수 있다. 이러한 절연층은 반도체층 또는 게이트 절연층을 트랜지스터를 위해 선호되지 않는 외부 금속 이온 또는 습기와 같은 불순물에 의한 오염으로부터 보호할 수 있다.
층간 절연층은 미리 정해진 위치에 개구를 갖는다. 예를 들어, 아래에 형성 된 게이트 배선 또는 반도체층에 대응하도록 개구가 제공된다. 금속 또는 금속 화합물의 단일층 또는 복수의 층들로 형성된 배선층은 포토리소그래피에 의해 형성된 마스크 패턴으로 에칭되는 것에 의하여 미리 정해진 패턴으로 패터닝된다. 이후, 도 40a에 도시된 바와 같이, 제 1 배선(5815) 내지 제 4 배선(5820)이 형성되어 부분적으로 반도체층을 오버랩한다. 배선들은 특정 소자들 사이를 연결한다. 레이아웃의 제한으로 배선들은 특정 소자들 사이를 선형으로 연결하지 않으나 만곡된 방식으로 연결한다. 또한, 접촉부 또는 다른 영역들에서 배선의 폭은 변화한다. 접촉부에서, 접촉홀이 배선의 폭만큼 또는 그보다 더 클 때, 배선의 폭이 변화되어 그 부분에서 확장한다.
제 1 배선(5815) 내지 제 4 배선(5820)을 형성하기 위한 포토 마스크가 도 40b에 도시된 마스크 패턴(5832)으로 제공된다. 이러한 경우에서 또한, 마스크 패턴(5832)은 L 형태로 굽은 직각 삼각형인 코너부가 제거되어 삼각형의 한 측이 10㎛ 또는 그보다 짧거나, 배선의 라인 폭의 1/5과 같거나 그보다 길고 배선의 라인 폭의 절반과 같거나 그보다 짧은 패턴을 가져, 코너부가 만곡된다. 이는 코너부의 배선층의 둘레가 위에서 볼 때 휘어진다는 것을 말한다. 즉, 코너부의 둥근 주변을 형성하기 위하여, 코너를 형성하는 서로 수직인 두개의 제 1 직선들과 두개의 제 1 직선들과 약 45도의 각을 갖는 제 2 직선을 갖는 직각 이등변 삼각형에 대응하는 마스크 패턴(5832)의 일부가 제거된다. 삼각형을 제거할 때, 두개의 무딘 각들이 배선층에 형성된다. 이때, 배선층은 적절하게 에칭 조건들 및/또는 마스크 디자인을 조절하여 바람직하게 에칭되며, 제 1 직선 및 제 2 직선과 접촉하는 둥글려진 라인이 각 무딘 각 부분에 형성된다. 서로 동일한 직각 이등변 삼각형의 두 면들의 길이는 배선의 폭의 1/5과 같거나 길고 배선의 폭의 절반과 같거나 짧다는 것에 주의한다. 부가적으로, 코너부의 내부 둘레는 또한 코너부의 둘레에 따라 둥글게 형성된다. 투사부는 플라즈마에 의한 건식 에칭시 이상 방전으로 인한 미세 분말의 생성을 억제하는 효과를 가지며, 함몰부는 기판 세척시, 미세 분말을 코너에서 쉽게 모아 세척해버릴 수 있는 효과를 갖는다. 결과적으로, 현저히 개선된 수율이 기대된다. 배선의 코너부가 만곡될 때, 보다 효율적인 전기 도전성이 또한 기대된다. 또한, 복수의 수평 배선들에서 먼지들을 세척하는 것이 매우 편리해진다.
도 40a는 제 1 n-채널 트랜지스터(5821) 내지 제 4 n-채널 트랜지스터(5824), 제 1 p-채널 트랜지스터(5825), 및 제 2 p-채널 트랜지스터(5826)를 도시한다. 제 3 n-채널 트랜지스터(5823) 및 제 1 p-채널 트랜지스터(5825)는 제 1 인버터(5827)를 구성하고, 제 4 n-채널 트랜지스터(5824) 및 제 2 p-채널 트랜지스터(5826)는 제 2 인버터(5828)를 구성한다. 이러한 6개의 트랜지스터들을 포함하는 회로는 SRAM을 구성한다는 것에 주의한다. 실리콘 질화물, 실리콘 산화물 등으로 형성된 절연층은 이러한 트랜지스터들 상에 형성될 수 있다.
본 실시예는 실시예들 1 내지 3과 조합하여 자유롭게 구현될 수 있다.
[실시예 5]
본 실시예에서, 픽셀들이 형성되는 기판이 밀봉되되는 구조가 도들 25a 내지 25c를 참조하여 설명된다. 도 25a는 픽셀이 형성되는 기판을 밀봉하는 것에 의해 형성된 패널의 평면도이다. 도들 25b 및 25c는 도 25a의 A-A'를 따른 단면도들이 다. 도들 25b 및 25c에 도시된 기판들은 상이한 방법들에 의해 밀봉된다.
도들 25a 내지 25c에서, 복수의 픽셀들을 포함하는 픽셀부(2502)가 기판(2501) 상에 제공되고 밀봉제(2506)가 제공되어 픽셀부(2502)를 둘러싸며, 밀봉 물질(2507)이 이에 부착된다. 픽셀 구조에 대하여, 실시예 모드들 또는 실시예 1에서 설명된 구조가 사용될 수 있다.
도 25b에 도시된 패널에서, 도 25a에 도시된 밀봉 물질(2507)은 카운터 기판(2521)에 대응한다. 투명한 카운터 기판(2521)은 점착층으로서 밀봉제(2506)를 사용하는 것에 의해 부착되며, 따라서 밀봉된 공간(2522)이 기판(2501), 카운터 기판(2521), 및 밀봉제(2506)에 의해 형성된다. 카운터 기판(2521)에 컬러 필터(2520) 및 컬러 피러를 보호하기 위한 보호막(2523)이 제공된다. 픽셀부(2502)에 제공된 발광 소자로부터 방출된 광은 컬러 필터(2520)를 통해 외부로 방출된다. 밀봉된 공간(2522)은 불활성 수지, 액체 등으로 채워진다. 습기 흡수 물질이 분산된 광 전송 특성을 갖는 수지가 밀봉된 공간(2522)에 채워질 수지로 사용될 수 있다는 것에 주의한다. 또한, 밀봉제(2506) 및 밀봉된 공간(2522)에 채워질 물질로 동일한 물질을 사용하는 것에 의해, 카운터 기판(2521)이 부착될 수 있으며, 픽셀부(2502)가 동시에 밀봉될 수 있다.
도 25c에 도시된 디스플레이 패널에서, 도 25a에 도시된 밀봉 물질(2507)은 밀봉 물질(2524)에 대응한다. 점착층으로서 밀봉제(2506)를 사용하는 것에 의해 밀봉 물질(2524)이 부착되며, 따라서 밀봉된 공간(2508)이 기판(2501), 밀봉제(2506) 및 밀봉 물질(2524)에 의해 형성된다. 발광 소자의 열화를 억제하기 위해 밀봉된 공간(2508)에 습기, 산소 등을 흡수하는 것에 의해 깨끗한 대기를 유지하기 위하여 미리 밀봉 물질(2524)의 함몰부에 습기 흡수 제품(2509)이 제공된다. 이러한 함몰부는 미세한 매쉬형 커버 물질(2510)로 덮힌다. 커버 물질(2510)은 공기 및 습기를 통해 지나가지만, 습기 흡수 제품(2509)은 그렇지 않다. 밀봉된 공간(2508)은 질소 또는 아르곤과 같은 희가스로 채워질 수 있거나, 불활성 수지 또는 액체로 채워질 수 있다는 것에 주의한다.
신호들을 픽셀부(2502) 등으로 전송하기 위한 입력 단자부(2511)가 기판(2501) 상에 제공된다. 비디오 신호들과 같은 신호들은 유연한 인쇄 회로(FPC)(2512)를 통하여 입력 단자부(2511)로 전송된다. 입력 단자부(2511)에서, 기판(2501) 상에 형성된 배선 및 유연한 인쇄 회로(FPC)(2512)에 제공된 배선은 컨덕터들이 분산되는 수지(이방성 도전막(ACF))를 이용하는 것에 의해 전기적으로 연결된다.
신호들을 픽셀부(2502)로 입력하기 위한 구동기 회로가 픽셀부(2502)가 형성되는 기판(2501) 상에 통합될 수 있다. 신호들을 픽셀부(2502)로 입력하기 위한 구동기 회로는 IC 칩으로 형성될 수 있으며, 이는 이후 COG(Chip On Glass)에 의해 기판(2501) 상에 연결될 수 있고, 또는 IC 칩이 TAB(Tape Auto Bonding)이나 인쇄된 보드를 사용하여 기판(2501) 상에 제공될 수 있다.
본 실시예는 실시예 1 내지 4와 조합하여 자유롭게 구현될 수 있다.
[실시예 6]
본 발명은 신호들을 패널로 입력하기 위한 회로를 통합하는 디스플레이 모듈 에 적용될 수 있다.
도 26은 패널(2600)과 회로 기판(2604)이 조합되는 디스플레이 모듈을 도시한다. 도 26에서, 예로써, 제어기(2605), 신호 분할기 회로(2606) 등이 회로 기판(2604) 상에 형성되지만, 회로 기판(2604) 상에 형성된 회로들은 이들에 제한되지 않으며 패널을 제어하기 위한 신호를 생성하는 임의의 회로가 제공될 수 있다.
회로 기판(2604) 상에 형성된 이러한 회로들로부터 출력된 신호들은 연결 배선(2607)에 의하여 패널(2600)로 입력된다.
패널(2600)은 픽셀부(2601), 소스 구동기(2602), 및 게이트 구동기(2603)를 포함한다. 패널(2600)의 구성은 실시예 1, 2 등에서 설명된 것과 유사할 수 있다. 도 26에서, 소스 구동기(2602) 및 게이트 구동기(2603)가 픽셀부(2601)를 갖는 동일 기판 상에 형성되지만, 본 발명의 디스플레이 모듈은 이러한 구성에 제한되지 않는다. 단지 게이트 구동기(2603)가 픽셀부(2601)를 갖는 동일 기판 상에 형성될 수 있으며 소스 구동기는 회로 기판 상에 형성될 수 있다. 대안적으로, 소스 구동기 및 게이트 구동기 모두가 회로 기판 상에 형성될 수 있다.
이러한 디스플레이 모듈을 통합하는 것에 의해, 다양한 전자 디바이스들의 디스플레이부들이 형성될 수 있다.
본 실시예는 실시예 1 내지 5와 조합하여 자유롭게 구현될 수 있다.
[실시예 7]
본 실시예에서, 본 발명이 적용될 수 있는 전자 디바이스들이 설명된다. 전자 디바이스들은 카메라(비디오 카메라, 디지털 카메라 등), 프로젝터, 헤드 마운 티드 디스플레이(고글형 디스플레이), 네비게이션 시스템, 카 스테레오, 개인 컴퓨터, 게임 머신, 휴대용 정보 단말(이동용 컴퓨터, 휴대용 전화, 전자책 등), 기록 매체에 제공된 이미지 재생 디바이스(특히, DVD(디지털 다용도 디스크)와 같은 메모리 매체를 재생하고 재생된 이미지를 디스플레이할 수 있는 디스플레이를 갖는 디바이스) 등을 포함한다. 전자 디바이스들의 전형적인 예들이 도들 27a 내지 27d에 도시된다.
도 27a는 메인 몸체(2711), 하우징(2712), 디스플레이부(2713), 키보드(2714), 외부 연결 포트(2715), 포인팅 마우스(2716)등을 포함하는 개인 컴퓨터를 도시한다. 본 발명은 디스플레이부(2713)에 적용된다. 본 발명을 사용하는 것에 의해 디스플레이부의 파워 소비가 감소될 수 있다.
도 27b는 메인 몸체(2721), 하우징(2722), 제 1 디스플레이부(2723), 제 2 디스플레이부(2724), 기록 매체 판독부(2725)(DVD 등), 동작키(2726), 스피커부(2727) 등을 포함하는, 기록 매체(전형적으로 DVD 재생 디바이스)에 제공된 이미지 재생 디바이스를 도시한다. 제 1 디스플레이부(2723)가 주로 이미지 데이터를 디스플레이하며 제 2 디스플레이부(2724)가 주로 문자 데이터를 디스플레이한다. 본 본 발명은 제 1 디스플레이부(2723) 및 제 2 디스플레이부(2724)에 적용된다. 본 발명을 사용하는 것에 의해 디스플레이부의 파워 소비가 감소될 수 있다.
도 27c는 메인 몸체(2731), 오디오 출력부(2732), 오디오 입력부(2733), 디스플레이부(2734), 동작 스위치들(2735), 안테나(2736) 등을 포함하는 휴대용 전화를 도시한다. 본 발명은 디스플레이부(2734)에 적용된다. 본 발명을 사용하는 것에 의해 디스플레이부의 파워 소비가 감소될 수 있다.
도 27d는 메인 몸체(2741), 디스플레이부(2742), 하우징(2743), 외부 연결 포트(2744), 원격 제어 수신부(2745), 이미지 수신부(2746), 배터리(2747), 오디오 입력부(2748), 동작키들(2749) 등을 포함하는 카메라를 도시한다. 본 발명은 디스플레이부(2742)에 적용된다. 본 발명을 사용하는 것에 의해 디스플레이부의 파워 소비가 감소될 수 있다.
본 실시예는 실시예 1 내지 6과 조합하여 자유롭게 구현될 수 있다.
[실시예 8]
본 실시예는 도면들에 도시된 응용 모드들을 참조하여 본 발명의 픽셀 구조를 사용하는 디스플레이 디바이스를 포함하는 디스플레이부를 갖는 디스플레이 패널의 응용 예들을 설명한다. 본 발명의 픽셀 구조를 갖는 디스플레이 디바이스를 포함하는 디스플레이부를 갖는 디스플레이 패널은 수송기, 구조 등과 통합될 수 있다.
도 47a 및 47b는 본 발명의 픽셀 구조를 이용하는 디스플레이 디바이스를 포함하는 디스플레이부를 갖는 디스플레이 패널의 예로서 디스플레이 디바이스 통합 수송기의 예들을 도시한다. 도 47a는 디스플레이 디바이스 통합 수송기의 예로서 열차 차량 몸체(9701)의 문들의 유리를 위해 디스플레이 패널들(9702)이 사용되는 예를 도시한다. 각각이 본 발명의 픽셀 구조를 사용하는 디스플레이 디바이스를 포함하는 디스플레이부를 갖는 디스플레이 패널들(9702)에서, 디스플레이부에 디스플레이된 이미지는 외부 신호들에 의해 쉽게 변화될 수 있다. 따라서, 디스플레이 패 널의 이미지는 열차의 승객들의 종류가 변화하는 시간에 따라 변화될 수 있으며, 보다 효율적인 광고 효과를 제공할 것으로 기대된다.
본 발명의 픽셀 구조를 이용하는 디스플레이 디바이스를 포함하는 디스플레이부를 갖는 디스플레이 패널은 도 47a에 도시된 열차 차량 몸체의 문의 유리에 적용될 수 있는 것에 제한되지 않으며, 그의 형태를 변화시키는 것에 의해 다양한 장소들에 적용될 수 있다는 것에 주의한다. 도 47b는 그의 예를 도시한다.
도 47b는 열차 차량 몸체의 내부를 도시한다. 도 47b에서, 유리 창문들에 제공된 제 1 디스플레이 패널들(9703)과 천정으로부터 매달린 제 2 디스플레이 패널(9704)이 도 47a에 도시된 문들의 유리를 위해 사용된 디스플레이 패널들(9702)에 부가하여 도시된다. 본 발명의 픽셀 구조를 갖는 제 1 디스플레이 패널(9703)에 발광 디스플레이 소자가 제공된다. 따라서, 이는 열차 차량이 사람들로 복잡할 때 광고를 위한 이미지를 디스플레이하며 열차 차량이 붐비지 않을 때에는 디스플레이를 수행하지 않아서 외부 풍경이 열차 차량으로부터 보여질 수 있다. 또한, 본 발명의 픽셀 구조를 갖는 제 2 디스플레이 패널(9704)에서, 자기 발광형 디스플레이 소자를 구동하기 위해 막형 기판 상에 유기 트랜지스터와 같은 스위칭 소자를 제공하는 것에 의해 디스플레이 패널은 스스로 구부러질 수 있으며 디스플레이를 수행할 수 있다.
본 발명의 픽셀 구조를 사용하는 디스플레이 디바이스를 포함하는 디스플레이부를 갖는 디스플레이 패널을 사용하는 디스플레이 디바이스 통합 수송기의 다른 응용 예가 도 49를 참조하여 설명된다.
도 49는 본 발명의 픽셀 구조를 사용하는 디스플레이 디바이스를 포함하는 디스플레이부를 갖는 디스플레이 패널의 예로서 디스플레이 디바이스 통합 수송기를 도시한다. 도 49는 디스플레이 디바이스 통합 수송기의 예로서 차량 몸체(9901)로 통합되는 디스플레이 패널(9902)의 예를 도시한다. 도 49에 도시된 본 발명의 픽셀 구조를 갖는 디스플레이 디바이스를 포함하는 디스플레이부를 갖는 디스플레이 패널(9902)은 차량 몸체와 통합되며 차량의 움직임 및 필요함에 따라 내부적으로 또는 외부적으로 입력된 정보를 디스플레이하고, 차량을 목적지로 운행하는 기능들을 갖는다.
본 발명의 픽셀 구조를 사용하는 디스플레이 디바이스를 포함하는 디스플레이부를 갖는 디스플레이 패널은 도 49에 도시된 차량 몸체의 앞부분에 적용될 수 있는 것에 제한되지 않으며, 그의 형태를 변화시키는 것에 의해 유리 창문 및 문과 같은 다양한 장소들로 응용될 수 있다는 것에 주의한다.
본 발명의 픽셀 구조를 사용하는 디스플레이 디바이스를 포함하는 디스플레이부를 갖는 디스플레이 패널을 사용하는 디스플레이 디바이스 통합 수송기의 다른 응용 모드가 도들 51a 및 51b를 참조하여 설명된다.
도들 51a 및 51b의 각각은 본 발명의 픽셀 구조를 사용하는 디스플레이 디바이스를 포함하는 디스플레이부를 갖는 디스플레이 패널의 예로서 디스플레이 디바이스 통합 수송기를 도시한다. 도 51a는 디스플레이 디바이스 통합 수송기의 예로서 비행기 몸체(10101)의 승객 의자의 천정과 통합되는 디스플레이 패널(10102)의 예를 도시한다. 본 발명의 픽셀 구조를 사용하는 디스플레이 디바이스를 포함하는 디스플레이부를 갖는 디스플레이 패널(10102)은 힌지부(10103)에 의해 비행기 몸체(10101)와 통합된다. 힌지부(10103)의 확장 및 수축에 의하여, 승객은 디스플레이 패널(10102)을 볼 수 있다. 디스플레이 패널(10102)은 승객의 동작에 의해 정보를 디스플레이하며 광고 및 유흥을 위해 사용되는 기능들을 갖는다. 도 51b에 도시된 바와 같이, 비행기 몸체(10101)에서 디스플레이 패널(10102)을 보관하기 위한 힌지부를 접음으로써, 이착륙시 안전이 제공될 수 있다. 응급시에는, 디스플레이 패널의 디스플레이 소자들이 광을 방출하도록 함으로써, 디스플레이 패널이 비행기 몸체(10101)의 안내광으로 사용될 수 있다.
본 발명의 픽셀 구조를 사용하는 디스플레이 디바이스를 포함하는 디스플레이부를 갖는 디스플레이 패널은 도들 51a 및 51b에 도시된 비행기 몸체(10101)의 천정부로만 적용될 수 있는 것에 제한되지 않으며, 그의 형태를 변화시키는 것에 의해 좌석 및 문과 같은 다양한 장소들로 응용될 수 있다는 것에 주의한다. 예를 들어, 디스플레이 패널은 승객 앞의 좌석 뒤에 제공되어 동작되고 시청될 수 있다.
본 실시예에서, 열차 차량 몸체, 차량 몸체 및 비행기 몸체는 수송기의 예들로서 도시되지만, 본 발명은 이들에 제한되지 않으며, 모터사이클, 4륜 자동차(차량, 버스 등을 포함), 열차(모노레일, 열차 등을 포함), 및 선박과 같은 다양한 수송기들로 적용될 수 있다는 것이 주의된다. 본 발명의 픽셀 구조를 사용하는 디스플레이 디바이스를 포함하는 디스플레이부를 갖는 디스플레이 패널을 사용하는 것에 의하여, 디스플레이 패널의 크기감소 및 낮은 파워 소비가 이루어질 수 있으며, 동시에 선호되는 동작을 갖는 디스플레이 매체가 제공되는 수송기가 제공될 수 있 다. 특히, 수송기의 디스플레이 패널들의 디스플레이는 외부 신호들에 의해 동시에 쉽게 변화될 수 있어, 이러한 디스플레이 패널은 일반 소비자들을 위한 광고판 및 재해시 정보판으로서 매우 효과적이다.
본 발명의 픽셀 구조를 사용하는 디스플레이 디바이스를 포함하는 디스플레이부를 갖는 디스플레이 패널의 구조로의 응용 예가 도 48을 참조하여 설명된다.
도 48은 자기 발광 디스플레이 소자를 구동하기 위하여 박형 기판 상에 유기 트랜지스터와 같은 스위칭 소자를 포함하여, 디스플레이 패널이 자체적으로 구부러지고 디스플레이를 수행할 수 있는 디스플레이 패널의 적용 예를 도시한다. 도 48에서, 구조로서 전신주와 같은 옥외에 제공된 원주형 몸체의 만곡된 표면 상에 디스플레이 패널이 제공된다. 여기서, 디스플레이 패널들(9802)이 원주형 몸체로서 전신주들(9801)에 대해 제공된다.
도 48에 도시된 디스플레이 패널들(9802)은 전신주들의 높이의 중간에 위치되며, 이는 사람의 시선보다 높은 위치이다. 디스플레이 패널들(9802) 상에 디스플레이된 이미지들은 수송기(9803)로부터 디스플레이 패널들(9802)을 바라보는 것에 의해 인식될 수 있다. 동일한 이미지가 옥외에 많이 서있는 전신주들에 제공된 디스플레이 패널들(9802)에서 디스플레이될 때, 시청자는 정보 및 광고 디스플레이를 인식할 수 있다. 도 48에서, 전신주들(9801)을 위해 제공된 디스플레이 패널들(9802)은 외부 신호들에 의해 동일한 이미지를 쉽게 디스플레이할 수 있으며, 매우 효과적인 정보 디스플레이 및 광고 효과가 기대될 수 있다. 또한, 본 발명의 디스플레이 패널에 디스플레이 소자로서 자기 발광 디스플레이 소자를 제공하는 것에 의해, 디스플레이 패널은 야간에도 높은 가시성의 디스플레이 매체로서 효율적으로 사용될 수 있다.
본 발명의 픽셀 구조를 사용하는 디스플레이 디바이스를 포함하는 디스플레이부를 갖는 디스플레이 패널의 도 48과 다른 구조로의 적용 예가 도 50을 참조하여 설명된다.
도 50은 본 발명의 픽셀 구조를 사용하는 디스플레이 디바이스를 포함하는 디스플레이부를 갖는 디스플레이 패널의 응용 예를 도시한다. 도 50은 디스플레이 디바이스 통합 타입의 예로서 조립식 욕조(10001)의 측벽에 통합된 디스플레이 패널(10002)의 예를 도시한다. 본 발명의 픽셀 구조를 이용하는 디스플레이 디바이스를 포함하는 디스플레이부를 갖는 도 50에 도시된 디스플레이 패널(10002)은 조립식 욕조(10001)와 통합되며, 따라서 사용자는 디스플레이 패널(10002)을 볼 수 있다. 디스플레이 패널(10002)은 사용자의 동작에 의해 정보를 디스플레이하며 광고 및 유흥을 위해 사용되는 기능들을 갖는다.
본 발명의 픽셀 구조를 사용하는 디스플레이 디바이스를 포함하는 디스플레이부를 갖는 디스플레이 디바이스는 도 50에 도시된 조립식 욕조(10001)의 측벽에만 적용될 수 있는 것에 제한되지 않으며, 그의 형태를 변화시키는 것에 의해 유리 표면 또는 욕조통의 일부에 통합되는 것을 포함하여 다양한 장소들로 응용될 수 있다.
도 46은 구조에서 큰 디스플레이부를 갖는 텔레비전 디바이스를 제공하는 예를 도시한다. 도 46은 하우징(2010), 디스플레이부(2011), 동작부로서의 원격 제어 디바이스(2012), 스피커부(2013) 등을 포함한다. 본 발명의 픽셀 구조를 사용하는 디스플레이 디바이스를 포함하는 디스플레이부를 갖는 디스플레이 패널은 디스플레이부(2011)를 제조하는데 응용된다. 벽걸이 타입의 구조로 통합되는 도 46에 도시된 텔레비전 디바이스는 넓은 공간을 차지하지 않고도 세팅될 수 있다.
본 실시예에서, 전신주는 원통형 몸체를 갖는 구조의 예로서 도시되고 조립식 욕조는 구조로서 도시되었으나, 본 실시예는 이들에 제한되지 않으며 디스플레이 패널이 제공될 수 있는 임의의 구조가 사용될 수 있다. 본 발명의 픽셀 구조를 갖는 디스플레이 디바이스를 포함하는 디스플레이부를 갖는 디스플레이 디바이스를 적용하는 것에 의하여, 디스플레이 디바이스의 크기감소 및 낮은 파워 소비가 이루어질 수 있으며, 동시에 선호되는 기능을 갖는 디스플레이 매체가 제공된 수송기가 제공될 수 있다.
본 출원은 2005년 9월 16일 일본 특허청에 제출된 일본 특허 출원 일련 번호 2005-269323에 기초하며, 그의 전체 콘텐츠는 참조로 본 명세서에 포함된다.
픽셀당 기록 주기가 길게 설정될 수 있으며, 따라서 비디오 신호가 보다 정밀하게 기록되고 보다 높은 이미지 품질을 갖는 유기 EL 디스플레이가 제공될 수 있다. 또한, 큰 EL 디스플레이 및 보다 높은 해상도를 갖는 EL 디스플레이가 제공될 수 있다.
Claims (21)
- 디스플레이 디바이스에 있어서:제 1 트랜지스터;제 2 트랜지스터;상기 제 1 트랜지스터를 통해 흐르는 전류에 따라 상기 제 1 트랜지스터의 게이트-소스 전압을 유지하는 제 1 커패시터;상기 제 2 트랜지스터의 임계 전압을 유지하는 제 2 커패시터; 및상기 제 1 커패시터와 상기 제 2 커패시터를 용량형으로 결합하기 위하여 상기 제 1 트랜지스터와 상기 제 2 트랜지스터 사이에 연결되는 스위칭 소자를 포함하는, 디스플레이 디바이스.
- 픽셀을 포함하는 디스플레이 디바이스에 있어서, 상기 픽셀은:제 1 배선에 연결된 제 1 단자와, 제 1 스위칭 소자를 통해 제 2 배선과 연결되고 제 2 스위칭 소자를 통해 제 1 트랜지스터의 게이트와 연결된 제 2 단자를 포함하는 상기 제 1 트랜지스터;상기 제 1 배선에 연결된 제 1 단자와, 제 3 스위칭 소자를 통해 제 2 트랜지스터의 게이트와 연결된 제 2 단자를 포함하는 상기 제 2 트랜지스터;상기 제 1 배선과 연결된 하나의 전극과, 상기 제 1 트랜지스터의 상기 게이트와 연결된 상기 다른 전극을 포함하는 제 1 커패시터;상기 제 1 배선에 연결된 하나의 전극과, 상기 제 2 트랜지스터의 상기 게이트에 연결되고 제 4 스위칭 소자를 통해 상기 제 1 커패시터의 다른 전극에 연결된 상기 다른 전극을 포함하는 제 2 커패시터; 및제 5 스위칭 소자를 통해 상기 제 1 트랜지스터의 상기 제 2 단자에 연결된 하나의 전극을 포함하는 발광 소자를 포함하는, 디스플레이 디바이스.
- 픽셀을 포함하는 디스플레이 디바이스에 있어서, 상기 픽셀은:제 1 배선에 연결된 제 1 단자와, 제 1 스위칭 소자를 통해 제 1 트랜지스터의 게이트와 연결된 제 2 단자를 포함하는 상기 제 1 트랜지스터;상기 제 1 배선에 연결된 제 1 단자와, 제 2 스위칭 소자를 통해 제 2 배선에 연결되고 제 3 스위칭 소자를 통해 제 2 트랜지스터의 게이트와 연결된 제 2 단자를 포함하는 상기 제 2 트랜지스터;상기 제 1 배선과 연결된 하나의 전극과, 상기 제 1 트랜지스터의 상기 게이트와 연결된 다른 전극을 포함하는 제 1 커패시터;상기 제 1 배선에 연결된 하나의 전극과, 상기 제 2 트랜지스터의 상기 게이트에 연결되고 제 4 스위칭 소자를 통해 상기 제 1 커패시터의 다른 전극에 연결된 상기 다른 전극을 포함하는 제 2 커패시터; 및제 5 스위칭 소자를 통해 상기 제 1 트랜지스터의 상기 제 2 단자에 연결된 하나의 전극을 포함하는 발광 소자를 포함하는, 디스플레이 디바이스.
- 제 1 항에 있어서,상기 제 1 트랜지스터 및 제 2 트랜지스터는 동일한 도전형을 갖는, 디스플레이 디바이스.
- 제 2 항에 있어서,상기 제 1 트랜지스터 및 제 2 트랜지스터는 동일한 도전형을 갖는, 디스플레이 디바이스.
- 제 3 항에 있어서,상기 제 1 트랜지스터 및 제 2 트랜지스터는 동일한 도전형을 갖는, 디스플레이 디바이스.
- 제 1 항에 있어서,상기 제 1 트랜지스터의 채널 길이는 상기 제 2 트랜지스터의 채널 길이보다 긴, 디스플레이 디바이스.
- 제 2 항에 있어서,상기 제 1 트랜지스터의 채널 길이는 상기 제 2 트랜지스터의 채널 길이보다 긴, 디스플레이 디바이스.
- 제 3 항에 있어서,상기 제 1 트랜지스터의 채널 길이는 상기 제 2 트랜지스터의 채널 길이보다 긴, 디스플레이 디바이스.
- 제 1 항에 있어서,상기 제 1 트랜지스터의 채널 폭은 상기 제 2 트랜지스터의 채널 폭보다 넓은, 디스플레이 디바이스.
- 제 2 항에 있어서,상기 제 1 트랜지스터의 채널 폭은 상기 제 2 트랜지스터의 채널 폭보다 넓은, 디스플레이 디바이스.
- 제 3 항에 있어서,상기 제 1 트랜지스터의 채널 폭은 상기 제 2 트랜지스터의 채널 폭보다 넓은, 디스플레이 디바이스.
- 제 1 항에 있어서,상기 제 1 트랜지스터는 상기 발광 소자와 직렬로 연결되고 상기 발광 소자의 루미넌스를 제어하기 위하여 상기 제 1 트랜지스터를 통해 흐르는 전류를 제어하는, 디스플레이 디바이스.
- 제 2 항에 있어서,상기 제 1 트랜지스터는 상기 발광 소자와 직렬로 연결되고 상기 발광 소자의 루미넌스를 제어하기 위하여 상기 제 1 트랜지스터를 통해 흐르는 전류를 제어하는, 디스플레이 디바이스.
- 제 3 항에 있어서,상기 제 1 트랜지스터는 상기 발광 소자와 직렬로 연결되고 상기 발광 소자의 루미넌스를 제어하기 위하여 상기 제 1 트랜지스터를 통해 흐르는 전류를 제어하는, 디스플레이 디바이스.
- 픽셀을 포함하는 디스플레이 디바이스의 구동 방법에 있어서, 상기 픽셀은:제 1 트랜지스터;제 2 트랜지스터;상기 제 1 트랜지스터를 통해 흐르는 전류에 따라 상기 제 1 트랜지스터의 게이트-소스 전압을 유지하는 제 1 커패시터;상기 제 2 트랜지스터의 임계 전압을 유지하는 제 2 커패시터; 및상기 제 1 트랜지스터와 상기 제 2 트랜지스터 사이에 연결되는 스위칭 소자를 포함하고,상기 방법은:상기 제 1 커패시터에서 상기 제 1 트랜지스터의 게이트-소스 전압을 얻는 단계;상기 제 2 커패시터에서 상기 제 2 트랜지스터의 게이트-소스 전압을 얻는 단계; 및상기 제 1 커패시터와 상기 제 2 커패시터를 용량형으로 결합하기 위하여 상기 스위칭 소자를 켜는 단계를 포함하는, 디스플레이 디바이스의 구동 방법.
- 픽셀을 포함하는 디스플레이 디바이스의 구동 방법에 있어서, 상기 픽셀은:제 1 배선에 연결된 하나의 단자와, 제 1 스위칭 소자를 통해 제 2 배선과 연결되고 제 2 스위칭 소자를 통해 제 1 트랜지스터의 게이트와 연결된 제 2 단자를 포함하는 상기 제 1 트랜지스터;상기 제 1 배선에 연결된 제 1 단자와, 제 3 스위칭 소자를 통해 제 2 트랜지스터의 게이트와 연결된 제 2 단자를 포함하는 상기 제 2 트랜지스터;상기 제 1 배선과 연결된 하나의 전극과, 상기 제 1 트랜지스터의 상기 게이트와 연결된 다른 전극을 포함하는 제 1 커패시터;상기 제 1 배선에 연결된 하나의 전극과, 상기 제 2 트랜지스터의 상기 게이트에 연결되고 제 4 스위칭 소자를 통해 상기 제 1 커패시터의 다른 전극에 연결된 상기 다른 전극을 포함하는 제 2 커패시터; 및제 5 스위칭 소자를 통해 상기 제 1 트랜지스터의 상기 제 2 단자에 연결된 하나의 전극을 포함하는 발광 소자를 포함하고,상기 방법은:상기 제 1 커패시터에서 상기 제 1 트랜지스터의 게이트-소스 전압을 얻는 단계;상기 제 2 커패시터에서 상기 제 2 트랜지스터의 게이트-소스 전압을 얻는 단계; 및상기 제 1 커패시터와 상기 제 2 커패시터를 용량형으로 결합하기 위하여 상기 제 4 스위칭 소자를 켜는 단계를 포함하는, 디스플레이 디바이스의 구동 방법.
- 픽셀을 포함하는 디스플레이 디바이스의 구동 방법에 있어서, 상기 픽셀은:제 1 배선에 연결된 제 1 단자와, 제 1 스위칭 소자를 통해 제 1 트랜지스터의 게이트와 연결된 제 2 단자를 포함하는 상기 제 1 트랜지스터;상기 제 1 배선에 연결된 제 1 단자와, 제 2 스위칭 소자를 통해 제 2 배선에 연결되고 제 3 스위칭 소자를 통해 제 2 트랜지스터의 게이트와 연결된 제 2 단자를 포함하는 상기 제 2 트랜지스터;상기 제 1 배선과 연결된 하나의 전극과, 상기 제 1 트랜지스터의 상기 게이트와 연결된 상기 다른 전극을 포함하는 제 1 커패시터;상기 제 1 배선에 연결된 하나의 전극과, 상기 제 2 트랜지스터의 상기 게이트에 연결되고 제 4 스위칭 소자를 통해 상기 제 1 커패시터의 다른 전극에 연결된 상기 다른 전극을 포함하는 제 2 커패시터; 및제 5 스위칭 소자를 통해 상기 제 1 트랜지스터의 상기 제 2 단자에 연결된 하나의 전극을 포함하는 발광 소자를 포함하고,상기 방법은:상기 제 1 커패시터에서 상기 제 1 트랜지스터의 게이트-소스 전압을 얻는 단계;상기 제 2 커패시터에서 상기 제 2 트랜지스터의 게이트-소스 전압을 얻는 단계; 및상기 제 1 커패시터와 상기 제 2 커패시터를 용량형으로 결합하기 위하여 상기 제 4 스위칭 소자를 켜는 단계를 포함하는, 디스플레이 디바이스의 구동 방법.
- 제 16 항에 있어서,상기 제 1 커패시터에서 상기 제 1 트랜지스터의 상기 게이트-소스 전압을 얻는 동작과 상기 제 2 커패시터에서 상기 제 2 트랜지스터의 상기 게이트-소스 전압을 얻는 동작은 동시에 수행되는, 디스플레이 디바이스의 구동 방법.
- 제 17 항에 있어서,상기 제 1 커패시터에서 상기 제 1 트랜지스터의 상기 게이트-소스 전압을 얻는 동작과 상기 제 2 커패시터에서 상기 제 2 트랜지스터의 상기 게이트-소스 전압을 얻는 동작은 동시에 수행되는, 디스플레이 디바이스의 구동 방법.
- 제 18 항에 있어서,상기 제 1 커패시터에서 상기 제 1 트랜지스터의 상기 게이트-소스 전압을 얻는 동작과 상기 제 2 커패시터에서 상기 제 2 트랜지스터의 상기 게이트-소스 전압을 얻는 동작은 동시에 수행되는, 디스플레이 디바이스의 구동 방법.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JPJP-P-2005-00269323 | 2005-09-16 | ||
| JP2005269323 | 2005-09-16 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20070032252A true KR20070032252A (ko) | 2007-03-21 |
| KR101269934B1 KR101269934B1 (ko) | 2013-05-31 |
Family
ID=37878737
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020060089837A KR101269934B1 (ko) | 2005-09-16 | 2006-09-15 | 표시 장치 및 그 구동 방법 |
Country Status (4)
| Country | Link |
|---|---|
| US (3) | US7995009B2 (ko) |
| JP (1) | JP4753373B2 (ko) |
| KR (1) | KR101269934B1 (ko) |
| CN (2) | CN102779473B (ko) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101291395B1 (ko) * | 2009-06-30 | 2013-07-30 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 제조 방법 |
| US9054137B2 (en) | 2009-06-30 | 2015-06-09 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device |
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| Publication number | Priority date | Publication date | Assignee | Title |
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- 2006-09-11 US US11/530,741 patent/US7995009B2/en not_active Expired - Fee Related
- 2006-09-15 CN CN201210221938.7A patent/CN102779473B/zh active Active
- 2006-09-15 CN CN2006101534980A patent/CN1932943B/zh active Active
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| Publication number | Publication date |
|---|---|
| US20110227067A1 (en) | 2011-09-22 |
| JP2007108689A (ja) | 2007-04-26 |
| CN1932943A (zh) | 2007-03-21 |
| US8749453B2 (en) | 2014-06-10 |
| CN1932943B (zh) | 2012-08-22 |
| US20070064469A1 (en) | 2007-03-22 |
| US7995009B2 (en) | 2011-08-09 |
| JP4753373B2 (ja) | 2011-08-24 |
| CN102779473A (zh) | 2012-11-14 |
| US9972647B2 (en) | 2018-05-15 |
| KR101269934B1 (ko) | 2013-05-31 |
| CN102779473B (zh) | 2015-10-07 |
| US20140299875A1 (en) | 2014-10-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20160421 Year of fee payment: 4 |
|
| FPAY | Annual fee payment |
Payment date: 20170504 Year of fee payment: 5 |
|
| FPAY | Annual fee payment |
Payment date: 20180427 Year of fee payment: 6 |
|
| FPAY | Annual fee payment |
Payment date: 20190429 Year of fee payment: 7 |