JP2007108290A

JP2007108290A - 擬似階調表示回路

Info

Publication number: JP2007108290A
Application number: JP2005297478A
Authority: JP
Inventors: Toru Asahara; 透淺原
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2005-10-12
Filing date: 2005-10-12
Publication date: 2007-04-26

Abstract

【課題】デジタル的に限られた値の映像信号を表示するプラズマ・ディスプレイ・パネル（ＰＤＰ）表示装置等へ映像信号の中間調表示を行う擬似階調表示回路に関して、低輝度でのノイズ感を軽減すること。
【解決手段】（ｍ＋ｎ）ビットの映像信号を入力し、小数部のｎビットの映像信号とｎビットのディザパターンを加算し整数部に繰り上げる事で中間調の映像信号を生成し、ｎビットを切捨てｍビットの映像信号として出力する従来のディザ回路に、小数部のｎビットの映像信号を入力し、小数部の高周波成分を除去するローパスフィルタ回路を新たに加え、小数部のノイズによって整数部に繰り上がる影響を少なくする事で、低輝度でのノイズ感を軽減する。
【選択図】図１

Description

本発明は、デジタル的に限られた映像信号の表示を行う、プラズマ・ディスプレイ・パネル（以下ＰＤＰと記す）表示装置、フィールド・エミッション・ディスプレイ（以下ＦＥＤと記す）表示装置、デジタル・マイクロミラー・デバイス（以下ＤＭＤと記す）、エレクトロ・ルミネッセンス・ディスプレイ（以下ＥＬと記す）等の映像表示装置における擬似階調表示回路に関する。

映像信号を表示する映像表示装置の中で、例えば１フィールドを複数のサブフィールドに分割して階調表示するＰＤＰ表示装置や、ＤＭＤを用いたディジタル・ライト・プロセシング表示装置、パルス幅変調によって階調表示するＦＥＤ表示装置、サブフィールドに分割して駆動したりパルス幅変調によって階調表示するＥＬ表示装置等のマトリクス型表示装置においては、駆動方法によってはデジタル的に制限された階調数でしか表示することができない特質を有している。

このため、従来から、上記の映像表示装置ではデジタル的に制限された階調数で映像を表示する際に損なわれる階調の直線性を回復させるために、表示する映像信号に補正を加えることが行われており、その一例としてディザ法による擬似階調表示手段がある。

ディザ法による擬似階調表示は、隣接する複数個の画素（ドット）を１組としてディザマトリクスを構成し、損なわれる階調分の中間階調をこのディザマトリクス内の個々のディザパターンで表現するのが一般的な表示方法である。

例えば、映像表示装置が６ビットの表示階調能力しかなく、８ビットのドットデータの上位６ビット（整数部）により階調表示する場合は、切捨てられる２ビット（小数部）のドットデータと、隣接する２×２ドットのディザマトリクスで構成される２ビットのディザパターンを加算し、小数部の２ビットを整数部に繰り上げ視覚的な積分効果を利用し、８ビット（整数部＋小数部）相当の階調表示を擬似的に行い表示を滑らかにしている。

このようなディザ法による擬似階調表示手段の改良型の従来例として、特許文献１に開示の発明がある。図６は、前記特許文献１に記載された従来の擬似階調表示回路を示すものである。図６において３０は映像信号入力端子で、ｍビットの整数部とｎビットの小数部とからなる（ｍ＋ｎ）ビットの映像信号が入力される。３２はディザパターン発生回路で、図７に示すようにドットＤ１１〜Ｄ１４、Ｄ２１〜Ｄ２４、Ｄ３１〜Ｄ３４、Ｄ４１〜Ｄ４４の映像入力信号に対応した４×４ドットのディザマトリクスで構成されるｎ＝４ビットのディザパターンを発生し、第１、第２、第３、第４フィールドでパターンが切り換わる。なお、図７に示されているディザパターンの値は全て１０進数で表している。３１は加算器で、前記（ｍ＋ｎ）ビットの映像信号と前記ｎ＝４ビットのディザパターンを加算する。３３はｎビットシフト回路で前記加算器３１の出力信号の下位ｎ＝４ビットを切捨てる。３４は映像出力端子でｍビットの映像信号が出力される。

図８は、前記特許文献１に記載された従来の擬似階調表示回路の動作を示す図である。なお、図８に示されている値は全て１０進数で表している。一例として、映像信号の小数部（４ビット）の値が全て５の場合を考える。値が５の映像信号とディザパターン発生回路３２から出力される０〜１５までのディザパターンが加算器３１で加算され、ｎビットシフト回路３３で４ビットシフト（１／１６）される為、加算器３１から出力される信号の値が１６以上となったドットが整数部に繰り上り、例えばＰＤＰ表示装置に表示した場合は灰色で示したドットが発光する。この発光するドット数の割合が、常に１６ドットに対し５ドットになるので５／１６の値が表示される事となる。さらに、全フィールドで同じディザパターンであるとそのディザパターンに対応したディザノイズが視覚される場合がある為、４種類のディザパターンをフィールドで切換える事でディザノイズを目立たなくしている。
特開２００４−２０５９０５号公報

しかしながら、上記のごとく、小数部の映像信号にディザパターンを加算し整数部に繰り上げる事で中間調の映像信号を生成しているので、映像信号の小数部にノイズがある場合、ノイズによる整数部への繰り上りまたは、繰り下がりが発生し、本来発光しないドットが発光するまたは、本来発光するドットが発光しない事で特に暗い画面の低輝度部分で、つぶつぶノイズとなって視覚され画質の性能が劣化する。

この点について図９で説明する。同図は前述した図８の映像出力信号（ノイズの無い場合）と、一例として値が５の映像信号に±１および±３のノイズが重畳され水平方向に波打ったような映像信号が入力された場合の映像出力信号を比較した図である。ノイズレベル±１の場合では、第２フィールドのＤ１４と第４フィールドのＤ２４がノイズの影響で発光しなくなり、逆に第２フィールドのＤ３２と第４フィールドのＤ４２が発光する。また、ノイズレベル±３の場合では、第２フィールドのＤ１４と第４フィールドのＤ２４がノイズの影響で発光しなくなり、第１フィールドのＤ１２と第２フィールドのＤ１２、Ｄ３２と第３フィールドのＤ２２と第４フィールドのＤ２２、Ｄ４２が発光する。このように、ノイズによって発光しなかったり発光したりするドットがまばらに発生するので、これがつぶつぶ状のノイズとして視覚される。

本発明は上記従来の課題を解決するもので、小数部のノイズによる整数部への繰り上りまたは、繰り下がりを軽減することにより、つぶつぶノイズの発生を抑え、従来に比べ特に暗い画面の低輝度での画質の性能が向上する擬似階調表示回路を提供する事を目的とする。

上記の課題を解決するために、本発明の第１の擬似階調表示回路は、ｍビットの整数部とｎビットの小数部とからなる（ｍ＋ｎ）ビットの映像信号を入力し、表示階調がｍビットで複数の画素がマトリクス状に配列された表示パネルに映像を表示する映像表示装置であって、前記小数部を入力し高周波成分を除去するローパスフィルタ回路と、ｎビットのディザパターンを発生するディザパターン発生回路と、前記整数部のｍビットと前記ローパスフィルタ回路から出力される高周波成分が除去されたｎビットの小数部とからなる（ｍ＋ｎ）ビットの映像信号と前記ｎビットのディザパターンを加算する加算器と、前記加算器の出力信号の下位ｎビットを切捨てるｎビットシフト回路の構成を有している。

また、この目的を達成するために本発明の第２の擬似階調表示回路は、ｍビットの整数部とｎビットの小数部とからなる（ｍ＋ｎ）ビットの映像信号を入力し、表示階調がｍビットで複数の画素がマトリクス状に配列された表示パネルに映像を表示する映像表示装置であって、前記小数部を入力し高周波成分を除去する第１と第２のローパスフィルタ回路と、前記小数部を入力しノイズを検出するノイズ検出回路と、前記第１のローパスフィルタ回路の出力信号と前記第２のローパスフィルタ回路の出力信号をそれぞれ入力し、前記ノイズ検出回路の出力信号に応じて入力される信号を選択し出力する選択回路と、ｎビットのディザパターンを発生するディザパターン発生回路と、前記整数部のｍビットと前記選択回路から出力されるｎビットの小数部とからなる（ｍ＋ｎ）ビットの映像信号と前記ｎビットのディザパターンを加算する加算器と、前記加算器の出力信号の下位ｎビットを切捨てるｎビットシフト回路の構成を有している。

本発明の擬似階調表示回路は、ローパスフィルタ回路で映像信号の小数部の高周波成分を除去する事で、小数部のノイズによる整数部への繰り上がりまたは、繰り下がりを軽減することによりノイズの発生を抑え、従来に比べ特に暗い画面の低輝度での画質の性能を向上することができるという効果がある。

以下、本発明の実施の形態を、図面を参照しながら説明する。

（実施の形態１）
図１は、本発明の第１の実施形態に係る擬似階調表示回路の構成を示すブロック図であり、図１において、１は映像信号入力端子で、ｍビットの整数部とｎビットの小数部とからなる（ｍ＋ｎ）ビットの映像信号が入力される。２はローパスフィルタ回路でｎビットの小数部を入力し高周波成分を除去したｎビットの小数部を出力する。４はディザパターン発生回路で、図７に示すようにドットＤ１１〜Ｄ１４、Ｄ２１〜Ｄ２４、Ｄ３１〜Ｄ３４、Ｄ４１〜Ｄ４４の映像入力信号に対応した４×４ドットのディザマトリクスで構成されるｎ＝４ビットのディザパターンを発生し、第１、第２、第３、第４フィールドでパターンが切り換わる。なお、図７に示されているディザパターンの値は全て１０進数で表している。３は加算器で、前記整数部のｍビットと前記ローパスフィルタ回路２から出力される高周波成分が除去されたｎビットの小数部とからなる（ｍ＋ｎ）ビットの映像信号と、前記ｎ＝４ビットのディザパターンとを入力し加算する。５はｎビットシフト回路で前記加算器３の出力信号の下位ｎ＝４ビットを切捨てる。６はｍビットの表示階調能力を有した表示パネルである。

以上のように構成された擬似階調表示回路において、図１と図３を用いてその動作を説明する。一例として、第１フィールドのディザパターンで、映像信号の小数部（４ビット）の値が全て８でノイズの無い場合とノイズレベルが±１の場合で説明する。

映像信号入力端子１より入力される小数部（４ビット）の映像信号にノイズの無い場合、信号レベルは全てのドットＤ１１〜Ｄ１４、Ｄ２１〜Ｄ２４、Ｄ３１〜Ｄ３４、Ｄ４１〜Ｄ４４で値が８となるので、例えば（１＋ｚ−１）／２の伝達関数を有するローパスフィルタ回路２の出力値も全て８となる。加算器３は、前記整数部と前記ローパスフィルタ回路２から出力される小数部とからなる映像信号と、前記ディザパターン発生回路４から出力されるディザパターンを加算する。ｎビットシフト回路５は、前記加算器３の出力信号を入力し４ビットシフト（１／１６）する。これにより加算器３の出力信号の値が１６以上となったドットが整数部に繰り上がり灰色で示したドットが発光する。この発光するドット数の割合が１６ドットに対し８ドットになるので８／１６の階調が表示された事となる。

ノイズレベルが±１の場合の入力信号の値は、Ｄ１１＝８、Ｄ１２＝９、Ｄ１３＝８、Ｄ１４＝７、Ｄ２１＝８、Ｄ２２＝９、Ｄ２３＝８、Ｄ２４＝７、Ｄ３１＝８、Ｄ３２＝９、Ｄ３３＝８、Ｄ３４＝７、Ｄ４１＝８、Ｄ４２＝９、Ｄ４３＝８、Ｄ４４＝７となる。前記ローパスフィルタ回路２が無い従来の場合では、そのまま入力信号が前記ディザパターンと加算されるので前記加算器３の出力値がＤ４２で１６となり本来発光しないドットが発光する。一方、前記ローパスフィルタ回路２は、（１＋ｚ−１）／２の伝達関数を有しているので回路の遅延を考慮すると出力は、Ｄ１１＝８、Ｄ１２＝８、Ｄ１３＝７、Ｄ１４＝７、Ｄ２１＝８、Ｄ２２＝８、Ｄ２３＝７、Ｄ２４＝７、Ｄ３１＝８、Ｄ３２＝８、Ｄ３３＝７、Ｄ３４＝７、Ｄ４１＝８、Ｄ４２＝８、Ｄ４３＝７、Ｄ４４＝７となるため、前記加算器３の出力値はＤ４２で１５になり発光しない。

以上の説明のように、小数部の映像信号の高周波成分をローパスフィルタ回路で除去することで、小数部のノイズによって整数部に繰り上がる影響を少なくでき、従来に比べ特に暗い画面の低輝度での画質の性能を向上することができるという効果がある。

なお、以上の説明では、ローパスフィルタ回路を水平方向のみで構成した例で示したが、垂直方向のみでもまた、水平と垂直方向同時でも実現が可能である。

（実施の形態２）
図２は、本発明の第２の実施形態に係る擬似階調表示回路の構成を示すブロック図であり、図２において、１は映像信号入力端子で、ｍビットの整数部とｎビットの小数部とからなる（ｍ＋ｎ）ビットの映像信号が入力される。７は第１のローパスフィルタ回路でｎビットの小数部を入力し高周波成分を除去したｎビットの小数部を出力する。８は第２のローパスフィルタ回路でｎビットの小数部を入力し高周波成分を除去したｎビットの小数部を出力する。９はノイズ検出回路でｎビットの小数部を入力しノイズのレベルを検出し出力する。１０は選択回路で、前記第１のローパスフィルタ回路７の出力信号と前記第２のローパスフィルタ回路８の出力信号を入力し、前記ノイズ検出回路９の出力信号に応じていづれか一方の入力信号を選択して出力する。４はディザパターン発生回路で、図７に示すようにドットＤ１１〜Ｄ１４、Ｄ２１〜Ｄ２４、Ｄ３１〜Ｄ３４、Ｄ４１〜Ｄ４４の映像入力信号に対応した４×４ドットのディザマトリクスで構成されるｎ＝４ビットのディザパターンを発生し、第１、第２、第３、第４フィールドでパターンが切り換わる。なお、図７に示されているディザパターンの値は全て１０進数で表している。３は加算器で、前記整数部のｍビットと前記選択回路１０から出力される高周波成分が除去されたｎビットの小数部とからなる（ｍ＋ｎ）ビットの映像信号と、前記ｎ＝４ビットのディザパターンとを入力し加算する。５はｎビットシフト回路で前記加算器３の出力信号の下位ｎ＝４ビットを切捨てる。６はｍビットの表示階調能力を有した表示パネルである。

以上のように構成された擬似階調表示回路において、図２と図４、図５を用いてその動作を説明する。一例として、第１、第２、第３、第４フィールドのディザパターンで、映像信号の小数部（４ビット）の値が全て５で±１と±３のノイズレベルが重畳され水平方向に波打ったような映像信号が入力された場合で説明し、それぞれノイズの無い場合と比較する。

映像信号入力端子１より入力される小数部（４ビット）の映像信号の値５に±１のノイズレベルが重畳された場合、入力信号の値は、Ｄ１１＝５、Ｄ１２＝６、Ｄ１３＝５、Ｄ１４＝４、Ｄ２１＝５、Ｄ２２＝６、Ｄ２３＝５、Ｄ２４＝４、Ｄ３１＝５、Ｄ３２＝６、Ｄ３３＝５、Ｄ３４＝４、Ｄ４１＝５、Ｄ４２＝６、Ｄ４３＝５、Ｄ４４＝４となる。よって例えば（１＋２ｚ−１＋ｚ−２）／４の伝達関数を有する第１のローパスフィルタ回路７の出力は回路の遅延を考慮すると、Ｄ１１＝５、Ｄ１２＝５、Ｄ１３＝４、Ｄ１４＝５、Ｄ２１＝５、Ｄ２２＝５、Ｄ２３＝４、Ｄ２４＝５、Ｄ３１＝５、Ｄ３２＝５、Ｄ３３＝４、Ｄ３４＝５、Ｄ４１＝５、Ｄ４２＝５、Ｄ４３＝４、Ｄ４４＝５となる。また例えば、（１＋ｚ−１＋ｚ−２＋ｚ−３）／４の伝達関数を有する第２のローパスフィルタ回路８の出力は回路の遅延を考慮すると、Ｄ１１＝５、Ｄ１２＝５、Ｄ１３＝５、Ｄ１４＝５、Ｄ２１＝５、Ｄ２２＝５、Ｄ２３＝５、Ｄ２４＝５、Ｄ３１＝５、Ｄ３２＝５、Ｄ３３＝５、Ｄ３４＝５、Ｄ４１＝５、Ｄ４２＝５、Ｄ４３＝５、Ｄ４４＝５となる。また例えば隣り合うドットの差分の絶対値でノイズのレベルを検出するノイズ検出回路９の出力値は１となる。選択回路１０は、第１のローパスフィルタ回路７の出力信号と第２のローパスフィルタ回路８の出力信号を入力しノイズ検出回路９の出力値が１であるので第１のローパスフィルタ回路７から出力される信号を選択し出力する。加算器３は、前記整数部と前記選択回路１０から出力される小数部とからなる映像信号と、前記ディザパターン発生回路４から出力されるディザパターンを加算する。ｎビットシフト回路５は、前記加算器３の出力信号を入力し４ビットシフト（１／１６）する。これにより加算器３の出力信号の値が１６以上となったドットが整数部に繰り上がり灰色で示したドットが発光する。この時、発光するドットの位置が、全てのフィールドでノイズの無い場合と同じ位置となる。

次に、小数部（４ビット）の映像信号の値５に±３のノイズレベルが重畳された場合、入力信号の値は、Ｄ１１＝５、Ｄ１２＝８、Ｄ１３＝５、Ｄ１４＝２、Ｄ２１＝５、Ｄ２２＝８、Ｄ２３＝５、Ｄ２４＝２、Ｄ３１＝５、Ｄ３２＝８、Ｄ３３＝５、Ｄ３４＝２、Ｄ４１＝５、Ｄ４２＝８、Ｄ４３＝５、Ｄ４４＝２となる。よって例えば（１＋２ｚ−１＋ｚ−２）／４の伝達関数を有する第１のローパスフィルタ回路７の出力は回路の遅延を考慮すると、Ｄ１１＝６、Ｄ１２＝５、Ｄ１３＝３、Ｄ１４＝５、Ｄ２１＝６、Ｄ２２＝５、Ｄ２３＝３、Ｄ２４＝５、Ｄ３１＝６、Ｄ３２＝５、Ｄ３３＝３、Ｄ３４＝５、Ｄ４１＝６、Ｄ４２＝５、Ｄ４３＝３、Ｄ４４＝５となる。また例えば、（１＋ｚ−１＋ｚ−２＋ｚ−３）／４の伝達関数を有する第２のローパスフィルタ回路８の出力は回路の遅延を考慮すると、Ｄ１１＝５、Ｄ１２＝５、Ｄ１３＝５、Ｄ１４＝５、Ｄ２１＝５、Ｄ２２＝５、Ｄ２３＝５、Ｄ２４＝５、Ｄ３１＝５、Ｄ３２＝５、Ｄ３３＝５、Ｄ３４＝５、Ｄ４１＝５、Ｄ４２＝５、Ｄ４３＝５、Ｄ４４＝５となる。また例えば隣り合うドットの差分の絶対値でノイズのレベルを検出するノイズ検出回路９の出力値は３となる。選択回路１０は、第１のローパスフィルタ回路７の出力信号と第２のローパスフィルタ回路８の出力信号を入力しノイズ検出回路９の出力値が３であるので第２のローパスフィルタ回路８から出力される信号を選択し出力する。加算器３は、前記整数部と前記選択回路１０から出力される小数部とからなる映像信号と、前記ディザパターン発生回路４から出力されるディザパターンを加算する。ｎビットシフト回路５は、前記加算器３の出力信号を入力し４ビットシフト（１／１６）する。これにより加算器３の出力信号の値が１６以上となったドットが整数部に繰り上がり灰色で示したドットが発光する。この時、第１のローパスフィルタ回路７を通った小数部を用いると、第２フィールドのＤ４３と第４フィールドのＤ１３のドットが発光しないが、ノイズレベルに応じて第２のローパスフィルタ回路８の出力が選択されているので、発光するドットの位置が全てのフィールドでノイズの無い場合と同じ位置となる。

以上の説明のように、小数部の映像信号の高周波成分をノイズレベルに応じてローパスフィルタ特性を切り換え除去することで、小数部のノイズによる繰り下がりを軽減することができ、かつ小数部の周波数特性も損なわずに、従来に比べ特に暗い画面の低輝度での画質の性能を向上することができるという効果がある。

本発明に係る擬似階調表示回路は、ローパスフィルタ回路で映像信号の小数部の高周波成分を除去する事で、小数部のノイズによる整数部への繰り上がりまたは、繰り下がりを軽減することによりノイズの発生を抑え、従来に比べ特に暗い画面の低輝度での画質の性能を向上することができるという効果がある。さらにノイズレベルに応じてローパスフィルタ特性を切り換え映像信号の小数部の高周波成分を除去するので、小数部の周波数特性も損なわないという効果がある。

本発明の実施の形態１における擬似階調表示回路の構成を示すブロック図本発明の実施の形態２における擬似階調表示回路の構成を示すブロック図本発明の実施の形態１の動作を説明するための模式図本発明の実施の形態２でノイズレベルが±１の場合の動作を説明するための模式図本発明の実施の形態２でノイズレベルが±３の場合の動作を説明するための模式図従来例の擬似階調表示回路の構成を示すブロック図映像入力信号とディザパターンの関係を示す図従来例の擬似階調表示回路でノイズの無い場合の動作を説明するための模式図従来例の擬似階調表示回路でノイズのある場合の動作を説明するための模式図

符号の説明

１映像信号入力端子
２ローパスフィルタ回路
３加算器
４ディザパターン発生回路
５ｎビットシフト回路
６表示パネル
７第１のローパスフィルタ回路
８第２のローパスフィルタ回路
９ノイズ検出回路
１０選択回路

Claims

ｍビットの整数部とｎビットの小数部とからなる（ｍ＋ｎ）ビットの映像信号を入力し、表示階調がｍビットで複数の画素がマトリクス状に配列された表示パネルに映像を表示する映像表示装置であって、前記小数部を入力し高周波成分を除去するローパスフィルタ回路と、ｎビットのディザパターンを発生するディザパターン発生回路と、前記整数部のｍビットと前記ローパスフィルタ回路から出力される高周波成分が除去されたｎビットの小数部とからなる（ｍ＋ｎ）ビットの映像信号と前記ｎビットのディザパターンを加算する加算器と、前記加算器の出力信号の下位ｎビットを切捨てるｎビットシフト回路とを備えたことを特徴とする擬似階調表示回路。
ｍビットの整数部とｎビットの小数部とからなる（ｍ＋ｎ）ビットの映像信号を入力し、表示階調がｍビットで複数の画素がマトリクス状に配列された表示パネルに映像を表示する映像表示装置であって、前記小数部を入力し高周波成分を除去する第１と第２のローパスフィルタ回路と、前記小数部を入力しノイズを検出するノイズ検出回路と、前記第１のローパスフィルタ回路の出力信号と前記第２のローパスフィルタ回路の出力信号をそれぞれ入力し、前記ノイズ検出回路の出力信号に応じて入力される信号を選択し出力する選択回路と、ｎビットのディザパターンを発生するディザパターン発生回路と、前記整数部のｍビットと前記選択回路から出力されるｎビットの小数部とからなる（ｍ＋ｎ）ビットの映像信号と前記ｎビットのディザパターンを加算する加算器と、前記加算器の出力信号の下位ｎビットを切捨てるｎビットシフト回路とを備えたことを特徴とする擬似階調表示回路。