JP2007103680A - Semiconductor device - Google Patents
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Abstract
Description
本発明は、配線基板上でチップを積層するマルチチップスタックパッケージ構造の半導体装置に関するものである。 The present invention relates to a semiconductor device having a multi-chip stack package structure in which chips are stacked on a wiring board.
近年、電子機器の小型化、高機能化及び多機能化への要求がますます強くなってきている。半導体パッケージにおいて、このような要求に対応できる技術のひとつとして、複数のチップを同一パッケージにするマルチチップパッケージング技術がある。これは、それぞれのチップを個別にパッケージするものと比較して、複数のチップを積層して1つのパッケージにすることで、実装面積や重さを小さくすることが可能となる。 In recent years, there has been an increasing demand for downsizing, higher functionality, and multi-functionality of electronic devices. In a semiconductor package, as one of the technologies that can meet such a requirement, there is a multi-chip packaging technology that makes a plurality of chips the same package. This is because the mounting area and weight can be reduced by stacking a plurality of chips into one package as compared with the case where each chip is individually packaged.
例えば、2つのチップを積層する場合において、ワイヤボンドの接合領域を確保するためには、下側チップのサイズより上側チップのサイズを小さくするか、あるいは下側チップより小さいサイズのスペーサを下側チップと上側チップの間に挿入することにより、下側チップのボンディングパッドが上側チップによって遮蔽されないようにする必要がある。 For example, when two chips are stacked, in order to secure a wire bond bonding region, the size of the upper chip is made smaller than the size of the lower chip, or a spacer having a size smaller than the lower chip is placed on the lower side. It is necessary to prevent the bonding pads of the lower chip from being shielded by the upper chip by inserting between the chip and the upper chip.
そこで、従来(例えば、特許文献1を参照)は、図9に示すように、配線基板1上に接合された下側チップ2から離隔した位置に上側チップ4を保持するスペーサ11を、下側チップ2の側面に沿って配線基板1に接着剤10で接着して複数個配置するか、または対向する側辺に各1つずつ、合計2つのスペーサ11を配置することによって、上側チップ4のサイズを下側チップ2のサイズより大きいものを積層するように構成する等の方法があった。
しかしながら上記のような従来の半導体装置では、複数個のスペーサを配置するため上側チップとスペーサ上面の平行度が出にくく、スペーサと上側チップとの接合性が不十分になる危険性があり、上側チップをワイヤボンドする際に、上側チップの撓みを減少させて超音波の伝達を安定させるためには、上側チップと保持するスペーサの接着力を強固にさせる必要があるという問題点を有していた。 However, in the conventional semiconductor device as described above, since a plurality of spacers are arranged, the parallelism between the upper chip and the upper surface of the spacer is difficult to occur, and there is a risk that the bonding property between the spacer and the upper chip becomes insufficient. When wire bonding the chip, in order to reduce the deflection of the upper chip and stabilize the transmission of ultrasonic waves, there is a problem that the adhesive force between the upper chip and the spacer to be held needs to be strengthened. It was.
本発明は、上記従来の問題点を解決するもので、上側チップのボンディングパッドと配線基板上の端子を金属細線で接続する際にも、超音波の伝達をより安定させることができる半導体装置を提供する。 The present invention solves the above-described conventional problems, and a semiconductor device that can further stabilize the transmission of ultrasonic waves when the bonding pads of the upper chip and the terminals on the wiring board are connected by a thin metal wire. provide.
上記の課題を解決するために、本発明の請求項1記載の半導体装置は、配線基板と、前記配線基板上に実装された下側チップと、回路素子形成面とは反対面に四角台形状ないし四角柱形状の凹部を有し、前記配線基板上に実装された上側チップとを備え、前記下側チップが前記上側チップより小さく、前記上側チップが有する前記凹部に、前記下側チップを内包することを特徴とする。
In order to solve the above-described problems, a semiconductor device according to
また、本発明の請求項2記載の半導体装置は、請求項1に記載の半導体装置であって、前記上側チップは前記凹部を一つ有し、前記上側チップが有する前記一つの凹部に、前記下側チップを一つ内包することを特徴とする。
A semiconductor device according to
また、本発明の請求項3記載の半導体装置は、請求項1に記載の半導体装置であって、前記上側チップは前記凹部を複数有し、前記上側チップが有する前記複数の凹部のそれぞれに、前記下側チップを一つ内包することを特徴とする。
Moreover, the semiconductor device according to
また、本発明の請求項4記載の半導体装置は、請求項1に記載の半導体装置であって、前記上側チップは前記凹部を一つ有し、前記上側チップが有する前記一つの凹部に、前記下側チップを複数内包することを特徴とする。 A semiconductor device according to a fourth aspect of the present invention is the semiconductor device according to the first aspect, wherein the upper chip has one of the concave portions, and the one concave portion of the upper chip has the one of the concave portions. A plurality of lower chips are included.
また、本発明の請求項5記載の半導体装置は、請求項2又は請求項4に記載の半導体装置であって、前記上側チップが有する前記一つの凹部の各コーナから、それぞれ前記上側チップの外側コーナにわたって凹部を形成したことを特徴とする。
The semiconductor device according to
また、本発明の請求項6記載の半導体装置は、請求項2又は請求項4に記載の半導体装置であって、前記上側チップが有する前記一つの凹部の各辺から、それぞれ前記上側チップの外側辺にわたって凹部を形成したことを特徴とする。 A semiconductor device according to a sixth aspect of the present invention is the semiconductor device according to the second or fourth aspect, wherein each of the one concave portion of the upper chip has an outer side of the upper chip. A concave portion is formed over the side.
また、本発明の請求項7記載の半導体装置は、回路素子形成面とは反対面に四角台形状ないし四角柱形状の一つの凹部を有し、その凹部に請求項2から請求項4のいずれかに記載の上側チップおよび下側チップを内包した状態で、前記配線基板上に実装されたチップを備えたことを特徴とする。 According to a seventh aspect of the present invention, there is provided the semiconductor device according to any one of the second to fourth aspects, wherein the concave portion having a quadrangular trapezoidal shape or a quadrangular prism shape is provided on a surface opposite to the circuit element forming surface. A chip mounted on the wiring board in a state of including the upper chip and the lower chip described above is provided.
以上のように本発明によれば、配線基板上に、上側チップをスペーサを用いることなく実装して、上側チップで下側チップを内包することにより、上側チップの撓みをなくすとともに、上側チップで複数個の下側チップを内包する際にも平行度を維持することができる。 As described above, according to the present invention, the upper chip is mounted on the wiring board without using a spacer, and the lower chip is included in the upper chip, so that the upper chip is not bent and the upper chip is used. Parallelism can be maintained even when a plurality of lower chips are included.
以上により、上側チップのボンディングパッドと配線基板上の端子を金属細線で接続する際にも、超音波の伝達をより安定させることができる。
また、上側チップの下面側の凹部から外側へ繋ぐように設けられた凹部により、封止樹脂を注入してパッケージングする際にも、樹脂の流れを妨害することなく成型することができる。
As described above, even when the bonding pads of the upper chip and the terminals on the wiring substrate are connected by the fine metal wires, the transmission of ultrasonic waves can be further stabilized.
Further, the recess provided so as to be connected to the outside from the recess on the lower surface side of the upper chip can be molded without interfering with the flow of the resin even when the sealing resin is injected and packaged.
また、上側チップの下面側の凹部から外側へ繋ぐように設けられた凹部により、下側チップと接続する配線基板上の端子が上側チップより外側に存在する場合でも、接続することができる。 Further, the concave portion provided so as to be connected to the outside from the concave portion on the lower surface side of the upper chip can be connected even when the terminal on the wiring board connected to the lower chip exists outside the upper chip.
以下、本発明の実施の形態を示す半導体装置について、図面を参照しながら具体的に説明する。
(実施の形態1)
本発明の実施の形態1の半導体装置を説明する。
Hereinafter, a semiconductor device showing an embodiment of the present invention will be specifically described with reference to the drawings.
(Embodiment 1)
A semiconductor device according to the first embodiment of the present invention will be described.
図1は本実施の形態1の半導体装置を示す構造図であり、図1(a)は本実施の形態1の半導体装置の断面図、図1(b)は本実施の形態1の半導体装置の上側チップ下面から見た平面図を示す。 FIG. 1 is a structural diagram showing a semiconductor device according to the first embodiment, FIG. 1A is a cross-sectional view of the semiconductor device according to the first embodiment, and FIG. 1B is a semiconductor device according to the first embodiment. The top view seen from the upper chip | tip lower surface of this is shown.
図1において、1は配線基板、2は配線基板1上に実装された下側チップ、3は金属細線、4は配線基板1上に実装された上側チップ、5は半田ボール、6は上側チップ4の下面側に形成した上側チップ下面凹部(以下、単に「凹部」と記す)である。そして、凹部6は、上側チップ4の回路素子形成面とは反対面にあたる下面側に、四角台形状ないし四角柱形状に形成されている。
In FIG. 1, 1 is a wiring board, 2 is a lower chip mounted on the
本実施の形態1の半導体装置では、図1に示すように、下側チップ2が上側チップ4より小さく、下側チップ2のボンディングパッドと配線基板1上の端子とが金属細線3により接続されている。そして、この下側チップ2を上側チップ4が有する凹部6に内包するように、上側チップ4が実装されており、上側チップ4のボンディングパッドと配線基板1上の端子とが金属細線3により接続されている。また、配線基板1の下面側には、2次実装用の半田ボール5が形成されている。
In the semiconductor device of the first embodiment, as shown in FIG. 1, the
これらの構成により、上側チップ4が配線基板1とスペーサなどを介さずに直接接着できるため、上側チップ4にボンディングを行う際に、配線基板1に対する上側チップの平行度が維持でき、超音波の伝達を損なうことなく安定したボンディングが可能となる。
(実施の形態2)
本発明の実施の形態2の半導体装置を説明する。
With these configurations, since the
(Embodiment 2)
A semiconductor device according to a second embodiment of the present invention will be described.
図2は本実施の形態2の半導体装置を示す構造図であり、図2(a)は本実施の形態2の半導体装置の断面図、図2(b)は本実施の形態2の半導体装置の上側チップ下面から見た平面図を示す。 FIG. 2 is a structural diagram showing the semiconductor device according to the second embodiment. FIG. 2A is a sectional view of the semiconductor device according to the second embodiment, and FIG. 2B is a semiconductor device according to the second embodiment. The top view seen from the upper chip | tip lower surface of this is shown.
本実施の形態2の半導体装置では、図2に示すように、実施の形態1で示した上側チップ4が有する凹部6を2つ設け、それぞれの凹部6に、下側チップ2を一つずつ内包した例である。
In the semiconductor device according to the second embodiment, as shown in FIG. 2, two recesses 6 included in the
この構成により、実施の形態1と同様に、上側チップ4にボンディングを行う際に、配線基板1に対する上側チップの平行度が維持できるため、超音波の伝達を損なうことなく安定したボンディングが可能になる。また、全体として複数個(ここでは、2個の例を示す)の下側チップ2を上側チップ4に内包することが可能となる。
(実施の形態3)
本発明の実施の形態3の半導体装置を説明する。
With this configuration, as in the first embodiment, when bonding is performed on the
(Embodiment 3)
A semiconductor device according to a third embodiment of the present invention will be described.
図3は本実施の形態3の半導体装置を示す構造図であり、図3(a)は本実施の形態3の半導体装置の断面図、図3(b)は本実施の形態3の半導体装置の上側チップ下面から見た平面図を示す。 FIG. 3 is a structural diagram showing the semiconductor device according to the third embodiment. FIG. 3A is a sectional view of the semiconductor device according to the third embodiment, and FIG. 3B is a semiconductor device according to the third embodiment. The top view seen from the upper chip | tip lower surface of this is shown.
本実施の形態3の半導体装置では、図3に示すように、実施の形態1で示した上側チップ4が有する凹部6に、下側チップ2を複数個(ここでは、2個の例を示す)内包した例である。
In the semiconductor device according to the third embodiment, as shown in FIG. 3, a plurality of lower chips 2 (two examples are shown here) in the recess 6 of the
この構成により、実施の形態2と同様に、上側チップ4にボンディングを行う際に、配線基板1に対する上側チップの平行度が維持できるため、超音波の伝達を損なうことなく安定したボンディングが可能となり、全体として複数個(ここでは、2個の例を示す)の下側チップ2を上側チップ4に内包することができる。
(実施の形態4)
本発明の実施の形態4の半導体装置を説明する。
With this configuration, as in the second embodiment, when bonding to the
(Embodiment 4)
A semiconductor device according to a fourth embodiment of the present invention will be described.
図4は本実施の形態4の半導体装置を示す構造図であり、図4(a)は本実施の形態4の半導体装置の断面図、図4(b)は本実施の形態4の半導体装置の上側チップ下面から見た平面図を示す。図4において、7は上側チップ4が下面側に有する凹部6と上側チップ4の外側コーナとを繋ぐ凹部である。
FIG. 4 is a structural diagram showing the semiconductor device according to the fourth embodiment. FIG. 4A is a sectional view of the semiconductor device according to the fourth embodiment, and FIG. 4B is a semiconductor device according to the fourth embodiment. The top view seen from the upper chip | tip lower surface of this is shown. In FIG. 4,
本実施の形態4の半導体装置は、図4に示すように、実施の形態1で示した上側チップ4が有する凹部6の各コーナから、それぞれ上側チップ4の外側コーナにわたって、凹部6と上側チップ4の外側とを繋ぐように凹部7を設けた例である。
As shown in FIG. 4, the semiconductor device according to the fourth embodiment has a recess 6 and an upper chip extending from each corner of the recess 6 included in the
この構成により、実施の形態1と同様に、上側チップ4にボンディングを行う際に、配線基板1に対する上側チップの平行度が維持できるため、超音波の伝達を損なうことなく安定したボンディングが可能になる。
With this configuration, as in the first embodiment, when bonding to the
さらに、上側チップ4の凹部6と上側チップ4の外側コーナを繋ぐ凹部7を設けることで、樹脂封止をおこなうパッケージに対しても、上側チップの凹部6の内部にも樹脂を充填することができるため、装置の信頼性を向上することが可能となる。
Furthermore, by providing the
なお、上側チップ4の凹部6と外側コーナを繋ぐ凹部7は、V溝あるいは四角柱形状である。
(実施の形態5)
本発明の実施の形態5の半導体装置を説明する。
In addition, the recessed
(Embodiment 5)
A semiconductor device according to a fifth embodiment of the present invention will be described.
図5は本実施の形態5の半導体装置を示す構造図であり、図5(a)は本実施の形態5の半導体装置の断面図、図5(b)は本実施の形態5の半導体装置の上側チップ下面から見た平面図を示す。 FIG. 5 is a structural diagram showing the semiconductor device according to the fifth embodiment. FIG. 5A is a sectional view of the semiconductor device according to the fifth embodiment, and FIG. 5B is a semiconductor device according to the fifth embodiment. The top view seen from the upper chip | tip lower surface of this is shown.
本実施の形態5の半導体装置は、図5に示すように、実施の形態4で示した上側チップ4が有する凹部6の各コーナから、それぞれ上側チップ4の外側コーナにわたって、凹部6と上側チップ4の外側とを繋ぐように凹部7を設け、上側チップ4が有する凹部6に複数個(ここでは、2個の例を示す)の下側チップ2を内包した例である。
As shown in FIG. 5, the semiconductor device according to the fifth embodiment has a recess 6 and an upper chip extending from each corner of the recess 6 included in the
この構成により、実施の形態4と同様の効果が得ることが可能になり、さらに上側チップ4が有する凹部6に、全体として複数個(ここでは、2個の例を示す)の下側チップ2を内包することができる。
(実施の形態6)
本発明の実施の形態6の半導体装置を説明する。
With this configuration, it is possible to obtain the same effect as that of the fourth embodiment, and a plurality of lower chips 2 (here, two examples are shown) as a whole in the recesses 6 of the
(Embodiment 6)
A semiconductor device according to a sixth embodiment of the present invention will be described.
図6は本実施の形態6の半導体装置を示す構造図であり、図6(a)は本実施の形態6の半導体装置の断面図、図6(b)は本実施の形態6の半導体装置の上側チップ下面から見た平面図を示す。図6において、8は上側チップ4が有する凹部6と上側チップ4の外側の各辺とを繋ぐ凹部である。
6 is a structural diagram showing the semiconductor device of the sixth embodiment, FIG. 6A is a cross-sectional view of the semiconductor device of the sixth embodiment, and FIG. 6B is a semiconductor device of the sixth embodiment. The top view seen from the upper chip | tip lower surface of this is shown. In FIG. 6, reference numeral 8 denotes a recess that connects the recess 6 included in the
本実施の形態6の半導体装置は、図6に示すように、実施の形態1で示した上側チップ4が有する一つの凹部6の各辺から、それぞれ上側チップ4の外側辺にわたって、凹部6と上側チップ4の外側とを繋ぐように凹部8を設けた例である。
As shown in FIG. 6, the semiconductor device of the sixth embodiment includes a recess 6 and a recess 6 extending from each side of one recess 6 of the
この構成により、実施の形態1と同様に、上側チップ4にボンディングを行う際に、配線基板1に対する上側チップの平行度が維持できるため、超音波の伝達を損なうことなく安定したボンディングができる。
With this configuration, as in the first embodiment, when bonding is performed on the
また、実施の形態4と同様に、上側チップ4に上側チップ下面凹部6と上側チップ4の各辺を繋ぐ凹部8を設けることで、樹脂封止をおこなうパッケージに対しても、上側チップ下面凹部6内部にも樹脂を充填することができるため、信頼性をより向上することが可能となる。
Similarly to the fourth embodiment, the upper chip lower surface concave portion 6 is provided in the
さらに、上側チップ下面凹部6と上側チップ4の各辺を繋ぐ凹部8を設けることで、封止樹脂の流動性の向上ができるとともに、配線基板1と下側チップ2を金属細線3で繋ぐ2ndボンディング部が、配線基板1上の上側チップ4より外側に存在する場合でも、ボンディングを可能にすることができる。
(実施の形態7)
本発明の実施の形態7の半導体装置を説明する。
Furthermore, by providing the recesses 8 that connect the sides of the upper chip lower surface recess 6 and the
(Embodiment 7)
A semiconductor device according to a seventh embodiment of the present invention will be described.
図7は本実施の形態7の半導体装置を示す構造図であり、図7(a)は本実施の形態7の半導体装置の断面図、図7(b)は本実施の形態7の半導体装置の上側チップ下面から見た平面図を示す。 FIG. 7 is a structural diagram showing the semiconductor device according to the seventh embodiment. FIG. 7A is a sectional view of the semiconductor device according to the seventh embodiment, and FIG. 7B is a semiconductor device according to the seventh embodiment. The top view seen from the upper chip | tip lower surface of this is shown.
本実施の形態7の半導体装置は、図7に示すように、実施の形態6で示した上側チップ4が有する一つの凹部6の各辺から、それぞれ上側チップ4の外側辺にわたって、凹部6と上側チップ4の外側とを繋ぐように凹部8を設け、上側チップ4が有する凹部6に複数個(ここでは、2個の例を示す)の下側チップ2を内包した例である。
As shown in FIG. 7, the semiconductor device according to the seventh embodiment includes a recess 6 and a recess 6 extending from each side of one recess 6 included in the
この構成により、実施の形態6と同様の効果が得ることが可能になり、さらに、上側チップ4が有する凹部6に、全体として複数個(ここでは、2個の例を示す)の下側チップ2を内包することができる。
(実施の形態8)
本発明の実施の形態8の半導体装置を説明する。
With this configuration, it is possible to obtain the same effect as that of the sixth embodiment. Furthermore, a plurality of lower chips (here, two examples are shown) as a whole in the recesses 6 of the
(Embodiment 8)
A semiconductor device according to an eighth embodiment of the present invention will be described.
図8は本実施の形態8の半導体装置の構造を示す断面図である。図8において、9は上側チップ4および下側チップ2を内包するチップである。
本実施の形態8の半導体装置は、図8に示すように、チップ9が、回路素子形成面とは反対面に四角台形状ないし四角柱形状の一つの凹部を有し、その凹部に、実施の形態3で示した半導体装置における上側チップ4および下側チップ2を内包するように構成した例である。なお、これまでに記載した各実施の形態の半導体装置における上側チップ4および下側チップ2を内包するように構成してもよい。
FIG. 8 is a sectional view showing the structure of the semiconductor device according to the eighth embodiment. In FIG. 8, reference numeral 9 denotes a chip that includes the
In the semiconductor device according to the eighth embodiment, as shown in FIG. 8, the chip 9 has one concave portion of a square trapezoidal shape or a rectangular column shape on the surface opposite to the circuit element forming surface. This is an example in which the
この構成により、これまで同様の効果が得られるとともに、さらに、より複数のチップを内包することが可能になる。
なお、以上に記載した全ての実施の形態において、配線基板1と下側チップ2ないし配線基板1と上側チップ4との接着には、絶縁性ペーストあるいは絶縁性ダイアタッチフィルムなどを適用することが可能である。
With this configuration, the same effect as before can be obtained, and more than one chip can be included.
In all the embodiments described above, an insulating paste or an insulating die attach film may be applied to the
本発明の半導体装置は、マルチチップスタックパッケージ技術によりパッケージサイズや重さ及び実装面積を小さくできることから、特に小型軽量化が要求される携帯用電話機器などの情報通信機器に搭載する半導体装置として有用である。 The semiconductor device of the present invention is useful as a semiconductor device to be mounted on information communication equipment such as portable telephone equipment that is particularly required to be reduced in size and weight because the package size, weight, and mounting area can be reduced by the multi-chip stack package technology. It is.
1 配線基板
2 下側チップ
3 金属細線
4 上側チップ
5 半田ボール
6 上側チップ下面凹部
7 (上側チップの下面凹部と上側チップのコーナを繋ぐ)凹部
8 (上側チップの下面凹部と上側チップの各辺を繋ぐ)凹部
9 (上側チップを内包する)チップ
10 接着剤
11 スペーサ
DESCRIPTION OF
Claims (7)
前記配線基板上に実装された下側チップと、
回路素子形成面とは反対面に四角台形状ないし四角柱形状の凹部を有し、前記配線基板上に実装された上側チップとを備え、
前記下側チップが前記上側チップより小さく、前記上側チップが有する前記凹部に、前記下側チップを内包することを特徴とする半導体装置。 A wiring board;
A lower chip mounted on the wiring board;
Having a rectangular trapezoidal or quadrangular prism-shaped recess on the surface opposite to the circuit element forming surface, and an upper chip mounted on the wiring board,
The lower chip is smaller than the upper chip, and the lower chip is included in the recess of the upper chip.
前記上側チップが有する前記一つの凹部に、前記下側チップを一つ内包する
ことを特徴とする請求項1に記載の半導体装置。 The upper tip has one recess,
2. The semiconductor device according to claim 1, wherein one of the lower chips is included in the one recess of the upper chip.
前記上側チップが有する前記複数の凹部のそれぞれに、前記下側チップを一つ内包する
ことを特徴とする請求項1に記載の半導体装置。 The upper tip has a plurality of the recesses,
2. The semiconductor device according to claim 1, wherein one of the lower chips is included in each of the plurality of recesses of the upper chip.
前記上側チップが有する前記一つの凹部に、前記下側チップを複数内包する
ことを特徴とする請求項1に記載の半導体装置。 The upper tip has one recess,
2. The semiconductor device according to claim 1, wherein a plurality of the lower chips are included in the one concave portion of the upper chip.
ことを特徴とする請求項2又は請求項4に記載の半導体装置。 5. The semiconductor device according to claim 2, wherein a recess is formed from each corner of the one recess of the upper chip to an outer corner of the upper chip.
ことを特徴とする請求項2又は請求項4に記載の半導体装置。 5. The semiconductor device according to claim 2, wherein a recess is formed from each side of the one recess of the upper chip to an outer side of the upper chip.
その凹部に請求項2から請求項4のいずれかに記載の上側チップおよび下側チップを内包した状態で、前記配線基板上に実装されたチップを備えた
ことを特徴とする半導体装置。 It has one concave portion of a quadrangular trapezoidal shape or a quadrangular prism shape on the surface opposite to the circuit element forming surface
A semiconductor device comprising a chip mounted on the wiring board in a state in which the upper chip and the lower chip according to any one of claims 2 to 4 are included in the recess.
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