KR20120048841A - Stacked semiconductor package - Google Patents

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KR20120048841A
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이진희
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에스케이하이닉스 주식회사
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    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked

Abstract

PURPOSE: A stacked semiconductor package is provided to prevent the connection failure between penetrating electrodes by improving alignment accuracy in the lamination of semiconductor chips having stacked semiconductor packages. CONSTITUTION: A first semiconductor chip(10) has a first side(10A) and a second side(10B) facing the first side. A first bonding pad(11) is formed on the first side of the first semiconductor chip. A first penetrating electrode(12) passes through the first and second sides of the first semiconductor chip. A first alignment unit(13) is formed on the second side of the first semiconductor chip. A second semiconductor chip(20) is laminated on the second side of the first semiconductor chip. A second semiconductor chip comprises a second bonding pad(21), a second penetrating electrode(22), and a second alignment unit(23).

Description

적층 반도체 패키지{STACKED SEMICONDUCTOR PACKAGE}Multilayer Semiconductor Packages {STACKED SEMICONDUCTOR PACKAGE}

본 발명은 적층 반도체 패키지에 관한 것이다.The present invention relates to a laminated semiconductor package.

반도체 소자에 대한 패키징 기술은 소형화 및 고용량화의 요구에 따라서 지속적으로 발전하고 있으며, 최근에는 소형화, 고용량화 및 실장 효율성을 만족시킬 수 있는 적층 반도체 패키지(stacked semiconductor package)에 대한 다양한 기술들이 개발되고 있다.Packaging technology for semiconductor devices continues to develop in accordance with the demand for miniaturization and high capacity, and recently, various technologies for stacked semiconductor packages that can satisfy miniaturization, high capacity, and mounting efficiency have been developed.

반도체 산업에서 말하는 "적층"이란 적어도 2개 이상의 반도체 칩 또는 패키지를 수직으로 쌓아 올리는 기술로서, 메모리 소자의 경우 반도체 집적 공정에서 구현 가능한 메모리 용량보다 큰 메모리 용량을 갖는 제품을 구현할 수 있고, 실장 면적 사용의 효율성을 높일 수 있다.In the semiconductor industry, "stacking" refers to a technology in which at least two semiconductor chips or packages are stacked vertically. In the case of a memory device, a product having a memory capacity larger than the memory capacity that can be realized in a semiconductor integration process may be implemented. It can increase the efficiency of use.

적층 반도체 패키지 중 관통 전극(Through Silicon Via, TSV)을 이용한 적층 반도체 패키지는 반도체 칩에 관통 전극을 형성하고, 반도체 칩들이 관통 전극을 통해 전기적으로 연결되도록 적층된 구조를 갖는다. 관통 전극을 이용한 적층 반도체 패키지는, 전기적인 연결이 관통 전극을 통하여 이루어짐으로써 반도체 모듈의 동작 속도를 향상시킬 수 있고 소형화가 가능한 장점을 갖는다.The stacked semiconductor package using through silicon vias (TSVs) of the stacked semiconductor packages has a stacked structure in which through electrodes are formed on the semiconductor chips and the semiconductor chips are electrically connected through the through electrodes. The laminated semiconductor package using the through electrode has the advantage that the electrical connection is made through the through electrode, thereby improving the operation speed of the semiconductor module and miniaturizing it.

이러한 관통 전극을 이용한 적층 반도체 패키지에서 적층되는 반도체 칩들이 미스 얼라인(misalign)되는 경우, 상부 반도체 칩의 관통 전극과 하부 반도체 칩의 관통 전극의 위치가 서로 어긋나게 되어 접속 불량이 발생된다. 그리고, 이러한 접속 불량은 반도체 칩의 사이즈가 감소되고 관통 전극의 피치(pitch)가 감소됨에 따라서 더욱 심화되고 있는 실정이다.When the semiconductor chips stacked in the stacked semiconductor package using the through electrodes are misaligned, the positions of the through electrodes of the upper semiconductor chip and the through electrodes of the lower semiconductor chip are shifted from each other, resulting in connection failure. In addition, such a connection failure is aggravated as the size of the semiconductor chip is reduced and the pitch of the through electrode is reduced.

본 발명의 목적은, 얼라인 정확도를 향상시키기에 적합한 적층 반도체 패키지를 제공하는데, 있다. It is an object of the present invention to provide a laminated semiconductor package suitable for improving alignment accuracy.

본 발명의 일 견지에 따른 적층 반도체 패키지는, 제1면 및 상기 제1면과 대향하는 제2면을 가지며 상기 제1면에 형성되는 제1본딩 패드, 상기 제1면 및 제2면을 관통하는 제1관통 전극 및 상기 제2면에 형성되는 제1정렬부를 포함하는 제1반도체 칩과, 상기 제2면과 대향하는 일면 및 상기 일면과 대향하는 타면을 가지며 상기 일면에 형성되는 제2본딩 패드, 상기 제1관통 전극과 대응하는 위치에서 상기 일면 및 타면을 관통하며 상기 제1관통 전극과 전기적으로 연결되는 제2관통 전극 및 상기 타면에 형성되며 상기 제1정렬부와 결합되는 제2정렬부를 포함하는 제2반도체 칩을 포함하는 것을 특징으로 한다. A multilayer semiconductor package according to one aspect of the present invention has a first surface and a second surface facing the first surface and penetrates through a first bonding pad formed on the first surface, the first surface and the second surface. A first semiconductor chip including a first through electrode and a first alignment portion formed on the second surface, and a second bonding formed on the one surface having one surface facing the second surface and the other surface facing the one surface A pad, a second through electrode penetrating the one surface and the other surface at a position corresponding to the first through electrode and electrically connected to the first through electrode, and a second alignment formed on the other surface and coupled to the first alignment portion. And a second semiconductor chip including a portion.

상기 제1관통전극과 제2관통전극을 전기적으로 연결하는 연결부재 및 상기 제2면 및 상기 타면을 부착하는 접착부재를 더 포함하는 것을 특징으로 한다. 상기 연결부재는 범프 또는 솔더볼을 포함하고, 상기 접착부재는 접착 테이프 또는 접착 페이스트를 포함하는 것을 특징으로 한다. And a connecting member electrically connecting the first through electrode and the second through electrode, and an adhesive member to attach the second surface and the other surface. The connecting member may include bumps or solder balls, and the adhesive member may include an adhesive tape or an adhesive paste.

상기 제1면 상에 형성되고 상기 제1본딩 패드를 노출하는 제1절연층과, 상기 제1절연층 상에 형성되며 상기 제1본딩 패드와 전기적으로 연결되는 재배선과, 상기 재배선을 포함하는 상기 제1절연층 상에 형성되며 상기 재배선을 일부 노출하는 제2절연층 및 상기 제2절연층에 의해 노출된 재배선 상에 장착되는 외부접속단자를 더 포함하는 것을 특징으로 한다. A first insulating layer formed on the first surface and exposing the first bonding pad, a redistribution formed on the first insulating layer and electrically connected to the first bonding pad, and including the redistribution line And a second insulating layer formed on the first insulating layer, the second insulating layer partially exposing the redistribution line, and an external connection terminal mounted on the redistribution line exposed by the second insulating layer.

상기 제1본딩 패드와 전기적으로 연결되는 접속 패드를 구비하는 기판을 더 포함하는 것을 특징으로 한다. 상기 제1본딩 패드와 상기 접속 패드를 전기적으로 연결하는 연결부재와, 상기 제1반도체 칩과 상기 기판 사이에 충진되는 언더필 부재 및 상기 제1,제2반도체 칩을 포함한 상기 기판 상부면을 밀봉하는 몰드부를 더 포함하는 것을 특징으로 한다. 상기 연결부재는 범프 또는 솔더볼을 포함하는 것을 특징으로 한다. 그리고, 상기 접속 패드가 위치하는 기판의 일측면과 대향하는 타측면에 장착되는 외부접속단자를 더 포함하는 것을 특징으로 한다. The method may further include a substrate having a connection pad electrically connected to the first bonding pad. A connecting member electrically connecting the first bonding pad and the connection pad, an underfill member filled between the first semiconductor chip and the substrate, and an upper surface of the substrate including the first and second semiconductor chips; It characterized in that it further comprises a mold. The connection member is characterized in that it comprises a bump or solder ball. The apparatus may further include an external connection terminal mounted on the other side surface of the substrate on which the connection pad is located.

상기 제2본딩 패드 상에 실장되는 제3반도체 칩을 더 포함하는 것을 특징으로 한다. And a third semiconductor chip mounted on the second bonding pad.

상기 제1,제2정렬부 중 어느 하나는 홈이고 나머지 다른 하나는 상기 홈에 끼워지는 돌기인 것을 특징으로 한다. One of the first and second alignment parts is a groove, and the other is a protrusion fitted into the groove.

본 발명에 따르면, 관통 전극을 갖는 반도체 칩들 적층시 얼라인 정확도가 향상되어 관통 전극들간 접속 불량이 방지된다. According to the present invention, alignment accuracy is improved when stacking semiconductor chips having through electrodes, thereby preventing poor connection between the through electrodes.

도 1은 본 발명의 제 1 실시예에 따른 적층 반도체 패키지를 도시한 단면도이다.
도 2a 및 도 2b는 도 1에 도시된 제1반도체 칩을 도시한 평면도들이다.
도 3은 본 발명의 제 2 실시예에 따른 적층 반도체 패키지를 도시한 단면도이다.
도 4는 본 발명의 제 3 실시예에 따른 적층 반도체 패키지를 도시한 단면도이다.
도 5는 본 발명의 제 4 실시예에 따른 적층 반도체 패키지를 도시한 단면도이다.
도 6은 본 발명의 제 5 실시예에 따른 적층 반도체 패키지를 도시한 단면도이다.
도 7은 본 발명의 제 6 실시예에 따른 적층 반도체 패키지를 도시한 단면도이다. 1 is a cross-sectional view illustrating a multilayer semiconductor package according to a first embodiment of the present invention.
2A and 2B are plan views illustrating the first semiconductor chip illustrated in FIG. 1.
3 is a cross-sectional view illustrating a multilayer semiconductor package according to a second exemplary embodiment of the present invention.
4 is a cross-sectional view illustrating a multilayer semiconductor package according to a third exemplary embodiment of the present invention.
5 is a cross-sectional view illustrating a multilayer semiconductor package according to a fourth exemplary embodiment of the present invention.
6 is a cross-sectional view illustrating a multilayer semiconductor package according to a fifth embodiment of the present invention.
7 is a cross-sectional view illustrating a multilayer semiconductor package according to a sixth embodiment of the present invention.

이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하도록 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 제 1 실시예에 따른 적층 반도체 패키지를 도시한 단면도이고, 도 2a 및 도 2b는 도 1에 도시된 제1반도체 칩을 도시한 평면도들이다.1 is a cross-sectional view illustrating a multilayer semiconductor package according to a first exemplary embodiment of the present invention, and FIGS. 2A and 2B are plan views illustrating a first semiconductor chip illustrated in FIG. 1.

도 1을 참조하면, 본 발명의 제 1 실시예에 따른 적층 반도체 패키지는, 제1반도체 칩(10), 제2반도체 칩(20)을 포함한다. 그 외에, 제1연결부재(30) 및 접착부재(41)를 더 포함한다.Referring to FIG. 1, a multilayer semiconductor package according to a first embodiment of the present invention includes a first semiconductor chip 10 and a second semiconductor chip 20. In addition, the apparatus further includes a first connection member 30 and an adhesive member 41.

제1반도체 칩(10)은 제1면(10A) 및 제1면(10A)과 대향하는 제2면(10B)을 가지며, 제1본딩 패드(11), 제1회로부(미도시), 제1관통 전극(12) 및 제1정렬부(13)를 포함한다. The first semiconductor chip 10 has a first surface 10A and a second surface 10B opposite to the first surface 10A, and includes a first bonding pad 11, a first circuit part (not shown), and a first surface 10B. The first through electrode 12 and the first alignment portion 13 are included.

제1본딩 패드(11)는 제1반도체 칩(10)의 제1면(10A)에 형성된다. 제1회로부는, 예를 들어 데이터를 저장하기 위한 데이터 저장부 및 데이터를 처리하기 위한 데이터 처리부를 포함할 수 있으며, 제1본딩 패드(11)는 외부와의 연결을 위한 제1회로부의 전기적 접점에 해당된다.The first bonding pad 11 is formed on the first surface 10A of the first semiconductor chip 10. The first circuit unit may include, for example, a data storage unit for storing data and a data processing unit for processing data, and the first bonding pad 11 is an electrical contact of the first circuit unit for connection with the outside. Corresponds to

제1관통 전극(12)은 제1반도체 칩(10)의 제1면(10A)및 제2면(10B)을 관통하고, 제1본딩 패드(11)와 전기적으로 연결된다. 본 실시예에서, 제1관통 전극(12)은 제1본딩 패드(11)를 관통한다. 이와 다르게, 제1관통 전극(12)은 제1본딩 패드(11)를 관통하지 않고 제1본딩 패드(11)와 전기적으로 연결된 부분을 관통할 수도 있다.The first through electrode 12 penetrates through the first surface 10A and the second surface 10B of the first semiconductor chip 10 and is electrically connected to the first bonding pad 11. In this embodiment, the first through electrode 12 penetrates through the first bonding pad 11. Alternatively, the first through electrode 12 may pass through a portion electrically connected to the first bonding pad 11 without passing through the first bonding pad 11.

제1정렬부(13)는 제1반도체 칩(10)의 제2면(10B)에 형성된다. 본 실시예에서, 제1정렬부(13)는 돌기이다. 이와 다르게, 제1정렬부(13)는 홈일 수도 있다. 도2a에 도시된 바와 같이, 제1정렬부(13)는 평면상에서 보았을 때 제1반도체 칩(10)의 제2면(10B)을 가로지르는 라인 형상을 가질 수 있다. 이와 달리, 도 2b에 도시된 바와 같이, 고립된 섬(isolated island) 형상을 가질 수도 있다. The first alignment part 13 is formed on the second surface 10B of the first semiconductor chip 10. In the present embodiment, the first alignment portion 13 is a protrusion. Alternatively, the first alignment unit 13 may be a groove. As shown in FIG. 2A, the first alignment part 13 may have a line shape that crosses the second surface 10B of the first semiconductor chip 10 when viewed in plan view. Alternatively, as shown in FIG. 2B, it may have an isolated island shape.

도 1을 다시 참조하면, 제2반도체 칩(20)은 제1반도체 칩(10)의 제2면(10B) 상에 적층된다.Referring back to FIG. 1, the second semiconductor chip 20 is stacked on the second surface 10B of the first semiconductor chip 10.

제2반도체 칩(20)은 제2면(10B)과 대향하는 제3면(20A) 및 제3면(20A)과 대향하는 제4면(20B)을 가지며, 제2본딩 패드(21), 제2회로부(미도시), 제2관통 전극(22) 및 제2정렬부(23)를 포함한다. The second semiconductor chip 20 has a third surface 20A facing the second surface 10B and a fourth surface 20B facing the third surface 20A, the second bonding pad 21, A second circuit portion (not shown), a second through electrode 22 and the second alignment portion 23 is included.

제2본딩 패드(21)는 제2반도체 칩(20)의 제3면(20A)에 형성된다. 제2회로부(미도시)는, 예를 들어 데이터를 저장하기 위한 데이터 저장부 및 데이터를 처리하기 위한 데이터 처리부를 포함할 수 있으며, 제2본딩 패드(21)는 외부와의 연결을 위한 제2회로부의 전기적 접점에 해당된다.The second bonding pads 21 are formed on the third surface 20A of the second semiconductor chip 20. The second circuit unit (not shown) may include, for example, a data storage unit for storing data and a data processing unit for processing data, and the second bonding pad 21 may include a second connection unit for connection with the outside. Corresponds to the electrical contacts of the circuit section.

제2관통 전극(22)은 제1관통 전극(22)과 대응되는 위치에서 제2반도체 칩(20)의 제3면(20A) 및 제4면(20B)을 관통하고, 제2본딩 패드(21)와 전기적으로 연결된다. 본 실시예에서, 제2관통 전극(22)은 제2본딩 패드(21)를 관통한다. 이와 다르게, 제2관통 전극(22)은 제2본딩 패드(21)를 관통하지 않고 제2본딩 패드(21)와 전기적으로 연결된 부분을 관통할 수도 있다.The second through electrode 22 penetrates through the third surface 20A and the fourth surface 20B of the second semiconductor chip 20 at a position corresponding to the first through electrode 22, and the second bonding pad ( 21) is electrically connected. In this embodiment, the second through electrode 22 penetrates through the second bonding pad 21. Alternatively, the second through electrode 22 may pass through a portion electrically connected to the second bonding pad 21 without passing through the second bonding pad 21.

제2정렬부(23)는 제2반도체 칩(20)의 제4면(20B)에 형성되며 제1정렬부(13)와 결합된다. 제1정렬부(13)가 돌기인 경우 제2정렬부(23)는 제1정렬부(13)가 삽입될 수 있는 홈이고, 제1정렬부(13)가 홈인 경우 제2정렬부(23)는 제1정렬부(13)에 삽입되는 돌기이다.The second alignment portion 23 is formed on the fourth surface 20B of the second semiconductor chip 20 and is coupled to the first alignment portion 13. When the first alignment unit 13 is a protrusion, the second alignment unit 23 is a groove into which the first alignment unit 13 can be inserted, and when the first alignment unit 13 is a groove, the second alignment unit 23 is a groove. ) Is a protrusion inserted into the first alignment unit 13.

제1연결부재(30)는 제1관통 전극(12) 및 제2관통 전극(22)을 전기적으로 연결한다. 제1연결부재(30)는 범프 또는 솔더볼을 포함할 수 있다. The first connecting member 30 electrically connects the first through electrode 12 and the second through electrode 22. The first connection member 30 may include bumps or solder balls.

접착부재(41)는 제1반도체 칩(10)의 제2면(10B)과 제2반도체 칩(20)의 제4면(20B)을 부착한다. 접착부재(41)는 양면 접착 테이프 또는 접착 페이스트를 포함할 수 있다.The adhesive member 41 attaches the second surface 10B of the first semiconductor chip 10 and the fourth surface 20B of the second semiconductor chip 20. The adhesive member 41 may include a double-sided adhesive tape or an adhesive paste.

도 3은 본 발명의 제 2 실시예에 따른 적층 반도체 패키지를 도시한 단면도이다. 3 is a cross-sectional view illustrating a multilayer semiconductor package according to a second exemplary embodiment of the present invention.

본 발명의 제 2 실시예에 따른 적층 반도체 패키지는, 앞서 도 1을 통해 설명된 제 1 실시예에 따른 적층 반도체 패키지에 재배선(43)이 추가된 구성을 갖는다. 따라서, 동일한 구성요소에 대한 중복설명은 생략하기로 하며, 동일한 구성요소에 대해서는 동일한 명칭 및 동일한 참조 부호를 부여하기로 한다.The multilayer semiconductor package according to the second embodiment of the present invention has a configuration in which the redistribution 43 is added to the multilayer semiconductor package according to the first embodiment described above with reference to FIG. 1. Therefore, duplicate descriptions of the same components will be omitted, and the same components and the same reference numerals will be given to the same components.

도 3을 참조하면, 본 발명의 제 2 실시예에 따른 적층 반도체 패키지는, 도 1을 통해 설명된 제 1 실시예에 따른 적층 반도체 패키지에 재배선(43)이 더 포함된 구성을 갖는다. 그 외에, 제1,제2절연층(42,44) 및 외부접속단자(45)을 더 포함한다.Referring to FIG. 3, the multilayer semiconductor package according to the second embodiment of the present invention has a configuration in which the redistribution 43 is further included in the multilayer semiconductor package according to the first embodiment described with reference to FIG. 1. In addition, the semiconductor device further includes first and second insulating layers 42 and 44 and external connection terminals 45.

제1절연층(42)은 제1반도체 칩(10)의 제1면(10A) 상에 제1본딩 패드(11)를 노출하도록 형성된다. The first insulating layer 42 is formed to expose the first bonding pad 11 on the first surface 10A of the first semiconductor chip 10.

재배선(43)은 제1본딩 패드 및 제1절연층(11, 42) 상에 형성된다. 재배선(43)의 일측 단부는 제1본딩 패드(11)와 전기적으로 연결되고, 일측 단부와 대향하는 재배선(43)의 타측 단부는 제1절연층(42) 상에 배치된다. 제2절연층(44)은 제1절연층 및 재배선(42, 43) 상에 형성되며 재배선(43)의 타측 단부를 노출하도록 형성된다. 그리고, 외부접속단자(45)는 제2절연층(44)에 의해 노출된 재배선(43) 상에 장착된다. 외부접속단자(45)는 솔더볼을 포함한다.The redistribution 43 is formed on the first bonding pads and the first insulating layers 11 and 42. One end of the redistribution 43 is electrically connected to the first bonding pad 11, and the other end of the redistribution 43 facing the one end is disposed on the first insulating layer 42. The second insulating layer 44 is formed on the first insulating layer and the redistribution lines 42 and 43 and is formed to expose the other end of the redistribution line 43. The external connection terminal 45 is mounted on the redistribution line 43 exposed by the second insulating layer 44. The external connection terminal 45 includes a solder ball.

도 4는 본 발명의 제 3 실시예에 따른 적층 반도체 패키지를 도시한 단면도이다. 4 is a cross-sectional view illustrating a multilayer semiconductor package according to a third exemplary embodiment of the present invention.

본 발명의 제 3 실시예에 따른 적층 반도체 패키지는, 앞서 도 1을 통해 설명된 제 1 실시예에 따른 적층 반도체 패키지에 기판(50)이 추가된 구성을 갖는다. 따라서, 동일한 구성요소에 대한 중복설명은 생략하기로 하며, 동일한 구성요소에 대해서는 동일한 명칭 및 동일한 참조 부호를 부여하기로 한다.The multilayer semiconductor package according to the third embodiment of the present invention has a configuration in which a substrate 50 is added to the multilayer semiconductor package according to the first embodiment described above with reference to FIG. 1. Therefore, duplicate descriptions of the same components will be omitted, and the same components and the same reference numerals will be given to the same components.

도 4를 참조하면, 본 발명의 제 3 실시예에 따른 적층 반도체 패키지는, 도 1을 통해 설명된 제 1 실시예에 따른 적층 반도체 패키지에 기판(50)이 더 포함된구성을 갖는다. 그 외에, 제2연결부재(31), 제1언더필 부재(60), 몰드부(70) 및 외부접속단자(45)를 더 포함한다.Referring to FIG. 4, the multilayer semiconductor package according to the third embodiment of the present invention has a configuration in which the substrate 50 is further included in the multilayer semiconductor package according to the first embodiment described with reference to FIG. 1. In addition, the apparatus further includes a second connection member 31, a first underfill member 60, a mold part 70, and an external connection terminal 45.

기판(50)은 제1반도체 칩(10)의 제1면(10A)과 대응하는 상부면 및 상부면과 대향하는 하부면을 가지며, 기판(50)의 상부면에는 제1본딩 패드(11)와 전기적으로 연결되는 접속패드(51)가 형성되고 기판(50)의 하부면에는 볼랜드(52)가 형성된다. The substrate 50 has an upper surface corresponding to the first surface 10A of the first semiconductor chip 10 and a lower surface opposing the upper surface, and the first bonding pad 11 on the upper surface of the substrate 50. A connection pad 51 is formed to be electrically connected to the substrate, and a ball land 52 is formed on the lower surface of the substrate 50.

제2연결부재(31)는 제1반도체 칩(10)의 제1본딩 패드(11)와 기판(50)의 접속 패드(51)를 전기적으로 연결한다. 제2연결부재(31)는 범프 또는 솔더볼을 포함할 수 있다. 제1언더필 부재(60)는 기판(50)과 제1반도체 칩(10) 사이에 충진되고, 몰드부(70)는 제1,제2반도체 칩(10,20)을 포함한 기판(50)의 상부면을 밀봉한다. 몰드부(70)는 에폭시 몰딩 컴파운드(Epoxy Molding Compound, EMC)를 포함할 수 있다. 외부접속단자(45)는 볼랜드(52) 상에 장착된다. 외부접속단자(45)는 솔더볼을 포함한다.The second connection member 31 electrically connects the first bonding pad 11 of the first semiconductor chip 10 and the connection pad 51 of the substrate 50. The second connection member 31 may include bumps or solder balls. The first underfill member 60 is filled between the substrate 50 and the first semiconductor chip 10, and the mold part 70 of the substrate 50 including the first and second semiconductor chips 10 and 20. Seal the top surface. The mold unit 70 may include an epoxy molding compound (EMC). The external connection terminal 45 is mounted on the ball land 52. The external connection terminal 45 includes a solder ball.

도 5는 본 발명의 제 4 실시예에 따른 적층 반도체 패키지를 도시한 단면도이다. 5 is a cross-sectional view illustrating a multilayer semiconductor package according to a fourth exemplary embodiment of the present invention.

본 발명의 제 4 실시예에 따른 적층 반도체 패키지는, 앞서 도 1을 통해 설명된 제 1 실시예에 따른 적층 반도체 패키지에 제3반도체 칩(80)이 추가된 구성을 갖는다. 따라서, 동일한 구성요소에 대한 중복설명은 생략하기로 하며, 동일한 구성요소에 대해서는 동일한 명칭 및 동일한 참조 부호를 부여하기로 한다.The multilayer semiconductor package according to the fourth embodiment of the present invention has a configuration in which a third semiconductor chip 80 is added to the multilayer semiconductor package according to the first embodiment described above with reference to FIG. 1. Therefore, duplicate descriptions of the same components will be omitted, and the same components and the same reference numerals will be given to the same components.

도 5를 참조하면, 본 발명의 제 4 실시예에 따른 적층 반도체 패키지는, 도 1을 통해 설명된 제 1 실시예에 따른 적층 반도체 패키지에 제3반도체 칩(80)이 더 포함된 구성을 갖는다. 그 외에, 제3연결부재(32) 및 제2언더필 부재(61)를 더 포함한다.Referring to FIG. 5, the multilayer semiconductor package according to the fourth embodiment of the present invention has a configuration in which the third semiconductor chip 80 is further included in the multilayer semiconductor package according to the first embodiment described with reference to FIG. 1. . In addition, it further includes a third connecting member 32 and the second underfill member 61.

제3반도체 칩(80)은 제2반도체 칩(20)의 제2본딩 패드(21) 상에 실장된다. 제3반도체 칩(80)은 제2반도체 칩(20)의 제3면(20A)과 대응하는 제5면(80A) 및 제5면(80A)과 대향하는 제6면(80B)을 가지며, 제3반도체 칩(80)의 제5면(80A)에는 제2반도체 칩(20)의 제2본딩 패드(21)와 전기적으로 연결되는 제3본딩 패드(81)가 형성된다. The third semiconductor chip 80 is mounted on the second bonding pad 21 of the second semiconductor chip 20. The third semiconductor chip 80 has a fifth surface 80A corresponding to the third surface 20A of the second semiconductor chip 20 and a sixth surface 80B facing the fifth surface 80A, A third bonding pad 81 is formed on the fifth surface 80A of the third semiconductor chip 80 to be electrically connected to the second bonding pad 21 of the second semiconductor chip 20.

제3연결부재(32)는 제2반도체 칩(20)의 제2본딩 패드(21)와 제3반도체 칩(80)의 제3본딩 패드(81)를 전기적으로 연결한다. 제3연결부재(32)는 범프 또는 솔더볼을 포함한다. 그리고, 조인트 신뢰성을 향상시키기 위하여 제2반도체 칩(20)과 제3반도체 칩(80) 사이에는 제2언더필 부재(61)가 충진된다.The third connecting member 32 electrically connects the second bonding pad 21 of the second semiconductor chip 20 and the third bonding pad 81 of the third semiconductor chip 80. The third connection member 32 includes bumps or solder balls. In order to improve the joint reliability, the second underfill member 61 is filled between the second semiconductor chip 20 and the third semiconductor chip 80.

도 6은 본 발명의 제 5 실시예에 따른 적층 반도체 패키지를 도시한 단면도이다. 6 is a cross-sectional view illustrating a multilayer semiconductor package according to a fifth embodiment of the present invention.

본 발명의 제 5 실시예에 따른 적층 반도체 패키지는, 앞서 도 5를 통해 설명된 제 4 실시예에 따른 적층 반도체 패키지에 재배선(43)이 추가된 구성을 갖는다. 따라서, 동일한 구성요소에 대한 중복설명은 생략하기로 하며, 동일한 구성요소에 대해서는 동일한 명칭 및 동일한 참조 부호를 부여하기로 한다.The multilayer semiconductor package according to the fifth embodiment of the present invention has a configuration in which the redistribution 43 is added to the multilayer semiconductor package according to the fourth embodiment described above with reference to FIG. 5. Therefore, duplicate descriptions of the same components will be omitted, and the same components and the same reference numerals will be given to the same components.

도 6을 참조하면, 본 발명의 제 5 실시예에 따른 적층 반도체 패키지는, 도 5를 통해 설명된 제 4 실시예에 따른 적층 반도체 패키지에 재배선(43)이 더 포함된 구성을 갖는다. 그 외에, 제1,제2절연층(42,44) 및 외부접속단자(45)를 더 포함한다.Referring to FIG. 6, the multilayer semiconductor package according to the fifth embodiment of the present invention has a configuration in which the redistribution 43 is further included in the multilayer semiconductor package according to the fourth embodiment described with reference to FIG. 5. In addition, the semiconductor device further includes first and second insulating layers 42 and 44 and external connection terminals 45.

제1절연층(42)은 제1반도체 칩(10)의 제1면(10A) 상에 제1본딩 패드(11)를 노출하도록 형성된다. The first insulating layer 42 is formed to expose the first bonding pad 11 on the first surface 10A of the first semiconductor chip 10.

재배선(43)은 제1본딩 패드 및 제1절연층(11, 42) 상에 형성된다. 재배선(43)의 일측 단부는 제1본딩 패드(11)와 전기적으로 연결되고, 일측 단부와 대향하는 재배선(43)의 타측 단부는 제1절연층(42) 상에 배치된다. 제2절연층(44)은 제1절연층 및 재배선(42, 43) 상에 형성되며 재배선(43)의 타측 단부를 노출하도록 형성된다. 그리고, 외부접속단자(45)는 제2절연층(44)에 의해 노출된 재배선(43) 상에 장착된다. 외부접속단자(45)는 솔더볼을 포함한다.The redistribution 43 is formed on the first bonding pads and the first insulating layers 11 and 42. One end of the redistribution 43 is electrically connected to the first bonding pad 11, and the other end of the redistribution 43 facing the one end is disposed on the first insulating layer 42. The second insulating layer 44 is formed on the first insulating layer and the redistribution lines 42 and 43 and is formed to expose the other end of the redistribution line 43. The external connection terminal 45 is mounted on the redistribution line 43 exposed by the second insulating layer 44. The external connection terminal 45 includes a solder ball.

도 7은 본 발명의 제 6 실시예에 따른 적층 반도체 패키지를 도시한 단면도이다. 7 is a cross-sectional view illustrating a multilayer semiconductor package according to a sixth embodiment of the present invention.

본 발명의 제 6 실시예에 따른 적층 반도체 패키지는, 앞서 도 5를 통해 설명된 제 4 실시예에 따른 적층 반도체 패키지에 기판(50)이 추가된 구성을 갖는다. 따라서, 동일한 구성요소에 대한 중복설명은 생략하기로 하며, 동일한 구성요소에 대해서는 동일한 명칭 및 동일한 참조 부호를 부여하기로 한다.The multilayer semiconductor package according to the sixth embodiment of the present invention has a configuration in which a substrate 50 is added to the multilayer semiconductor package according to the fourth embodiment described above with reference to FIG. 5. Therefore, duplicate descriptions of the same components will be omitted, and the same components and the same reference numerals will be given to the same components.

도 7을 참조하면, 본 발명의 제 6 실시예에 따른 적층 반도체 패키지는, 도 5를 통해 설명된 제 4 실시예에 따른 적층 반도체 패키지에 기판(50)이 더 포함된 구성을 갖는다. 그 외에, 제2연결부재(31), 제1언더필 부재(60), 몰드부(70) 및 외부접속단자(45)를 더 포함한다.Referring to FIG. 7, the multilayer semiconductor package according to the sixth embodiment of the present invention has a configuration in which the substrate 50 is further included in the multilayer semiconductor package according to the fourth embodiment described with reference to FIG. 5. In addition, the apparatus further includes a second connection member 31, a first underfill member 60, a mold part 70, and an external connection terminal 45.

기판(50)은 제1반도체 칩(10)의 제1면(10A)과 대응하는 상부면 및 상부면과 대향하는 하부면을 가지며, 기판(50)의 상부면에는 제1본딩 패드(11)와 전기적으로 연결되는 접속패드(51)가 형성되고 기판(50)의 하부면에는 볼랜드(52)가 형성된다. The substrate 50 has an upper surface corresponding to the first surface 10A of the first semiconductor chip 10 and a lower surface opposing the upper surface, and the first bonding pad 11 on the upper surface of the substrate 50. A connection pad 51 is formed to be electrically connected to the substrate, and a ball land 52 is formed on the lower surface of the substrate 50.

제2연결부재(31)는 제1반도체 칩(10)의 제1본딩 패드(11)와 기판(50)의 접속 패드(51)를 전기적으로 연결한다. 제2연결부재(31)는 범프 또는 솔더볼을 포함할 수 있다. 제1언더필 부재(60)는 기판(50)과 제1반도체 칩(10) 사이에 충진되고, 몰드부(70)는 제1,제2반도체 칩(10,20)을 포함한 기판(50)의 상부면을 밀봉한다. 몰드부(70)는 에폭시 몰딩 컴파운드(Epoxy Molding Compound, EMC)를 포함할 수 있다. 외부접속단자(45)는 볼랜드(52) 상에 장착된다. 외부접속단자(45)는 솔더볼을 포함한다.The second connection member 31 electrically connects the first bonding pad 11 of the first semiconductor chip 10 and the connection pad 51 of the substrate 50. The second connection member 31 may include bumps or solder balls. The first underfill member 60 is filled between the substrate 50 and the first semiconductor chip 10, and the mold part 70 of the substrate 50 including the first and second semiconductor chips 10 and 20. Seal the top surface. The mold unit 70 may include an epoxy molding compound (EMC). The external connection terminal 45 is mounted on the ball land 52. The external connection terminal 45 includes a solder ball.

이상에서 상세하게 설명한 바에 의하면, 관통 전극을 갖는 반도체 칩들 적층시 얼라인 정확도가 향상되어 관통 전극들간 접속 불량이 방지된다. As described above in detail, alignment accuracy is improved when the semiconductor chips having the through electrodes are stacked to prevent connection failure between the through electrodes.

앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.In the detailed description of the present invention described above with reference to the embodiments of the present invention, those skilled in the art or those skilled in the art having ordinary knowledge in the scope of the present invention described in the claims and It will be appreciated that various modifications and variations can be made in the present invention without departing from the scope of the art.

10,20 : 제1,제2반도체 칩
11,21 : 제1,제2관통 전극
13,23 : 제1,제2 정렬부10,20: first and second semiconductor chip
11,21: 1st, 2nd penetrating electrode
13,23: first and second alignment unit

Claims (11)

제1면 및 상기 제1면과 대향하는 제2면을 가지며 상기 제1면에 형성되는 제1본딩 패드, 상기 제1면 및 제2면을 관통하는 제1관통 전극 및 상기 제2면에 형성되는 제1정렬부를 포함하는 제1반도체 칩;및
상기 제2면과 대향하는 일면 및 상기 일면과 대향하는 타면을 가지며 상기 일면에 형성되는 제2본딩 패드, 상기 제1관통 전극과 대응하는 위치에서 상기 일면 및 타면을 관통하며 상기 제1관통 전극과 전기적으로 연결되는 제2관통 전극 및 상기 타면에 형성되며 상기 제1정렬부와 결합되는 제2정렬부를 포함하는 제2반도체 칩을 포함하는 것을 특징으로 하는 적층 반도체 패키지.A first bonding pad formed on the first surface and having a first surface and a second surface facing the first surface, a first through electrode penetrating the first and second surfaces, and formed on the second surface A first semiconductor chip comprising a first alignment portion to be; And
A second bonding pad having one surface facing the second surface and the other surface facing the one surface and penetrating the one surface and the other surface at a position corresponding to the first through electrode and the first through electrode; And a second semiconductor chip including a second through electrode electrically connected to the second surface and a second alignment part formed on the other surface and coupled to the first alignment part. 제 1항에 있어서,
상기 제1관통전극과 제2관통전극을 전기적으로 연결하는 연결부재;및
상기 제2면 및 상기 타면을 부착하는 접착부재를 더 포함하는 것을 특징으로 하는 적층 반도체 패키지,The method of claim 1,
A connection member electrically connecting the first through electrode and the second through electrode; and
The multilayer semiconductor package further comprises an adhesive member attaching the second surface and the other surface. 제 2항에 있어서,
상기 연결부재는 범프 또는 솔더볼을 포함하는 것을 특징으로 하는 적층 반도체 패키지.The method of claim 2,
The connecting member is a laminated semiconductor package, characterized in that it comprises a bump or solder ball. 제 2항에 있어서,
상기 접착부재는 접착 테이프 또는 접착 페이스트를 포함하는 것을 특징으로 하는 적층 반도체 패키지.The method of claim 2,
The adhesive member is laminated semiconductor package, characterized in that it comprises an adhesive tape or adhesive paste. 제 1항에 있어서,
상기 제1면 상에 형성되고 상기 제1본딩 패드를 노출하는 제1절연층;
상기 제1절연층 상에 형성되며 상기 제1본딩 패드와 전기적으로 연결되는 재배선;
상기 재배선을 포함하는 상기 제1절연층 상에 형성되며 상기 재배선을 일부 노출하는 제2절연층;및
상기 제2절연층에 의해 노출된 재배선 상에 장착되는 외부접속단자를 더 포함하는 것을 특징으로 하는 적층 반도체 패키지.The method of claim 1,
A first insulating layer formed on the first surface and exposing the first bonding pads;
A redistribution line formed on the first insulating layer and electrically connected to the first bonding pad;
A second insulating layer formed on the first insulating layer including the redistribution and partially exposing the redistribution; and
The multilayer semiconductor package further comprises an external connection terminal mounted on the redistribution line exposed by the second insulating layer. 제 1항에 있어서,
상기 제1본딩 패드와 전기적으로 연결되는 접속 패드를 구비하는 기판을 더 포함하는 것을 특징으로 하는 적층 반도체 패키지.The method of claim 1,
The semiconductor package of claim 1, further comprising a substrate including a connection pad electrically connected to the first bonding pad. 제 6항에 있어서,
상기 제1본딩 패드와 상기 접속 패드를 전기적으로 연결하는 연결부재;
상기 제1반도체 칩과 상기 기판 사이에 충진되는 언더필 부재;및
상기 제1,제2반도체 칩을 포함한 상기 기판 상부면을 밀봉하는 몰드부를 더 포함하는 것을 특징으로 하는 적층 반도체 패키지.The method of claim 6,
A connection member electrically connecting the first bonding pad and the connection pad;
An underfill member filled between the first semiconductor chip and the substrate; and
The multilayer semiconductor package of claim 1, further comprising a mold part sealing the upper surface of the substrate including the first and second semiconductor chips. 제 7항에 있어서,
상기 연결부재는 범프 또는 솔더볼을 포함하는 것을 특징으로 하는 적층 반도체 패키지.The method of claim 7, wherein
The connecting member is a laminated semiconductor package, characterized in that it comprises a bump or solder ball. 제 6항에 있어서,
상기 접속 패드가 위치하는 기판의 일측면과 대향하는 타측면에 장착되는 외부접속단자를 더 포함하는 것을 특징으로 하는 적층 반도체 패키지.The method of claim 6,
The multilayer semiconductor package of claim 1, further comprising an external connection terminal mounted on the other side of the substrate on which the connection pad is located. 제 1항에 있어서,
상기 제2본딩 패드 상에 실장되는 제3반도체 칩을 더 포함하는 것을 특징으로 하는 적층 반도체 패키지.The method of claim 1,
The semiconductor package of claim 3, further comprising a third semiconductor chip mounted on the second bonding pad. 제 1항에 있어서,
상기 제1,제2정렬부 중 어느 하나는 홈이고 나머지 다른 하나는 상기 홈에 끼워지는 돌기인 것을 특징으로 하는 적층 반도체 패키지.The method of claim 1,
Wherein one of the first and second alignment parts is a groove and the other is a protrusion fitted into the groove.
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