KR20110004111A - Stack package - Google Patents

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Abstract

PURPOSE: A stack package is provided to fundamentally prevent problems related to wires by directly connecting stacked semiconductor chips and a substrate through the lateral sides of the semiconductor chips. CONSTITUTION: Connection pads(201) are arranged on the upper side of a substrate(200), and ball lands(202) are arranged on the lower side of the substrate. A semiconductor chip(310) comprises a main body, a bonding pad, and a rewiring(315) exposing through one lateral side of the main body. A sub-substrate(320) comprises signal wirings in connection with the exposed rewiring. An adhesive material(400) attaches the main body and the sub-substrate. A conductive connection unit(600) electrically connects the signal wirings of the sub-substrate with the connection pad of the substrate.

Description

스택 패키지{STACK PACKAGE}Stack Package {STACK PACKAGE}

본 발명은 스택 패키지에 관한 것으로, 보다 상세하게는 기판 상에 스택되는 반도체 칩들과 기판간 연결이 와이어 본딩 대신에 반도체 칩들 측면을 통해 다이렉트로 이루어지도록 하여 와이어 본딩에 따른 문제점들(반도체 패키지 스택의 한계, 신뢰성 저하 등)을 극복할 수 있는 스택 패키지에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a stack package, and more particularly, the problems associated with wire bonding by allowing semiconductor chips stacked on a substrate and the substrate-to-substrate connection to be made directly through the side of the semiconductor chips instead of wire bonding. It is about a stack package that can overcome the limitations, reduced reliability, etc.).

집적회로에 대한 패키징 기술은 소형화에 대한 요구 및 실장 신뢰성을 만족시키기 위해 지속적으로 발전되어 왔다. 최근에 들어서는 전기/전자 제품의 소형화와 더불어 고성능화가 요구됨에 따라 스택(stack)에 대한 다양한 기술들이 개발되고 있다.Packaging technology for integrated circuits has been continuously developed to meet the requirements for miniaturization and mounting reliability. Recently, as the miniaturization of electric / electronic products and high performance are required, various technologies for stacks have been developed.

반도체 산업에서 말하는 "스택"이란 적어도 2개 이상의 칩 또는 패키지를 수직으로 쌓아 올리는 것으로서, 이러한 스택 기술을 이용하면 메모리 소자의 경우 반도체 집적 공정에서 구현 가능한 메모리 용량 보다 2배 이상의 메모리 용량을 갖는 제품을 구현할 수 있다. 또한, 스택 패키지는 메모리 용량 증대는 물론 실장 밀도 및 실장 면적 사용의 효율성 측면에서 잇점을 갖기 때문에 스택 패키지에 대한 연구 및 개발이 가속화되고 있는 실정이다.The "stack" in the semiconductor industry refers to stacking at least two or more chips or packages vertically. With this stacking technology, a memory device has a product that has twice as much memory capacity as the memory capacity that can be realized in the semiconductor integration process. Can be implemented. In addition, since stack packages have advantages in terms of increasing memory capacity and efficiency of mounting density and footprint area, research and development on stack packages are being accelerated.

도 1은 종래 기술에 따른 스택 패키지를 도시한 단면도이다.1 is a cross-sectional view showing a stack package according to the prior art.

도 1을 참조하면, 스택 패키지는 적어도 2개 이상의 반도체 칩(110)들이 기판(120) 상에 접착제(114)를 매개로 스택되고, 각 반도체 칩(110)의 본딩 패드(112)와 기판(120)의 접속 패드(122)가 금속 와이어(116)를 통해 전기적으로 연결된다.Referring to FIG. 1, a stack package includes at least two semiconductor chips 110 stacked on the substrate 120 through an adhesive 114, and bonding pads 112 and substrates (eg, each semiconductor chip 110). Connection pads 122 of 120 are electrically connected through metal wires 116.

그리고, 기판(120) 상부면을 포함한 반도체 칩(110)들은 봉지제(190)에 의해 밀봉되고, 기판(120) 하부면에 형성된 볼랜드(124)에는 솔더볼(170)이 장착된다.The semiconductor chips 110 including the upper surface of the substrate 120 are sealed by the encapsulant 190, and the solder balls 170 are mounted on the ball lands 124 formed on the lower surface of the substrate 120.

금속 와이어(116)는 반도체 칩(110)들 측면에서의 숏트를 방지하기 위한 공간을 마련하기 위하여 루프(loop)를 갖는다.The metal wire 116 has a loop to provide a space for preventing a short on the side of the semiconductor chips 110.

스택되는 반도체 칩의 개수가 늘어날수록 반도체 칩 상부면에 형성되는 금속 와이어 루프(loop)의 높이가 증가되어 반도체 칩 스택에 한계가 있다. 더불어, 스택되는 반도체 칩의 수가 증가할수록 와이어 본딩의 신뢰성 및 각종 품질 문제가 야기될 수 있다. 즉, 성형 공정에서의 와이어 스위핑(wire sweeping), 와이어 손상(wire damage), 그리고 반도체 칩 외곽과 본딩 와이어 사이의 전기적 쇼트 등의 문제가 발생될 수 있다. As the number of stacked semiconductor chips increases, the height of the metal wire loop formed on the upper surface of the semiconductor chip increases, thereby limiting the semiconductor chip stack. In addition, as the number of stacked semiconductor chips increases, reliability and various quality problems of wire bonding may be caused. That is, problems such as wire sweeping, wire damage, and electrical short between the outside of the semiconductor chip and the bonding wire may occur in the forming process.

본 발명은 기판 상에 스택되는 반도체 칩들과 기판간 연결이 와이어 본딩 대신에 반도체 칩들의 측면을 통해 다이렉트로 이루어지도록 하여 와이어 본딩에 따른 문제점들(반도체 칩 스택의 한계, 신뢰성 저하 등)을 극복할 수 있는 스택 패키지를 제공한다.The present invention allows the semiconductor chips stacked on the substrate and the substrate-to-substrate connection to be made directly through the sides of the semiconductor chips instead of wire bonding, thereby overcoming problems associated with wire bonding (limits of semiconductor chip stacks, reduced reliability, etc.). Provides a stack package that can be used.

본 발명의 제 1 실시예에 따른 스택 패키지는 상면에 접속 패드가 형성된 기판과, 상기 기판 상에 적어도 둘 이상이 스택되며 (ⅰ)반도체 칩 몸체, 상기 반도체 칩 몸체의 상면 상에 형성된 본딩 패드, 상기 반도체 칩 몸체의 상면 상에 배치되며 일측이 상기 본딩 패드에 연결되고 상기 일측에 대향하는 타측이 상기 반도체 칩 몸체의 일측면을 통해 노출되는 재배선을 구비하는 반도체 칩과, (ⅱ)상기 재배선이 노출된 상기 반도체 칩 몸체 일측면에 부착되며 상기 노출된 재배선에 연결되는 신호 배선을 구비하는 서브 기판을 각각 포함하는 반도체 패키지들과, 상기 스택된 반도체 패키지들의 상기 서브 기판들을 관통하여 상기 서브 기판들의 상기 신호 배선들을 상기 기판의 상기 접속 패드에 전기적으로 연결하는 도전성 연결 부재를 포함하는 것을 특징으로 한다.The stack package according to the first embodiment of the present invention includes a substrate having a connection pad formed on an upper surface thereof, at least two or more stacked on the substrate, (i) a semiconductor chip body, a bonding pad formed on an upper surface of the semiconductor chip body, A semiconductor chip disposed on an upper surface of the semiconductor chip body and having a redistribution line having one side connected to the bonding pad and the other side facing the one side exposed through one side surface of the semiconductor chip body; Semiconductor packages including a sub substrate each of which is attached to one side of the semiconductor chip body, the line being exposed and having a signal line connected to the exposed redistribution, and through the sub substrates of the stacked semiconductor packages; And a conductive connection member for electrically connecting the signal wires of the sub substrates to the connection pad of the substrate. It shall be.

상기 반도체 패키지는, 상기 반도체 칩 몸체와 상기 서브 기판 사이를 부착하는 접착 부재와, 상기 반도체 칩의 상기 재배선과 상기 서브 기판의 상기 신호 배선을 전기적으로 연결하는 범프를 더 포함하는 것을 특징으로 한다.The semiconductor package may further include an adhesive member attached between the semiconductor chip body and the sub-substrate, and a bump electrically connecting the redistribution of the semiconductor chip and the signal line of the sub-substrate.

상기 반도체 칩은, 상기 반도체 칩 몸체의 상면 상에 상기 본딩 패드가 노출되도록 적층 형성된 비활성층 및 제 1 절연막과, 상기 재배선을 포함한 상기 제 1 절연막 상에 상기 반도체 칩의 일측면을 통해 상기 재배선이 노출되도록 형성되는 제 2 절연막을 더 포함하는 것을 특징으로 한다.The semiconductor chip is cultivated through one side of the semiconductor chip on the first insulating layer including the inactive layer and the first insulating layer formed on the upper surface of the semiconductor chip body to expose the bonding pads and the redistribution line. And a second insulating film formed to expose the line.

상기 재배선은, 상기 반도체 칩 몸체의 상기 일측면을 통해 노출되는 범프 패드와, 상기 반도체 칩 몸체의 상면 상에 배치되며 상기 본딩 패드와 상기 범프 패드를 전기적으로 연결하는 연결배선을 포함하는 것을 특징으로 한다.The redistribution may include a bump pad exposed through the one side surface of the semiconductor chip body and a connection wiring disposed on an upper surface of the semiconductor chip body and electrically connecting the bonding pad and the bump pad. It is done.

상기 신호 배선은, 상기 반도체 칩의 상기 일측면에 대응하는 상기 서브 기판의 상면 가장자리를 따라 배치되는 서브 접속 패드와, 상기 서브 기판의 상면 상에 배치되며 상기 서브 접속 패드 및 상기 도전성 연결 부재에 전기적으로 연결되는 회로 배선을 포함하는 것을 특징으로 한다.The signal wire may include a sub connection pad disposed along an upper edge of the sub substrate corresponding to the one side of the semiconductor chip, and an electrical connection to the sub connection pad and the conductive connection member, wherein the signal wiring is disposed on an upper surface of the sub substrate. It characterized in that it comprises a circuit wiring connected to.

상기 서브 기판은, 상기 서브 기판의 상면 상에 배치되며 상기 반도체 칩이 부착된 상기 서브 기판의 가장자리를 통해 상기 신호 배선이 일부 노출되도록 형성된 제 1 솔더 레지스트 패턴과, 상기 서브 기판의 상기 상면에 대향하는 하면 상에 배치되는 제 2 솔더 레지스트 패턴을 더 포함하는 것을 특징으로 한다.The sub substrate may be disposed on an upper surface of the sub substrate, the first solder resist pattern formed to partially expose the signal wire through an edge of the sub substrate to which the semiconductor chip is attached, and the upper surface of the sub substrate. The second solder resist pattern is disposed on the lower surface is characterized in that it further comprises.

본 발명의 제 2 실시예에 따른 스택 패키지는 상면에 접속 패드들이 형성된 가요성 기판과, 상기 기판의 일부분 상에 적어도 둘 이상이 스택되며, 반도체 칩 몸체와 상기 반도체 칩 몸체의 상면 상에 배치되는 본딩 패드와 상기 반도체 칩 몸체의 상기 상면 상에 배치되며 일측이 상기 본딩 패드에 연결되고 상기 일측에 대향하는 타측이 상기 반도체 칩의 일측면을 통해 노출되는 재배선을 각각 구비하는 반도체 칩들을 포함하며, 상기 기판의 나머지 부분이 밴딩되어 상기 재배선들이 노출된 상기 반도체 칩들의 상기 일측면을 감싸고, 상기 반도체 칩들의 상기 일측면을 감싸는 상기 기판의 상기 상면에 형성된 상기 접속 패드들은 상기 반도체 칩들의 상기 재배선들에 전기적으로 연결되는 것을 특징으로 한다.The stack package according to the second embodiment of the present invention includes a flexible substrate having connection pads formed on an upper surface thereof, at least two or more stacked on a portion of the substrate, and disposed on the semiconductor chip body and the upper surface of the semiconductor chip body. And semiconductor chips disposed on a bonding pad and the upper surface of the semiconductor chip body, each having a redistribution line having one side connected to the bonding pad and the other side facing the one side exposed through one side surface of the semiconductor chip. And the connection pads formed on the top surface of the substrate surrounding the one side surface of the semiconductor chips to which the remaining portions of the substrate are bent to expose the redistribution lines, and the connection pads formed on the top surface of the substrate. And electrically connected to the redistribution lines.

상기 반도체 칩들의 상기 일측면과 상기 기판의 상기 상면을 접착시키는 접착 부재와, 상기 반도체 칩들의 상기 재배선들과 상기 기판의 상기 접속 패드들을 전기적으로 연결하는 범프들을 더 포함하는 것을 특징으로 한다.And an adhesive member for adhering the one side of the semiconductor chips to the top surface of the substrate, and bumps electrically connecting the redistribution lines of the semiconductor chips and the connection pads of the substrate.

상기 반도체 칩은, 상기 반도체 칩 몸체의 상기 상면 상에 상기 본딩 패드가 노출되도록 적층 형성된 비활성층 및 제 1 절연막과, 상기 재배선을 포함한 상기 제 1 절연막 상에 상기 반도체 칩 몸체의 상기 일측면을를 통해 상기 재배선이 노출되도록 형성되는 제 2 절연막을 더 포함하는 것을 특징으로 한다.The semiconductor chip may include an inactive layer and a first insulating layer stacked on the upper surface of the semiconductor chip body to expose the bonding pads, and the one side surface of the semiconductor chip body on the first insulating layer including the redistribution line. It characterized in that it further comprises a second insulating film formed to expose the redistribution through.

상기 재배선은, 상기 반도체 칩 몸체의 상기 일측면을 통해 노출되는 범프 패드와, 상기 본딩 패드와 상기 범프 패드를 연결하는 연결배선을 포함하는 것을 특징으로 한다.The redistribution may include bump pads exposed through the one side surface of the semiconductor chip body, and connection wirings connecting the bonding pads and the bump pads.

본 발명에 따르면, 기판 상에 스택되는 반도체 칩들과 기판간 연결이 반도체 칩들 측면을 통해 다이렉트로 이루어지므로 종래의 와이어 본딩 기술과 달리 스택 가능한 반도체 칩의 개수가 제한되지 않는다. 따라서, 저장 용량을 원하는 만큼 증가시킬 수 있다.According to the present invention, since the connection between the semiconductor chips stacked on the substrate and the substrate is made directly through the side of the semiconductor chips, the number of stackable semiconductor chips is not limited unlike the conventional wire bonding technology. Thus, the storage capacity can be increased as desired.

또한, 반도체 칩들과 기판간 연결시 와이어 본딩이 사용되지 않으므로 와이 어 본딩시 발생되는 와이어 스위핑, 와이어 손상 등의 문제가 원천적으로 방지되어 본딩 신뢰성 및 소자 품질이 개선되는 효과가 있다.In addition, since wire bonding is not used when connecting the semiconductor chips and the substrate, problems such as wire sweeping and wire damage generated during wire bonding are fundamentally prevented, thereby improving bonding reliability and device quality.

이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하도록 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 2는 본 발명의 제 1 실시예에 따른 스택 패키지를 나타낸 단면도이고, 도 3은 도 2에 도시된 반도체 패키지(300)를 나타낸 단면도이고, 도 4는 도 2 및 도 3에 도시된 반도체 칩(310)을 나타낸 단면도이고, 도 5는 도 2 및 도 3에 도시된 서브 기판(320)을 나타낸 단면도이다.2 is a cross-sectional view illustrating a stack package according to a first embodiment of the present invention, FIG. 3 is a cross-sectional view illustrating a semiconductor package 300 shown in FIG. 2, and FIG. 4 is a semiconductor chip shown in FIGS. 2 and 3. Reference numeral 310 is a cross-sectional view and FIG. 5 is a cross-sectional view of the sub substrate 320 shown in FIGS. 2 and 3.

도 2를 참조하면, 본 발명의 제 1 실시예에 따른 스택 패키지는 기판(200), 기판(200) 상에 스택되는 적어도 2개 이상의 반도체 패키지(300)들, 접착제(400) 및 도전성 연결 부재(600)를 포함한다.2, a stack package according to a first embodiment of the present invention includes a substrate 200, at least two semiconductor packages 300 stacked on the substrate 200, an adhesive 400, and a conductive connection member. And 600.

기판(200)은 인쇄회로기판(Printed Circuit Board, PCB)일 수 있다. The substrate 200 may be a printed circuit board (PCB).

기판(200)은 상면, 상면에 대향하는 하면 및 측면을 갖는다.The substrate 200 has a top surface, a bottom surface and a side surface opposite to the top surface.

기판(200)은 상면에 배치되는 접속 패드(201) 및 하면에 배치되는 볼랜드(202)를 포함한다.The substrate 200 includes a connection pad 201 disposed on an upper surface and a ball land 202 disposed on a lower surface thereof.

기판(200)의 상면 상에는 접착제(400)를 매개로 다수의 반도체 패키지(300)들이 스택된다.A plurality of semiconductor packages 300 are stacked on the top surface of the substrate 200 via the adhesive 400.

반도체 패키지(300)는, 도 2 및 도 3에 도시된 바와 같이 측면을 마주한 상태로 부착된 반도체 칩(310)과 서브 기판(320)을 포함한다.The semiconductor package 300 includes a semiconductor chip 310 and a sub-substrate 320 attached to each other in a state where side surfaces thereof face each other, as shown in FIGS. 2 and 3.

이에 더하여, 반도체 패키지(300)는 접착 부재(330) 및 범프(340)를 포함할 수 있다.In addition, the semiconductor package 300 may include an adhesive member 330 and a bump 340.

도 3 및 도 4를 참조하면, 반도체 칩(310)은 반도체 칩 몸체(311), 본딩 패드(312), 비활성층(313), 층간 절연 물질인 제 1, 제 2 절연막(314, 316) 및 재배선(315)을 포함한다.3 and 4, the semiconductor chip 310 may include a semiconductor chip body 311, a bonding pad 312, an inactive layer 313, first and second insulating layers 314 and 316, which are interlayer insulating materials, and Redistribution 315.

반도체 칩 몸체(311)는 상면(10), 상면(10)에 대향하는 하면(20) 및 측면(30)을 갖는다.The semiconductor chip body 311 has an upper surface 10, a lower surface 20 opposite to the upper surface 10, and a side surface 30.

반도체 칩(310)은 회로부(미도시)를 포함할 수 있다.The semiconductor chip 310 may include a circuit unit (not shown).

회로부는, 예를 들어 데이터를 저장하기 위한 데이터 저장부 및 데이터를 처리하기 위한 데이터 처리부를 포함한다.The circuit portion includes, for example, a data storage portion for storing data and a data processing portion for processing the data.

본딩 패드(312)는 반도체 칩 몸체(311)의 상면(10) 상에 배치되며, 회로부와 전기적으로 연결된다. 본딩 패드(312)는 알루미늄층으로 형성될 수 있다.The bonding pad 312 is disposed on the top surface 10 of the semiconductor chip body 311 and electrically connected to the circuit unit. The bonding pads 312 may be formed of an aluminum layer.

비활성층(313)은 반도체 칩 몸체(311)의 상면(10) 상에 본딩 패드(312)가 노출되도록 형성된다. 비활성층(313)은 실리콘 질화막(SiN)으로 형성될 수 있다.The inactive layer 313 is formed to expose the bonding pads 312 on the top surface 10 of the semiconductor chip body 311. The inactive layer 313 may be formed of silicon nitride (SiN).

제 1 절연막(314)은 비활성층(313) 위에 본딩 패드(312) 및 반도체 칩 몸체(311)의 상면 가장자리를 통해 비활성층(313)이 노출되도록 형성된다. 제 1 절연막(314)은 중합체(polymer) 층이라고 하며, 폴리이미드(polyimide)를 포함할 수 있다.The first insulating layer 314 is formed on the inactive layer 313 to expose the inactive layer 313 through the bonding pad 312 and the top edge of the semiconductor chip body 311. The first insulating layer 314 is called a polymer layer and may include polyimide.

노출된 비활성층(313)과 본딩 패드(312)를 포함하는 제 1 절연막(314)의 일부분 상에는 재배선(315)이 형성된다. 재배선(315)으로는 구리가 일반적으로 사용 되며, 그 외 은, 금, 니켈, 팔라듐, 백금 또는 이러한 금속들의 합금이 사용될 수 있다. A redistribution 315 is formed on a portion of the first insulating layer 314 including the exposed inactive layer 313 and the bonding pads 312. Copper is generally used as the redistribution 315, and other silver, gold, nickel, palladium, platinum, or an alloy of these metals may be used.

재배선(315)은 연결배선(315A) 및 범프 패드(315B)를 포함한다.The redistribution 315 includes a connection wiring 315A and a bump pad 315B.

범프 패드(315B)는 반도체 칩 몸체(311)의 상면 가장자리를 통해 노출된 비활성층(313) 상에 형성된다. 연결배선(315A)은 본딩 패드(312) 및 제 1 절연막(314)의 일부분 상에 형성되어 본딩 패드(312)와 범프 패드(315B)를 전기적으로 연결한다.The bump pad 315B is formed on the inactive layer 313 exposed through the top edge of the semiconductor chip body 311. The connection wiring 315A is formed on a portion of the bonding pad 312 and the first insulating layer 314 to electrically connect the bonding pad 312 and the bump pad 315B.

연결배선(315A)과 범프 패드(315B)는 일체로 형성될 수 있다.The connection wiring 315A and the bump pad 315B may be integrally formed.

연결배선(315A)을 포함한 제 1 절연막(314) 상에는 범프 패드(315B)를 노출하는 제 2 절연막(316)이 형성된다. The second insulating film 316 exposing the bump pad 315B is formed on the first insulating film 314 including the connection wiring 315A.

서브 기판(320)은 도 3 및 도 5에 도시된 바와 같이, 서브 기판 몸체(321) 및 신호 배선(322)을 포함한다.As illustrated in FIGS. 3 and 5, the sub substrate 320 includes a sub substrate body 321 and a signal wire 322.

서브 기판 몸체(321)는 상면(40), 상면(40)에 대향하는 하면(50) 및 측면(60)을 갖는다.The sub substrate body 321 has an upper surface 40, a lower surface 50 facing the upper surface 40, and a side surface 60.

신호 배선(322)은 서브 접속 패드(322A) 및 제 1회로 배선(322B)을 포함한다.The signal wire 322 includes a sub connection pad 322A and a first circuit wire 322B.

서브 접속 패드(322A)는 서브 기판 몸체(321)의 상면(40) 가장자리를 따라 배치된다. The sub connection pad 322A is disposed along the edge of the upper surface 40 of the sub substrate body 321.

제 1 회로 배선(322B)은 서브 기판 몸체(321)의 상면(40) 상에 배치된다.The first circuit wiring 322B is disposed on the upper surface 40 of the sub substrate body 321.

제 1 회로 배선(322B) 일측 단부는 서브 접속 패드(322A)에 전기적으로 연결 되고 일측 단부에 대향하는 타측 단부는 서브 접속 패드(322A)에 대향하여 연장된다.One end of the first circuit wiring 322B is electrically connected to the sub connection pad 322A, and the other end opposite to the one end thereof extends to face the sub connection pad 322A.

서브 기판(321)은 하면(50)에 제 2 회로 배선(322C)을 더 포함할 수 있다.The sub substrate 321 may further include a second circuit wiring 322C on the bottom surface 50.

서브 기판(320)은 제 1, 제 2 솔더 레지스트 패턴(323A, 323B)을 더 포함한다.The sub substrate 320 further includes first and second solder resist patterns 323A and 323B.

제 1 솔더 레지스트 패턴(323A)은 서브 기판 몸체(321)의 상면(40) 상에 서브 접속 패드(322A)를 노출하고 제 1 회로 배선(322B)를 덮도록 형성된다. 제 2 솔더 레지스트 패턴(323B)은 서브 기판 몸체(321)의 하면(50) 상에 제 2 회로 배선(322C)을 덮도록 형성된다. The first solder resist pattern 323A is formed on the upper surface 40 of the sub substrate body 321 to expose the sub connection pads 322A and cover the first circuit wiring 322B. The second solder resist pattern 323B is formed to cover the second circuit wiring 322C on the bottom surface 50 of the sub-substrate body 321.

접착 부재(330)는 범프 패드(315B)가 노출된 반도체 칩(310)의 일측면(30)과 서브 기판(320)의 측면을 부착한다. The adhesive member 330 attaches one side surface 30 of the semiconductor chip 310 to which the bump pad 315B is exposed and the side surface of the sub substrate 320.

범프(340)는 반도체 칩(310)의 범프 패드(315B)와 서브 기판(320)의 서브 접속 패드(322A) 상에 융착되어 범프 패드(315B)와 서브 접속 패드(322A)를 전기적으로 연결한다. The bump 340 is fused on the bump pad 315B of the semiconductor chip 310 and the sub connection pad 322A of the sub substrate 320 to electrically connect the bump pad 315B and the sub connection pad 322A. .

범프(340)로는 스터드 범프(stud bump)가 사용될 수 있다.Stud bumps may be used as the bumps 340.

도 2를 다시 참조하면, 도전성 연결 부재(600)는 접착제(400) 및 서브 기판(320)들을 관통하여 서브 기판(320)들의 제 1 회로 배선(322B)들을 기판(200)의 접속 패드(201)에 전기적으로 연결한다. Referring back to FIG. 2, the conductive connection member 600 penetrates through the adhesive 400 and the sub substrates 320 to connect the first circuit wires 322B of the sub substrates 320 to the connection pad 201 of the substrate 200. Electrical connection.

도전성 연결 부재(600)는 예를 들어, 기판(200) 상에 반도체 패키지(300)들을 스택하고 드릴링(drilling) 가공 공정으로 서브 기판(320)들과 접착제(400)를 관통하는 홀을 형성한 다음 홀에 도전 물질을 갭필하여 형성된, 관통 전극일 수 있다.For example, the conductive connection member 600 stacks the semiconductor packages 300 on the substrate 200 and forms holes through the sub-substrates 320 and the adhesive 400 by a drilling process. The through hole may be formed by gap-filling a conductive material in the next hole.

이와는 다르게, 도전성 연결 부재(600)는 기판(200) 상에 반도체 패키지(300)들을 스택한 다음 핀 가공 공정을 진행하여 형성된, 도전 핀(conductive pin)일 수도 있다.Alternatively, the conductive connection member 600 may be a conductive pin formed by stacking the semiconductor packages 300 on the substrate 200 and then performing a fining process.

미설명된 도면 부호 500은 기판(200) 하면에 장착되는 솔더볼을 나타낸다.Unexplained reference numeral 500 denotes a solder ball mounted on the bottom surface of the substrate 200.

따라서, 스택된 반도체 칩(310)들의 본딩 패드(312)들은 재배선(315), 범프(340), 신호 배선(322) 및 도전성 연결 부재(600)를 통하여 기판(200)의 접속 패드(201)에 전기적으로 연결된다.Therefore, the bonding pads 312 of the stacked semiconductor chips 310 are connected to the connection pad 201 of the substrate 200 through the redistribution 315, the bump 340, the signal wiring 322, and the conductive connection member 600. Is electrically connected).

전술한 제 1 실시예에서는 하드(hard)한 기판을 사용한 경우로, 하드한 기판 특성상 서브 기판(320)을 사용하였다.In the above-described first embodiment, a hard substrate is used, and the sub-substrate 320 is used due to the hard substrate characteristics.

후술할 제 2 실시예에서는 하드한 기판 대신 밴딩(bending)이 가능한 가요성(可撓性, flexible) 기판을 사용한다. 이 경우, 서브 기판을 사용하지 않고 기판을 밴딩하여 반도체 칩(310)의 재배선(315)을 기판(200)의 접속 패드(201)에 직접 본딩시킬 수 있다.In the second embodiment to be described later, a flexible substrate that can be bent is used instead of a hard substrate. In this case, the rewiring 315 of the semiconductor chip 310 may be directly bonded to the connection pad 201 of the substrate 200 by bending the substrate without using the sub substrate.

본 발명의 제 2 실시예에 따른 스택 패키지를 도 6을 참조하여 구체적으로 살펴보면 다음과 같다.The stack package according to the second embodiment of the present invention will be described in detail with reference to FIG. 6 as follows.

도 6는 본 발명의 제 2 실시예에 따른 스택 패키지를 나타낸 단면도이다.6 is a cross-sectional view illustrating a stack package according to a second embodiment of the present invention.

도 6을 참조하면, 제 2 실시예에 따른 스택 패키지는 휨이 가능한 가요성 기판(200)과 적어도 2개 이상의 반도체 칩(310)들을 포함한다.Referring to FIG. 6, the stack package according to the second embodiment includes a flexible substrate 200 and at least two semiconductor chips 310 that can be bent.

기판(200)의 일부분 상에는 접착제(400)를 매개로 반도체 칩(310)들이 스택된다.The semiconductor chips 310 are stacked on a portion of the substrate 200 through the adhesive 400.

도 3 및 도 4를 다시 참조하면, 반도체 칩(310)은 반도체 칩 몸체(311), 본딩 패드(312), 비활성층(313), 층간 절연 물질인 제 1, 제 2 절연막(314, 316) 및 재배선(315)을 포함한다.3 and 4, the semiconductor chip 310 may include a semiconductor chip body 311, a bonding pad 312, an inactive layer 313, and first and second insulating layers 314 and 316, which are interlayer insulating materials. And redistribution 315.

반도체 칩 몸체(311)는 상면(10), 상면(10)에 대향하는 하면(20) 및 측면(30)을 갖는다.The semiconductor chip body 311 has an upper surface 10, a lower surface 20 opposite to the upper surface 10, and a side surface 30.

반도체 칩(310)은 회로부(미도시)를 포함한다.The semiconductor chip 310 includes a circuit unit (not shown).

회로부는, 예를 들어 데이터를 저장하기 위한 데이터 저장부 및 데이터를 처리하기 위한 데이터 처리부를 포함한다.The circuit portion includes, for example, a data storage portion for storing data and a data processing portion for processing the data.

본딩 패드(312)는 반도체 칩 몸체(311)의 상면(10) 상에 배치되며, 회로부와 전기적으로 연결된다. 본딩 패드(312)는 알루미늄층으로 형성될 수 있다.The bonding pad 312 is disposed on the top surface 10 of the semiconductor chip body 311 and electrically connected to the circuit unit. The bonding pads 312 may be formed of an aluminum layer.

비활성층(313)은 반도체 칩 몸 체(311)의 상면(10) 상에 본딩 패드(312)가 노출되도록 형성된다. 비활성층(313)은 실리콘 질화막(SiN)으로 형성될 수 있다.The inactive layer 313 is formed to expose the bonding pads 312 on the top surface 10 of the semiconductor chip body 311. The inactive layer 313 may be formed of silicon nitride (SiN).

제 1 절연막(314)은 비활성층(313) 위에 본딩 패드(312) 및 반도체 칩 몸체(311)의 상면 가장자리에 형성된 비활성층(313)의 일부가 노출되도록 형성된다. 제 1 절연막(314)은 중합체(polymer) 층이라고 하며, 폴리이미드(polyimide)를 포함할 수 있다.The first insulating layer 314 is formed to expose the bonding pad 312 and a portion of the inactive layer 313 formed at the top edge of the semiconductor chip body 311 on the inactive layer 313. The first insulating layer 314 is called a polymer layer and may include polyimide.

노출된 비활성층(313) 및 본딩 패드(312)를 포함하는 제 1 절연막(314)의 일부분 상에는 재배선(315)이 형성된다. 재배선(315)으로는 구리가 일반적으로 사용 되며, 그 외 은, 금, 니켈, 팔라듐, 백금 또는 이러한 금속들의 합금이 사용될 수 있다. A redistribution 315 is formed on a portion of the first insulating layer 314 including the exposed inactive layer 313 and the bonding pads 312. Copper is generally used as the redistribution 315, and other silver, gold, nickel, palladium, platinum, or an alloy of these metals may be used.

재배선(315)은 연결배선(315A)과 범프 패드(315B)를 포함한다.The redistribution 315 includes a connection wiring 315A and a bump pad 315B.

범프 패드(315B)는 반도체 칩 몸체(311)의 상면 가장자리에 노출된 비활성층(313) 상에 형성된다. 연결배선(315A)은 본딩 패드(312) 및 제 1 절연막(314)의 일부분 상에 형성되어 본딩 패드(312)와 범프 패드(315B)를 전기적으로 연결한다.The bump pad 315B is formed on the inactive layer 313 exposed at the top edge of the semiconductor chip body 311. The connection wiring 315A is formed on a portion of the bonding pad 312 and the first insulating layer 314 to electrically connect the bonding pad 312 and the bump pad 315B.

연결배선(315A)과 범프 패드(315B)는 일체로 형성될 수 있다.The connection wiring 315A and the bump pad 315B may be integrally formed.

연결배선(315A)을 포함한 제 1 절연막(314) 상에는 범프 패드(315B)를 노출하는 제 2 절연막(316)이 형성된다. The second insulating film 316 exposing the bump pad 315B is formed on the first insulating film 314 including the connection wiring 315A.

도 6을 다시 참조하면, 기판(200)은 스택된 반도체 칩(310)들의 일측면을 통해 노출된 범프 패드(315A)들이 기판(200)의 접속 패드(201)들에 전기적으로 연결되도록 그 일부가 밴딩되어 있다.Referring back to FIG. 6, a portion of the substrate 200 is formed such that bump pads 315A exposed through one side of the stacked semiconductor chips 310 are electrically connected to the connection pads 201 of the substrate 200. Is banded.

기판(200)은 상면에 배치되는 접속 패드(201) 및 상면에 대향하는 하면에 배치되는 볼랜드(202)를 포함한다.The substrate 200 includes a connection pad 201 disposed on an upper surface and a ball land 202 disposed on a lower surface opposite to the upper surface.

접착 부재(330)는 범프 패드(315A)를 노출하는 반도체 칩(310)들 일측면(30)과 기판(200) 상면을 접착시킨다. The adhesive member 330 bonds one side surface 30 of the semiconductor chips 310 exposing the bump pad 315A to the top surface of the substrate 200.

범프(340)는 반도체 칩(310)의 범프 패드(315A)와 기판(200)의 접속 패드(201) 상에 융착되어 범프 패드(315A)와 접속 패드(201)를 전기적으로 연결한다. The bump 340 is fused on the bump pad 315A of the semiconductor chip 310 and the connection pad 201 of the substrate 200 to electrically connect the bump pad 315A and the connection pad 201.

범프(340)로는 스터드 범프(stud bump)가 사용될 수 있다.Stud bumps may be used as the bumps 340.

미설명된 도면 부호 500은 기판(200) 하면에 마운팅되는 솔더볼을 나타낸다.Unexplained reference numeral 500 denotes a solder ball mounted on the bottom surface of the substrate 200.

이상에서 상세하게 설명한 바에 의하면, 기판 상에 스택되는 반도체 칩들과 기판간 연결이 반도체 칩 측면을 통해 다이렉트로 이루어지므로 스택 가능한 반도체 칩의 개수가 제한되지 않는다. 따라서, 저장 용량을 원하는 만큼 증가시킬 수 있다. 또한, 와이어 본딩시 발생되는 와이어 스위핑, 와이어 손상 등의 문제가 원천적으로 방지되어 본딩 신뢰성 및 소자 품질이 개선된다.As described above in detail, since the connection between the semiconductor chips stacked on the substrate and the substrate is made directly through the side of the semiconductor chip, the number of stackable semiconductor chips is not limited. Thus, the storage capacity can be increased as desired. In addition, problems such as wire sweeping and wire damage generated during wire bonding are fundamentally prevented, thereby improving bonding reliability and device quality.

앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.In the detailed description of the present invention described above with reference to the embodiments of the present invention, those skilled in the art or those skilled in the art having ordinary knowledge in the scope of the present invention described in the claims and It will be appreciated that various modifications and variations can be made in the present invention without departing from the scope of the art.

도 1은 종래 기술에 따른 반도체 스택 패키지를 도시한 단면도이다.1 is a cross-sectional view showing a semiconductor stack package according to the prior art.

도 2는 본 발명의 제 1 실시예에 따른 반도체 스택 패키지를 나타낸 단면도이다.2 is a cross-sectional view illustrating a semiconductor stack package according to a first embodiment of the present invention.

도 3은 본 발명에 따른 반도체 패키지를 나타낸 면도이다.3 shows a semiconductor package according to the present invention.

도 4는 본 발명에 따른 반도체 칩을 나타낸 단면도이다.4 is a cross-sectional view showing a semiconductor chip according to the present invention.

도 5는 본 발명에 따른 서브 기판을 나타낸 단면도이다.5 is a cross-sectional view showing a sub substrate according to the present invention.

도 6는 본 발명의 제 2 실시예에 따른 반도체 스택 패키지를 나타낸 단면도이다.6 is a cross-sectional view illustrating a semiconductor stack package in accordance with a second embodiment of the present invention.

<도면의 주요부분에 대한 설명><Description of main parts of drawing>

200 : 기판200: substrate

300 : 반도체 패키지300: semiconductor package

310 : 반도체 칩310: semiconductor chip

320 : 서브 기판320: sub substrate

330 : 접착 부재330: adhesive member

340 : 범프340 bump

600 : 도전성 연결 부재600: conductive connecting member

Claims (10)

상면에 접속 패드가 형성된 기판;A substrate having a connection pad formed on an upper surface thereof; 상기 기판 상에 적어도 둘 이상이 스택되며 (ⅰ)반도체 칩 몸체, 상기 반도체 칩 몸체의 상면 상에 형성된 본딩 패드, 상기 반도체 칩 몸체의 상면 상에 배치되며 일측이 상기 본딩 패드에 연결되고 상기 일측에 대향하는 타측이 상기 반도체 칩 몸체의 일측면을 통해 노출되는 재배선을 구비하는 반도체 칩과, (ⅱ)상기 재배선이 노출된 상기 반도체 칩 몸체 일측면에 부착되며 상기 노출된 재배선에 연결되는 신호 배선을 구비하는 서브 기판을 각각 포함하는 반도체 패키지들;At least two or more stacked on the substrate (i) a semiconductor chip body, a bonding pad formed on the upper surface of the semiconductor chip body, disposed on the upper surface of the semiconductor chip body, one side is connected to the bonding pad and the one side A semiconductor chip having a redistribution line having an opposite side exposed through one side surface of the semiconductor chip body; and (ii) the redistribution line is attached to one side surface of the semiconductor chip body exposed and connected to the exposed redistribution line. Semiconductor packages each including a sub substrate having signal wirings; 상기 스택된 반도체 패키지들의 상기 서브 기판들을 관통하여 상기 서브 기판들의 상기 신호 배선들을 상기 기판의 상기 접속 패드에 전기적으로 연결하는 도전성 연결 부재;A conductive connection member electrically connecting the signal wires of the sub substrates to the connection pad of the substrate through the sub substrates of the stacked semiconductor packages; 를 포함하는 것을 특징으로 하는 반도체 스택 패키지.Semiconductor stack package comprising a. 제 1항에 있어서,The method of claim 1, 상기 반도체 패키지는, The semiconductor package, 상기 반도체 칩 몸체와 상기 서브 기판 사이를 부착하는 접착 부재; 및An adhesive member attached between the semiconductor chip body and the sub substrate; And 상기 반도체 칩의 상기 재배선과 상기 서브 기판의 상기 신호 배선을 전기적으로 연결하는 범프;A bump electrically connecting the redistribution of the semiconductor chip and the signal line of the sub substrate; 를 더 포함하는 것을 특징으로 하는 반도체 스택 패키지.The semiconductor stack package further comprises. 제 1항에 있어서,The method of claim 1, 상기 반도체 칩은,The semiconductor chip, 상기 반도체 칩 몸체의 상면 상에 상기 본딩 패드가 노출되도록 적층 형성된 비활성층 및 제 1 절연막; 및An inactive layer and a first insulating layer stacked on the upper surface of the semiconductor chip body to expose the bonding pads; And 상기 재배선을 포함한 상기 제 1 절연막 상에 상기 반도체 칩의 일측면을 통해 상기 재배선이 노출되도록 형성되는 제 2 절연막;A second insulating film formed on the first insulating film including the redistribution to expose the redistribution through one side of the semiconductor chip; 을 더 포함하는 것을 특징으로 하는 반도체 스택 패키지.The semiconductor stack package further comprises. 제 1항에 있어서,The method of claim 1, 상기 재배선은,The redistribution is, 상기 반도체 칩 몸체의 상기 일측면을 통해 노출되는 범프 패드;및A bump pad exposed through the one side of the semiconductor chip body; and 상기 반도체 칩 몸체의 상면 상에 배치되며 상기 본딩 패드와 상기 범프 패드를 전기적으로 연결하는 연결배선;A connection wiring disposed on an upper surface of the semiconductor chip body and electrically connecting the bonding pad and the bump pad; 을 포함하는 것을 특징으로 하는 반도체 스택 패키지.Semiconductor stack package comprising a. 제 1항에 있어서,The method of claim 1, 상기 신호 배선은,The signal wiring, 상기 반도체 칩의 상기 일측면에 대응하는 상기 서브 기판의 상면 가장자리를 따라 배치되는 서브 접속 패드;및A sub connection pad disposed along an upper edge of the sub substrate corresponding to the one side of the semiconductor chip; and 상기 서브 기판의 상면 상에 배치되며 상기 서브 접속 패드 및 상기 도전성 연결 부재에 전기적으로 연결되는 회로 배선;A circuit wiring disposed on an upper surface of the sub substrate and electrically connected to the sub connection pad and the conductive connecting member; 을 포함하는 것을 특징으로 하는 반도체 스택 패키지.Semiconductor stack package comprising a. 제 1항에 있어서,The method of claim 1, 상기 서브 기판은,The sub substrate, 상기 서브 기판의 상면 상에 배치되며 상기 반도체 칩이 부착된 상기 서브 기판의 가장자리를 통해 상기 신호 배선이 일부 노출되도록 형성된 제 1 솔더 레지스트 패턴;및A first solder resist pattern disposed on an upper surface of the sub substrate and formed to partially expose the signal wire through an edge of the sub substrate to which the semiconductor chip is attached; and 상기 서브 기판의 상기 상면에 대향하는 하면 상에 배치되는 제 2 솔더 레지스트 패턴;A second solder resist pattern disposed on a bottom surface opposite to the top surface of the sub substrate; 을 더 포함하는 것을 특징으로 하는 반도체 스택 패키지.The semiconductor stack package further comprises. 상면에 접속 패드들이 형성된 가요성 기판;및A flexible substrate having connection pads formed on an upper surface thereof; and 상기 기판의 일부분 상에 적어도 둘 이상이 스택되며, 반도체 칩 몸체와 상기 반도체 칩 몸체의 상면 상에 배치되는 본딩 패드와 상기 반도체 칩 몸체의 상기 상면 상에 배치되며 일측이 상기 본딩 패드에 연결되고 상기 일측에 대향하는 타측이 상기 반도체 칩의 일측면을 통해 노출되는 재배선을 각각 구비하는 반도체 칩들을 포함하며,At least two or more stacked on a portion of the substrate, a bonding pad disposed on the semiconductor chip body and the upper surface of the semiconductor chip body and on the upper surface of the semiconductor chip body, one side of which is connected to the bonding pad and The other side opposite to one side includes a semiconductor chip each having a redistribution exposed through one side of the semiconductor chip, 상기 기판의 나머지 부분이 밴딩되어 상기 재배선들이 노출된 상기 반도체 칩들의 상기 일측면을 감싸고, 상기 반도체 칩들의 상기 일측면을 감싸는 상기 기판의 상기 상면에 형성된 상기 접속 패드들은 상기 반도체 칩들의 상기 재배선들에 전기적으로 연결되는 것을 특징으로 하는 스택 패키지.The connection pads formed on the upper surface of the substrate surrounding the one side of the semiconductor chips to which the remaining portions of the substrate are bent to expose the redistribution lines, and the connection pads are formed on the rear surface of the substrate. And a stack package electrically connected to the wires. 제 7항에 있어서,The method of claim 7, wherein 상기 반도체 칩들의 상기 일측면과 상기 기판의 상기 상면을 접착시키는 접착 부재; 및An adhesive member for bonding the one side surface of the semiconductor chips to the top surface of the substrate; And 상기 반도체 칩들의 상기 재배선들과 상기 기판의 상기 접속 패드들을 전기적으로 연결하는 범프들;Bumps electrically connecting the redistributions of the semiconductor chips and the connection pads of the substrate; 을 더 포함하는 것을 특징으로 하는 반도체 스택 패키지.The semiconductor stack package further comprises. 제 7항에 있어서,The method of claim 7, wherein 상기 반도체 칩은,The semiconductor chip, 상기 반도체 칩 몸체의 상기 상면 상에 상기 본딩 패드가 노출되도록 적층 형성된 비활성층 및 제 1 절연막; 및An inactive layer and a first insulating layer stacked on the upper surface of the semiconductor chip body to expose the bonding pads; And 상기 재배선을 포함한 상기 제 1 절연막 상에 상기 반도체 칩 몸체의 상기 일측면을를 통해 상기 재배선이 노출되도록 형성되는 제 2 절연막;A second insulating film formed on the first insulating film including the redistribution to expose the redistribution through the one side surface of the semiconductor chip body; 을 더 포함하는 것을 특징으로 하는 반도체 스택 패키지.The semiconductor stack package further comprises. 제 7항에 있어서,The method of claim 7, wherein 상기 재배선은,The redistribution is, 상기 반도체 칩 몸체의 상기 일측면을 통해 노출되는 범프 패드;및A bump pad exposed through the one side of the semiconductor chip body; and 상기 본딩 패드와 상기 범프 패드를 연결하는 연결배선;A connection wiring connecting the bonding pad and the bump pad; 을 포함하는 것을 특징으로 하는 반도체 스택 패키지.Semiconductor stack package comprising a.
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