JP2007081093A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2007081093A
JP2007081093A JP2005266556A JP2005266556A JP2007081093A JP 2007081093 A JP2007081093 A JP 2007081093A JP 2005266556 A JP2005266556 A JP 2005266556A JP 2005266556 A JP2005266556 A JP 2005266556A JP 2007081093 A JP2007081093 A JP 2007081093A
Authority
JP
Japan
Prior art keywords
semiconductor element
electrode
film substrate
semiconductor device
wiring
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2005266556A
Other languages
English (en)
Inventor
Hiroshi Sogo
寛 十河
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Priority to JP2005266556A priority Critical patent/JP2007081093A/ja
Publication of JP2007081093A publication Critical patent/JP2007081093A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/4824—Connecting between the body and an opposite side of the item with respect to the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/50—Tape automated bonding [TAB] connectors, i.e. film carriers; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73229—Wire and TAB connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12041—LED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Wire Bonding (AREA)

Abstract

【課題】半導体素子を実装したＴＣＰを小型化できるとともに、製造原価を上昇させることなく高品質の接続構造を提供する。
【解決手段】主面に複数の電極１０６、１０７を備えた半導体素子１０１と、両面に配線を備え、かつ開口部１０８を有するフィルム基板１０２とからなる半導体装置において、半導体素子１０１の複数の電極の一部がフィルム基板１０２の一方の面に形成された第１の配線とフィルム基板１０２の開口部１０８を貫通するワイヤ１０５によりボンディング接続された第１の接続構造と、半導体素子１０１の複数の電極の他部がフィルム基板１０２の他方の面に形成された第２の配線であるインナーリード１０４とバンプ１０９を介したボンディングにより接続された第２の接続構造を備えた構成とする。
【選択図】図１

Description

本発明は、半導体装置に関する。特に、液晶（ＬＣＤ）ドライバや小型携帯機器に広く展開されている半導体素子（チップ）を実装したテープキャリアパッケージ（Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ（以下、ＴＣＰと略記する））に関する。
液晶（ＬＣＤ）やプラズマディスプレイパネル（ＰＤＰ）等の平板型表示装置の大型化や携帯電話をはじめとする小型携帯機器の多機能化にともない電子装置回路の高密度実装が求められている。そのために、ＴＣＰ（Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ）、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ Ｐａｃｋａｇｅ）、ＣＳＰ（Ｃｉｐ Ｓｃａｌｅ Ｐａｃｋａｇｅ）といった高密度実装に適した各種の半導体素子のパッケージが開発されてきている。中でも、ＦＣＰ（Ｆｉｌｍ Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ）ともいわれるＴＣＰは、ＩＣチップをテープフィルムと接続して樹脂で封止するＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）技術を用いたパッケージであり、フレキシブルなテープキャリア（ＴＡＢテープ）のインナーリードとＩＣ上に形成したバンプ電極とを熱圧着する方式を用いて薄型化が可能なため、液晶表示装置のＬＣＤドライバ等に多用されている（例えば、特許文献１、特許文献２参照）。
図２は、半導体素子（チップ）を実装した一般的なＴＣＰの構造を示す断面図である。図２に示したような一般的なＴＣＰは、樹脂テープ１上に導体配線２が形成されたテープキャリア３と、テープキャリア３の開口領域において、そのテープキャリア３の導体配線２とその表面電極（図示せず）とがバンプ４を介して接続された半導体素子５と、導体配線２と半導体素子５の表面電極との接続部分を含む素子表面に設けられた保護用の絶縁性樹脂６とにより構成されている。
そして、半導体パッケージの一層の小型化と高密度化を可能にするために、図３にＴＣＰにワイヤボンディングを混在させたパッケージの構造を断面図で示したように、複数のチップを積層して配置させ、テープキャリアのリードとチップの接続をバンプ電極との熱圧着およびワイヤボンディング接続の両方を採用して三次元パッケージ化する方法も提案されている（例えば、特許文献３参照）。
特開昭５６−１６００４７号公報 特開２００１−１１８８８２号公報 特開平４−２８７３３５号公報
しかしながら、上述したような従来のＴＣＰにおいては、半導体素子の高機能化にともない半導体チップの電極数の増加する勢いは止まらず、ＴＣＰの配線収容能力の指標となる電極ピッチも微細化が進んでいるのであるが、電極ピッチを微細化することにより配線間の絶縁性能低下や断線等といった新たな課題が生じてきている。
また、複数のチップを積層して配置させ、テープキャリアのリードとチップの接続をバンプ電極との熱圧着およびワイヤボンディング接続の両方を採用するＴＣＰでは、確かに高機能化できるが、複数のチップを用いることによる製造原価の上昇や、実装工程においてチップ間ボンディングがトラブルを起こしやすくパッケージの品質の観点から問題になってきている。
また、一層の高密度化を目指して、テープキャリアの両面に導体配線を形成する方法も提案されているが、このような両面フィルム基板を用いる場合、スルーホール等の層間接続を設けることが必要になって、製造原価の上昇につながり、問題となっていた。
本発明は、このような課題を解決するためになされたものであり、半導体素子を実装したＴＣＰを小型化できるとともに、製造原価を上昇させることのない高品質の接続構造を提供することを目的とする。
上記目的を達成するために本発明の半導体装置は、主面に複数の電極を備えた半導体素子と、この半導体素子が搭載されかつ両面に第１および第２の配線を備えるとともに、開口部を有するフィルム基板とからなる半導体装置において、半導体素子の複数の電極のうち一部の電極がフィルム基板の一方の面に形成された第１の配線とフィルム基板の開口部を貫通するワイヤによりボンディング接続された第１の接続構造と、半導体素子の複数の電極のうちの他の電極がフィルム基板の他方の面に形成された第２の配線とバンプを介したボンディングにより接続された第２の接続構造とを備えているパッケージの構成を有している。
この構成により、フィルム基板の片面に集中していた配線を両面に分配できることから、配線数が同じ場合は、ＴＣＰの小型化ができる。また、配線の微細化を行わなくとも同一面積で多くの配線を収容することが可能となる。
また、本発明の半導体装置は、第１の接続構造において接続される半導体素子の電極が出力電極であり、第２の接続構造において接続される半導体素子の電極が入力電極であるパッケージの構成のみならず、半導体素子に形成した電極において、第１の接続構造により接続された半導体素子の電極は、第２の接続構造により接続された半導体素子の電極より、内側に配置されているパッケージの構成を有している。
これらの構成により、入力信号と出力信号をフィルム基板の異なる面に分配することができるため、信号性能に適した配線や回路構成が可能になる。
本発明によれば、フィルム基板にスルーホール等の層間接続を設けることなく、フィルム基板の片面に集中していた配線を両面に分配できるので、ＴＣＰの配線収容能力を高めることができ、半導体装置の小型化ができる。また、配線の微細化を行わなくとも同一面積で多くの配線を収容することが可能となるので、信頼性の高い半導体装置を製造することができる。また、入力信号と出力信号を区分できるので、ノイズ等の電磁障害を受けにくい半導体装置とすることが可能になる。
以下、本発明の実施の形態について、図面に基づいて説明する。
（実施の形態）
本発明の実施の形態について、図１を用いて説明する。図１は、本発明の実施の形態における半導体装置の構造を示す断面図である。
図１において、半導体素子（またはチップ）１０１の主面上に出力電極１０６と入力電極１０７が設けられている。また、例えばポリイミド等の絶縁耐熱性樹脂製のフィルム基板１０２には、例えば銅等の金属導体からなる配線１０３が一方の面（図１では上面）に設けられ、他方の面（図１では下面）には、例えば銅等の金属導体からなるインナーリード１０４が設けられている。半導体素子１０１の外側に設けた入力電極１０７は、インナーリード１０４とバンプ１０９を介して接続されている。このバンプ１０９は、例えば、金等の別の金属導体からなり、半導体素子１０１の入力電極１０７上またはインナーリード１０４の先端部にあらかじめ設けられており、２００℃以上の加熱下で入力電極１０７とインナーリード１０４を位置合わせしたのちに、加圧することにより入力電極１０７とインナーリード１０４とを接続する。なお、入力電極１０７の少なくとも表面は、例えば金等の耐蝕性の金属で被覆されていることが望ましい。
出力電極１０６は、配線１０３と金等のワイヤにてフィルム基板１０２に設けられた開口部１０８を貫通するように接続されている。配線１０３の少なくともワイヤ１０５によって接続されている箇所は表面が、例えば金等の耐蝕性の金属により被覆されていることが望ましい。
また、図１において、半導体素子１０１上に設けられた出力電極１０６と入力電極１０７は、エリア型の電極配置を例に挙げて説明しているが、本発明の実施の形態はこの例に限定されることはなく、半導体素子１０１の周囲に電極を配置したペリフェラル型の電極配置であってもよい。また、図１に示した本発明の実施の形態における半導体装置とは別に、入力電極１０７が出力電極１０６より内側に設けられ、入力電極１０７と配線１０３がワイヤ１０５により接続され、出力電極１０６がインナーリード１０４と接続されている構造であってもよい。
以上説明したように、本発明の実施の形態における半導体装置のパッケージの構造は、樹脂テープに導体配線が形成されたテープキャリアに開口が設けられ、テープキャリアの導体配線とその表面電極とがバンプを介して半導体素子（チップ）と接続される構成は一般的なＴＣＰの構成と同じであり、さらに、高密度配線のためにワイヤで導体配線と接続する構成は図３に示したＴＣＰにワイヤボンディングを混在させたパッケージの構造に類似している。しかしながら、樹脂テープの両面に導体配線が形成されたテープキャリアを用い、単一の半導体素子（チップ）の外周側、内周側のいずれかの側に出力電極、入力電極をそれぞれ別に配置し、テープキャリアの下側の導体配線をインナーリードとして半導体素子の外周側電極とバンプを介して接続させ、テープキャリアの上側の導体配線と半導体素子の内周側電極とワイヤボンディングにより接続している構造は、従来の半導体装置に用いられるパッケージであるＴＣＰとは異なっている。
したがって、本発明の実施の形態における半導体装置のパッケージでは、フィルム基板にスルーホール等の層間接続を設けることなく、フィルム基板の片面に集中していた配線を両面に分配できるので、ＴＣＰの配線収容能力を高めることができ、半導体装置の小型化ができ、配線の微細化を行わなくとも同一面積で多くの配線を収容することが可能となり、信頼性の高い半導体装置を製造することができる。また、入力信号と出力信号を区分しているので、ノイズ等の電磁障害を受けにくい半導体装置とすることが可能になる。
本発明にかかる半導体装置は、配線収容能力を高めることが可能で、配線の微細化を行わずに高密度で配線を収容することが可能であるので、半導体装置の小型化ができ、信頼性が高く、ノイズ等の電磁障害を受けにくい半導体装置の製造に有用であり、大型の液晶（ＬＣＤ）やプラズマディスプレイパネル（ＰＤＰ）等の平板型表示装置に用いる半導体装置に適用できる。
本発明の実施の形態における半導体装置の構造を示す断面図 半導体素子を実装した一般的なＴＣＰの構造を示す断面図 ＴＣＰにワイヤボンディングを混在させたパッケージの構造を示す断面図
符号の説明
１ 樹脂テープ
２，１０３ （導体）配線
３ テープキャリア
４，１０９ バンプ
５，１０１ 半導体素子
６ 絶縁性樹脂
１０２ フィルム基板
１０４ インナーリード
１０５ ワイヤ
１０６ （出力）電極
１０７ （入力）電極
１０８ 開口部

Claims (3)

  1. 主面に複数の電極を備えた半導体素子と、この半導体素子が搭載されかつ両面に第１および第２の配線を備えるとともに、開口部を有するフィルム基板とからなる半導体装置において、
    前記半導体素子の複数の電極のうち一部の電極が前記フィルム基板の一方の面に形成された第１の配線と前記フィルム基板の前記開口部を貫通するワイヤによりボンディング接続された第１の接続構造と、
    前記半導体素子の複数の電極のうちの他の電極が前記フィルム基板の他方の面に形成された第２の配線とバンプを介したボンディングにより接続された第２の接続構造とを備えることを特徴とする半導体装置。
  2. 第１の接続構造において接続される半導体素子の電極が出力電極であり、
    前記第２の接続構造において接続される半導体素子の電極が入力電極であることを特徴とする請求項１に記載の半導体装置。
  3. 半導体素子に形成した電極において、第１の接続構造により接続された半導体素子の電極は、前記第２の接続構造により接続された半導体素子の電極より、内側に配置されていることを特徴とする請求項１に記載の半導体装置。
JP2005266556A 2005-09-14 2005-09-14 半導体装置 Pending JP2007081093A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2005266556A JP2007081093A (ja) 2005-09-14 2005-09-14 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005266556A JP2007081093A (ja) 2005-09-14 2005-09-14 半導体装置

Publications (1)

Publication Number Publication Date
JP2007081093A true JP2007081093A (ja) 2007-03-29

Family

ID=37941078

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005266556A Pending JP2007081093A (ja) 2005-09-14 2005-09-14 半導体装置

Country Status (1)

Country Link
JP (1) JP2007081093A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010165957A (ja) * 2009-01-19 2010-07-29 Nichicon Corp チップ状固体電解コンデンサ

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57113456A (en) * 1980-11-19 1982-07-14 Staar Sa Tape deck
JPH03169032A (ja) * 1989-11-28 1991-07-22 Nec Kyushu Ltd 半導体装置
JPH03276737A (ja) * 1990-03-27 1991-12-06 Toshiba Corp 半導体装置
JPH06224256A (ja) * 1993-01-22 1994-08-12 Citizen Watch Co Ltd 半導体装置
JPH06295934A (ja) * 1993-04-07 1994-10-21 Nec Corp フィルムキャリアリード及びそれを用いたｌｓｉ構造
JPH088298A (ja) * 1994-06-22 1996-01-12 Omron Corp 電子部品実装体及び端子配列変換基板

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57113456A (en) * 1980-11-19 1982-07-14 Staar Sa Tape deck
JPH03169032A (ja) * 1989-11-28 1991-07-22 Nec Kyushu Ltd 半導体装置
JPH03276737A (ja) * 1990-03-27 1991-12-06 Toshiba Corp 半導体装置
JPH06224256A (ja) * 1993-01-22 1994-08-12 Citizen Watch Co Ltd 半導体装置
JPH06295934A (ja) * 1993-04-07 1994-10-21 Nec Corp フィルムキャリアリード及びそれを用いたｌｓｉ構造
JPH088298A (ja) * 1994-06-22 1996-01-12 Omron Corp 電子部品実装体及び端子配列変換基板

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010165957A (ja) * 2009-01-19 2010-07-29 Nichicon Corp チップ状固体電解コンデンサ

Similar Documents

Publication Publication Date Title
JP4473807B2 (ja) 積層半導体装置及び積層半導体装置の下層モジュール
US7763964B2 (en) Semiconductor device and semiconductor module using the same
US7087989B2 (en) Semiconductor device, electronic device, electronic apparatus, and method of manufacturing semiconductor device
CN101877349B (zh) 半导体模块及便携式设备
JP2009111392A (ja) スタック・パッケージ及びその製造方法
US6521483B1 (en) Semiconductor device, method of manufacture thereof, circuit board, and electronic device
US7884473B2 (en) Method and structure for increased wire bond density in packages for semiconductor chips
US20090146314A1 (en) Semiconductor Device
US20070278646A1 (en) Semiconductor device and method for manufacturing semiconductor device
JP5041593B2 (ja) チップ型半導体装置の製造方法
US20100044880A1 (en) Semiconductor device and semiconductor module
TW200901396A (en) Semiconductor device package having chips
JP2006134912A (ja) 半導体モジュールおよびその製造方法、ならびにフィルムインターポーザ
JP2008135486A (ja) 半導体装置及び半導体パッケージ
JP2006319338A (ja) 半導体チップ及び半導体チップパッケージ
JP2010073771A (ja) 半導体装置の実装構造
JP2007081093A (ja) 半導体装置
JP2006202997A (ja) 半導体装置およびその製造方法
JP2005268701A (ja) 半導体装置、半導体装置の製造方法、これを用いた積層モジュールおよびその製造方法
TW200933868A (en) Stacked chip package structure
JP4343727B2 (ja) 半導体装置
JP3850712B2 (ja) 積層型半導体装置
US20100149770A1 (en) Semiconductor stack package
US11189597B2 (en) Chip on film package
TWI395319B (zh) 避免封裝堆疊接點斷裂之半導體組合構造

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080804

RD01 Notification of change of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7421

Effective date: 20091126

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20110111

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110118

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20111011