JP2007057284A - 圧力センサ及び圧力検出装置 - Google Patents

Abstract

【課題】 半導体基板に対する放射状抵抗素子の形成に工夫を凝らし、適切な検出出力を確保し得るようにした圧力センサ及び圧力検出装置を提供する。
【解決手段】 抵抗素子６０は、面方位（１１０）を有する半導体基板５０の結晶軸方向＜１００＞及び結晶軸方向＜１１０＞の双方に沿うように、半導体基板５０上にて十字形状に形成されている。
【選択図】 図２

Description

本発明は、例えば自動車に適用される圧力センサ及び圧力検出装置に関するものである。

従来、この種の圧力検出装置としては、下記特許文献１に開示された半導体圧力センサが提案されている。この半導体圧力センサは、半導体基板のダイヤフラム部に十字型ピエゾ抵抗素子を設け、その一方の隣り合う突出部を電流供給端子とし、他の隣り合う突出部を電圧検出端子とし、その電流供給端子から一定電流を流し、これによって生じた電圧降下を電圧検出端子の出力によって検出して被検測圧力を測定するように構成されている。
特開昭６０−１００４７４号公報

ところで、上述した半導体圧力センサにおいて、十字型ピエゾ抵抗素子が、結晶格子の面方位や結晶軸方向を考慮することなく、単に、半導体基板のダイヤフラム部に設けられるだけでは、電圧検出端子の出力は適切には得られにくいという不具合がある。

そこで、本発明は、以上のようなことに対処するため、放射状ピエゾ抵抗素子の形成に工夫を凝らし、適切な検出出力を確保し得るようにした圧力センサ及び圧力検出装置を提供することを目的とする。

上記課題の解決にあたり、本発明に係る圧力センサは、請求項１の記載によれば、
半導体基板（５０）及びこの半導体基板のうち圧力を受ける受圧部に形成されてなるピエゾ抵抗素子（６０）を有する圧力検出素子を備えた圧力センサにおいて、
前記ピエゾ抵抗素子は、面方位（１１０）或いはこの面方位と等価な面方位であってピエゾ抵抗係数の絶対値の大きい結晶軸方向を１つの放射方向として含むような放射形状に形成されていることを特徴とする。

このように、ピエゾ抵抗素子は、面方位（１１０）或いはこの面方位と等価な面方位であってピエゾ抵抗係数の絶対値の大きい結晶軸方向を１つの放射方向として含むような放射形状に形成されている。

従って、ピエゾ抵抗素子が圧力を受けることで、上述したピエゾ抵抗係数の絶対値の大きい結晶軸方向においてピエゾ抵抗素子に抵抗値変化量が大きく生ずる。

その結果、このような抵抗値変化量を利用することで、上記圧力を表す圧力センサの検出出力が適切に得られる。

なお、ピエゾ抵抗係数の絶対値の大きい結晶軸方向とは、面方位（１１０）或いはこの面方位と等価な面方位においてピエゾ抵抗係数の絶対値における最小値と最大値との半値よりも大きなピエゾ抵抗係数となる結晶軸方向のことを意味し、好ましくは、結晶軸方向＜１１０＞或いはこの結晶軸方向と等価な結晶軸方向を意味する。

また、本発明に係る圧力検出装置は、請求項２の記載によれば、
請求項１に記載の圧力センサと、制御手段（１００）とを備えて、
圧力検出素子の上記ピエゾ抵抗素子は、中点部位（６５）と、この中点部位から放射形状に延出する偶数の抵抗素子部（６６〜６９）とを有しており、
制御手段は、
圧力検出素子の偶数の抵抗素子部のうち互いに隣り合う各両隣接抵抗素子部毎に順次電圧を印加する電圧印加手段（１１０、１２０〜１５０、＋Ｖｃｃ）と、
この電圧印加手段による電圧印加毎に、上記中点部位に発生する各中点電圧を平均化する平均化手段（１６０〜１６３、１７０〜１７３、１８０、１８１、１９０）とを備える。

このように、圧力検出素子の偶数の抵抗素子部のうち互いに隣り合う各両隣接抵抗素子部毎に順次電圧を印加し、上記電圧印加毎に、上記各両隣接抵抗素子部のうちピエゾ抵抗係数の絶対値の大きい結晶軸方向に沿う抵抗素子部にて生ずる抵抗値変化量に基づき上記中点部位に発生する各中点電圧を平均化する。

従って、ピエゾ抵抗素子に対し圧力が偏って加わっていることに起因して、上述の各中点電位にばらつきが生じても、当該各中点電圧を平均化することで、上記ばらつきが吸収されて、適切な平均化出力が上記圧力の検出結果として得られる。

また、本発明に係る圧力センサは、請求項３の記載によれば、
半導体基板（５０）及びこの半導体基板のうち圧力を受ける受圧部に形成されるピエゾ抵抗素子を有してなる圧力検出素子を備えた圧力センサにおいて、
ピエゾ抵抗素子は、面方位（１１０）或いはこの面方位と等価な面方位であってピエゾ抵抗係数の絶対値の大きい結晶軸方向及びこの結晶軸方向とは直角な結晶軸方向の双方に沿うように十字形状に形成されていることを特徴とする。

このように、ピエゾ抵抗素子は、面方位（１１０）或いはこの面方位であってピエゾ抵抗係数の絶対値の大きい結晶軸方向及びこの結晶軸方向とは直角な結晶軸方向の双方に沿うように十字形状に形成されている。

従って、ピエゾ抵抗素子が圧力を受けることで、上述したピエゾ抵抗係数の絶対値の大きい結晶軸方向においてピエゾ抵抗素子に抵抗値変化量が大きく生ずる。このとき、上述したピエゾ抵抗係数の絶対値の大きい結晶軸方向とは直角な結晶軸方向ではピエゾ抵抗素子に抵抗値変化量は生じない。

その結果、これらのような抵抗値変化量を利用することで、圧力を表す圧力センサの検出出力がより一層適切に得られる。

また、本発明は、請求項４の記載によれば、請求項３に記載の圧力センサにおいて、
半導体基板は、ｎ型シリコン基板或いはＳＯＩ基板であり、
ピエゾ抵抗素子は、ｐ型半導体材料でもって形成されており、
上記ピエゾ抵抗係数の絶対値の大きい結晶軸方向及びこの結晶軸方向とは直角な結晶軸方向は、それぞれ、結晶軸方向＜１１０＞或いはこの結晶軸方向と等価な結晶軸方向及び結晶軸方向＜１００＞或いはこの結晶軸方向と等価な結晶軸方向であることを特徴とする。

このように構成することで、請求項３の記載の発明の作用効果がより一層向上する。また、半導体基板をＳＯＩ基板で形成することで、より一層耐熱性が向上する。その結果、耐熱性の向上及び請求項３の記載の発明の作用効果の向上が相乗的に確保され得る。

また、本発明に係る圧力検出装置は、請求項５の記載によれば、
請求項３或いは請求項４に記載の圧力センサと、制御手段（１００）とを備えて、
圧力検出素子のピエゾ抵抗素子は、中点部位（６５）と、この中点部位から十字形状に延出する４つの抵抗素子部（６６〜６９）とを有しており、
制御手段は、
圧力検出素子の４つの抵抗素子部のうち互いに隣り合う各両隣接抵抗素子部毎に電圧を印加する電圧印加手段（１１０、１２０〜１５０、＋Ｖｃｃ）と、
この電圧印加手段による電圧印加毎に、上記中点部位に発生する各中点電圧を平均化する平均化手段（１６０〜１６３、１７０〜１７３、１８０、１８１、１９０）とを備える。

このように、圧力検出素子の４つの抵抗素子部のうち互いに隣り合う各両隣接抵抗素子部毎に順次電圧を印加し、上記電圧印加毎に、上記各両隣接抵抗素子部のうちピエゾ抵抗係数の絶対値の大きい結晶軸方向に沿う抵抗素子部にて生ずる抵抗値変化量に基づき上記中点部位に発生する各中点電圧を平均化する。

従って、ピエゾ抵抗素子に対し圧力が加わっていることに起因して、上述の各中点電位にばらつきが生じても、当該各中点電圧を平均化することで、上記ばらつきが吸収されて、上記平均化出力は適切な値として得ることができる。

なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。

以下、本発明の各実施形態を図面により説明する。
（第１実施形態）
図１及び図４は、本発明に係る圧力検出装置の第１実施形態を示しており、この圧力検出装置は、例えば、自動車に搭載した内燃機関の燃焼室内に生ずる圧力を検出するために用いられる。

この圧力検出装置は、図１にて示すごとく、圧力センサを備えており、この圧力センサは、上記内燃機関のシリンダヘッド１０に装着されている。当該圧力センサは、円筒状の筐体２０を備えており、この筐体２０は、その薄肉周壁部２１にて、シリンダヘッド１０の貫通孔部１１に挿通されて上記内燃機関の燃焼室内に延出している。

また、筐体２０は、ダイアフラム２２を有しており、このダイアフラム２２は、薄肉周壁部２１の先端部に設けられて、筐体２０の底壁を構成する。また、筐体２０は、その厚肉周壁部２３にて、シリンダヘッド１０の貫通孔部１１の外周部位にリング状のガスケット１２を介し着座している。なお、筐体２０は、ダイアフラム２２を含め、金属材料でもって形成されている。

また、当該圧力センサは、図１或いは図２にて示すごとく、円板状台座３０、ガラス板４０、半導体基板５０、抵抗素子６０、保護膜７０及びガラス板８０を備えている。

台座３０は、電気絶縁材料からなるもので、この台座３０は、筐体２０の薄肉周壁部２１内にてその軸方向中間部位に同軸的に嵌装されている。なお、台座３０は金属材料でもって形成してもよく、この場合、後述する各ターミナル間の絶縁処理を施すことが望ましい。

ガラス板４０は、台座３０にその表面側から同軸的に固着されており、このガラス板４０は、台座３０からの歪み影響を低減する役割を果たす。

半導体基板５０は、面方位（１１０）を受圧面とするｎ型シリコン基板からなるもので、この半導体基板５０は、その裏面にて、ガラス板４０の表面に接合されている。

抵抗素子６０は、半導体基板５０の表面に不純物（例えば、ボロン）の拡散により十字形状に形成されたｐ型半導体でもって構成されている。即ち、この抵抗素子６０は、図２にて示すごとく、各抵抗素子部６１〜６４を、交叉部位６５を中心としてこの交叉部位６５から十字形状に延出させて構成されている。

従って、両抵抗素子部６１、６３は、交叉部位６５から互いに逆方向に直線状に延出しており、一方、両抵抗素子部６２、６４は、両抵抗素子部６１、６３に対し直交するように、交叉部位６５から互いに逆方向に直線状に延出している。

本第１実施形態では、両抵抗素子部６１、６３は、上記ｎ型シリコン基板の受圧面において結晶軸方向＜１００＞に沿い形成されている。また、両抵抗素子部６２、６４は、上記ｎ型シリコン基板の受圧面において結晶軸方向＜１１０＞に沿い形成されている。

ここで、交叉部位６５は、両抵抗素子部６１、６２間の中点部位、両抵抗素子部６２、６３間の中点部位、両抵抗素子部６３、６４間の中点電位及び両抵抗素子部６４、６１間の中点電位を構成する。なお、各抵抗素子部６１〜６４は、後述のように圧力を受けていないとき、共に、同一の抵抗値（以下、抵抗値Ｒという）を有する。

また、抵抗素子６０は、図２にて示すごとく、各電極パッド６６〜６９を有しており、各電極パッド６６、６８は、半導体基板５０の表面にて、両抵抗素子部６１、６３の各延出端部と一体的に形成されている。また、各電極パッド６７、６９は、半導体基板５０の表面にて、両抵抗素子部６２、６４の各延出端部と一体的に形成されている。

保護膜７０は、各電極パッド６６〜６９を除き、抵抗素子６０を覆うように半導体基板５０の表面に設けられている。

ここで、本第１実施形態において、上述のように半導体基板５０として、面方位（１１０）を受圧面とするｎ型シリコン基板を採用し、抵抗素子６０を当該ｎ型シリコン基板の受圧面において結晶軸方向＜１００＞及び結晶軸方向＜１１０＞に沿い十字状に形成するという構成を採用した根拠について説明する。

即ち、面方位（１１０）にｐ型半導体からなる抵抗素子を形成し、この面方位に対し垂直方向に圧力を加えたときに、抵抗素子のピエゾ抵抗係数の結晶軸方向の依存性がどのようになるかについてあらためて調べたところ、ピエゾ抵抗係数の変化は、図３にてグラフ１でもって示すごとく、結晶軸方向＜１１０＞にて最大になるものの、結晶軸方向＜１００＞では結晶軸方向＜１１０＞に比べ無視し得る程に小さくなることが確認された。

従って、このようなピエゾ抵抗係数の結晶軸方向の依存性によれば、抵抗素子６０は、圧力を受けたとき、両抵抗素子部６２、６４において抵抗値変化を生ずることが分かる。そして、このようなピエゾ抵抗係数の結晶軸方向の依存性を前提に、後述のような抵抗素子６０に対する電圧印加を行えば、圧力を適切に検出し得ることが分かった。

そこで、本第１実施形態では、上述のように、抵抗素子６０を上記ｎ型シリコン基板の面方位（１１０）であって結晶軸方向＜１００＞及び結晶軸方向＜１１０＞に沿い十字状に形成することとした。ここで、上記結晶軸方向＜１１０＞は、上記ピエゾ抵抗係数の絶対値の大きい方向に相当し、上記結晶軸方向＜１００＞は、上記面方位（１１０）においてピエゾ抵抗係数の絶対値の小さい方向に相当する。

ガラス板８０は、その裏面にて、保護膜７０を介し抵抗素子６０を覆うように、保護膜７０の表面に接合されており、このガラス板８０は、保護膜７０と共に、抵抗素子６０を保護する役割を果たす。なお、ガラス板４０、半導体基板５０、抵抗素子６０、保護膜７０及びガラス板８０は、当該圧力センサの検出素子を構成する。

また、当該圧力センサは、金属材料からなる円柱状ロッド９０を有しており、このロッド９０は、筐体２０の薄肉周壁部２１内にて、ダイアフラム２２とガラス板８０との間に同軸的に挟持されている。しかして、ロッド９０は、ダイアフラム２２の図１にて図示上方への変位に伴い上方へ軸動してガラス板８０を介し抵抗素子６０を半導体基板５０の表面上に押圧する。このことは、ロッド９０がガラス板８０を介し抵抗素子６０に荷重を加えることを意味する。

当該圧力検出装置は、図４にて示すごとく、制御回路１００を備えており、この制御回路１００は、図１にて示すごとく、筐体２０の軸方向中間部位内に嵌装されている。

制御回路１００は、図４及び図５にて示すごとく、ゲート信号発生回路１１０を備えており、このゲート信号発生回路１１０は、図５にて示すごとく、クロック回路１１１及び両分周回路１１１−１、１１１−２を有している。

クロック回路１１１は、所定周期Ｔを有するクロックパルス信号Ｃを順次発生する（図６参照）。本第１実施形態では、時間をｔ（図６参照）とすれば、所定周期Ｔは、Ｔ＝ｔ_i+1−ｔ_i（ｉ＝１、２、３、・・・）である。

分周回路１１１−１は、クロック回路１１１から順次発生するクロックパルス信号Ｃを分周して、当該クロックパルス信号Ｃの周期Ｔの２倍の周期２Ｔを有する分周パルス信号Ｂ１を順次発生する。本第１実施形態では、周期２Ｔは、２Ｔ＝ｔ_2+i−ｔ_iである。

分周回路１１１−２は、分周回路１１１−１から順次発生する分周パルス信号Ｂ１を分周して、当該分周パルス信号Ｂ１の周期２Ｔの２倍の周期４Ｔを有する分周パルス信号Ｂ２を発生する（図６参照）。本第１実施形態では、周期４Ｔは、４Ｔ＝ｔ_4+i−ｔ_iである。

また、ゲート信号発生回路１１０は、４つのＡＮＤゲート１１２〜１１５を有している。ＡＮＤゲート１１２は、分周回路１１１−１からの分周パルス信号Ｂ１及び分周回路１１１−２からの分周パルス信号Ｂ２の論理積をとり、時間ｔｋ（ｋ＝１、５、９、・・・）毎にゲート信号（以下、ゲート信号Ｇ１という）を発生する。

ＡＮＤゲート１１３は、分周回路１１１−１からの分周パルス信号Ｂ１の反転信号及び分周回路１１１−２からの分周パルス信号Ｂ２の論理積をとり、時間ｔｍ（ｍ＝２、６、１０、・・・）毎に、ゲート信号（以下、ゲート信号Ｇ２という）を発生する。

ＡＮＤゲート１１４は、分周回路１１１−１からの分周パルス信号Ｂ１及び分周回路１１１−２からの分周パルス信号Ｂ２の反転信号の論理積をとり、時間ｔｎ（ｎ＝３、７、１１、・・・）毎に、ゲート信号（以下、ゲート信号Ｇ３という）を発生する。

ＡＮＤゲート１１５は、分周回路１１１−１からの分周パルス信号Ｂ１の反転信号及び分周回路１１１−２からの分周パルス信号Ｂ２の反転信号の論理積をとり、時間ｔｐ（ｐ＝４、８、１２、・・・）毎に、ゲート信号（以下、ゲート信号Ｇ４という）を発生する。

また、当該ゲート信号発生回路１１０は、４つのＯＲゲート１１６〜１１９を有している。ＯＲゲート１１６は、ＡＮＤゲート１１２、ＡＮＤゲート１１４及びＡＮＤゲート１１５からの各出力の論理和をとる。これにより、ＯＲゲート１１６は、ＡＮＤゲート１１２、１１４或いは１１５からのゲート信号Ｇ１、Ｇ３或いはＧ４を出力する（図６参照）。

ここで、例えば、ゲート信号Ｇ１は、時間ｔ＝ｔ₁〜ｔ＝ｔ₂の間発生し、ゲート信号Ｇ３は、時間ｔ＝ｔ₃〜ｔ＝ｔ₄の間発生し、ゲート信号Ｇ４は、時間ｔ＝ｔ₄〜ｔ＝ｔ₅の間発生する（図６参照）。

ＯＲゲート１１７は、ＡＮＤゲート１１２、ＡＮＤゲート１１３及びＡＮＤゲート１１５からの各出力の論理和をとる。これにより、ＯＲゲート１１７は、ＡＮＤゲート１１２、１１３或いは１１５からのゲート信号Ｇ１、Ｇ２或いはＧ４を出力する（図６参照）。ここで、ゲート信号Ｇ２は、例えば、時間ｔ＝ｔ₂〜ｔ＝ｔ₃の間発生する（図６参照）。

ＯＲゲート１１８は、ＡＮＤゲート１１２、ＡＮＤゲート１１３及びＡＮＤゲート１１４からの各出力の論理和をとる。これにより、ＯＲゲート１１８は、ＡＮＤゲート１１２、１１３或いは１１４からのゲート信号Ｇ１、Ｇ２或いはＧ３を出力する（図６参照）。

ＯＲゲート１１９は、ＡＮＤゲート１１３、ＡＮＤゲート１１４及びＡＮＤゲート１１５からの各出力の論理和をとる。これにより、ＯＲゲート１１９は、ＡＮＤゲート１１３、１１４或いは１１５からのゲート信号Ｇ２、Ｇ３或いはＧ４を出力する（図６参照）。

また、制御回路１００は、図４にて示すごとく、４つのアナログスイッチ１２０〜１５０を備えており、アナログスイッチ１２０は、ゲート端子１２１にて、ゲート信号発生回路１１０のＯＲゲート１１６の出力端子に接続されている。

また、アナログスイッチ１２０は、入力端子１２２にて、抵抗素子６０の電極パッド６６に接続されており、このアナログスイッチ１２０は、出力端子１２３にて、直流電源の正側電極＋Ｖｃｃに接続されている。また、このアナログスイッチ１２０は、出力端子１２４にて、接地されており、当該アナログスイッチ１２０の出力端子１２５は演算回路１６０の入力端子に接続されている。

しかして、アナログスイッチ１２０は、ゲート端子１２１にて、ＯＲゲート１１６からゲート信号Ｇ１、Ｇ３及びＧ４（図６参照）を順次入力されて、入力端子１２２を、順次、各出力端子１２３、１２５及び１２４に接続するように切り換えられる。

換言すれば、アナログスイッチ１２０は、ＯＲゲート１１６から順次出力されるゲート信号Ｇ１、Ｇ３及びＧ４に基づき、抵抗素子６０の電極パッド６６を、順次、上記直流電源の正側電極＋Ｖｃｃに接続し、演算回路１６０に接続し及び接地するように切り換えられる。

アナログスイッチ１３０は、ゲート端子１３１にて、ゲート信号発生回路１１０のＯＲゲート１１７の出力端子に接続されている。また、アナログスイッチ１３０は、入力端子１３２にて、抵抗素子６０の電極パッド６７に接続されており、このアナログスイッチ１３０は、出力端子１３３にて、直流電源の正側電極＋Ｖｃｃに接続されている。また、このアナログスイッチ１３０は、出力端子１３４にて接地されており、当該アナログスイッチ１３０の出力端子１３５は演算回路１６１の入力端子に接続されている。

しかして、アナログスイッチ１３０は、ゲート端子１３１にて、ＯＲゲート１１７からゲート信号Ｇ１、Ｇ２及びＧ４（図６参照）を順次入力されて、入力端子１３２を、順次、各出力端子１３４、１３３及び１３５に接続するように切り換えられる。

換言すれば、アナログスイッチ１３０は、ＯＲゲート１１７から順次出力されるゲート信号Ｇ１、Ｇ２及びＧ４に基づき、抵抗素子６０の電極パッド６７を、順次、接地し、上記直流電源の正側電極＋Ｖｃｃに接続し及び演算回路１６１に接続するように切り換えられる。

アナログスイッチ１４０は、ゲート端子１４１にて、ゲート信号発生回路１１０のＯＲゲート１１８の出力端子に接続されている。また、アナログスイッチ１４０は、入力端子１４２にて、抵抗素子６０の電極パッド６８に接続されており、このアナログスイッチ１４０は、出力端子１４３にて、直流電源の正側電極＋Ｖｃｃに接続されている。また、このアナログスイッチ１４０は、出力端子１４４にて接地されており、当該アナログスイッチ１４０の出力端子１４５は演算回路１６２の入力端子に接続されている。

しかして、アナログスイッチ１４０は、ゲート端子１４１にて、ゲート信号発生回路１１０のＯＲゲート１１８から順次ゲート信号Ｇ１、Ｇ２、Ｇ３（図６参照）を入力されて、入力端子１４２を、順次、各出力端子１４５、１４４及び１４３に接続するように切り換えられる。

換言すれば、アナログスイッチ１４０は、ＯＲゲート１１８から順次出力されるゲート信号Ｇ１、Ｇ２、Ｇ３に基づき、抵抗素子６０の電極パッド６８を、順次、演算回路１６２に接続し、接地し及び上記直流電源の正側電極＋Ｖｃｃに接続するように切り換えられる。

アナログスイッチ１５０は、ゲート端子１５１にて、ゲート信号発生回路１１０のＯＲゲート１１９の出力端子に接続されている。また、アナログスイッチ１５０は、入力端子１５２にて、抵抗素子６０の電極パッド６９に接続されており、このアナログスイッチ１５０は、出力端子１５３にて、直流電源の正側電極＋Ｖｃｃに接続されている。また、このアナログスイッチ１５０は、出力端子１５４にて接地されており、当該アナログスイッチ１５０の出力端子１５５は演算回路１６３の入力端子に接続されている。

しかして、アナログスイッチ１５０は、ゲート端子１５１にて、ゲート信号発生回路１１０のＯＲゲート１１９から順次ゲート信号Ｇ２、Ｇ３、Ｇ４（図６参照）を入力されて、入力端子１５２を、順次、各出力端子１５５、１５４及び１５３に接続するように切り換えられる。

換言すれば、アナログスイッチ１５０は、ＯＲゲート１１９から順次出力されるゲート信号Ｇ２、Ｇ３、Ｇ４に基づき、抵抗素子６０の電極パッド６９を、順次、演算回路１６３に接続し、接地し及び上記直流電源の正側電極＋Ｖｃｃに接続するように切り換えられる。

以上によれば、各ＯＲゲート１１６、１１７、１１８が、共に、ゲート信号Ｇ１（図６参照）を出力すると、アナログスイッチ１２０は、抵抗素子６０の電極パッド６６を上記直流電源の正側端子＋Ｖｃｃに接続し、アナログスイッチ１３０は、抵抗素子６０の電極パッド６７を接地し、アナログスイッチ１４０は、抵抗素子６０の電極パッド６８を演算回路１６２に接続する。

これにより、電極パッド６８が演算回路１６２の入力端子に接続されるのにあわせて、上記直流電源は、電極パッド６６を正側とし電極パッド６７を負側として、正の直流電圧を両電極パッド６６、６７間に印加して、抵抗素子６０の交叉部位６５に中点電位を発生させる。このとき、アナログスイッチ１５０は、オフ状態にあり、抵抗素子６０の電極パッド６９を開放状態に維持する。

また、各ＯＲゲート１１７、１１８、１１９が、共に、ゲート信号Ｇ２（図６参照）を出力すると、アナログスイッチ１３０は、抵抗素子６０の電極パッド６７を上記直流電源の正側端子＋Ｖｃｃに接続し、アナログスイッチ１４０は、抵抗素子６０の電極パッド６８を接地し、アナログスイッチ１５０は、抵抗素子６０の電極パッド６９を演算回路１６３に接続する。

これにより、電極パッド６９が演算回路１６３の入力端子に接続されるのにあわせて、上記直流電源は、電極パッド６７を正側とし電極パッド６８を負側として、正の直流電圧を両電極パッド６７、６８間に印加して、抵抗素子６０の交叉部位６５に中点電位を発生させる。このとき、アナログスイッチ１２０は、オフ状態にあり、抵抗素子６０の電極パッド６６を開放状態に維持する。

また、各ＯＲゲート１１８、１１９、１１６が、共に、ゲート信号Ｇ３（図６参照）を出力すると、アナログスイッチ１４０は、抵抗素子６０の電極パッド６８を上記直流電源の正側端子＋Ｖｃｃに接続し、アナログスイッチ１５０は、抵抗素子６０の電極パッド６９を接地し、アナログスイッチ１２０は、抵抗素子６０の電極パッド６６を演算回路１６０に接続する。

これにより、電極パッド６６が演算回路１６０の入力端子に接続されるのにあわせて、上記直流電源は、電極パッド６８を正側とし電極パッド６９を負側として、正の直流電圧を両電極パッド６８、６９間に印加して、抵抗素子６０の交叉部位６５に中点電位を発生させる。このとき、アナログスイッチ１３０は、オフ状態にあり、抵抗素子６０の電極パッド６７を開放状態に維持する。

また、各ＯＲゲート１１９、１１６、１１７が、共に、ゲート信号Ｇ４（図６参照）を出力すると、アナログスイッチ１５０は、抵抗素子６０の電極パッド６９を上記直流電源の正側端子＋Ｖｃｃに接続し、アナログスイッチ１２０は、抵抗素子６０の電極パッド６６を接地し、アナログスイッチ１３０は、抵抗素子６０の電極パッド６７を演算回路１６１に接続する。

これにより、電極パッド６７が演算回路１６１の入力端子に接続されるのにあわせて、上記直流電源は、電極パッド６９を正側とし電極パッド６６を負側として、正の直流電圧を両電極パッド６９、６６間に印加して、抵抗素子６０の交叉部位６５に中点電位を発生させる。このとき、アナログスイッチ１４０は、オフ状態にあり、抵抗素子６０の電極パッド６８を開放状態に維持する。

各演算回路１６０〜１６３は、入力インピーダンスを無限大とする演算増幅器でもって構成されている。演算回路１６０は、抵抗素子６０の中点電位を電極パッド６６及びアナログスイッチ１２０を介し入力されて増幅し増幅電圧をサンプルホールド回路１７０に出力する。演算回路１６１は、抵抗素子６０の中点電位を電極パッド６７及びアナログスイッチ１３０を介し入力されて増幅し増幅電圧をサンプルホールド回路１７１に出力する。

演算回路１６２は、抵抗素子６０の中点電位を電極パッド６８及びアナログスイッチ１４０を介し入力されて増幅し増幅電圧をサンプルホールド回路１７２に出力する。演算回路１６３は、抵抗素子６０の中点電位を電極パッド６９及びアナログスイッチ１５０を介し入力されて増幅し増幅電圧をサンプルホールド回路１７３に出力する。

サンプルホールド回路１７０は、演算回路１６０からの増幅電圧をサンプルホールドしサンプルホールド電圧として平均化回路１８０に出力する。サンプルホールド回路１７１は、演算回路１６１からの増幅電圧をサンプルホールドしサンプルホールド電圧として平均化回路１８１に出力する。

サンプルホールド回路１７２は、演算回路１６２からの増幅電圧をサンプルホールドしサンプルホールド電圧として平均化回路１８０に出力する。サンプルホールド回路１７３は、演算回路１６３からの増幅電圧をサンプルホールドしサンプルホールド電圧として平均化回路１８１に出力する。

平均化回路１８０は、両サンプルホールド回路１７０、１７２からの各サンプルホールド電圧を相加平均により平均化して平均化電圧を発生する。平均化回路１８１は、両サンプルホールド回路１７１、１７３からの各サンプルホールド電圧を相加平均により平均化して平均化電圧を発生する。

差分演算回路１９０は、両平均化回路１８０、１８１からの両平均化電圧の差分を演算し差分電圧を発生する。

次に、上述した半導体基板５０に抵抗素子６０及び保護膜７０を製造する工程について説明する。半導体基板５０として、４００（μｍ）の厚さ及び１０（Ωｃｍ）〜２０（Ωｃｍ）の範囲内の抵抗値を有するｎ型シリコンウェハ５１を準備する（図７参照）。

このシリコンウェハ５１の両面に１００（ｎｍ）の膜厚にて両熱酸化膜５２を共に形成した後、この両熱酸化膜５２のうちシリコンウェハ５１の表面側の熱酸化膜５２（以下、表面側熱酸化膜５２ともいう）にマスクを施して、抵抗素子６０の外形形状に対応する十字形状部５３をパターニング処理により熱酸化膜５２に形成する（図８参照）。ここで、十字形状部５３は、シリコンウェハ５１の面方位（１１０）において結晶軸方向＜１００＞及び結晶軸方向＜１１０＞の双方に沿うような十字形状にて熱酸化膜５２に形成される。

ついで、ボロンを、イオン注入装置でもって、表面側熱酸化膜５２を介しシリコンウェハ５１の表面に注入した後、窒素Ｎ₂ガス雰囲気中にて、９５０（℃）の温度でもって３０（分）の間アニール処理して、ｐ型半導体からなる抵抗素子６０を形成する（図９参照）。なお、ボロンの濃度は、２０（ａｔｏｍ／ｃｍ³）とする。

然る後、抵抗素子６０を覆うように、ＨＴＯ膜を、３００（ｎｍ）の膜厚にて、シリコンウェハ５１の表面に保護膜７０として成膜する（図１０参照）。

ついで、保護膜７０のうち各電極パッド６６〜６９に対する対応部位にエッチング処理を施して、各コンタクトホール５３を形成する（図１１参照）。

然る後、保護膜７０上に金属膜を成膜した後、当該金属膜にパターニング処理を施して、各電極パッド６６〜６９を形成する（図１２参照）。

そして、陽極接合により、シリコンウェハ５１の裏面及び保護膜７０の表面に両ガラス板４０、８０を接合した上で、ガラス板４０を台座３０に接着剤で接着することで固着する。

ついで、図１から分かるように、各ターミナル３１を台座３０に挿通し、当該各ターミナル３１の一側端部を各ボンディングワイヤ３２により各対応の電極パッド６６〜６９に接続する。

以上のように構成した本第１実施形態において、エンジンの燃焼室内の圧力が抵抗素子６０の表面全体に亘り均一に加わる場合と、当該圧力が抵抗素子６０の表面に対し傾斜して加わる場合とに分けて、当該圧力センサによる検出例を説明する。なお、当該圧力センサは作動状態にあるものとする。
１．エンジンの燃焼室内の圧力が抵抗素子６０の表面全体に亘り均一に加わる場合
ロッド９０の軸方向が半導体基板５０の表面に対し垂直になっている場合には、燃焼室内の圧力は、図１３にて実線による矢印２で示すごとく、ロッド９０でもって、ガラス板８０を介し抵抗素子６０の表面に対し垂直に加えられる。従って、当該圧力が、図１４にて２点鎖線でもって四角形状に囲われる領域３でもって示すごとく、抵抗素子６０の表面全体に亘り均一に加わることとなる。このことは、均一荷重が、半導体基板５０の表面、換言すれば、抵抗素子６０の表面に対し作用することを意味する。

ここで、上述のごとく、抵抗素子６０は、半導体基板５０の面方位（１１０）において結晶軸方向＜１００＞及び結晶軸方向＜１１０＞に沿い十字形状に形成されている。このため、図３にて示したように、結晶軸方向＜１００＞の抵抗素子の抵抗変化は結晶軸方向＜１１０＞の抵抗素子の抵抗変化に比べて無視し得るほど小さいため、抵抗素子６０のうち結晶軸方向＜１１０＞の抵抗素子部６２、６４にのみ抵抗値変化が生ずる。

従って、各抵抗素子部６１〜６４の抵抗値をＲ１〜Ｒ４とすれば、Ｒ１≒Ｒ３≒Ｒ及びＲ２＝Ｒ４＝Ｒ＋ΔＲとなる。ここで、ΔＲは、上述した各抵抗素子部６２、６４の各抵抗値変化により生ずる抵抗値増加分であって、上記圧力に比例する。

このような状態において、ゲート信号発生回路１１０の各ＯＲゲート１１６、１１７、１１８が、上述のごとく、ｔ＝ｔ１にて、ゲート信号Ｇ１（図６参照）を出力すると、アナログスイッチ１２０は、ＯＲゲート１１６からのゲート信号Ｇ１に基づき切り換えられて、抵抗素子６０の電極パッド６６を上記直流電源の正側端子＋Ｖｃｃに接続し、アナログスイッチ１３０は、抵抗素子６０の電極パッド６７を接地し、アナログスイッチ１４０は、抵抗素子６０の電極パッド６８を演算回路１６２に接続する。このとき、アナログスイッチ１５０は、オフ状態にあって、抵抗素子６０の電極パッド６９を開放状態に維持する。

このため、抵抗素子６０は、電極パッド６６を正側としかつ電極パッド６７を負側として、上記直流電源から正の直流電圧を印加される。従って、この直流電圧は、抵抗素子６０の抵抗素子部６１、交叉部位６５及び抵抗素子部６２からなる直列回路に印加される。これにあわせて、抵抗素子６０の交叉部位６５は、抵抗素子部６３及び電極パッド６８を介し演算回路１６２の入力端子に接続される。

このような状態では、上記正の直流電圧をＶとすれば、上述のごとく、抵抗素子部６１の抵抗値は、Ｒ１≒Ｒであり、抵抗素子部６２の抵抗値は、Ｒ２＝Ｒ＋ΔＲであることから、交叉部位６５の電位、即ち中点電位（以下、中点電位ＶＭという）は、次の数式（１）でもって表される。

VM＝VM1＝R2・V/(R1+R2)≒(R+ΔR)・V/(2R+ΔR)・・・・・・・・(1)
しかして、演算回路１６２は、抵抗素子６０の交叉部位６５から抵抗素子部６３及び電極パッド６８を介し中点電位ＶＭ１を入力されて増幅し増幅電圧としてサンプルホールド回路１７２に出力する。これに伴い、当該増幅電圧は、サンプルホールド回路１７２によりサンプルホールド電圧としてサンプルホールドされる。

ついで、ゲート信号発生回路１１０の各ＯＲゲート１１７、１１８、１１９が、上述のごとく、ｔ＝ｔ２にて、ゲート信号Ｇ２（図６参照）を出力すると、アナログスイッチ１３０は、抵抗素子６０の電極パッド６７を上記直流電源の正側端子＋Ｖｃｃに接続し、アナログスイッチ１４０は、抵抗素子６０の電極パッド６８を接地し、アナログスイッチ１５０は、抵抗素子６０の電極パッド６９を演算回路１６３に接続する。このとき、アナログスイッチ１２０は、オフ状態にあって、抵抗素子６０の電極パッド６６を開放状態に維持する。

このため、抵抗素子６０は、電極パッド６７を正側としかつ電極パッド６８を負側として、上記直流電源から正の直流電圧Ｖを印加される。従って、この直流電圧Ｖは、抵抗素子６０の抵抗素子部６２、交叉部位６５及び抵抗素子部６３からなる直列回路に印加される。これにあわせて、抵抗素子６０の交叉部位６５は、抵抗素子部６４及び電極パッド６９を介し演算回路１６３の入力端子に接続される。

このような状態では、上述のごとく、抵抗素子部６２の抵抗値は、Ｒ２＝Ｒ＋ΔＲであり、抵抗素子部６３の抵抗値は、Ｒ３≒Ｒであることから、交叉部位６５の中点電位ＶＭ＝ＶＭ２は、次の数式（２）でもって表される。

VM＝VM2＝R2・V/(R2+R3)≒R・V/(2R+ΔR)・・・・・・・・(2)
しかして、演算回路１６３は、抵抗素子６０の交叉部位６５から抵抗素子部６４及び電極パッド６９を介し中点電位ＶＭ２を入力されて増幅し増幅電圧としてサンプルホールド回路１７３に出力する。これに伴い、当該増幅電圧は、サンプルホールド回路１７３によりサンプルホールド電圧としてサンプルホールドされる。

ついで、ゲート信号発生回路１１０の各ＯＲゲート１１８、１１９、１１６が、上述のごとく、ｔ＝ｔ３にて、ゲート信号Ｇ３（図６参照）を出力すると、アナログスイッチ１４０は、抵抗素子６０の電極パッド６８を上記直流電源の正側端子＋Ｖｃｃに接続し、アナログスイッチ１５０は、抵抗素子６０の電極パッド６９を接地し、アナログスイッチ１２０は、抵抗素子６０の電極パッド６６を演算回路１６０に接続する。このとき、アナログスイッチ１３０は、オフ状態にあって、抵抗素子６０の電極パッド６７を開放状態に維持する。

このため、抵抗素子６０は、電極パッド６８を正側としかつ電極パッド６９を負側として、上記直流電源から正の直流電圧Ｖを印加される。従って、この直流電圧Ｖは、抵抗素子６０の抵抗素子部６３、交叉部位６５及び抵抗素子部６４からなる直列回路に印加される。これにあわせて、抵抗素子６０の交叉部位６５は、抵抗素子部６１及び電極パッド６６を介し演算回路１６０の入力端子に接続される。

このような状態では、上述のごとく、抵抗素子部６３の抵抗値は、Ｒ３≒Ｒであり、抵抗素子部６４の抵抗値は、Ｒ４＝Ｒ＋ΔＲであることから、交叉部位６５の中点電位ＶＭ＝ＶＭ３は、次の数式（３）でもって表される。

VM＝VM3＝R4・V/(R3+R4)≒(R+ΔR)・V/(2R+ΔR)・・・・・・・・(3)
しかして、演算回路１６０は、抵抗素子６０の交叉部位６５から抵抗素子部６１及び電極パッド６６を介し中点電位ＶＭ３を入力されて増幅し増幅電圧としてサンプルホールド回路１７０に出力する。これに伴い、当該増幅電圧は、サンプルホールド回路１７０によりサンプルホールド電圧としてサンプルホールドされる。

ついで、ゲート信号発生回路１１０の各ＯＲゲート１１９、１１６、１１７が、上述のごとく、ｔ＝ｔ４にて、ゲート信号Ｇ４（図６参照）を出力すると、アナログスイッチ１５０は、抵抗素子６０の電極パッド６９を上記直流電源の正側端子＋Ｖｃｃに接続し、アナログスイッチ１２０は、抵抗素子６０の電極パッド６６を接地し、アナログスイッチ１３０は、抵抗素子６０の電極パッド６７を演算回路１６１に接続する。このとき、アナログスイッチ１４０は、オフ状態にあって、抵抗素子６０の電極パッド６８を開放状態に維持する。

このため、抵抗素子６０は、電極パッド６９を正側としかつ電極パッド６６を負側として、上記直流電源から正の直流電圧Ｖを印加される。従って、この直流電圧Ｖは、抵抗素子６０の抵抗素子部６４、交叉部位６５及び抵抗素子部６１からなる直列回路に印加される。これにあわせて、抵抗素子６０の交叉部位６５は、抵抗素子部６２及び電極パッド６７を介し演算回路１６１の入力端子に接続される。

このような状態では、上述のごとく、抵抗素子部６４の抵抗値は、Ｒ４＝Ｒ＋ΔＲであり、抵抗素子部６１の抵抗値は、Ｒ１≒Ｒであることから、交叉部位６５の中点電位ＶＭ＝ＶＭ４は、次の数式（４）でもって表される。

VM＝VM4＝R1・V/(R4+R1)≒R・V/(2R+ΔR)・・・・・・・・(4)
しかして、演算回路１６１は、抵抗素子６０の交叉部位６５から抵抗素子部６２及び電極パッド６７を介し中点電位ＶＭ４を入力されて増幅し増幅電圧としてサンプルホールド回路１７１に出力する。これに伴い、当該増幅電圧は、サンプルホールド回路１７１によりサンプルホールド電圧としてサンプルホールドされる。

以上のようにしてサンプルホールドが終了すると、平均化回路１８０が、両サンプルホールド回路１７０、１７２からの各サンプルホールド電圧を平均化して平均化電圧（以下、平均化電圧ＶＡ１という）を発生する。ここで、平均化回路１８０の平均化電圧ＶＡ１は、両数式（１）、（３）に基づき次の数式（５）で表される。

VA1＝(VM1+VM3)/2＝(R+ΔR)・V/(2R+ΔR)・・・・・・・・(5)
また、平均化回路１８１が、両サンプルホールド回路１７１、１７３からの各サンプルホールド電圧を平均化して平均化電圧（以下、平均化電圧ＶＡ２という）を発生する。ここで、平均化回路１８１の平均化電圧ＶＡ２は、両数式（２）、（４）に基づき次の数式（６）で表される。

VA2＝(VM2+VM4)/2＝R・V/(2R+ΔR)・・・・・・・・・・(6)
ついで、差分演算回路１９０が、両平均化回路１８０、１８１からの各平均化電圧ＶＡ１、ＶＡ２の差分を演算し差分電圧（以下、差分電圧ＶＡという）を発生する。ここで、平均化回路１８１の差分電圧ＶＡは、両数式（５）、（６）に基づき次の数式（７）により表される。

VA＝VA1-VA2＝ΔR・V/(2R+ΔR)≒ΔR・V/(2R)・・・・・・・(7)
但し、数式（７）において、ΔＲは２Ｒに比して無視し得る程小さいものとする。また、 差分電圧ＶＡは、ΔＲに比例し、このΔＲは上記圧力に比例する。従って、差分電圧ＶＡは、上記圧力に比例する。よって、上記圧力は差分電圧ＶＡに基づき得られることが分かる。
２．エンジンの燃焼室内の圧力が抵抗素子６０の表面に対し傾斜して加わる場合
ロッド９０の軸方向が、図１３にて二点鎖線で示すごとく、半導体基板５０の表面に対し傾斜している場合には、燃焼室内の圧力が、図１３にて二点鎖線の矢印４で示すごとく、ロッド９０でもって、ガラス板８０を介し抵抗素子６０の表面に対し斜め方向に加えられる。このことは、偏荷重が、半導体基板５０の表面、換言すれば、抵抗素子６０の表面に対し作用することを意味する。

例えば、この偏荷重の場合において、半導体基板５０の表面における圧力分布は、図１５にて二点鎖線で示すごとく、圧力分布等圧線５〜９でもって表されるものとする。本実施形態では、抵抗素子６０の交叉部位６５上の圧力分布等圧線７は、圧力基準値１を表すものとする。また、圧力分布等圧線５は、圧力１．２を表し、圧力分布等圧線６は、圧力１．１を表し、圧力分布等圧線８は、圧力０．９を表し、圧力分布等圧線９は、圧力０．８を表すものとする。

ここで、上述のごとく、抵抗素子６０は、半導体基板５０の面方位（１１０）において結晶軸方向＜１００＞及び結晶軸方向＜１１０＞に沿い十字形状に形成されている。このため、図３にて示したように、抵抗素子６０のうち結晶軸方向＜１１０＞の抵抗素子部６２、６４にのみ抵抗値変化が生ずる。

従って、各抵抗素子部６１〜６４の抵抗値Ｒ１〜Ｒ４のうち、上述と同様に、Ｒ１≒Ｒ３≒Ｒである。但し、上述の偏荷重に起因して、抵抗素子部６２の抵抗値は、Ｒ２＝Ｒ＋ΔＲ２であり、抵抗素子部６４の抵抗値は、Ｒ４＝Ｒ＋ΔＲ４であるものとする。

このような状態において、上述と同様に、ゲート信号発生回路１１０の各ＯＲゲート１１６、１１７、１１８が、ｔ＝ｔ１にて、ゲート信号Ｇ１（図６参照）を出力すると、アナログスイッチ１２０は、抵抗素子６０の電極パッド６６を上記直流電源の正側端子＋Ｖｃｃに接続し、アナログスイッチ１３０は、抵抗素子６０の電極パッド６７を接地し、アナログスイッチ１４０は、抵抗素子６０の電極パッド６８を演算回路１６２に接続する。

このため、上記直流電源から正の直流電圧は、上述と同様に、抵抗素子部６１、交叉部位６５及び抵抗素子部６２からなる直列回路に印加される。これにあわせて、抵抗素子６０の交叉部位６５は、抵抗素子部６３及び電極パッド６８を介し演算回路１６２の入力端子に接続される。

このような状態では、上述のごとく、抵抗素子部６１の抵抗値は、Ｒ１≒Ｒであり、抵抗素子部６２の抵抗値は、Ｒ２＝Ｒ＋ΔＲ２であることから、交叉部位６５の中点電位ＶＭ＝ＶＭ１１は、次の数式（８）でもって表される。
でもって表される。

VM＝VM11＝R2・V/(R1+R2)
≒(R+ΔR2)・V/(2R+ΔR2)・・・・・・・・・(8)
しかして、演算回路１６２は、抵抗素子６０の交叉部位６５から抵抗素子部６３及び電極パッド６８を介し中点電位ＶＭ１１を入力されて増幅し増幅電圧としてサンプルホールド回路１７２に出力する。これに伴い、当該増幅電圧は、サンプルホールド回路１７２によりサンプルホールド電圧としてサンプルホールドされる。

ついで、上述と同様に、ゲート信号発生回路１１０の各ＯＲゲート１１７、１１８、１１９が、ｔ＝ｔ２にて、ゲート信号Ｇ２（図６参照）を出力すると、アナログスイッチ１３０は、抵抗素子６０の電極パッド６７を上記直流電源の正側端子＋Ｖｃｃに接続し、アナログスイッチ１４０は、抵抗素子６０の電極パッド６８を接地し、アナログスイッチ１５０は、抵抗素子６０の電極パッド６９を演算回路１６３に接続する。

このため、上記直流電源から正の直流電圧Ｖは、上述と同様に、抵抗素子６０の抵抗素子部６２、交叉部位６５及び抵抗素子部６３からなる直列回路に印加される。これにあわせて、抵抗素子６０の交叉部位６５は、抵抗素子部６４及び電極パッド６９を介し演算回路１６３の入力端子に接続される。

このような状態では、上述のごとく、抵抗素子部６２の抵抗値は、Ｒ２＝Ｒ＋ΔＲ２であり、抵抗素子部６３の抵抗値は、Ｒ３≒Ｒであることから、交叉部位６５の中点電位ＶＭ＝ＶＭ２２は、次の数式（９）でもって表される。

VM＝VM22＝R2・V/(R2+R3)
≒R・V/(2R+ΔR2)・・・・・・・・・・(9)
しかして、演算回路１６３は、抵抗素子６０の交叉部位６５から抵抗素子部６４及び電極パッド６９を介し中点電位ＶＭ２２を入力されて増幅し増幅電圧としてサンプルホールド回路１７３に出力する。これに伴い、当該増幅電圧は、サンプルホールド回路１７３によりサンプルホールド電圧としてサンプルホールドされる。

ついで、上述と同様に、ゲート信号発生回路１１０の各ＯＲゲート１１８、１１９、１１６が、ｔ＝ｔ３にて、ゲート信号Ｇ３（図６参照）を出力すると、アナログスイッチ１４０は、抵抗素子６０の電極パッド６８を上記直流電源の正側端子＋Ｖｃｃに接続し、アナログスイッチ１５０は、抵抗素子６０の電極パッド６９を接地し、アナログスイッチ１２０は、抵抗素子６０の電極パッド６６を演算回路１６０に接続する。

このため、上記直流電源から正の直流電圧Ｖは、上述と同様に、抵抗素子部６３、交叉部位６５及び抵抗素子部６４からなる直列回路に印加される。これにあわせて、抵抗素子６０の交叉部位６５は、抵抗素子部６１及び電極パッド６６を介し演算回路１６０の入力端子に接続される。

このような状態では、上述のごとく、抵抗素子部６３の抵抗値は、Ｒ３≒Ｒであり、抵抗素子部６４の抵抗値は、Ｒ４＝Ｒ＋ΔＲ４であることから、交叉部位６５の中点電位ＶＭ３３は、次の数式（１０）でもって表される。

VM＝VM33＝R4・V/(R3+R4)
≒(R+ΔR4)・V/(2R+ΔR4)・・・・・・・・(10)
しかして、演算回路１６０は、抵抗素子６０の交叉部位６５から抵抗素子部６１及び電極パッド６６を介し中点電位ＶＭ３３を入力されて増幅し増幅電圧としてサンプルホールド回路１７０に出力する。これに伴い、当該増幅電圧は、サンプルホールド回路１７０によりサンプルホールド電圧としてサンプルホールドされる。

ついで、上述と同様に、ゲート信号発生回路１１０の各ＯＲゲート１１９、１１６、１１７が、ｔ＝ｔ４にて、ゲート信号Ｇ４（図６参照）を出力すると、アナログスイッチ１５０は、抵抗素子６０の電極パッド６９を上記直流電源の正側端子＋Ｖｃｃに接続し、アナログスイッチ１２０は、抵抗素子６０の電極パッド６６を接地し、アナログスイッチ１３０は、抵抗素子６０の電極パッド６７を演算回路１６１に接続する。

このため、上記直流電源から正の直流電圧Ｖは、上述と同様に、抵抗素子６０の抵抗素子部６４、交叉部位６５及び抵抗素子部６１からなる直列回路に印加される。これにあわせて、抵抗素子６０の交叉部位６５は、抵抗素子部６２及び電極パッド６７を介し演算回路１６１の入力端子に接続される。

このような状態では、上述のごとく、抵抗素子部６４の抵抗値は、Ｒ４＝Ｒ＋ΔＲ４であり、抵抗素子部６１の抵抗値は、Ｒ１≒Ｒであることから、交叉部位６５の中点電位ＶＭ＝ＶＭ４４は、次の数式（１１）でもって表される。

VM＝VM44＝R1・V/(R4+R1)
≒(R)・V/(2R+ΔR4)・・・・・・・・(11)
しかして、演算回路１６１は、抵抗素子６０の交叉部位６５から抵抗素子部６２及び電極パッド６７を介し中点電位ＶＭ４４を入力されて増幅し増幅電圧としてサンプルホールド回路１７１に出力する。これに伴い、当該増幅電圧は、サンプルホールド回路１７１によりサンプルホールド電圧としてサンプルホールドされる。

以上のようにしてサンプルホールドが終了すると、平均化回路１８０が、両サンプルホールド回路１７０、１７２からの各サンプルホールド電圧を平均化して平均化電圧（以下、平均化電圧ＶＡ１１という）を発生する。ここで、平均化回路１８０の平均化電圧ＶＡ１１は、両数式（８）、（１０）に基づき次の数式（１２）で表される。

VA11＝(VM11+VM33)/2
＝[4R+3(ΔR2+ΔR4)]・V/[8R+4(ΔR2+ΔR4)]・・・・・・(12)
また、平均化回路１８１が、両サンプルホールド回路１７１、１７３からの各サンプルホールド電圧を平均化して平均化電圧（以下、平均化電圧ＶＡ２２という）を発生する。ここで、平均化回路１８１の平均化電圧ＶＡ２２は、両数式（９）、（１１）に基づき次の数式（１３）で表される。なお、ΔＲ２・ΔＲ４≒０とする。

VA22＝(VM2+VM4)/2
＝[4R+(ΔR2+ΔR4)]・V/[8R+4(ΔR2+ΔR4)]・・・・・・(13)
ついで、差分演算回路１９０が、両平均化回路１８０、１８１からの各平均化電圧ＶＡ１１、ＶＡ２２の差分を演算し差分電圧（以下、差分電圧ＶＡＡという）を発生する。ここで、差分演算回路１９０の差分電圧ＶＡＡは、両数式（１２）、（１３）に基づき次の数式（１４）により表される。

VAA＝VA11-VA22＝(ΔR2+ΔR4)・V/[4R+2(ΔR2+ΔR4)]
≒(ΔR2+ΔR4)・V/(4R)・・・・・・・・・・・・・・・・・・・(14)
ここで、例えば、図１５にて示すような圧力分布等圧線図を前提とし、ΔＲ２＝０．９Ｒであり、ΔＲ４＝１．１ΔＲであるとすると、ＶＡＡ≒（０．９ΔＲ＋１．１ΔＲ）・Ｖ／（４Ｒ）＝ΔＲＶ／（２Ｒ）となる。

従って、上述のようにΔＲ２とΔＲ４との間に差或いはばらつきがあっても、差分出力は、ΔＲＶ／（２Ｒ）となり、ばらつきが吸収されて平均化され、偏荷重の影響が低減化され、適切な値として得られる。
（第２実施形態）
図１６〜図２１は、本発明の係る圧力検出装置の第２実施形態の要部を示している。この第２実施形態では、抵抗素子６０の耐熱性を考慮して、半導体基板５０が、上記第１実施形態とは異なり、ｐ型半導体からなる抵抗素子６０を面方位（１１０）に形成したＳＯＩ（silicon on insulator）基板でもって構成される。

従って、本第２実施形態において、圧力センサは、上記第１実施形態にて述べた半導体基板５０をＳＯＩ基板で構成している点を除き、上記第１実施形態にて述べた圧力センサ（図１参照）と実質的に同様の構成を有する。

以下、半導体基板５０として上記ＳＯＩ基板を採用しこのＳＯＩ基板に抵抗素子６０及び保護膜７０を製造する工程について説明する。

上記ＳＯＩ基板として、図１６に示すような構成の貼り合わせＳＯＩウェハ２００を準備する。このＳＯＩウェハ２００は、支持基板２０１上に中間酸化膜２０２及び活性層２０３を順次積層状に設けられている。

本第２実施形態において、支持基板２０１は、５２５（μｍ）の厚さ及び１０（Ω・ｃｍ）〜２０（Ω・ｃｍ）の範囲以内の抵抗値を有するｎ型半導体材料からなる。中間酸化膜２０２は１（μｍ）の厚さを有する。また、活性層２０３は、１．５（μｍ）の厚さ及び１０（Ω・ｃｍ）〜２０（Ω・ｃｍ）の範囲以内の抵抗値を有するｐ型半導体からなる。

抵抗素子６０を形成するために、ボロン（図１７にて符号２０４参照）をＳＯＩウェハ２００の活性層２０３にイオン注入装置でもって注入する。ここで、ボロンの濃度を、上述と同様に、２０（ａｔｏｍ／ｃｍ³）とする。

次に、上述のように注入したボロンを活性層２０３内にて均一濃度にするために、Ｎ₂雰囲気中で１１００（℃）でもって５（時間）の間アニールする。

然る後、活性層２０３中のシリコンにパターニング処理を施して、エッチングにより十字形状のピエゾ抵抗体を形成し抵抗素子６０とする（図１８にて符号２０４参照）。なお、上記シリコンのエッチングは、半導体プロセスにおける反応性イオンエッチングを用いる。

ついで、ＨＴＯ膜２０５を３００（ｎｍ）の膜厚にて保護膜７０として成膜する（図１９）。このとき、ＨＴＯ膜２０５は支持基板２０１の裏面側にも形成されるが、保護膜７０は、支持基板２０１の表面側に成膜されるＨＴＯ膜２０５でもって構成される。

然る後、保護膜７０のうち各電極パッド６６〜６９に対する対応部位にエッチング処理を施して、各コンタクトホール２０６を形成する（図２０参照）。

次に、保護膜７０上に金属膜を成膜した後、当該金属膜にパターニング処理を施して各電極パッド６６〜６９を形成する（図２１参照）。そして、陽極接合により、ＳＯＩウェハ２００の裏面及び保護膜７０の表面に両ガラス板４０、８０を接合した上で、ガラス板４０を台座３０に接着剤で接着することで固着する。その他の構成は上記第１実施形態と同様である。

以上のように製造した構成を有する圧力センサによれば、半導体基板５０がＳＯＩ基板からなるため、上記第１実施形態にて述べた圧力センサに比べて、より一層耐熱性を確保しつつ、上記第１実施形態にて述べた制御回路１００を用いることで、上記第１実施形態と同様の作用効果が達成される。

なお、本発明の実施にあたり、上記各実施形態に限ることなく、次のような種々の変形例が挙げられる。
（１）抵抗素子６０は、上記第１或いは第２の実施形態にて述べたように２対の抵抗素子部６１、６３及び６２、６４からなる十字形状の抵抗素子に限らず、３対以上の抵抗素子部でもって放射形状に形成した抵抗素子であってもよい。

但し、この放射形状の抵抗素子においても、上記第１或いは第２の実施形態にて述べた両抵抗素子部６２、６４に相当する両抵抗素子部は、上記第１或いは第２の実施形態の半導体基板５０の面方位（１１０）において結晶軸方向＜１１０＞に沿い形成されていることが望ましい。これにより、上記第１或いは第２の実施形態と実質的に同様の作用効果が達成され得る。

なお、例えば、３対の抵抗素子部からなる放射形状の抵抗素子は、図２２にて示すごとく、３対の抵抗素子部のうちの一対の抵抗素子部を結晶軸方向＜１１０＞に沿い形成し、他の一対の抵抗素子部を結晶軸方向＜１００＞に沿い形成し、残りの一対の抵抗素子部を、結晶軸方向＜１００＞に対し所定角度α（例えば、４５°）をなす方向に形成することが望ましい。
（２）半導体基板５０は、ｎ型シリコン基板に代えて、ｐ型シリコン基板であってもよい。但し、上記実施形態にて述べた抵抗素子６０を、上記ｐ型シリコン基板の面方位（１１０）において結晶軸方向＜１００＞及び結晶軸方向＜１１０＞に沿い十字形状に形成する。

また、半導体基板５０は、ｐ型半導体からなる抵抗素子６０を面方位（１１０）に形成したＳＯＩ基板に代えて、ｎ型半導体からなる抵抗素子を面方位（１１０）に形成したＳＯＩ基板であってもよい。但し、抵抗素子を、結晶軸方向＜１００＞及び結晶軸方向＜１１０＞に沿い十字形状に形成する。

これによれば、図２３にて示すごとく、ｎ型半導体からなる抵抗素子６０は、面方位（１１０）における結晶軸方向＜１００＞にて大きなピエゾ抵抗係数の変化を有する。従って、このような抵抗値変化を利用すれば、上記第１或いは第２と実質的に同様の作用効果が達成され得る。
（４）不純物成分は、ボロンに限ることなく、例えば、ガリウムやインジウム等であってもよい。
（５）抵抗素子６０は、面方位（１１０）に形成されるものに限ることなく、面方位（１１０）と等価な面方位に形成されるものであってもよい。ここで、面方位（１００）と等価な面方位は、例えば、（−１１０）、（１−１０）、（−１−１０）、（１０１）、（−１０１）、（１０−１）、（−１０−１）、（０１１）、（０−１１）、（０１−１）、或いは（０−１−１）の面方位が挙げられる。なお、上記面方位中の「−１」は、「−」を「１」の上に付すバーを意味する。
（６）抵抗素子６０は、半導体基板５０の面方位（１１０）における結晶軸方向＜１００＞及び結晶軸方向＜１１０＞に沿う方向に限らず、当該結晶軸方向＜１００＞及び結晶軸方向＜１１０＞にそれぞれ等価な方向に十字形状に形成しても、上記第１或いは第２の実施形態と同様の作用効果が達成され得る。

ここで、結晶軸方向＜１００＞に等価な方向は、例えば、＜−１００＞、＜０１０＞、＜０−１０＞、＜００１＞或いは＜００−１＞の方向が挙げられる。また、結晶軸方向＜１１０＞に等価な方向は、例えば、＜−１１０＞、＜１−１０＞、＜−１−１０＞、＜１０１＞、＜−１０１＞、＜１０−１＞、＜−１０−１＞、＜０１１＞、＜０−１１＞、＜０１−１＞、或いは＜０−１−１＞の方向が挙げられる。なお、上記結晶軸方向中の「−１」は、「−」を「１」の上に付すバーを意味する。

本発明に係る圧力検出装置の第１実施形態における圧力センサを示す部分断面図である。 上記第１実施形態における半導体基板、抵抗素子及び保護膜を示す部分破断拡大平面図である。 上記第１実施形態において、面方位（１１０）に形成したｐ型半導体からなる抵抗素子に圧力を加えたとき、抵抗素子に生ずるピエゾ抵抗係数の結晶軸方向の依存性を示すグラフである。 図１の制御回路を示すブロック図である。 図４のゲート信号発生回路を示す回路構成図である。 図５の主要構成素子の出力波形を示すタイミングチャートである。 シリコンウェハの断面図である。 図７のシリコンウェハの両面に酸化膜を成膜し当該シリコンウェハの表面側酸化膜に十字形状部を形成する工程を示す断面図である。 図８の十字形状部にボロンを注入して抵抗素子を形成する工程を示す断面図である。 図９の抵抗素子及び酸化膜を介しＨＴＯ膜をシリコンウェハの表面に保護膜として成膜する工程を示す断面図である。 図１０の保護膜に各電極パッド用コンタクトホールを形成する工程を示す断面図である。 図１１の各コンタクトホールに電極パッドを形成する工程を示す断面図である。 上記第１実施形態においてロッドが抵抗素子の表面に対し垂直状態或いは傾斜状態にて位置する場合に圧力が加わる状態を示す側面図である。 圧力が抵抗素子に対し図１３にて実線で示す方向に加わる場合の均一荷重領域を示す半導体基板及び抵抗素子の平面図である。 圧力が抵抗素子に対し図１３にて二点鎖線で示す方向に加わる場合の偏荷重領域を示す半導体基板及び抵抗素子の平面図である。 本発明の第２実施形態のＳＯＩを示す断面図である。 図１６のＳＯＩウェハの活性層にボロンを注入する工程を示す断面図である。 図１７の活性層に抵抗素子である十字形状のピエゾ抵抗材料を形成する工程を示す断面図である。 図１８の抵抗素子を介しＳＯＩウェハの中間酸化膜上に保護膜を形成する工程を示す断面図である。 図１９の保護膜に電極パッド用コンタクトホールを形成する工程を示す断面図である。 図２０の各コンタクトホールに各電極パッドを形成する工程を示す断面図である。 上記第１或いは第２の実施形態において抵抗素子を３対の抵抗素子部でもって放射状に形成した場合の説明図である。 上記第１或いは第２の実施形態において、面方位（１１０）に形成したｎ型半導体からなる抵抗素子に圧力を加えたときに、当該抵抗素子に生ずるピエゾ抵抗係数の結晶軸方向の依存性を示すグラフである。

符号の説明

５０…半導体基板、６０…抵抗素子、６５…交差部位（中点部位）、
６６〜６９…抵抗素子部、９０…ロッド、１００…制御回路、
１１０…ゲート信号発生回路、１２０〜１５０…アナログスイッチ、
１６０〜１６３…演算回路、１７０〜１７３…サンプルホールド回路、
１８０、１８１…平均化回路、１９０…差分演算回路、＋Ｖｃｃ…直流電源の正側端子。

Claims (5)

1. 半導体基板及びこの半導体基板のうち圧力を受ける受圧部に形成されてなるピエゾ抵抗素子を有する圧力検出素子を備えた圧力センサにおいて、
   前記ピエゾ抵抗素子は、面方位（１１０）或いはこの面方位と等価な面方位であってピエゾ抵抗係数の絶対値の大きい結晶軸方向を１つの放射方向として含むような放射形状に形成されていることを特徴とする圧力センサ。
2. 請求項１に記載の圧力センサと、制御手段とを備えて、
   前記圧力検出素子の前記ピエゾ抵抗素子は、中点部位と、この中点部位から放射形状に延出する偶数の抵抗素子部とを有しており、
   前記制御手段は、
   前記圧力検出素子の前記偶数の抵抗素子部のうち互いに隣り合う各両隣接抵抗素子部毎に順次電圧を印加する電圧印加手段と、
   この電圧印加手段による電圧印加毎に、前記中点部位に発生する各中点電圧を平均化する平均化手段とを備える圧力検出装置。
3. 半導体基板及びこの半導体基板のうち圧力を受ける受圧部に形成されるピエゾ抵抗素子を有してなる圧力検出素子を備えた圧力センサにおいて、
   前記ピエゾ抵抗素子は、面方位（１１０）或いはこの面方位と等価な面方位であってピエゾ抵抗係数の絶対値の大きい結晶軸方向及びこの結晶軸方向とは直角な結晶軸方向の双方に沿うように十字形状に形成されていることを特徴とする圧力センサ。
4. 前記半導体基板は、ｎ型シリコン基板或いはＳＯＩ基板であり、
   前記ピエゾ抵抗素子は、ｐ型半導体材料でもって形成されており、
   前記ピエゾ抵抗係数の絶対値の大きい結晶軸方向及びこの結晶軸方向とは直角な結晶軸方向は、それぞれ、結晶軸方向＜１１０＞或いはこの結晶軸方向と等価な結晶軸方向及び結晶軸方向＜１００＞或いはこの結晶軸方向と等価な結晶軸方向であることを特徴とする請求項３に記載の圧力センサ。
5. 請求項３或いは請求項４に記載の圧力センサと、制御手段とを備えて、
   前記圧力検出素子の前記ピエゾ抵抗素子は、中点部位と、この中点部位から十字形状に延出する４つの抵抗素子部とを有しており、
   前記制御手段は、
   前記圧力検出素子の前記４つの抵抗素子部のうち互いに隣り合う各両隣接抵抗素子部毎に電圧を印加する電圧印加手段と、
   この電圧印加手段による電圧印加毎に、前記中点部位に発生する各中点電圧を平均化する平均化手段とを備える圧力検出装置。