JPH02205373A - ホール素子のオフセット電圧を自己補償する方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、ホール素子の出力信号の自己補償方法に関す
るものである。

（従来の技術） ホール素子の出力信号には、作用した磁界に依存する磁
界信号と素子の形状不整や結晶状態の不整および外部か
らの機械的あるいは熱的作用により発生する応力等によ
る磁界に依存しない信号に分類できる。この中で磁界に
依存しない信号をオフセット電圧と呼び、その発生機構
はこれまでに第５図に示すホール素子の等価ブリッジ回
路モデルを用いて考察されている。（例えば、ＩＩＥＮ
ＲＹ　Ｐ。

ＢＡＬＴＥＳ　ＡＮＤ　Ｒ［１１ＢＯＪＥ　Ｓ、ＰＯＰ
ＯＶＩＣ，ＰＲＯＣＥＥＤＩＮＧＳ　０ＦＴＨＥ　ＩＥ
ＥＥ、ＶＯＬ、７４．ＮＯ，８，＾ＩＪＧＩＪＳＴ　１
９８６　Ｐ、１１１５）そしてこのオフセット電圧はホ
ール素子を製作する場合に可能な限り小さくすることが
望まれている。

オフセット電圧を小さくする試みは、今日までに半導体
の微細加工技術や結晶成長技術の進歩とともに素子の形
状不整や結晶状態の不整は少なくなってきている。また
、外部からの機械的あるいは熱的作用による応力の影響
については、素子を構成する半導体の結晶方位を応力に
対して鈍怒となるように選択することがなされている。

（発明が解決しようとする間麗点） 前述のようなホール素子においてオフセット電圧は完全
に除去することはできず、ホール素子を製作あるいは使
用する場合の問題として次ぎのような点がある。

第一に、ホール素子を製作する場合に高品質の半導体結
晶と優れた微細加工技術が要求される。

第二に、ホール素子の初期オフセット電圧は外部回路に
より補正可能であるが例えば測定中にオフセット電圧が
経時変化した場合の良い補正手段がない。

したがって、本発明の目的は上記の問題点をなくした新
しい自己補償機能をもつ集積化ホール素子についてその
補償方法を提供することにある。

（問題点を解決するための手段） 本発明のホール素子のオフセット電圧の補償方法は、集
積回路で近接した素子は内外的な要因による特性変化が
極めて類似しているという集積回路特有の性質を積極的
に利用するもので、例えば以下の４種類の方法が考えら
れる。

第一は、ホール素子内部のピエゾ抵抗効果によるオフセ
ット電圧の特性が互いに逆となるようにホール素子を２
個配置して、各ホール素子の出力信号を加算する方法で
ある。この方法は、同一構造１面積の正方形ホール素子
を２個用意し、駆動電流軸方向のなす角を９０度に配置
して同一半導体基板上に製作する０次に、各ホール素子
の出力信号を同一利得で一方を反転増幅し他方を非反転
増幅する一次増幅回路で増幅し、さらに各−次増幅回路
の出力信号を差動増幅する。

第二は、ピエゾ抵抗素子のブリッジ回路を設けてホール
素子の出力信号をからブリッジ回路の出力信号を減算す
る方法である。この方法は、ホール素子とピエゾ抵抗素
子のブリッジ回路の駆動電流軸方向を同じ向きに配置し
、同一半導体上に製作する０次にホール素子とブリッジ
回路の出力をそれぞれ一次増幅回路で増幅する。このと
き、ブリッジ回路側の利得はホール素子側の一次増幅後
のオフセット電圧レベルに合わせた利得を選ばなければ
ならない０次に各−次増幅回路の出力信号を差動増幅す
る。

第三は、ホール素子の駆動電流端子を４端子とし、各端
子の電位をオフセット電圧相当分不平衡シフトさせる方
法である。この方法は、ホール素子の各駆動電流端子に
配置方向を考慮したピエゾ抵抗素子を接続して定電流を
流す。

第四は、ホール素子の出力端子にレベルシフト回路を設
ける方法である。この方法は、レベルシフト回路のシフ
ト量を決める負荷素子に配置方向を考慮したピエゾ抵抗
素子を用いる。

この外、以上述べた方法と類似した考え方またはこれら
の組合わせによって種々の素子を作りうろことは言うま
でもない。

（作用） 本発明による手段を用いると、ホール素子のオフセット
電圧の経時変化の要因であるピエゾ抵抗効果をホール素
子に近接した補償用素子のピエゾ抵抗効果を用いて打消
すように電気回路が動作する。したがって、ホール素子
に磁界を作用させた場合の回路出力は、オフセット電圧
成分が除去された磁界のみに依存する出力信号を取り出
すことができる。

（実施例） 以下に本発明の実施例として第１図にホール素子を２個
配置した補償例、第２図にホール素子とピエゾ抵抗素子
のブリッジ回路を配置した補償例、第３図にホール素子
の駆動電流端子にピエゾ抵抗素子を接続した補償例、第
４図にホール素子の出力端子にピエゾ抵抗素子によるレ
ベルシフト回路を接続した補償例を示して説明する。ホ
ール素子およびピエゾ抵抗素子の伝導型はＮ型である。

第１図はホール素子を２個配置した補償例を示す図であ
る。５Ｘ１０”、（ｃｍ−’）の不純物濃度をもつＮ型
エピタキシャル成長基板上にＮ型ホール素子１０１と補
償用Ｎ型ホール素子１０２をそれぞれの電流軸のなす角
が９０度となるように近接して配置し、ホール素子駆動
用電流源１０３で両ホール素子を駆動する。−次増幅回
路１０８は反転増幅とし一次増幅回路１０９は非反転増
幅としそれぞれ同一利得とする。−次増幅回路１０８の
各入力端子にＮ型ホール素子１０１の出力端子１０４と
１０５を接続し、−次増幅回路１０９の各入力端子に補
償用Ｎ型ホール素子１０２の出力端子１０６と１０７を
接続する。−次増幅回路の出力端子１１０と１１１は差
動増幅器で構成した二次増幅回路１１２の各入力端子に
接続する。この回路接続により一次増幅回路の出力端子
１１０と１１１には特性の類似したオフセット電圧を得
ることができ、二次増幅回路の出力端子１１３はオフセ
ット電圧が除去される。

第２図はホール素子とピエゾ抵抗素子のブリッジ回路を
配置した補償例を示す図である。Ｎ型エピタキシャル成
長基板上にＮ型ホール素子２０１と補償用ピエゾ抵抗素
子ブリッジ回路２０２を近接して配置し、ホール素子駆
動用電流源２０３でホール素子とブリッジ回路を駆動す
る。補償用ピエゾ抵抗素子ブリッジ回路を構成する４個
のピエゾ抵抗素子は、第５図に示したホール素子の等価
ブリッジ回路と同じ向き、すなわちホール素子の駆動電
流方向に対して４５度の向きに配置する。

ホール素子の出力端子２０４と２０５を一次増幅回路２
０８の各入力端子に接続し、ブリッジ回路の出力端子２
０６と２０７を一次増幅回路２０９の各入力端子に接続
する。−次増幅回路２０８と２０９は非反転増幅とし、
利得はホール素子の出力端子２０４と２０５に現れるオ
フセット電圧特性とブリッジ回路の出力端子２０６と２
０７に現れる出力特性の差に応じて調整し、−次増幅回
路の出力端子２１０に出力するオフセット電圧値と一次
増幅回路の出力端子２１１に出力する電圧値とを合わせ
る。−次増幅回路の出力端子２１０と２１１をそれぞれ
差動増幅器で構成した二次増幅回路２１２の入力端子に
接続する。

第３図はホール素子の駆動電流端子にピエゾ抵抗素子を
接続した補償例を示す図である。Ｎ型エピタキシャル成
長基板上にＮ型ホール素子３０１を配置し、四隅に駆動
電流端子３０２と３０３と３０４と３０５を設ける。４
個の駆動電流端子にそれぞれ補償用ピエゾ抵抗素子３０
６と３０７と３０８と３０９を接続し、４個のピエゾ抵
抗素子にそれぞれ等しい駆動用電流源３１０と３１１と
３１２と３１３を接続する。４個の補償用ピエゾ抵抗素
子は、第５図に示したホール素子の等価ブリッジ回路の
各辺と同じ向き、すなわちホール素子の駆動電流方向に
対して４５度の向きでホール素子に近接して配置する。

ホール素子の出力端子３１４と３１５は差動増幅器で構
成した増幅回路３１６の各入力端子に接続する。

第４図はホール素子の出力端子にピエゾ抵抗素子による
レベルシフト回路を接続した補償例を示す図である。Ｎ
型エピタキシャル成長基板上にＮ型ホール素子４０１を
配置し、ホール素子駆動用電流源４０２を接続する。ホ
ール素子の出力端子４０３に、ＮＰＮＩ−ランジスタ４
０５と補償用ピエゾ抵抗素子４０６および電流源４０７
で構成したレベルシフト回路を接続し、同様にホール素
子の出力端子４０４にＮＰＮトランジスタ４０８と補償
用ピエゾ抵抗素子４０９および電流源４１０で構成した
レベルシフト回路を接続する。補償用ピエゾ抵抗素子４
０６と４０９は、第５図に示したホール素子の等僅ブリ
ッジ回路の各辺と同じ向き、すなわちホール素子の駆動
電流方向に対して４５度の向きでホール素子に近接して
配置する。

レベルシフト回路の出力端子４１１と４１２は、差動増
幅器で構成した増幅回路４１３の各入力端子に接続する
。

（発明の効果） 以上のように本発明を用いれば、高品質の半導体材料お
よび優れた微細加工技術を要求せずにホール素子を製作
でき、オフセット電圧の経時変化に対して常に自己補償
動作を実現することができる。最後に補償の対象となる
ホール素子はＮ型のみならずＰ型においても適用できる
ことを付は加えておく。

【図面の簡単な説明】

第１図は実施例においてホール素子を２個配置した補償
例を説明するための回路図、第２図は実施例においてホ
ール素子とピエゾ抵抗素子のブリッジ回路を配置した補
償例を説明するための回路図、第３図は実施例において
ホール素子の駆動電流端子にピエゾ抵抗素子を接続した
補償例を説明するための回路図、第４図は実施例にお１
１旭てホール素子の出力端子にピエゾ抵抗素子によるレ
ベルシフト回路を接続した補償例を説明するための回路
図、第５図は従来の技術においてホール素子の等価ブリ
ッジ回路モデルを示すための図である。 １０１−Ｎ型ホール素子 １０２−補償用Ｎ型ホール素子 １０３−ホール素子駆動用電流源 １０４−出力端子 １０５−出力端子 １０５−出力端子 １０６−出力端子 １０７−出力端子 １０８−一次増幅回路 １０９−一次増幅回路 １１０−一次増幅回路の出力端子 １１１−一次増幅回路の出力端子 １１２−二次増幅回路 １１３−二次増幅回路の出力端子 ２０１−Ｎ型ホール素子 ２０２−補償用ピエゾ抵抗素子ブリッジ回路２０３−ホ
ール素子駆動用電流源 ２０４−出力端子 ２０５−出力端子 ２０６−出力端子 ２０７−出力端子 ２０８−一次増幅回路 ２０９−一次増幅回路 ２１０−一次増幅回路の出力端子 ２１１−一次増幅回路の出力端子 ２１２−二次増幅回路 ２１３−二次増幅回路の出力端子 ３０１−Ｎ型ホール素子 ３０２−駆動電流源端子 ３０３−駆動電流源端子 ３０４−駆動電流源端子 ３０５−駆動電流源端子 ３０６−補償用ピエゾ抵抗素子 ３０７−補償用ピエゾ抵抗素子 ３０８−補償用ピエゾ抵抗素子 ３０９−補償用ピエゾ抵抗素子 ３１〇−駆動用電流源 ３１１−駆動用電流源 ３１２−駆動用電流源 ３１３−駆動用電流源 ３１４−出力端子 ３１５−出力端子 ３１６−増幅回路 ３１７−増幅回路の出力端子 ４０１−Ｎ型ホール素子 ４０２−ホール素子駆動用電流源 ４０３−出力端子 ４０４−出力端子 ４０５−ＮＰＮ）ランジスタ ４０６−補償用ピエゾ抵抗素子 ４０７−レベルシフト回路駆動用電流源４０８−ＮＰＮ
）ランジスタ ４０９−補償用ピエゾ抵抗素子 ４１０−レベルシフト回路駆動用電流源４１１−レベル
シフト回路の出力端子 ４１２−レベルシフト回路の出力端子 ４１３−増幅回路 ４１４−増幅回路の出力端子 ５０１−ホール素子 ５０２−駆動電圧 ５０３−等僅ブリッジ回路 ５０４−出力端子 ５０５−出力端子 ５０６−オフセット電圧

Claims (1)

【特許請求の範囲】
1. 電気的に変換されたホール素子の磁界信号を取り出す方
   法において、同一半導体基板上のホール素子とホール素
   子の組合わせあるいはホール素子とピエゾ抵抗素子など
   の組合わせ使用により、磁界に依存しない信号であるホ
   ール素子のオフセット電圧を除去することを特徴とする
   オフセット電圧の自己補償方法