JP2007041668A - インターフェース回路装置および印刷装置 - Google Patents
インターフェース回路装置および印刷装置 Download PDFInfo
- Publication number
- JP2007041668A JP2007041668A JP2005222467A JP2005222467A JP2007041668A JP 2007041668 A JP2007041668 A JP 2007041668A JP 2005222467 A JP2005222467 A JP 2005222467A JP 2005222467 A JP2005222467 A JP 2005222467A JP 2007041668 A JP2007041668 A JP 2007041668A
- Authority
- JP
- Japan
- Prior art keywords
- interface circuit
- circuit device
- pixel
- signal
- circuits
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06K—GRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
- G06K15/00—Arrangements for producing a permanent visual presentation of the output data, e.g. computer output printers
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Facsimile Image Signal Circuits (AREA)
- Logic Circuits (AREA)
- Dc Digital Transmission (AREA)
Abstract
【解決手段】印刷装置1にCPU7と画像メモリ8とを設ける。さらに、CPU7と画像メモリ8との間で、画像データを表現する信号を入出力するインターフェース回路装置10を設ける。インターフェース回路装置10は複数のSSTL回路11ないし18によって構成する。また、画像データにおいて、互いに隣接する画素P1,P2のうち、画素P1を非反転画素、画素P2を反転画素とする。画素P1を表現する信号が入力されるSSTL回路11ないし14では、入力信号を反転させないように非反転素子21に入力信号を入力する。一方、反転画素である画素P2を表現する信号が入力されるSSTL回路15ないし18では、入力信号を反転させるように反転素子23に入力信号を入力させる。
【選択図】図2
Description
図1は、本発明に係る印刷装置1を示す図である。印刷装置1は、給紙部2、巻き取り部3、搬送部4、印字部5および制御部6を備えており、画像データ80に基づいて長尺のロール紙Pに印刷を行う。
第1の実施の形態では、反転画素を表現する信号が入力されるSSTL回路にのみ、反転素子23が配置されていたが、すべてのSSTL回路が反転素子23を備えるように構成してもよい。
第2の実施の形態では、スイッチング素子24をCPU7が制御して、ハードウェア的に素子の切り替えが行われる例について説明した。しかし、1つの画素を表現するビット数が、変更される場合に対応する手法は、これに限られるものではない。
以上、本発明の実施の形態について説明してきたが、本発明は上記実施の形態に限定されるものではなく様々な変形が可能である。
5 印字部
6 制御部
7 CPU
8 画像メモリ
80 画像データ
9 基準電源回路
10,10a,10b インターフェース回路装置
11,12,13,14 SSTL回路
15,16,17,18 SSTL回路
19a,19b,19c,19d,19e,19f,19g,19h SSTL回路
20a,20b,20c,20d,20e,20f,20g,20h SSTL回路
21 非反転素子
22 レシーバ
23 反転素子
24 スイッチング素子
25 論理素子
IS1ないしIS8 信号(入力信号)
OS1ないしOS8 信号(出力信号)
P ロール紙
P1 画素(非反転画素)
P2 画素(反転画素)
Claims (8)
- 画像データを表現する信号の入出力を行うインターフェース回路装置であって、
基準電源回路との間で電気的に接続され、信号のインピーダンスマッチングを行う複数の回路と、
画像データにおいて所定方向に順次走査される前記画像データによって表現される画像上で近接する2つの画素について、一方のみを反転画素とし、前記反転画素を表現する入力信号を反転させて出力信号とする出力手段と、
を備えることを特徴とするインターフェース回路装置。 - 請求項1に記載のインターフェース回路装置であって、
前記出力手段は、
前記反転画素を構成するビット数を取得する取得手段と、
前記複数の回路のそれぞれに対応した複数の信号反転手段と、
前記取得手段により取得された前記ビット数に応じて、前記複数の回路から前記反転画素を表現する入力信号が入力される回路を特定し、特定した前記回路に対応した信号反転手段にのみ入力信号を反転させる制御手段と、
を備えることを特徴とするインターフェース回路装置。 - 請求項1に記載のインターフェース回路装置であって、
前記出力信号はメモリに対して出力されることを特徴とするインターフェース回路装置。 - 請求項1ないし3のいずれかに記載のインターフェース回路装置であって、
前記複数の画素は、前記画像データの1ラインを表現するものであることを特徴とするインターフェース回路装置。 - 請求項1ないし4のいずれかに記載のインターフェース回路装置であって、
前記出力手段は、順次走査される複数の画素において、1つ飛ばしに反転画素とすることを特徴とするインターフェース回路装置。 - 請求項1ないし4のいずれかに記載のインターフェース回路装置であって、
前記2つの画素は、前記走査方向において近接することを特徴とするインターフェース回路装置。 - 請求項1ないし4のいずれかに記載のインターフェース回路装置であって、
前記2つの画素は、前記走査方向に交差する方向において近接することを特徴とするインターフェース回路装置。 - 印刷装置であって、
画像データに基づいて用紙に画像を印刷する印字部と、
画像データを表現する信号の入出力を行うインターフェース回路装置と、
を備え、
前記インターフェース回路装置が、
基準電源回路との間で電気的に接続され、信号のインピーダンスマッチングを行う複数の回路と、
画像データにおいて所定方向に順次走査される前記画像データによって表現される画像上で近接する2つの画素について、一方のみを反転画素とし、前記反転画素を表現する入力信号を反転させて出力信号とする出力手段と、
を備えることを特徴とする印刷装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005222467A JP4584067B2 (ja) | 2005-08-01 | 2005-08-01 | インターフェース回路装置および印刷装置 |
US11/496,591 US7602534B2 (en) | 2005-08-01 | 2006-08-01 | Interface circuit device and printing apparatus |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005222467A JP4584067B2 (ja) | 2005-08-01 | 2005-08-01 | インターフェース回路装置および印刷装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007041668A true JP2007041668A (ja) | 2007-02-15 |
JP4584067B2 JP4584067B2 (ja) | 2010-11-17 |
Family
ID=37742051
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005222467A Expired - Fee Related JP4584067B2 (ja) | 2005-08-01 | 2005-08-01 | インターフェース回路装置および印刷装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7602534B2 (ja) |
JP (1) | JP4584067B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101146753B1 (ko) | 2008-12-08 | 2012-05-17 | 한국전자통신연구원 | 전파식별 태그 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004172971A (ja) * | 2002-11-20 | 2004-06-17 | Nec Electronics Corp | エンコーダ、デコーダおよびデータ転送装置 |
WO2004095404A2 (en) * | 2003-04-21 | 2004-11-04 | National Semiconductor Corporation | Display system with frame buffer and power saving sequence |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05334206A (ja) | 1992-05-29 | 1993-12-17 | Toshiba Corp | インターフェース制御装置 |
JP3305968B2 (ja) | 1996-12-13 | 2002-07-24 | シャープ株式会社 | 信号転送装置 |
US6191683B1 (en) * | 1999-08-31 | 2001-02-20 | Agilent Technologies, Inc. | System and method for comparing values during logic analysis |
JP3660273B2 (ja) | 2001-06-05 | 2005-06-15 | シャープ株式会社 | 表示装置 |
US6605969B2 (en) * | 2001-10-09 | 2003-08-12 | Micron Technology, Inc. | Method and circuit for adjusting the timing of ouput data based on an operational mode of output drivers |
-
2005
- 2005-08-01 JP JP2005222467A patent/JP4584067B2/ja not_active Expired - Fee Related
-
2006
- 2006-08-01 US US11/496,591 patent/US7602534B2/en not_active Expired - Fee Related
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004172971A (ja) * | 2002-11-20 | 2004-06-17 | Nec Electronics Corp | エンコーダ、デコーダおよびデータ転送装置 |
WO2004095404A2 (en) * | 2003-04-21 | 2004-11-04 | National Semiconductor Corporation | Display system with frame buffer and power saving sequence |
JP2006524365A (ja) * | 2003-04-21 | 2006-10-26 | ナショナル・セミコンダクター・コーポレイション | フレームバッファ及び省電力シーケンスを備えるディスプレイシステム |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101146753B1 (ko) | 2008-12-08 | 2012-05-17 | 한국전자통신연구원 | 전파식별 태그 |
Also Published As
Publication number | Publication date |
---|---|
US20070035422A1 (en) | 2007-02-15 |
US7602534B2 (en) | 2009-10-13 |
JP4584067B2 (ja) | 2010-11-17 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US20040105129A1 (en) | Image processing apparatus | |
JP4827563B2 (ja) | 印刷装置 | |
JP2011198085A (ja) | 画像処理装置、画像形成システム及び画像処理プログラム | |
JP4584067B2 (ja) | インターフェース回路装置および印刷装置 | |
US20140168667A1 (en) | Image forming apparatus and image forming method thereof | |
JP4650358B2 (ja) | 画像処理装置 | |
JP2006287609A (ja) | 画像合成装置及び画像合成処理プログラム | |
JP2011194809A (ja) | 画像処理装置、画像形成システム及び画像処理プログラム | |
JP2009101585A (ja) | サーマルヘッドドライバ、サーマルヘッド、電子機器及び印刷システム、並びにサーマルヘッドドライバ及びサーマルヘッドのレイアウト方法 | |
JP5609189B2 (ja) | 画像処理装置、画像形成システム及び画像処理プログラム | |
JP3277461B2 (ja) | 画像処理装置 | |
JP2000270211A (ja) | 画像処理装置 | |
JP3489450B2 (ja) | 画像データ処理回路 | |
JP4725799B2 (ja) | 画像形成装置 | |
JPS60257254A (ja) | 両面プリント用文字発生装置 | |
JP5690855B2 (ja) | 画像形成装置 | |
JP3793747B2 (ja) | 画像処理装置 | |
JP3809767B2 (ja) | 画像処理回路 | |
JP2001155145A (ja) | 画像入出力制御装置 | |
JPS60219868A (ja) | 両面プリント用文字発生装置 | |
JPS58107591A (ja) | 重ね文字パタ−ン発生方式 | |
JP2008205611A (ja) | 画像処理回路およびそれを搭載したプリンタコントローラ | |
JPH03265979A (ja) | 画素密度縮小方式 | |
JP2006229862A (ja) | 画像形成装置 | |
JPH03266563A (ja) | 画像処理方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20071218 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20091130 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100706 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100810 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100831 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100901 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130910 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130910 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130910 Year of fee payment: 3 |
|
LAPS | Cancellation because of no payment of annual fees |