JP2007027559A - 表面実装型電子部品、その製造方法および光学電子機器 - Google Patents

表面実装型電子部品、その製造方法および光学電子機器 Download PDF

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Abstract

【課題】 封止樹脂の経時変化が発生せず、信頼性が高く、低コストで量産性のある表面実装型電子部品、その製造方法およびそのような表面実装型電子部品を搭載した光学電子機器を提供する。
【解決手段】 表面実装型電子部品１は、表面実装用に構成された基板２、基板２の表面にダイボンディングおよびワイヤボンディングされて実装された半導体チップ３、半導体チップ３の端子を基板２に形成された配線パターン２ｐに接続するワイヤ４、基板２および半導体チップ３をエポキシ樹脂で樹脂封止して半導体チップ３およびワイヤ４を周囲環境から保護する樹脂封止部５により構成される。樹脂封止部５は、光電効果素子部３ｓの表面を除いて形成されている。
【選択図】 図１

Description

本発明は、基板上に実装された半導体チップを樹脂封止した表面実装型電子部品、その製造方法およびそのような表面実装型電子部品を用いた光学電子機器に関する。
従来の表面実装型電子部品の概要を、従来例１（図６、図７）、従来例２（図８）に基づいて説明する。
図６は、従来例１に係る表面実装型電子部品の説明図であり、（Ａ）は透視的に表した透視側面図、（Ｂ）は平面図である。
従来例１に係る表面実装型電子部品８１は、表面実装用に構成された基板８２、基板８２の表面にダイボンディングおよびワイヤボンディングされて実装（搭載）された半導体チップ８３、半導体チップ８３の所定端子（電極パッド８３ｐ）を基板８２に形成された配線パターン８２ｐに接続するワイヤ８４、基板８２および半導体チップ８３をエポキシ樹脂で樹脂封止する樹脂封止部８５により構成される。
図７は、従来例１に係る表面実装型電子部品の製造方法での各工程を説明する斜視図である。
多数の表面実装型電子部品８１に対応する多数の半導体チップ８３が、基板８２に分割する前の状態である多連基板９２に実装（搭載）される。半導体チップ８３を実装した多連基板９２の表面に樹脂封止用注型枠９３を位置合わせする（同図（Ａ））。
樹脂封止用注型枠９３は、シリコーンゴムなどのシート材とその下面に両面粘着シートをラミネートして構成したラミネートシート材を所定の型枠形状に金型などを用いて打ち抜くことにより形成される。
樹脂封止用注型枠９３は、多数のチップ８３がマウントされた多連基板９２上に適宜の治具などを使って所定の位置に貼り付けられる（同図（Ｂ））。
樹脂封止用注型枠９３を貼り付けた多連基板９２の表面に液状封止樹脂を注入、充填する。樹脂封止用注型枠９３に封止樹脂を注入充填することにより多連樹脂封止部９４を形成する（同図（Ｃ））。充填後、オーブンでキュアし封止樹脂を硬化する。
封止樹脂を硬化した後、樹脂封止用注型枠９３を多連基板９２から剥がすと、多連基板９２上に封止樹脂（多連樹脂封止部９４）が形成された状態となる（同図（Ｄ））。
多連基板９２および多連樹脂封止部９４をダイシングマシンにより所定のダイシングラインＤＬで切断することにより、個々の単体の表面実装型電子部品（電子部品パッケージ）８１に分割する（同図（Ｅ））。
このような従来例１に係る表面実装型電子部品８１は、例えば特許文献１などに開示されている。
図８は、従来例２に係る表面実装型電子部品の説明図であり、透視的に表した透視側面図である。
従来例２に係る表面実装型電子部品９５は、アルミナなどを凹状に焼成されたセラミックパッケージ９６、セラミックパッケージ９６にダイボンディングおよびワイヤボンディングされて実装（搭載）された半導体チップ８３、半導体チップ８３の所定端子をセラミックパッケージ９６に形成されたリード端子９７に接続するワイヤ８４、中空部分を樹脂封止する紫外線硬化樹脂部９８、表面を保護する両面反射防止膜コーティングガラス９９により構成される。
このような従来例２に係る表面実装型電子部品９５は、例えば特許文献２などに開示されている。
特許第３５４１４９１号公報 特開平８−７８５６１号公報
従来例１に係る表面実装型電子部品では、発光素子または受光素子のような光電効果素子を有する半導体チップを樹脂封止する際、光電効果素子として動作させるために透明な封止樹脂を用いて樹脂封止部（クリアモールド）を形成することとなる。このクリアモールドに用いられる透明エポキシ樹脂は、４０５ｎｍ以下の短波長発光領域のレーザ光を長時間照射することにより樹脂の劣化が起こりレーザ光の透過性が低下していくというパッケージの信頼性に関する問題がある。
４０５ｎｍ以下の短波長発光領域のレーザ光は、ＤＶＤなどの光ディスクとの間で光信号の送信受信を行う光学電子機器としてのピックアップ（光ピックアップ）などに用いられており、パッケージの信頼性の向上が強く求められているが、４０５ｎｍ以下の短波長発光領域のレーザ光に適用しても樹脂の劣化が生じない封止樹脂は見出されていない。したがって、この分野に適用する表面実装型電子部品には、樹脂封止の技術は適用できないことから、量産性、価格などに問題がある。
また、従来例２に係る表面実装型電子部品では、セラミックパッケージ、封止用のガラスを用いるが、これらはいずれも高価であり、生産性の面からも量産には向いていないという問題がある。また、ガラスのキズ、汚れ、パッケージ内の異物混入による歩留まり低下も発生する。さらに、紫外線硬化樹脂などの封止樹脂を用いないで封止した場合には、急激な温度変化によりパッケージ内部が結露する恐れもあることから、半導体チップの表面に形成されたアルミパッド部（電極パッド）が腐食するという問題もある。
本発明はこのような状況に鑑みてなされたものであり、半導体チップを樹脂封止する表面実装型電子部品およびその製造方法において、樹脂封止部を光電効果素子部の表面を除いて形成することにより、封止樹脂の経時変化が発生せず、信頼性が高く、低コストで量産性のある表面実装型電子部品およびその製造方法を提供することを目的とする。
また、本発明は、本発明に係る表面実装型電子部品を用いた光学電子機器とすることにより、信頼性の高い光学電子機器を提供することを他の目的とする。
本発明に係る表面実装型電子部品は、半導体チップを実装してある基板と、前記半導体チップおよび前記基板を樹脂封止する樹脂封止部とを備えた表面実装型電子部品において、前記半導体チップは光電効果素子部を有してあり、前記樹脂封止部は前記光電効果素子部の表面を除いて形成してあることを特徴とする。
この構成により、光電効果素子部の光学特性に何ら影響を及ぼすことのない、また光電効果素子部の光学特性に影響されない樹脂封止部を有する表面実装型電子部品とすることができる。
本発明に係る表面実装型電子部品では、前記光電効果素子部の表面の周囲に、前記封止樹脂を位置決めする段差部が形成してあることを特徴とする。
この構成により、封止樹脂が光電効果素子部の表面を被覆することを確実に防止することができる。
本発明に係る表面実装型電子部品では、前記段差部は、前記光電効果素子部に対する表面電極により構成してあることを特徴とする。
この構成により、表面電極を厚く形成するだけで良いことから、容易に段差部を形成することができる。
本発明に係る表面実装型電子部品では、前記光電効果素子部の表面に、撥樹脂部が被覆形成してあることを特徴とする。
この構成により、段差部を用いなくても、封止樹脂が光電効果素子部の表面を被覆することを防止することができる。
本発明に係る表面実装型電子部品では、前記撥樹脂部は、フッ素系離型剤で形成してあることを特徴とする。
この構成により、容易に撥樹脂部を形成することができる。
本発明に係る表面実装型電子部品では、前記光電効果素子部は、受光素子または発光素子を有することを特徴とする。
この構成により、フォトダイオード、フォトトランジスタ、発光ダイオード（ＬＥＤ）、または半導体レーザを内蔵する半導体チップを実装した表面実装型電子部品とすることができる。
本発明に係る表面実装型電子部品では、前記発光素子は短波長発光領域を有する半導体レーザであることを特徴とする。
この構成により、封止樹脂の劣化を防止することが可能な光ピックアップ用の表面実装型電子部品となる。
本発明に係る表面実装型電子部品では、前記基板に受動電子部品が実装してあることを特徴とする。
この構成により、必要な受動電子部品を内蔵することから、光学電子機器に適した表面実装型電子部品とすることができる。
本発明に係る表面実装型電子部品の製造方法は、光電効果素子部を有する半導体チップを基板上に実装する工程と、前記基板上に樹脂封止用注型枠を載置する工程と、前記樹脂封止用注型枠に封止樹脂を注入して硬化する工程とを備える表面実装型電子部品の製造方法において、前記光電効果素子部の表面に、封止樹脂防止部材を載置して前記封止樹脂を注入することを特徴とする。
この構成により、光電効果素子部の表面を除いて樹脂封止部を形成することが確実にできる。
本発明に係る表面実装型電子部品の製造方法は、光電効果素子部を有する半導体チップを基板上に実装する工程と、前記基板上に樹脂封止用注型枠を載置する工程と、前記樹脂封止用注型枠に封止樹脂を注入して硬化する工程とを備える表面実装型電子部品の製造方法において、前記封止樹脂を前記光電効果素子部から離れた半導体チップの外周部に沿って注入することを特徴とする。
この構成により、光電効果素子部の表面を除いて樹脂封止部を形成することが確実にできる。
本発明に係る光学電子機器は、表面実装型電子部品を搭載した光学電子機器において、前記表面実装型電子部品は、本発明に係る表面実装型電子部品であることを特徴とする。
この構成により、光学特性の変化が生じない信頼性の高い表面実装型電子部品を用いることから、信頼性の高い光学電子機器を実現することができる。
本発明に係る表面実装型電子部品およびその製造方法によれば、半導体チップに対する樹脂封止部を光電効果素子部の表面を除いて形成することから、光電効果素子部の受光素子、発光素子の光学特性による影響を受けない、また、光電効果素子部の受光素子、発光素子の光学特性に対する影響を及ぼさない樹脂封止部を有する表面実装型電子部品を提供することができるという効果を奏する。
また、本発明に係る表面実装型電子部品およびその製造方法によれば、光電効果素子部に対応する領域で樹脂封止部の特性が劣化することがない（経時変化を生じない）ので、極めて信頼性の高い表面実装型電子部品を提供することができるという効果を奏する。
また、本発明に係る表面実装型電子部品およびその製造方法によれば、高価な部材を用いることなく、安価で量産性に優れた封止樹脂を用いることから、安価（低コスト）で信頼性の高い表面実装型電子部品を量産性良く提供することができるという効果を奏する。
また、本発明に係る光学電子機器によれば、光学特性が変化しない樹脂封止部を有する表面実装型電子部品を用いることから、光学特性が変化しない信頼性に優れた光学電子機器を安価に提供することができるという効果を奏する。
以下、本発明の実施の形態を図面に基づいて説明する。
＜実施の形態１＞
図１は、本発明の実施の形態１に係る表面実装型電子部品の説明図であり、（Ａ）は透視的に表した透視側面図、（Ｂ）は平面図である。
本実施の形態に係る表面実装型電子部品１は、表面実装用に構成された基板２、基板２の表面にダイボンディングおよびワイヤボンディングされて実装（搭載）された半導体チップ３、半導体チップ３の所定端子（電極パッド３ｐ）を基板２に形成された配線パターン２ｐに接続するワイヤ４、基板２および半導体チップ３をエポキシ樹脂で樹脂封止して半導体チップ３およびワイヤ４を周囲環境から保護する樹脂封止部５により構成される。
樹脂封止部５は、半導体チップ３およびワイヤ４を保護する。電極パッド３ｐおよびワイヤ４を完全に保護することにより、半導体チップ３の電極パッド（アルミパッド）３ｐの腐食を抑制し、外的なストレスによるワイヤ４の変形、断線、ショートを防止している。
半導体チップ３は、チップ表面に光電効果素子部３ｓを有している。光電効果素子部３ｓは、例えば受光素子または（および）発光素子で構成してある。受光素子としては、例えばフォトダイオード、フォトトランジスタなどを用いることができる。また、発光素子としては、発光ダイオード（ＬＥＤ：Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）、レーザダイオード（ＬＤ：Ｌａｓｅｒ Ｄｉｏｄｅ）などを用いることができる。
樹脂封止部５は、光電効果素子部３ｓの表面を除いて形成されている。光電効果素子部３ｓの表面は、樹脂封止部５の封止樹脂を被覆しなくても、安定した反射防止膜である窒化膜（ＳｉＮ膜）で被覆してあることから、化学的な劣化を生じる恐れはない。
樹脂封止部５の封止樹脂が光電効果素子部３ｓの表面には存在しない形状のパッケージ形状とすることにより、例えば、４０５ｎｍ以下の短波長発光領域のレーザ光を発光する半導体レーザを光電効果素子部３ｓに発光素子として用いても、レーザ光が樹脂封止部５の封止樹脂を劣化させることはないので、レーザ光の透過性が劣化しない樹脂封止部５を有する表面実装型電子部品１とすることができる。
したがって、本実施の形態に係る表面実装型電子部品１をピックアップ（光ピックアップ）などの光学電子機器に適用することにより、光学特性が変化しない信頼性の高い光学電子機器とすることができる。
また、その他の発光素子、受光素子の場合でも、封止樹脂が存在しないことから樹脂封止部５による発光素子、受光素子の光学特性に対する影響が全くなく、また逆に、発光素子、受光素子による樹脂封止部５に対する影響の生じない表面実装型電子部品１とすることができる。
また、樹脂封止部５を光電効果素子部３ｓの表面に形成しないことから、封止樹脂での気泡の巻き込み、また、封止ガラスを採用した場合の表面傷などを考慮する必要がなくなることから生産性を向上することができる。
本実施の形態に係る表面実装型電子部品１の基板２は、半導体チップ３以外に、他の受動電子部品（不図示）を併せて搭載（実装）することができ、さらに多機能で光学電子機器に適した表面実装型電子部品１とすることができる。
本実施の形態によれば、セラミックパッケージやガラスといった高価な部材を使用しないことから、４０５ｎｍ以下の短波長発光領域のレーザ光を使用するピックアップ用光半導体装置（表面実装型電子部品）を安価に量産することができる。
図２は、本実施の形態１に係る表面実装型電子部品に適用する半導体チップを説明する概略断面図である。なお、図面の見易さを考慮してハッチングを一部省略してある。
本実施の形態での半導体チップ３において、光電効果素子部３ｓとして受光素子（ＰＮ接合フォトダイオード）を形成した場合を示す。ＰＮ接合フォトダイオードは、表面電極としてのカソード電極３ｋとアノード電極３ａを周囲に形成してあり、また、チップ表面は反射防止膜３ｒで被覆してある。
従来の半導体チップでは光電効果素子部を有する場合、そのカソード電極とアノード電極の電極高さは一般的に約２μｍであるが、本実施の形態では、電極高さＨを約１０μｍとすることにより、封止樹脂が光電効果素子部３ｓに浸入しない形態としてある。このように、光電効果素子部３ｓの表面の周囲に封止樹脂を位置決めする段差部を形成することにより、封止樹脂が光電効果素子部３ｓ（の表面）に浸入しない形態とすることができる。つまり、段差部を形成することにより、封止樹脂が光電効果素子部３ｓ（の表面）に浸入することを確実に防止することができる。
また、光電効果素子部３ｓに対する表面電極（カソード電極３ｋとアノード電極３ａ）が段差部として作用することから、通常形成する表面電極の厚さを厚くするだけで良いことから、容易に段差部を形成することができる。
この構成により、樹脂封止部５は、光電効果素子部３ｓの表面を除いて形成されることから、相互に影響を排除することが可能となる。なお、発光素子の場合においても同様に適用することができる。
図３は、本実施の形態１に係る表面実装型電子部品に適用する半導体チップを説明する概略断面図である。なお、図面の見易さを考慮してハッチングを一部省略してある。
本実施の形態での半導体チップ３において、光電効果素子部３ｓとしては、図２に示したＰＮ接合フォトダイオードと同様のものを用いるが、表面電極を通常（従来）のものとし、代わりに、光電効果素子部３ｓの表面に撥樹脂部３ｆを被覆したものである。撥樹脂部３ｆには、フッ素系離型材を用いることが可能であり、容易に撥樹脂部３ｆを形成することができる。
つまり、ＰＮ接合フォトダイオードは、表面電極としてのカソード電極３ｋとアノード電極３ａを周囲に形成してあり、また、チップ表面を反射防止膜３ｒで被覆してある。ＰＮ接合フォトダイオードは、さらに、カソード電極３ｋとアノード電極３ａに囲まれた領域の反射防止膜３ｒの表面に撥樹脂部３ｆを被覆してある。
撥樹脂部３ｆを被覆することにより、樹脂封止部５は、撥樹脂部３ｆの周囲、つまり、表面電極としてのカソード電極３ｋとアノード電極３ａの位置で位置決めされ終端している。したがって、段差部を用いなくても、樹脂封止部５が光電効果素子部３ｓの表面を被覆することを防止できる。
この構成により、樹脂封止部５は、光電効果素子部３ｓの表面を除いて形成されることから、相互に影響を排除することが可能となる。なお、発光素子の場合においても同様に適用することができる。
＜実施の形態２＞
図４は、本発明の実施の形態２に係る表面実装型電子部品の製造方法の工程を説明する説明図である。
多数の表面実装型電子部品１に対応する半導体チップ３が、基板２に分割する前の状態である多連基板１２の表面にダイボンディングおよびワイヤボンディングされて実装される（同図（Ａ））。なお、半導体チップ３は実施の形態１の場合と同一のものを適用することができ、本実施の形態でも、半導体チップ３の表面には光電効果素子部３ｓが形成してある。
次に、シリコーンゴム製の封止樹脂防止部材２０を光電効果素子部３ｓの表面に載置して光電効果素子部３ｓの表面を覆う（同図（Ｂ））。封止樹脂防止部材２０は、封止樹脂を注入（形成）しない部分にのみ対応するように先端を適宜の形状に加工してあり、例えばワイヤ４などとは接触しない形状としてある。
封止樹脂防止部材２０を光電効果素子部３ｓの表面に載置した状態で、封止樹脂を注入する。この状態で封止樹脂をオーブンでキュアし硬化することにより、多連パッケージ１５を形成する（同図（Ｃ））。なおこのとき、樹脂封止用注型枠３０（図５参照）を、多連基板１２の表面外周に貼り付けておく。
硬化後、封止樹脂防止部材２０を除去し、適宜のダイシングラインＤＬで多連パッケージ１５を切断することにより、個々の単体の表面実装型電子部品（電子部品パッケージ）１に分割する（同図（Ｄ））。
＜実施の形態３＞
図５は、本発明の実施の形態３に係る表面実装型電子部品の製造方法の工程を説明する説明図である。
多数の表面実装型電子部品１に対応する半導体チップ３が、基板２に分割する前の状態である多連基板１２の表面にダイボンディングおよびワイヤボンディング（不図示）されて実装される（同図（Ａ））。なお、半導体チップ３は実施の形態１、実施の形態２の場合と同一のものを適用することができ、本実施の形態でも、半導体チップ３の表面には光電効果素子部３ｓ（不図示）が形成してある。
樹脂封止用注型枠３０は、多連基板１２の表面外周に位置合わせされ、適宜の治具などを使って所定の位置に貼り付けられる（同図（Ａ））。なお、樹脂封止用注型枠３０は、シリコーンゴムなどのシート材とその下面に両面粘着シートをラミネートして構成したラミネートシート材を所定の型枠形状に金型などを用いて打ち抜くことにより形成される。
樹脂封止用注型枠３０を貼り付けた多連基板１２の表面にシリンジ３２に投入した液状の封止樹脂３１を注入、充填する。樹脂封止用注型枠３０に封止樹脂を注入充填することにより多連樹脂封止部１５を形成する（図４（Ｃ）参照）。
なお、液状封止樹脂３１を注入する際に、シリンジ３２をシリンジ軌跡ＳＴ（矢符号Ｓ〜Ｅ）（図５（Ｂ））で示すように、半導体チップ３の光電効果素子部３ｓから離れた外周部に沿って注入することにより、光電効果素子部３ｓの表面に封止樹脂が浸入しないようにすることができ、光電効果素子部３ｓの表面を除いて樹脂封止部１５を形成することができる。
＜実施の形態４＞
本実施の形態では、実施の形態１ないし実施の形態３で開示した表面実装型電子部品１を光学電子機器（不図示）に実装（搭載）する。本発明に係る表面実装型電子部品１は、光電効果素子部３ｓの表面に樹脂封止部５が形成されないことから、光電効果素子部３ｓによる樹脂封止部５への影響が全く生じない。
したがって、封止樹脂は、光電効果素子部３ｓの発光素子、受光素子により影響を受けることがなく、経時変化を生じる恐れが全くない。また、光電効果素子部３ｓ（表面実装型電子部品１）の光学特性に封止樹脂による経時変化を生じる恐れが全くないことから、極めて信頼性の高い光学電子機器とすることができる。特に、高エネルギのレーザ光を使用する光学電子機器としてのＢｌｕ−ｒａｙ、ＨＤ−ＤＶＤなどに適用して大きな効果を奏することができる。
本発明の実施の形態１に係る表面実装型電子部品の説明図であり、（Ａ）は透視的に表した透視側面図、（Ｂ）は平面図である。 本実施の形態１に係る表面実装型電子部品に適用する半導体チップを説明する概略断面図である。 本実施の形態１に係る表面実装型電子部品に適用する半導体チップを説明する概略断面図である。 本発明の実施の形態２に係る表面実装型電子部品の製造方法の工程を説明する説明図である。 本発明の実施の形態３に係る表面実装型電子部品の製造方法の工程を説明する説明図である。 従来例１に係る表面実装型電子部品の説明図であり、（Ａ）は透視的に表した透視側面図、（Ｂ）は平面図である。 従来例１に係る表面実装型電子部品の製造方法での各工程を説明する斜視図である。 従来例２に係る表面実装型電子部品の説明図であり、透視的に表した透視側面図である。
符号の説明
１ 表面実装型電子部品
２ 基板
３ 半導体チップ
３ａ アノード電極（段差部）
３ｋ カソード電極（段差部）
３ｆ 撥樹脂部
３ｓ 光電効果素子部
５ 樹脂封止部
１２ 多連基板
１５ 多連樹脂封止部
２０ 封止樹脂防止部材
３０ 樹脂封止用注型枠
３１ 封止樹脂
３２ シリンジ
ＳＴ シリンジ軌跡

Claims (11)

  1. 半導体チップを実装してある基板と、前記半導体チップおよび前記基板を樹脂封止する樹脂封止部とを備えた表面実装型電子部品において、
    前記半導体チップは光電効果素子部を有してあり、前記樹脂封止部は前記光電効果素子部の表面を除いて形成してあることを特徴とする表面実装型電子部品。
  2. 前記光電効果素子部の表面の周囲に、前記封止樹脂を位置決めする段差部が形成してあることを特徴とする請求項１に記載の表面実装型電子部品。
  3. 前記段差部は、前記光電効果素子部に対する表面電極により構成してあることを特徴とする請求項２に記載の表面実装型電子部品。
  4. 前記光電効果素子部の表面に、撥樹脂部が被覆形成してあることを特徴とする請求項１に記載の表面実装型電子部品。
  5. 前記撥樹脂部は、フッ素系離型剤で形成してあることを特徴とする請求項４に記載の表面実装型電子部品。
  6. 前記光電効果素子部は、受光素子または発光素子を有することを特徴とする請求項１ないし請求項５のいずれか一つに記載の表面実装型電子部品。
  7. 前記発光素子は短波長発光領域を有する半導体レーザであることを特徴とする請求項６に記載の表面実装型電子部品。
  8. 前記基板に受動電子部品が実装してあることを特徴とする請求項１ないし請求項７のいずれか一つに記載の表面実装型電子部品。
  9. 光電効果素子部を有する半導体チップを基板上に実装する工程と、前記基板上に樹脂封止用注型枠を載置する工程と、前記樹脂封止用注型枠に封止樹脂を注入して硬化する工程とを備える表面実装型電子部品の製造方法において、
    前記光電効果素子部の表面に、封止樹脂防止部材を載置して前記封止樹脂を注入することを特徴とする表面実装型電子部品の製造方法。
  10. 光電効果素子部を有する半導体チップを基板上に実装する工程と、前記基板上に樹脂封止用注型枠を載置する工程と、前記樹脂封止用注型枠に封止樹脂を注入して硬化する工程とを備える表面実装型電子部品の製造方法において、
    前記封止樹脂を前記光電効果素子部から離れた半導体チップの外周部に沿って注入することを特徴とする表面実装型電子部品の製造方法。
  11. 表面実装型電子部品を搭載した光学電子機器において、前記表面実装型電子部品は、請求項１ないし請求項８のいずれか一つに記載の表面実装型電子部品であることを特徴とする光学電子機器。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008053546A (ja) * 2006-08-25 2008-03-06 Tdk Corp 受光素子
JP2008288539A (ja) * 2007-05-16 2008-11-27 Philips Lumileds Lightng Co Llc 実装用に半導体発光デバイスを前処理するための方法
JP2009099680A (ja) * 2007-10-15 2009-05-07 Panasonic Corp 光学デバイスおよびその製造方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0480989A (ja) * 1990-07-23 1992-03-13 Nec Home Electron Ltd 封止樹脂の塞止め構造
JP2001250889A (ja) * 2000-03-06 2001-09-14 Matsushita Electric Ind Co Ltd 光素子の実装構造体およびその製造方法
JP2003273371A (ja) * 2002-03-19 2003-09-26 Matsushita Electric Ind Co Ltd 集積回路素子の実装構造および実装方法
JP2005166870A (ja) * 2003-12-02 2005-06-23 Seiko Epson Corp 光素子及びその製造方法、光モジュール、光伝送装置
JP2006186288A (ja) * 2004-09-14 2006-07-13 Sony Chem Corp 機能素子実装モジュール及びその製造方法
JP2007189182A (ja) * 2005-03-09 2007-07-26 Pioneer Electronic Corp 光検出半導体装置及びその製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0480989A (ja) * 1990-07-23 1992-03-13 Nec Home Electron Ltd 封止樹脂の塞止め構造
JP2001250889A (ja) * 2000-03-06 2001-09-14 Matsushita Electric Ind Co Ltd 光素子の実装構造体およびその製造方法
JP2003273371A (ja) * 2002-03-19 2003-09-26 Matsushita Electric Ind Co Ltd 集積回路素子の実装構造および実装方法
JP2005166870A (ja) * 2003-12-02 2005-06-23 Seiko Epson Corp 光素子及びその製造方法、光モジュール、光伝送装置
JP2006186288A (ja) * 2004-09-14 2006-07-13 Sony Chem Corp 機能素子実装モジュール及びその製造方法
JP2007189182A (ja) * 2005-03-09 2007-07-26 Pioneer Electronic Corp 光検出半導体装置及びその製造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008053546A (ja) * 2006-08-25 2008-03-06 Tdk Corp 受光素子
JP2008288539A (ja) * 2007-05-16 2008-11-27 Philips Lumileds Lightng Co Llc 実装用に半導体発光デバイスを前処理するための方法
JP2009099680A (ja) * 2007-10-15 2009-05-07 Panasonic Corp 光学デバイスおよびその製造方法

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