JP2007027394A

JP2007027394A - 半導体装置及びその製造方法

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Publication number: JP2007027394A
Application number: JP2005207112A
Authority: JP
Inventors: 宗佳 ▲浜▼; Muneyoshi Hama
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2005-07-15
Filing date: 2005-07-15
Publication date: 2007-02-01

Abstract

【課題】層間絶縁膜にライナー層を用いつつ高耐圧素子の性能を良好に保つ半導体装置及びその製造方法を提供する。
【解決手段】ライナー層１２は、層間絶縁膜１３のシリコン酸化膜とエッチング選択比が異なる例えばシリコン窒化膜とする。シリコン酸化膜の層間絶縁膜１３に対し、図示しない素子の接続部に応じて各々深さの異なるコンタクトホールを形成する際、ライナー層１２がエッチングストッパとなる。ライナー層１２の形成に関し、素子分離膜１１上は一様に除いて、その上に層間絶縁膜１３を形成する。これにより、素子分離膜１１ではライナー層１２の残留電荷による悪影響が解消されるので、素子分離能力は落ちずに良好な状態が保たれる。
【選択図】図１

Description

本発明は、集積回路中に高耐圧ＭＯＳ型素子が組み込まれた半導体装置及びその製造方法に関する。

半導体集積回路の集積度を高めるのに層間絶縁膜の平坦化技術は欠かせない。層間絶縁膜は、段差被覆性、平坦性に優れた酸化膜の積層形成やエッチバック技術、あるいはＣＭＰ（化学的機械的研磨）技術を駆使して平坦化を実現し、多層配線に有利な構造を得る。ＭＯＳ型素子等、素子電極による段差を覆う第１層目の層間絶縁膜においては、平坦化されることによって、深さの大きく異なるコンタクトホールを形成する必要がある。例えば素子電極への浅いコンタクトホールと半導体基板への深いコンタクトホールである。これら深さの大きく異なるコンタクトホールを同一のエッチング工程で開ける技術としてライナー層の導入が挙げられる。

ライナー層は、厚い層間絶縁膜に対してエッチング選択比の異なる薄い膜である。例えば層間絶縁膜がシリコン酸化膜であるのに対して、ライナー層はシリコン窒化膜で構成される。ライナー層は、層間絶縁膜のシリコン酸化膜をエッチングする際のエッチングストッパである。つまり、ライナー層は、深さの異なるコンタクトホールを同時に開けても最深以外の部分におけるオーバーエッチングの影響を支障ないものとすることができる。コンタクトホール底部に露出したライナー層は最終的に除去される。ライナー層は場所によっては不要な部分もあり、水平方向の成長を抑えて垂直方向の成長を促す成膜の工夫が開示されている（例えば、特許文献１参照）。
特開２０００−３２３４３０号公報（段落番号[0097]、図７）

ライナー層は、第１層目の層間絶縁膜下に設けられるので、通常、素子分離膜上にも形成される。これにより、５Ｖより高い電圧、例えば１０Ｖ以上の高耐圧のＭＯＳ型素子が組み込まれている半導体集積回路に関し、高耐圧ＭＯＳ型素子の素子分離能力が落ちるという問題がある。ライナー層はプラズマ工程を伴って形成されるシリコン窒化膜であって電荷が捕集されやすい。特に、液晶表示駆動装置に組み込まれる半導体集積回路においては、駆動用の高耐圧ＭＯＳ型素子を含む表面に光照射を伴う試験を経る。これにより、光バイアスにより膜中に電荷が多く残留する（Ｐ型基板上のＮチャネルでは正孔）。この結果、素子分離膜下部に電子が誘起し、閾値の低下した寄生トランジスタができ、リーク経路形成の原因となる。

本発明は上記のような事情を考慮してなされたもので、層間絶縁膜にライナー層を用いつつ高耐圧素子の性能を良好に保つ半導体装置及びその製造方法を提供しようとするものである。

本発明に係る半導体装置は、半導体基板上の素子分離膜と、前記素子分離膜に囲まれた前記半導体基板上を含んで構成された素子と、前記素子分離膜、前記素子上及び前記半導体基板上を覆うように形成された上層の配線層との層間絶縁膜と、前記層間絶縁膜を各々深さの異なるコンタクトホールで貫通し前記配線層とつながる前記素子に応じた接続部と、前記素子分離膜上及び前記接続部を除いて前記層間絶縁膜下に設けられたエッチングストッパとなり得るライナー層と、を具備する。

上記本発明に係る半導体装置によれば、ライナー層の形成領域は、素子分離膜上を一様に除いている。これにより、ライナー層の残留電荷による悪影響が解消されるので、素子分離能力は維持される。
なお、上記本発明に係る半導体装置において、好ましくは、前記層間絶縁膜は酸化膜を含み、前記ライナー層は窒化膜を含むことを特徴とする。

また、本発明に係る半導体装置は、半導体基板上の素子分離膜と、前記素子分離膜にそれぞれ囲まれた前記半導体基板上を含んで構成された第１のＭＯＳ型素子及び前記第１のＭＯＳ型素子より高耐圧性能の第２のＭＯＳ型素子と、前記素子分離膜、前記第１、第２のＭＯＳ型素子上及び前記半導体基板上を覆うように形成された上層の配線層との層間絶縁膜と、前記層間絶縁膜を各々深さの異なるコンタクトホールで貫通し前記配線層とつながる前記第１、第２のＭＯＳ型素子に応じた接続部と、前記第２のＭＯＳ型素子周辺の前記素子分離膜上及び前記接続部を除いて前記層間絶縁膜下に設けられたエッチングストッパとなり得るライナー層と、を具備する。

上記本発明に係る半導体装置によれば、ライナー層の形成領域は、少なくとも高耐圧性能の第２のＭＯＳ型素子周辺における素子分離膜上を除いている。これにより、ライナー層の残留電荷による悪影響が解消されるので、高耐圧性能の第２のＭＯＳ型素子における素子分離能力は維持される。
なお、上記本発明に係る半導体装置において、好ましくは、前記層間絶縁膜は酸化膜を含み、前記ライナー層は窒化膜を含むことを特徴とする。また、前記第２のＭＯＳ型素子は液晶表示駆動装置における駆動トランジスタであることを特徴とする。

本発明に係る半導体装置の製造方法は、半導体基板上に素子分離膜を形成する工程と、前記素子分離膜に囲まれた前記半導体基板上を含んでＭＯＳ型素子を形成する工程と、前記素子分離膜上を除いて前記ＭＯＳ型素子上及び前記半導体基板上を覆うエッチングストッパとなり得るライナー層を形成する工程と、前記ライナー層を含む構成上に層間絶縁膜を形成する工程と、前記層間絶縁膜を平坦化する工程と、前記層間絶縁膜を選択的にエッチングし、底部に露出する前記ライナー層によるエッチング進行の抑制から前記ライナー層の選択的なエッチング除去を経て前記ＭＯＳ型素子に応じた各々深さの異なるコンタクトホールを形成する工程と、前記コンタクトホールに導電部材を埋め込み、前記ＭＯＳ型素子に応じた接続部を形成する工程と、を含む。

上記本発明に係る半導体装置の製造方法によれば、ライナー層は、深さの異なるコンタクトホールを形成する部分では重要である。このライナー層の形成に関し、素子分離膜上は一様に除いて、その上に層間絶縁膜を形成する。これにより、素子分離膜ではライナー層の残留電荷による悪影響が解消されるので、素子分離能力は落ちずに良好な状態が保たれる。
なお、上記本発明に係る半導体装置の製造方法では、少なくとも光照射を伴う試験を経ることを特徴とする。ライナー層を排除して残留電荷を抑えたことにより、光照射を伴う試験を実施しても、光バイアスによる素子分離膜下部の電子誘起が抑えられる。

なお、上記本発明に係る半導体装置の製造方法において、好ましくは、前記ライナー層の形成は、前記ＭＯＳ型素子のゲート電極のパターニング前に予め上部に前記層間絶縁膜とエッチング選択比の異なる第１の膜を形成しておく工程と、前記ゲート電極パターニング後に前記第１の膜上から前記半導体基板上にわたって前記第１の膜とはエッチング選択比の異なる第２の膜を形成する工程と、前記第２の膜上に前記第１の膜と同等の第３の膜を形成する工程と、前記素子分離膜を形成する際に利用したパターンマスクに従って選択的に第３の膜を除去する工程と、を含むことを特徴とする。マスク枚数を増加させることなく対策できる。

本発明に係る半導体装置の製造方法は、半導体基板上に素子分離膜を形成する工程と、前記素子分離膜に囲まれた前記半導体基板上を含んで第１のＭＯＳ型素子及び前記第１のＭＯＳ型素子より高耐圧性能の第２のＭＯＳ型素子を形成する工程と、前記第２のＭＯＳ型素子周辺の前記素子分離膜上を除いて前記素子分離膜上、前記ＭＯＳ型素子上及び前記半導体基板上を覆うエッチングストッパとなり得るライナー層を形成する工程と、前記素子分離膜及び前記ライナー層上を覆うように層間絶縁膜を形成する工程と、前記層間絶縁膜を平坦化する工程と、前記層間絶縁膜を選択的にエッチングし、底部に露出する前記ライナー層によるエッチング進行の抑制から前記ライナー層の選択的なエッチング除去を経て前記第１、第２のＭＯＳ型素子それぞれに応じた各々深さの異なるコンタクトホールを形成する工程と、前記コンタクトホールに導電部材を埋め込み、前記第１、第２のＭＯＳ型素子それぞれに応じた接続部を形成する工程と、を含む。

上記本発明に係る半導体装置の製造方法によれば、ライナー層は、深さの異なるコンタクトホールを形成する部分では重要である。このライナー層の形成に関し、新たなエッチングマスクを形成することになるが、少なくとも高耐圧性能のＭＯＳ型素子周辺の素子分離膜上は形成しない。これにより、素子分離膜ではライナー層の残留電荷による悪影響が解消されるので、高耐圧性能のＭＯＳ型素子における素子分離能力は落ちずに良好な状態が保たれる。
なお、上記本発明に係る半導体装置の製造方法において、少なくとも光照射を伴う試験を経ることを特徴とする。ライナー層を排除して残留電荷を抑えたことにより、光照射を伴う試験を実施しても、光バイアスによる素子分離膜下部の電子誘起が抑えられる。

発明を実施するための形態

図１（ａ）〜（ｃ）は、それぞれ本発明の基本的実施形態に係る半導体装置及びその製造方法の要部を工程順に示す断面図である。
図１（ａ）に示すように、シリコンの半導体基板１０上に素子分離膜１１が形成される。素子分離膜１１は、例えばＬＯＣＯＳ（選択酸化分離）法で形成されるシリコン酸化膜である。素子分離膜１１に隔てられた半導体基板１０上の所定領域には図示しない素子が形成される。素子はＭＯＳ型素子等である。このような素子構成を伴う半導体基板上にライナー層１２を形成する。ライナー層１２は、後述する層間絶縁膜（１３）のシリコン酸化膜とエッチング選択比が異なる例えばシリコン窒化膜とする。ライナー層１２は、プラズマＣＶＤ（化学気相成長）法を利用して形成される（プラズマシリコン窒化膜）。このようなライナー層１２は、図示しない素子の接続部に応じ、層間絶縁膜（１３）を貫通する各々深さの異なるコンタクトホールを形成するとき、エッチングストッパとなる。つまり、ライナー層１２は、半導体基板上と素子電極上など、深さの異なるコンタクトホールを同時に開けても最深以外の部分におけるオーバーエッチングの影響を支障ないものとすることができる。この段階ではライナー層１２は、当然、素子分離膜１１上にも形成される。ライナー層１２はプラズマ工程の影響で電荷が捕集され易い。

次に、図１（ｂ）に示すように、素子分離膜１１上のライナー層１２を選択的に除去する。これは、素子分離膜１１を形成した際のマスクパターンを利用することが好ましい。例えば、ＬＯＣＯＳ形成の際に使われる周知の窒化膜マスク形成時のマスクパターンである。あるいは、新たに形成するマスクパターンに従って、特定の素子分離膜１１上のライナー層１２を選択的に除去するようにしてもよい。この場合、特定の素子分離膜１１としては、残留電荷の影響を受けやすい高耐圧系の素子分離に関係する素子分離膜であり、その上のライナー層１２を選択的に除去する。

次に、図１（ｃ）に示すように、素子分離膜１１上及び図示しない素子構成上を覆う層間絶縁膜１３を形成する。層間絶縁膜１３は、段差被覆性、平坦性に優れた酸化膜の積層形成やエッチバック技術、あるいはＣＭＰ（化学的機械的研磨）技術を駆使して平坦化される。この層間絶縁膜１３に対し、図示しない素子の接続部に応じて各々深さの異なるコンタクトホールを形成する際、ライナー層１２がエッチングストッパとなる。つまり、ライナー層１２は、半導体基板上と素子電極上など、深さの異なるコンタクトホールを同時に開けても最深以外の部分におけるオーバーエッチングの影響を支障ないものとする。

上記実施形態及び方法によれば、ライナー層１２は、深さの異なるコンタクトホール（図示せず）を形成する部分では重要である。このライナー層１２の形成に関し、素子分離膜１１上は一様に除いて、その上に層間絶縁膜１３を形成する。これにより、素子分離膜１１ではライナー層１２の残留電荷による悪影響が解消されるので、素子分離能力は落ちずに良好な状態が保たれる。

なお、ライナー層１２の残留電荷による影響は、その後の光照射を伴う試験を経ることで、より増大する。Ｐ型基板上のＮチャネルＭＯＳ型素子ではライナー層１２の残留電荷が正孔となり、光バイアスにより、素子分離膜１１下部に電子が誘起されるからである。ライナー層１２を排除して残留電荷を抑えたことにより、光照射を伴う試験を実施しても、光バイアスによる素子分離膜１１下部の電子誘起が抑えられる。

図２（ａ）〜（ｄ）から図６（ａ）〜（ｄ）は、それぞれ本発明の第２実施形態に係る半導体装置及びその製造方法について、要部を工程順に示す断面図である。各図（ａ）〜（ｄ）は、それぞれ同一の半導体基板上に形成されるＭＯＳ型素子、第１層目の層間絶縁膜及びコンタクトホールを介しての接続部を示す。ＭＯＳ型素子に関して、（ａ）は通常の電源電圧５Ｖ以下で動作するＭＯＳ型素子、（ｂ）は（ａ）のゲート電極のコンタクト部周辺を示す。また、（ｃ）は電源電圧５Ｖ以上、好ましくは１０Ｖ以上で動作する高耐圧性能のＭＯＳ型素子、（ｄ）は（ｃ）のゲート電極のコンタクト部周辺を示す。

まず、図２（ａ）〜（ｄ）に示すように、Ｐ型のシリコン半導体基板２０上に素子分離膜２１が形成される。素子分離膜２１は、例えばＬＯＣＯＳ（選択酸化分離）法で形成されるシリコン酸化膜である。素子分離膜２１に隔てられた半導体基板２０上の所定領域には素子が形成される。それぞれチャネルドープを経て、所定の厚さのゲート酸化膜２２１，２２２を形成する。図２（ｃ），（ｄ）において、低濃度Ｎ型（Ｎ⁻）オフセット領域２５２の形成が先になされる。ポリシリコン層２３を積層後、上部にライナー層２４の第１の膜２４１を形成する。第１の膜２４１は、プラズマＣＶＤ法を利用したシリコン窒化膜で構成する。なお、ポリシリコン層２３の表面をシリサイド化してから、上部にライナー層２４（第１の膜２４１）を形成するようにしてもよい。

次に、図３（ａ）〜（ｄ）に示すように、フォトリソグラフィ工程、エッチング工程を経て、それぞれゲート電極をパターニング形成する。その後、各種マスクを駆使してソース／ドレイン領域を形成する。図３（ａ），（ｂ）では、ゲート電極２３１形成後、低濃度Ｎ型（Ｎ⁻）エクステンション領域２５１の形成、スペーサ２６１の形成、高濃度Ｎ型（Ｎ^＋）ソース／ドレイン領域２７１が形成される。これにより、通常耐圧のＮチャネルＭＯＳＦＥＴＱ１が形成される。図３（ｃ），（ｄ）では、ゲート電極２３２形成後、スペーサ２６２の形成、マスクパターンの形成を経てマスクパターンに従って高濃度Ｎ型（Ｎ^＋）ソース／ドレイン領域２７２が形成される。これにより、上記ＭＯＳＦＥＴＱ１より高耐圧性能のＮチャネルＭＯＳＦＥＴＱ２が形成される。このとき、ソース／ドレイン領域２７１，２７２をシリサイド化することも考えられる。

次に、ＭＯＳＦＥＴＱ１，Ｑ２に対する後酸化工程により、第１の膜２４１上からソース／ドレイン領域２７１，２７２を含む半導体基板２０上にわたって第１の膜２４１とはエッチング選択比の異なるシリコン酸化膜を形成する。これをライナー層２４の第２の膜２４２とする。次に、第２の膜２４２上に対し、プラズマＣＶＤ法を用いてプラズマシリコン窒化膜を形成する。これをライナー層２４の第３の膜２４３とする。これにより、ゲート電極２３１や２３２の上には、ライナー層２４として第１の膜２４１、第２の膜２４２及び第３の膜２４３で構成される、ＮＯＮ膜が存在し、素子分離膜２１上やソース／ドレイン領域２７１，２７２を含む半導体基板２０上には、ライナー層２４として第２の膜２４２と第３の膜２４３で構成される、ＯＮ膜が存在する。

次に、図４（ａ）〜（ｄ）に示すように、素子分離膜２１のＬＯＣＯＳ形成の際に使われる窒化膜マスク形成時のマスクパターンを利用してレジスト２８を形成する。すなわち、素子分離膜２１の領域を露出させたレジスト２８に従って、第３の膜２４３を除去する。第３の膜２４３はシリコン窒化膜であり、熱リン酸によるウェットエッチングまたはシリコン酸化膜とエッチング選択比の異なるＣＦ系エッチングガスによるドライエッチング技術を用いて選択的に除去される。これにより、素子分離膜２１上は第２の膜２４２のシリコン酸化膜だけが残る。つまり、素子分離膜２１と同等である。一方、ゲート電極２３１や２３２の上には、第１の膜２４１、第２の膜２４２が残る。すなわち、ライナー層２４として実用的な第１の膜２４１のシリコン窒化膜が残っている。ソース／ドレイン領域２７１，２７２を含む半導体基板２０上は、変わらずにライナー層２４として第２の膜２４２と第３の膜２４３からなるＯＮ膜が存在する。

次に、図５（ａ）〜（ｄ）に示すように、ライナー層２４（２４１〜２４３いずれか）を含む構成上に層間絶縁膜２９を形成する。層間絶縁膜２９は、段差被覆性、平坦性に優れた酸化膜の積層形成やエッチバック技術、あるいはＣＭＰ（化学的機械的研磨）技術を駆使して平坦化される。この層間絶縁膜２９に対し、ＭＯＳＦＥＴＱ１，Ｑ２の接続部に応じた各々深さの異なるコンタクトホールを同時に形成する。すなわち、図示しないエッチングマスクに従って、各コンタクトホール３０１〜３０６が形成される。シリコン窒化膜とエッチング選択比の異なるＣＦ系エッチングガスによるシリコン酸化膜のドライエッチングが実施される。ゲート電極２３１，２３２へのコンタクトホール３０３，３０６は、ソース／ドレイン領域２７１，２７２へのコンタクトホール３０１，３０２，３０４及び３０５より浅く、先にライナー層２４である第１の膜２４１に到達する。その後、コンタクトホール３０１，３０２，３０４及び３０５の底部もライナー層２４である第３の膜２４３に到達する。第１の膜２４１及び第３の膜２４３は共にシリコン窒化膜であって、深さの異なるシリコン酸化膜エッチング底部にそれぞれ配され、最深以外の部分におけるオーバーエッチングの影響を支障ないものとすることができる。その後、シリコン窒化膜及びシリコン酸化膜共にエッチング可能なＣＦ系エッチングガスに切り替えたドライエッチングにより、各コンタクトホール３０１〜３０６が形成される。

次に、図６（ａ）〜（ｄ）に示すように、各コンタクトホール３０１〜３０６を埋め込む導電部材３１を形成する。導電部材３１は、例えば図示しないバリア膜の被覆を経たＷ（タングステン）プラグが考えられる。その後、第１層目のメタル配線層のパターニングにより、所定の第１層目配線パターン３２が形成される。

上記半導体装置が液晶表示駆動装置であれば、光照射を伴う試験を経る。ＭＯＳＦＥＴＱ２が高耐圧性能の駆動トランジスタの場合、素子分離膜２１上のライナー層２４（第３の膜２４３）を排除して残留電荷が抑えられる。よって、光照射を伴う試験を実施しても、光バイアスによる素子分離膜下部の電子誘起が抑えられる。これにより、素子分離能力の劣化は抑えられる。

上記実施形態の方法、これにより得られた構成によれば、ライナー層２４の形成に関し、ゲート電極２３１，２３２上は、第１の膜２４１、第２の膜２４２、第３の膜２４３のＮＯＮ膜を準備する。他の領域は、第２の膜２４２、第３の膜２４３のＯＮ膜を準備する。これにより、素子分離膜２１形成用のマスクパターンを利用すれば、別段マスクパターンを増加させずに、素子分離膜２１上のライナー層２４を一様に除去しつつ、ゲート電極２３１，２３２上のライナー層は第１の膜２４１として残せる。また、ソース／ドレイン領域２７１，２７２等の半導体基板２０上ではライナー層の第３の膜２４３が寄与する。このような構成から、ライナー層２４は、高耐圧性能のＭＯＳＦＥＴＱ２周辺の素子分離膜２１には存在しない。よって、高耐圧性能のＭＯＳＦＥＴＱ２は、残留電荷による悪影響が解消され、素子分離能力を良好に保つことができる。

図７（ａ）〜（ｄ）から図１０（ａ）〜（ｄ）は、それぞれ本発明の第３実施形態に係る半導体装置及びその製造方法について、要部を工程順に示す断面図である。前記第２実施形態と同様の箇所には同一の符号を付して説明する。各図（ａ）〜（ｄ）は、前記第２実施形態と同様に、それぞれ同一の半導体基板上に形成されるＭＯＳ型素子、第１層目の層間絶縁膜及びコンタクトホールを介しての接続部を示す。ＭＯＳ型素子に関して、（ａ）は通常の電源電圧５Ｖ以下で動作するＭＯＳ型素子、（ｂ）は（ａ）のゲート電極のコンタクト部周辺を示す。また、（ｃ）は電源電圧５Ｖ以上、好ましくは１０Ｖ以上で動作する高耐圧性能のＭＯＳ型素子、（ｄ）は（ｃ）のゲート電極のコンタクト部周辺を示す。

まず、図７（ａ）〜（ｄ）に示すように、Ｐ型のシリコンの半導体基板２０上に素子分離膜２１が形成される。素子分離膜２１は、例えばＬＯＣＯＳ（選択酸化分離）法で形成されるシリコン酸化膜である。素子分離膜２１に隔てられた半導体基板２０上の所定領域には素子が形成される。それぞれチャネルドープを経て、所定の厚さのゲート酸化膜２２１，２２２を形成する。図７（ｃ），（ｄ）において、低濃度Ｎ型（Ｎ⁻）オフセット領域２５２の形成が先になされる。次に、ポリシリコン層２３を積層後、フォトリソグラフィ工程、エッチング工程を経て、それぞれゲート電極をパターニング形成する。その後、各種マスクを駆使してソース／ドレイン領域を形成する。図７（ａ），（ｂ）では、ゲート電極２３１形成後、低濃度Ｎ型（Ｎ⁻）エクステンション領域２５１の形成、スペーサ２６１の形成、高濃度Ｎ型（Ｎ^＋）ソース／ドレイン領域２７１が形成される。これにより、通常耐圧のＮチャネルＭＯＳＦＥＴＱ１が形成される。図７（ｃ），（ｄ）では、ゲート電極２３２形成後、スペーサ２６２の形成、マスクパターンの形成を経てマスクパターンに従って高濃度Ｎ型（Ｎ^＋）ソース／ドレイン領域２７２が形成される。これにより、上記ＭＯＳＦＥＴＱ１より高耐圧性能のＮチャネルＭＯＳＦＥＴＱ２が形成される。図示しないが、これらＭＯＳＦＥＴＱ１，Ｑ２に対し、ゲート電極２３１，２３２やソース／ドレイン領域２７１，２７２のシリサイド化工程を付加することも考えられる。

次に、ＭＯＳＦＥＴＱ１，Ｑ２に対し、図示しない後酸化工程後、ゲート電極２３１，２３２から素子分離膜２１、ソース／ドレイン領域２７１，２７２を含む半導体基板２０上にわたってライナー層２４０を形成する。ライナー層２４０は、プラズマＣＶＤ法を用いたプラズマシリコン窒化膜である。

次に、図８（ａ）〜（ｄ）に示すように、高耐圧性能のＭＯＳＦＥＴＱ２周辺の素子分離膜２１上のみを露出させるマスクパターン利用してレジスト３８を形成する。レジスト３８に従って、ライナー層２４０を選択的に除去する。ライナー層２４０はシリコン窒化膜であり、熱リン酸によるウェットエッチングまたはシリコン酸化膜とエッチング選択比の異なるＣＦ系エッチングガスによるドライエッチング技術を用いて選択的に除去される。

次に、図９（ａ）〜（ｄ）に示すように、ライナー層２４０を含む構成上に層間絶縁膜２９を形成する。層間絶縁膜２９は、段差被覆性、平坦性に優れた酸化膜の積層形成やエッチバック技術、あるいはＣＭＰ（化学的機械的研磨）技術を駆使して平坦化される。この層間絶縁膜２９に対し、ＭＯＳＦＥＴＱ１，Ｑ２の接続部に応じた各々深さの異なるコンタクトホールを同時に形成する。すなわち、図示しないエッチングマスクに従って、各コンタクトホール３０１〜３０６が形成される。シリコン窒化膜とエッチング選択比の異なるＣＦ系エッチングガスによるシリコン酸化膜のドライエッチングが実施される。ゲート電極２３１，２３２へのコンタクトホール３０３，３０６は、ソース／ドレイン領域２７１，２７２へのコンタクトホール３０１，３０２，３０４及び３０５より浅く、先にライナー層２４０に到達する。その後、コンタクトホール３０１，３０２，３０４及び３０５の底部もライナー層２４０に到達する。ライナー層２４０はシリコン窒化膜であって、深さの異なるシリコン酸化膜エッチング底部にそれぞれ配され、最深以外の部分におけるオーバーエッチングの影響を支障ないものとすることができる。その後、シリコン窒化膜及びシリコン酸化膜共にエッチング可能なＣＦ系エッチングガスに切り替えたドライエッチングにより、各コンタクトホール３０１〜３０６が形成される。

次に、図１０（ａ）〜（ｄ）に示すように、各コンタクトホール３０１〜３０６を埋め込む導電部材３１を形成する。導電部材３１は、例えば図示しないバリア膜の被覆を経たＷ（タングステン）プラグが考えられる。その後、第１層目のメタル配線層のパターニングにより、所定の第１層目配線パターン３２が形成される。

上記半導体装置が液晶表示駆動装置であれば、光照射を伴う試験を経る。ＭＯＳＦＥＴＱ２が高耐圧性能の駆動トランジスタの場合、ＭＯＳＦＥＴＱ２周辺の素子分離膜２１上のライナー層２４０を排除して残留電荷が抑えられる。よって、光照射を伴う試験を実施しても、光バイアスによる素子分離膜下部の電子誘起が抑えられる。これにより、素子分離能力の劣化は抑えられる。

上記実施形態の方法、これにより得られた構成によれば、ライナー層２４０の形成に関し、マスクパターンが増加することになるが、少なくとも高耐圧性能のＭＯＳＦＥＴＱ２周辺の素子分離膜２１上にあるライナー層２４０は、選択的に除去する。よって、高耐圧性能のＭＯＳＦＥＴＱ２は、残留電荷による悪影響が解消され、素子分離能力を良好に保つことができる。

以上説明したように本発明によれば、ライナー層の形成領域は、少なくとも高耐圧性能のＭＯＳ型素子周辺における素子分離膜上を除く。このライナー層の形成に関し、素子分離膜上の全域を一様に除いた構成。あるいは、高耐圧性能のＭＯＳ型素子周辺における素子分離膜上のみを除いた構成がある。素子分離膜上の全域を一様に除くのであれば、ライナー層の形成工程を工夫して、マスクパターンの増加なしに実現することができる。これにより、素子分離膜ではライナー層の残留電荷による悪影響が解消されるので、高耐圧性能のＭＯＳ型素子においても素子分離能力は落ちずに良好な状態が保たれる。これにより、光照射を伴う試験を経ても、高信頼性が得られ歩留まりの良好なデバイスが実現できる。この結果、層間絶縁膜にライナー層を用いつつ高耐圧素子の性能を良好に保つ半導体装置及びその製造方法を提供することができる。

なお、本発明は、上述した実施形態及び方法に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々の変更、応用を実施することが可能である。

本発明の基本的実施形態に係る工程断面図。本発明の第２実施形態に係る要部の第１工程断面図。図２に続く第２工程断面図。図３に続く第３工程断面図。図４に続く第４工程断面図。図５に続く第５工程断面図。本発明の第３実施形態に係る要部の第１工程断面図。図７に続く第２工程断面図。図８に続く第３工程断面図。図９に続く第４工程断面図。

符号の説明

１０，２０…半導体基板、１１，２１…素子分離膜、１２，２４，２４０…ライナー層、１３，２９…層間絶縁膜、２２１，２２２…ゲート酸化膜、２３…ポリシリコン層、２３１，２３２…ゲート電極、２４１…第１の膜、２４２…第２の膜、２４３…第３の膜、２５１…エクステンション領域、２５２…オフセット領域、２６１，２６２…スペーサ、２７１，２７２…ソース／ドレイン領域、２８，３８…レジスト、３０１〜３０６…コンタクトホール、３１…導電部材、３２…配線パターン、Ｑ１…通常耐圧のＭＯＳＦＥＴ，Ｑ２…高耐圧性能のＭＯＳＦＥＴ。

Claims

半導体基板上の素子分離膜と、
前記素子分離膜に囲まれた前記半導体基板上を含んで構成された素子と、
前記素子分離膜、前記素子上及び前記半導体基板上を覆うように形成された上層の配線層との層間絶縁膜と、
前記層間絶縁膜を各々深さの異なるコンタクトホールで貫通し前記配線層とつながる前記素子に応じた接続部と、
前記素子分離膜上及び前記接続部を除いて前記層間絶縁膜下に設けられたエッチングストッパとなり得るライナー層と、
を具備する半導体装置。
半導体基板上の素子分離膜と、
前記素子分離膜にそれぞれ囲まれた前記半導体基板上を含んで構成された第１のＭＯＳ型素子及び前記第１のＭＯＳ型素子より高耐圧性能の第２のＭＯＳ型素子と、
前記素子分離膜、前記第１、第２のＭＯＳ型素子上及び前記半導体基板上を覆うように形成された上層の配線層との層間絶縁膜と、
前記層間絶縁膜を各々深さの異なるコンタクトホールで貫通し前記配線層とつながる前記第１、第２のＭＯＳ型素子に応じた接続部と、
前記第２のＭＯＳ型素子周辺の前記素子分離膜上及び前記接続部を除いて前記層間絶縁膜下に設けられたエッチングストッパとなり得るライナー層と、
を具備する半導体装置。
前記層間絶縁膜は酸化膜を含み、前記ライナー層は窒化膜を含む請求項１または２に記載の半導体装置。
前記第２のＭＯＳ型素子は液晶表示駆動装置における駆動トランジスタである請求項２または３に記載の半導体装置。
半導体基板上に素子分離膜を形成する工程と、
前記素子分離膜に囲まれた前記半導体基板上を含んでＭＯＳ型素子を形成する工程と、
前記素子分離膜上を除いて前記ＭＯＳ型素子上及び前記半導体基板上を覆うエッチングストッパとなり得るライナー層を形成する工程と、
前記ライナー層を含む構成上に層間絶縁膜を形成する工程と、
前記層間絶縁膜を平坦化する工程と、
前記層間絶縁膜を選択的にエッチングし、底部に露出する前記ライナー層によるエッチング進行の抑制から前記ライナー層の選択的なエッチング除去を経て前記ＭＯＳ型素子に応じた各々深さの異なるコンタクトホールを形成する工程と、
前記コンタクトホールに導電部材を埋め込み、前記ＭＯＳ型素子に応じた接続部を形成する工程と、
を含む半導体装置の製造方法。
前記ライナー層の形成は、前記ＭＯＳ型素子のゲート電極のパターニング前に予め上部に前記層間絶縁膜とエッチング選択比の異なる第１の膜を形成しておく工程と、前記ゲート電極パターニング後に前記第１の膜上から前記半導体基板上にわたって前記第１の膜とはエッチング選択比の異なる第２の膜を形成する工程と、前記第２の膜上に前記第１の膜と同等の第３の膜を形成する工程と、前記素子分離膜を形成する際に利用したパターンマスクに従って選択的に第３の膜を除去する工程と、を含む請求項５に記載の半導体装置の製造方法。
半導体基板上に素子分離膜を形成する工程と、
前記素子分離膜に囲まれた前記半導体基板上を含んで第１のＭＯＳ型素子及び前記第１のＭＯＳ型素子より高耐圧性能の第２のＭＯＳ型素子を形成する工程と、
前記第２のＭＯＳ型素子周辺の前記素子分離膜上を除いて前記素子分離膜上、前記ＭＯＳ型素子上及び前記半導体基板上を覆うエッチングストッパとなり得るライナー層を形成する工程と、
前記素子分離膜及び前記ライナー層上を覆うように層間絶縁膜を形成する工程と、
前記層間絶縁膜を平坦化する工程と、
前記層間絶縁膜を選択的にエッチングし、底部に露出する前記ライナー層によるエッチング進行の抑制から前記ライナー層の選択的なエッチング除去を経て前記第１、第２のＭＯＳ型素子それぞれに応じた各々深さの異なるコンタクトホールを形成する工程と、
前記コンタクトホールに導電部材を埋め込み、前記第１、第２のＭＯＳ型素子それぞれに応じた接続部を形成する工程と、
を含む半導体装置の製造方法。
少なくとも光照射を伴う試験を経る請求項５〜７に記載の半導体装置の製造方法。