JP2007018105A - リコンフィギュアブルｌｓｉ - Google Patents
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Abstract
【課題】 次状態情報への遷移条件と対応した出力情報により、所望のシーケンスに沿って自立的に演算処理をするリコンフィギュアブルＬＳＩを提供する。
【解決手段】 少なくとも複数の演算処理モジュールを備え、コンフィギュレーション情報に基づき再構成することで、複数の機能を実現可能なリコンフィギュアブルＬＳＩにおいて、機能が状態から次状態へ遷移することを示す状態情報と、前状態から次状態に遷移するための条件を示す遷移条件情報と、遷移条件に対応する演算処理モジュールと演算処理モジュールと接続されているデータネットワークとの接続を切替えるための出力情報を有し、演算処理モジュールから遷移する条件を受信し、遷移条件情報の条件と一致すれば、次状態に対応した出力情報を、演算処理モジュールとデータネットワークを切替えるためのセレクタに出力情報を送信する再構成制御回路を具備し、マルチチップ接続することで、処理能力を向上させる再構成制御回路を有するリコンフィギュアブルＬＳＩである。
【選択図】図１
【解決手段】 少なくとも複数の演算処理モジュールを備え、コンフィギュレーション情報に基づき再構成することで、複数の機能を実現可能なリコンフィギュアブルＬＳＩにおいて、機能が状態から次状態へ遷移することを示す状態情報と、前状態から次状態に遷移するための条件を示す遷移条件情報と、遷移条件に対応する演算処理モジュールと演算処理モジュールと接続されているデータネットワークとの接続を切替えるための出力情報を有し、演算処理モジュールから遷移する条件を受信し、遷移条件情報の条件と一致すれば、次状態に対応した出力情報を、演算処理モジュールとデータネットワークを切替えるためのセレクタに出力情報を送信する再構成制御回路を具備し、マルチチップ接続することで、処理能力を向上させる再構成制御回路を有するリコンフィギュアブルＬＳＩである。
【選択図】図１
Description
本発明は、再構成可能な集積回路の状態遷移を制御する技術に関するものである。
従来、再構成可能な回路を有したリコンフィギュアブルＬＳＩ（集積回路）などでは、例えば、通信方式を実現するために、複数の演算器ユニットから構成されるＬＳＩや粒度の細かいＦＰＧＡ（Field Programmable Gate Array）といった再構成可能な回路に、ユーザの必要とする通信方式のアプリケーションを書き込み、所望の通信を実現することが行われている。
このような、リコンフィギュアブルＬＳＩなどの再構成可能な回路は、複数の演算処理モジュールから構成される。さらに１つの演算処理モジュールは複数の演算ユニットから構成されプログラマブルに機能を変更することが可能である。そして、ＬＳＩに設けられた演算処理モジュールの機能の変更をプログラマブルに行う場合、ＬＳＩ内に設けられたプロセッサを介して、データ（アプリケーションなど）を演算処理モジュールに転送し、演算モジュール内に設けられたコンフィギュレーションメモリに保存される。その後各演算処理モジュールは、コンフィギュレーションメモリに保存されたコンフィギュレーションデータ（コンフィギュレーション情報）に基づいて、アプリケーションに合った内容に機能を書き替え、アプリケーションを実行する。
特許文献１によれば、アンテナ制御、無線信号処理部、信号処理部、外部インタフェース部からなるソフトウェア無線装置で、各部にプロセッサを内蔵し、各部間にインタフェース部を設けることでモジュールの変更に対し柔軟に対応可能とした提案がされている。特許文献２によれば、ソフトウエアモジュールを記憶装置に格納し、ＦＰＧＡやＰＬＤを備えることで異なるシステムへ対応可能とした提案がされている。また、特許文献３によれば、再構成可能なプロセッサに複数の構成データを記憶したデータベースと、通信方式が選択可能な制御ユニットを持つ再構成可能なＬＳＩユニットを有するデータ処理装置が提案されている。
特開２００１−４４８８２号公報
特開２００２−２９１０１１号公報
特開２００４−３４３５５９号公報
しかしながら、複雑な信号処理や制御を必要とするリコンフィギュアブルＬＳＩでは、例えばソフトウェア無線対応などは、演算処理モジュールの動作モード変更や、演算処理モジュール間接続の切り替えを行うことで複数の方式にプログラマブルに対応する必要がある。
また、特許文献１〜３のようなリコンフィギュアブルＬＳＩでは、ハードウェア構成を処理の実行中にプロセッサを介して変更しようとすると、再構成の変更に時間がかかり、ＬＳＩが自分自身を自律的に再構成するというような、細やかな制御ができない。
また、リコンフィギュアブルＬＳＩを単独で使用しただけでは、必ずしも処理性能を満足することができないという問題がある。
また、リコンフィギュアブルＬＳＩを単独で使用しただけでは、必ずしも処理性能を満足することができないという問題がある。
本発明は上記のような実情に鑑みてなされたものであり、演算処理のモードを切替えるステートマシンを持つ回路を設け、状態情報および各遷移状態への遷移条件と対応した出力情報を内部に書き込むことで、所望のシーケンスに沿って自立的に演算処理を変更することができる。
さらに、上記構成の複数のリコンフィギュアブルＬＳＩをマルチチップ接続することで、処理能力を向上させる再構成制御回路を有するリコンフィギュアブルＬＳＩを提供することを目的とする。
本発明の態様のひとつであるリコンフィギュアブルＬＳＩは、少なくとも複数の演算処理モジュールを備え、コンフィギュレーション情報に基づき再構成することで、複数の機能を実現可能なリコンフィギュアブルＬＳＩにおいて、上記機能が前状態から次状態へ遷移することを示す状態情報と、上記前状態から上記次状態に遷移するための条件を示す遷移条件情報と、上記遷移条件に対応する上記演算処理モジュールと上記演算処理モジュールと接続されているデータネットワークとの接続を切替えるための出力情報を有し、上記演算処理モジュールから遷移する条件を受信し、上記遷移条件情報の条件と一致すれば、上記次状態に対応した上記出力情報を、上記演算処理モジュールと上記データネットワークを切替えるためのセレクタに送信する再構成制御回路を具備する構成とする。
好適には、上記再構成制御回路はメモリを有し、アドレス方向に上記次状態情報を格納し、上記次状態情報に対応したビット方向に遷移条件情報および出力情報を第１のメモリに格納し、再構成を開始する毎に、上記前状態が同じ上記次状態情報に対応する上記遷移条件情報と上記出力情報を、第１のメモリから読み出し第２のメモリに格納し、上記演算処理モジュールから遷移する条件を受信し、第２のメモリの上記遷移条件と一致すれば、対応した第２のメモリの上記出力情報を上記演算処理モジュールと上記データネットワークを切替えるためのセレクタに出力情報を送信する構成としてもよい。
また好適には、少なくとも上記遷移条件情報を構成する条件毎と上記出力情報を構成する出力条件毎に、遷移条件イネーブル情報を設け、上記遷移条件イネーブル情報が有効である上記条件は次状態への上記条件または上記出力条件とする構成としてもよい。
また、上記第１のメモリのアドレス毎に格納される上記次状態情報と上記遷移条件情報と上記出力情報が有効か無効かを示すイネーブルビットを設け、上記イネーブルビットが有効であれば上記アドレスの内の上記次状態情報と上記遷移条件情報と上記出力情報を有効にし、無効であれば上記アドレスの内の上記次状態情報と上記遷移条件情報と上記出力情報を無効としてもよい。
また、上記第１のメモリに格納される上記次状態情報と上記次状態情報と上記遷移条件情報と上記出力情報を、上記前状態が同じ上記次状態情報ごとにグループにし、上記グループ毎の少なくとも上記遷移条件情報を構成する条件毎と上記出力情報を構成する出力条件毎に、遷移条件イネーブル情報を設け、上記遷移条件イネーブル情報が有効である上記条件は次状態への上記条件または上記出力条件にし、上記グループ毎のアドレス毎に格納される上記次状態情報と上記遷移条件情報と上記出力情報が有効か無効かを示すイネーブルビットを設け、上記イネーブルビットが有効であれば上記アドレスの内の上記次状態情報と上記遷移条件情報と上記出力情報を有効にし、無効であれば上記アドレスの内の上記次状態情報と上記遷移条件情報と上記出力情報を無効としてもよい。
さらに、上記演算処理モジュールは、上記次状態への遷移を完了したことを通知するＡＣＫ信号を、上記再構成制御回路に送信する構成としてもよい。上記構成により、プログラマブルな設定データにより、ユーザの所望のシーケンスに従ってＬＳＩの構成を自律的に制御し、同じような機能を持つ汎用的な状態遷移回路よりも回路規模を縮小することを可能とすることができる。
本発明の態様のひとつであるリコンフィギュアブルＬＳＩは、少なくとも複数の演算処理モジュールを備え、コンフィギュレーション情報に基づき再構成することで、複数の機能を実現可能なリコンフィギュアブルＬＳＩにおいて、
上記機能が前状態から次状態へ遷移することを示す状態情報と、上記前状態から上記次状態に遷移するための条件を示す遷移条件情報と、上記遷移条件に対応する上記演算処理モジュールと上記演算処理モジュールと接続されているデータネットワークとの接続を切替えるための出力情報を有し、上記演算処理モジュールから遷移する条件を受信し、上記遷移条件情報の条件と一致すれば、上記次状態に対応した上記出力情報を、上記演算処理モジュールと上記データネットワークを切替えるためのセレクタに送信する再構成制御回路を具備するリコンフィギュアブルＬＳＩを、複数個マルチチップ構成で使用する構成とする。
上記機能が前状態から次状態へ遷移することを示す状態情報と、上記前状態から上記次状態に遷移するための条件を示す遷移条件情報と、上記遷移条件に対応する上記演算処理モジュールと上記演算処理モジュールと接続されているデータネットワークとの接続を切替えるための出力情報を有し、上記演算処理モジュールから遷移する条件を受信し、上記遷移条件情報の条件と一致すれば、上記次状態に対応した上記出力情報を、上記演算処理モジュールと上記データネットワークを切替えるためのセレクタに送信する再構成制御回路を具備するリコンフィギュアブルＬＳＩを、複数個マルチチップ構成で使用する構成とする。
好適には、上記リコンフィギュアブルＬＳＩは、マスター側とスレーブ側に分け、マスター側の上記再構成制御回路と各スレーブ側の上記再構成制御回路を接続し、マスター側の上記再構成制御回路がスレーブ側に遷移の指示をする構成としてもよい。
好適には、上記マスター側の上記再構成制御回路と上記スレーブ側の上記再構成制御回路は、少なくとも上記マスター側の上記再構成制御回路から上記遷移条件情報と上記出力情報を、上記スレーブ側の上記再構成制御回路に送信し、上記スレーブ側の上記再構成制御回路で上記遷移条件情報と上記出力情報を受信して、上記受信した各情報に基づいて、上記スレーブ側のリコンフィギュアブルＬＳＩ内の上記演算処理モジュールと上記データネットワークを切替える上記セレクタを上記次状態へ遷移する構成としてもよい。
好適には、上記スレーブ側のリコンフィギュアブルＬＳＩ内の上記演算処理モジュールは、上記次状態への遷移を完了したことを通知するＡＣＫ信号を、上記スレーブ側の上記再構成制御回路に送信し、上記ＡＣＫ信号を上記再構成制御回路が受信後、上記マスター側のリコンフィギュアブルＬＳＩの上記再構成制御回路に、全ての上記スレーブ側の遷移が完了したことを通知するスレーブ側遷移完了通知用ＡＣＫ信号を送信する構成としてもよい。
上記構成により、複数の再構成可能なリコンフィギュアブルＬＳＩを用いてマルチチップ構成をとることにより、大規模アプリケーションの演算処理が効率的に実行できる。
本発明によれば、所望のシーケンスに従って効率的にリコンフィギュアブルＬＳＩの構成を自律的に制御でき、また、同じような機能を持つ汎用的な状態遷移回路よりも回路規模を縮小することができる。さらにマルチ接続により大規模アプリケーションの演算処理が効率的に行うことが可能になる。
以下図面に基づいて、本発明の実施形態について詳細を説明する。
（実施例１）
図１は、リコンフィギュアブルＬＳＩ１の内部ブロックを示す図である。リコンフィギュアブルＬＳＩ１は、再構成制御回路２、演算処理モジュール３、プロセッサ部４、制御インタフェース部５（制御Ｉ／Ｏ）、拡張インタフェース部６（拡張Ｉ／Ｏ）、内部インタフェース部７（内部Ｉ／Ｏ）などから構成される。
（実施例１）
図１は、リコンフィギュアブルＬＳＩ１の内部ブロックを示す図である。リコンフィギュアブルＬＳＩ１は、再構成制御回路２、演算処理モジュール３、プロセッサ部４、制御インタフェース部５（制御Ｉ／Ｏ）、拡張インタフェース部６（拡張Ｉ／Ｏ）、内部インタフェース部７（内部Ｉ／Ｏ）などから構成される。
再構成制御回路２は、各演算処理モジュール３から遷移条件を示す入力信号を状態条件ラインを介して受信することにより、再構成制御回路２内に格納された再構成をするための情報に基づいて、出力情報を生成し指令・コマンドラインを介して各種制御信号を、各演算処理モジュール３（図１中のＡ〜Ｄ：演算処理モジュール群）に送信する。制御信号を受信した各演算処理モジュール３は、次の状態に遷移し、動作モード、あるいは演算処理モジュール間の接続の再構成を行う。
また、遷移状態を示す設定データは、外部装置（ＰＣなど）からプロセッサ部４を介して、バスを経由してリコンフィギュアブルＬＳＩ１に書き込まれる。
演算処理モジュール３は、外部装置からプロセッサ部４を介して、バスを経由して演算処理モジュール３内のコンフィギュレーションメモリ（図示しない）にアプリケーションを実行するために必要なコンフィギュレーションデータを書き込み、コンフィギュレーションデータに基づいて再構成を行う。演算処理モジュール３間の接続の再構成は、同図のデータネットワークに接続されるセレクタ８との接続を変更することにより行う。また、上記説明した動作モードの再構成は、例えば無線ＬＡＮであれば送信モードから受信モードに状態を遷移することである。このように動作モードを変更する場合、演算処理モジュール３に複数設けられている演算ユニット（図示しない）の内容を、コンフィギュレーションデータに基づいて変更する。
演算処理モジュール３は、外部装置からプロセッサ部４を介して、バスを経由して演算処理モジュール３内のコンフィギュレーションメモリ（図示しない）にアプリケーションを実行するために必要なコンフィギュレーションデータを書き込み、コンフィギュレーションデータに基づいて再構成を行う。演算処理モジュール３間の接続の再構成は、同図のデータネットワークに接続されるセレクタ８との接続を変更することにより行う。また、上記説明した動作モードの再構成は、例えば無線ＬＡＮであれば送信モードから受信モードに状態を遷移することである。このように動作モードを変更する場合、演算処理モジュール３に複数設けられている演算ユニット（図示しない）の内容を、コンフィギュレーションデータに基づいて変更する。
プロセッサ部４は、外部装置から利用者がデータを書き込む。演算処理モジュール３には、バス経由で、コンフィギュレーションデータを書き込む。また、同じように再構成制御回路２にも設定データを書き込む。この書き込みを行うときに、書き込み先などをプロセッサ部４が割り付けるなどの制御することで、再構成制御回路２、各演算処理モジュール３に正しいデータが書き込まれる。
制御インタフェース部５は、再構成制御回路２と各演算処理モジュール３との間で、同図に示す状態条件、指令・コマンドなどの情報を転送するラインに接続されている。状態条件ラインは、現在の各演算処理モジュール３の状態を再構成制御回路２に知らせるための遷移条件信号（遷移条件情報など）を送信するラインである。指令・コマンドラインは、遷移条件信号に基づいて生成した状態遷移制御信号（出力情報）を各演算処理モジュール３に送信するラインである。また後述する、複数接続（マルチチップ）してリコンフィギュアブルＬＳＩ１を使用する場合に用いる。
次に、上記データネットワークは、拡張インタフェース部６を介して、入出力信号および制御信号をリコンフィギュアブルＬＳＩ１内に導くラインである。ここでいう入出力信号とは、例えば無線ＬＡＮであれば、送受信の信号である。制御信号とは、無線ＬＡＮの制御を行うための信号である。例えば、外部の制御回路で生成された制御信号などである。
上記入出力信号や制御信号のラインを含むデータネットワークは、各演算処理モジュール３と接続するため、入力用のセレクタ８を経由するラインと、出力用のラインを配設している。入力用のラインに設けられたセレクタ８は、指令・コマンドラインを介して再構成制御回路２から動作モードに合った切り替えを行う指示が送信され、セレクタ８の切り替えをする。ここでセレクタ８は出力用のラインに設けて、出力のラインの切り替えをおこなってもかまわない。
次にデータネットワークに接続されている内部インタフェース部７は、図示しない他の演算処理モジュー群との接続を行うためにある。同図に示す演算処理モジュール３（Ａ〜Ｄ：演算処理モジュール群）以外にも、他の演算処理モジュール群が存在する場合、データネットワークを、他の全ての演算処理モジュール３に接続するように配設すると、データネットワークを構成するライン分のスペースをリコンフィギュアブルＬＳＩ１内部に確保しなければならない。そこで、各演算処理モジュール群で必要なラインだけを接続するようにするものである。例えば、入力信号を他の演算処理モジュール３で使用しなければ、内部インタフェース部７以降には入力信号のラインを設けない。
図２は、再構成制御回路２の動作を示した図で、状態遷移部２１、出力生成部２２、状態保持部２３から構成される。同図に示す設定データは上記説明したプロセッサ部４から出力されるデータである。状態条件データは各演算処理モジュール３から送信されたデータである。状態遷移制御信号は再構成制御回路２で生成した出力データである。
状態遷移部２１には、設定データの状態と遷移条件の情報を保持し、出力生成部２２には、設定データの各状態での出力情報を保持する。
動作概要について説明すると、動作モードを次の動作モードへ移行する場合に、動作モードの移行に伴って各演算処理ユニット３の機能変更とデータネットワークの接続切り替えが必要になる（例えば送信処理から受信処理への切り替え）。各演算処理モジュール３は、現在の状態から次の状態への遷移条件情報を再構成制御回路２に遷移条件のラインを介し通知する。ここで、遷移条件情報は演算処理モジュール３から出力され、再構成制御回路２に通知されるデータである。
動作概要について説明すると、動作モードを次の動作モードへ移行する場合に、動作モードの移行に伴って各演算処理ユニット３の機能変更とデータネットワークの接続切り替えが必要になる（例えば送信処理から受信処理への切り替え）。各演算処理モジュール３は、現在の状態から次の状態への遷移条件情報を再構成制御回路２に遷移条件のラインを介し通知する。ここで、遷移条件情報は演算処理モジュール３から出力され、再構成制御回路２に通知されるデータである。
遷移条件が再構成制御回路２に入力されると、状態遷移部２１に保持されている遷移条件と比較する。次状態へ遷移するのであれば、出力生成部２２に保存されている出力情報に対応するデータを、状態遷移制御信号として出力される。また、遷移しない場合は状態保持部２３により現在の状態を保持する。以上のように再構成制御回路２を用いる方法により、プログラマブルなステートマシンを構成する。
図３にメモリによる再構成制御回路２の構成を示す。例えば、内部状態をＮ個の状態（Ｎ：整数）としたときについて示す。内部状態がＮ個の状態とすると前状態から遷移するのは、前状態を含めて最大Ｎ通りである。そこで１つの状態にＮワード分のメモリを与え、アドレス内のデータとして、次状態情報、遷移条件情報、および出力情報を格納する。本例では、プロセッサ部４から設定データをバス経由で、メモリ３１（第１のメモリ）に書き込み、次状態情報、遷移条件情報、出力情報が格納される。
同図のようにメモリを利用した状態遷移回路では、アドレス方向に状態を、ビット方向に遷移条件および出力情報を格納する構成とする。
メモリ３１の構成について説明をする。図４はメモリのビット割り当てについて示した図である。内部状態を１６状態にし、１つの状態からの遷移は、現状態を含めて最大１６通りとした例である。
メモリ３１の構成について説明をする。図４はメモリのビット割り当てについて示した図である。内部状態を１６状態にし、１つの状態からの遷移は、現状態を含めて最大１６通りとした例である。
1つの状態に対して１６ワード分のメモリを与え、アドレス内のデータとして、次状態、遷移条件情報、出力情報を格納する。
メモリ３１には、アドレスとして０〜２５５番地（0x00〜0xFF）を用意する。各アドレスは次状態を示す。図４では次状態の両側矢印線が示すビット範囲に次状態が示される。本例では状態００〜１５までを２進数で0x0000b〜0x1110bのように示す。状態０１を0x0001bと示し、状態０２を0x0010bのように表す。次状態は設定データにより書き込む。
メモリ３１には、アドレスとして０〜２５５番地（0x00〜0xFF）を用意する。各アドレスは次状態を示す。図４では次状態の両側矢印線が示すビット範囲に次状態が示される。本例では状態００〜１５までを２進数で0x0000b〜0x1110bのように示す。状態０１を0x0001bと示し、状態０２を0x0010bのように表す。次状態は設定データにより書き込む。
次に、両側矢印線が示す次状態への遷移条件の範囲には、遷移するための条件を設定データから書き込む。ここで、条件とは各演算処理モジュール３やデータネットワークあるいはセレクタ８が、遷移状態を移行するために、つまり動作モードを切替えるために、必要とする演算処理結果、または接続の状態を´０´または´１´で示したものである。
次状態への遷移条件の範囲の各ビットには、条件が割り当てられている。例えば、条件１〜ｍ（ｍ：整数）の条件をｍビット分用意して、各条件に´０´または´１´を書き込み、´０´のときは条件を満足していない、１であれば条件を満足していると予め設定する。
そして、両側矢印線が示す次状態での出力情報は、次の状態に遷移するために必要な情報を状態遷移制御信号にして出力するためのデータである。出力情報の各ビットには設定データを書き込む。各ビットには状態を遷移するために必要な情報を´０´または´１´で示してある。ここで、出力情報の各ビットが示す情報は、各演算処理モジュール３やデータネットワークあるいはセレクタ８の状態を変更する情報である。演算処理モジュール３の遷移であれば、演算ユニットの演算内容の変更や、演算ユニット間の接続を変更するトリガ情報である。データネットワークであれば、各演算処理モジュール３との接続をセレクタ８を制御することで変更をするトリガ情報である。
ただし、１６ワードの先頭アドレス（０ｘ００：状態００Ｅｎａｂｌｅや０ｘ１０：状態０１Ｅｎａｂｌｅなど）には、遷移条件の各条件に対する遷移条件イネーブル情報（図４のＥｎ）が格納され、遷移条件イネーブルとされた条件のみが次状態への遷移条件となる。また、各アドレスの先頭ビットにはそのアドレスに書かれた情報が有効かどうかを示す、イネーブルビット（図４のＥｎ）が付加されており、イネーブルビットが´０´とされているアドレス内の各情報に関しては無効とし状態遷移は行われない。´１´であれば有効とし状態遷移が行われる。
次に、状態遷移要因判定部３２は、メモリ３１から遷移条件情報と出力情報を読み出し、レジスタ３３（第２のメモリ：メモリまたはフリップフロップなどで構成されている）に保持する。
なお、本例では、メモリ３１から遷移条件情報と出力情報を読み出すのに１６サイクル必要となる。なお、内部メモリからの読出しが完了するまでは前状態を保持し、読出し完了後に遷移条件の判定を行う。また状態遷移時にＥｎａｂｌｅ＝´１´として出力することから、後述する再構成完了のＡＣＫ（ACKnowledgement）信号が入力されるまでの間、状態遷移は行われない。
次に、レジスタ３３に格納された１５通り（現状態への遷移を除く）の遷移条件情報と、各演算処理モジュール３から受信した遷移条件を比較し、いずれかの遷移条件と一致した場合、一致した遷移条件と同じアドレスの出力情報を選択し、出力情報を状態遷移制御信号により各演算処理モジュール３に転送する。
ここで、複数の遷移条件がある場合（複数の遷移条件のビットに´１´と設定されている場合）、どれかひとつの条件でも成立すれば遷移を行う。また、複数の状態への遷移条件が同時に成立した場合は、上位アドレスに記載された方が優先され、その状態に遷移し、出力情報を出力する。いずれの条件とも一致しない場合は、現状態を継続する。
図５に再構成制御回路２のタイミングチャートを示す。同図にあるＣＬＫはリコンフィギュアブルＬＳＩのシステムクロックなどであり、このクロックに同期して状態は遷移する。ＣＬＫ１（クロックの立ち上がり）で、次状態へ遷移するための条件が一致したことにより、図中の遷移条件に示される信号が「Ｌｏｗ」から「ｈｉｇｈ」に変化する。さらに、ＣＬＫ２では１サイクル遅れて条件一致の正当性の精度を上げるために遷移条件（Ｒｅｔｉｍ）に示した信号が「Ｌｏｗ」から「ｈｉｇｈ」に変化し、ＣＬＫ３で遷移条件と遷移条件（Ｒｅｔｉｍ）は「Ｌｏｗ」になる。
また、ＣＬＫ３までに、現状態を次の状態に遷移するために、状態遷移要因判定３２内のレジスタ３３と各演算処理モジュール３から出力された遷移条件を比較し、１５通りの状態を調べ判定し出力情報を選択する。さらに、状態遷移制御信号（出力情報）を各演算処理モジュール３に送信する。同時に、再構成指示Ｅｎａｂｅｌ信号を「ｌｏｗ」から「ｈｉｇｈ」に変化させる。
ＣＬＫ３からＣＬＫ４までの間では、前状態から次状態に再構成を行うための処理を開始する。次状態が判定できたところで、各演算処理モジュール３とデータネットワーク、セレクタ８の再構成が始まる。
ＣＬＫ３直後、状態遷移要因判定３２のレジスタ３３に、次状態の遷移条件と出力情報をメモリ３１から読み出しを開始する。同図に示す１６進カウンタは、読み出しに必要な１６サイクルをカウントするために設けられ、ＣＬＫ３で初期化され、１６までカウントされる。
例えば、状態００→状態０１への遷移する場合、次状態の状態０１にある図４で示した0x10〜0x1F番地のメモリ内容を、現在の状態００に0x00〜0x0Fの内容が書かれているレジスタに上書きする。このデータをメモリ３１から読み出して、レジスタ３３に書き込むまでに１６サイクルが本例では必要である。
ＣＬＫ４で、その後、全ての再構成が完了すると、各演算処理モジュール３からＡＣＫ信号が戻り再構成完了通知が送信される。ここでＡＣＫ信号は、ＡＣＫ信号用にラインを用意してもかまわないし、状態条件ラインを使用してもかまわない。また、セレクタ８の再構成は演算処理モジュール３より早く行われるため、セレクタ８用のＡＣＫ信号は本例では示していない。当然であるが、セレクタ８の切り替え完了のＡＣＫ信号を用意してもかまわない。
ＣＬＫ５でＡＣＫ信号が「ｈｉｇｈ」になり再構成完了通知を受けるとＣＬＫ６で再構成指示Ｅｎａｂｅｌが「ｌｏｗ」に変化し再構成された状態の動作モードの演算処理が維持される。
図６と図７は、無線ＬＡＮの通信方式であるＩＥＥＥ８０２.１１ａのアプリケーションをリコンフィギュアブルＬＳＩに搭載した例である。
各演算処理モジュール３からの状態情報を再構成制御回路２が受け、それを元に送信状態への遷移と受信状態への遷移の指示を行う。各演算処理モジュール３はこれを受け、動作モードの切り替え、モジュール間の接続を変化させ、送信／受信の動作を行う。
各演算処理モジュール３からの状態情報を再構成制御回路２が受け、それを元に送信状態への遷移と受信状態への遷移の指示を行う。各演算処理モジュール３はこれを受け、動作モードの切り替え、モジュール間の接続を変化させ、送信／受信の動作を行う。
上記構成を無線ＬＡＮについて、図６〜図９にブロック図と動作を示す。図６は、ＩＥＥＥ８０２.１１ａの送信時の各演算処理モジュール３の機能を示した図である。
各演算処理モジュール３は、それぞれＡＤ／ＤＡインタフェース制御部６１、受信同期部６２、リコンフィギュアブル回路１ ６３、フィルタ部６４、再構成制御回路６５、ＦＦＴ部（高速フーリエ変換：Fast Fourier Transform）６６、リコンフィギュアブル回路２ ６７、プリアンブル制御部６８、補正部６９、リコンフィギュアブル回路３ ６１０、ＦＥＣ（順方向誤り訂正：Forward Error Correction）部６１１、ＭＡＣ（Media Access Control address）インタフェース部６１２を構成する機能を有している。
各演算処理モジュール３は、それぞれＡＤ／ＤＡインタフェース制御部６１、受信同期部６２、リコンフィギュアブル回路１ ６３、フィルタ部６４、再構成制御回路６５、ＦＦＴ部（高速フーリエ変換：Fast Fourier Transform）６６、リコンフィギュアブル回路２ ６７、プリアンブル制御部６８、補正部６９、リコンフィギュアブル回路３ ６１０、ＦＥＣ（順方向誤り訂正：Forward Error Correction）部６１１、ＭＡＣ（Media Access Control address）インタフェース部６１２を構成する機能を有している。
送信の場合は、特殊な場合（電源立ち上げ時や終了時など）を除いて、基本的には受信から送信に遷移する。図６に示す各演算処理モジュール３は受信状態から送信状態に遷移した時の各部の状態を示したものである。
上記各演算処理モジュール３の状態は、例えば受信状態を状態０２、送信を状態０１と予め設定したものとする。図４に示したように状態０２→状態０１への遷移における、次状態への遷移条件が満足されていれば、対応する出力情報を選択し、各演算処理モジュール３に状態遷移制御情報を出力する。そして、状態遷移制御信号に含まれる送信への遷移のための出力情報を各演算処理モジュール３が受信し、次の状態に遷移する。ＭＡＣインタフェース部６１２は、送信をするためにＭＡＣ制御機能に演算処理モジュール３の状態を保持する。ＦＥＣ部６１１は、スクランブル機能、畳み込み符号化機能を実行するために遷移する。リコンフィギュアブル回路３ ６１０は、パンクチュア機能、インターリーブ機能、マッピング機能、パイロット挿入機能を実行するために遷移する。ＦＦＴ部６６では、送信のためＩＦＦＴ（フーリエ逆変換：Inverse Fast Fourier Transform）機能に演算処理を遷移する。プリアンブル制御部６８は、プリアンブルを挿入するためにプリアンブル挿入機能に演算処理を遷移する。フィルタ部６４はフィルタ機能に演算処理を遷移する。ＡＤ／ＤＡインタフェース制御部６１は、デジタル信号をアナログ信号に変換させるため、ＤＡインタフェース機能に演算処理を遷移する。また、同時に指令・コマンドラインを介して、セレクタ８の切り替えを行う。例えば、ＦＦＴ部６６でＩＦＦＴ計算するときと、ＦＦＴ計算をするときでは入出力信号数が違うため切り替えを行っている。また、送信で使用しない演算処理モジュール３は接続しない。
次に、図７にブロック図により送信処理の説明をする。ステップＳ７１では、ＭＡＣから転送されたデータをＭＡＣインタフェース６１２が受信し、ＦＥＣ部６１１にデータを渡す。ＥＦＣ部６１１に渡されたデータは、ステップＳ７２のスクランブルが掛けられ、ステップＳ７３で、畳み込み符号化処理を施した後、リコンフィギュアブル回路３ ６１０において、ステップＳ７４〜Ｓ７７の処理が行われる。Ｓ７４のパンクチュア処理および、Ｓ７５のインターリーブ処理、Ｓ７６のマッピング、Ｓ７７のパイロット挿入処理を行う。
次に、ステップＳ７８では、ＦＦＴ部６６でＩＦＦＴ（フーリエ逆変換：Inverse Fast Fourier Transform）処理と行い、ステップＳ７７でプリアンブル制御部６８では、プリアンブルを挿入する。その後、ステップＳ７１０では、フィルタ部６４で、フィルタリングをし、ステップＳ７１１でＡＤ／ＤＡインタフェース制御部６１で送信データをＤＡＣ（digital to analog converter）に送る。
図８は、ＩＥＥＥ８０２.１１ａの受信時の各演算処理モジュール３の機能を示した図である。図８に示す各演算処理モジュール３は送信状態から受信状態に遷移した時の各部の状態を示したものである。
上記各演算処理モジュール３の状態は、例えば受信状態を状態０２、送信を状態０１と予め設定したものとする。図４に示したように状態０１→状態０２への遷移における、次状態への遷移条件が満足されていれば、対応する出力情報を選択し、各演算処理モジュール３に状態遷移制御情報を出力する。そして、状態遷移制御信号に含まれる送信への遷移のための出力情報を各演算処理モジュール３が受信し、各演算ユニットの内容を変更する。
ＡＤ／ＤＡインタフェース制御部６１は、アナログ信号からデジタル信号にＡ／Ｄコンバータで変換された受信データを受信して、フィルタ部６４に渡す制御を行うように遷移する。フィルタ部６４は、帯域制限を掛けるためにＢＰＦ（バンドパスフィルタ）、ＬＰＦ（ローパスフィルタ）などをデジタルフィルタで構成できるように遷移する。受信同期部６２では、シンボル同期パケット検出をする演算処理に遷移する。リコンフィギュアブル回路１ ６３では、広帯域キャリア周波数補正を行うための遷移を行う。リコンフィギュアブル回路２ ６７では、狭帯域キャリア周波数補正を行うための遷移を行う。ＦＦＴ部６６では、窓関数（カイザー窓など）を掛け、その後にＦＦＴ演算をするように遷移する。リコンフィギュアブル回路３ ６１０では、伝送路補正の演算処理をする遷移をする。
補正部６９では、残留キャリアサンプリング周波数誤差補正を行う遷移をする。ＦＥＣ部６１１では、デマップ、デインターリーブ、デパンクチュア、ビタビ、デスクランブル、シグナルデコードを行い復調演算をする遷移をする。そしてＭＡＣ）インタフェース制御部６１２は機能を保持している。受信時の場合は、
また、同時に指令・コマンドラインを介して、セレクタ８の切り替えを行い、受信で使用しない演算処理モジュール３は接続しない。送信で使用しているが受信で使用しない演算処理モジュール３、また反対の場合、当該演算モジュール３は状態を保持する。演算処理モジュール３を必要とする動作モードまで停止させる。
また、同時に指令・コマンドラインを介して、セレクタ８の切り替えを行い、受信で使用しない演算処理モジュール３は接続しない。送信で使用しているが受信で使用しない演算処理モジュール３、また反対の場合、当該演算モジュール３は状態を保持する。演算処理モジュール３を必要とする動作モードまで停止させる。
図９に受信処理の説明をする。ステップＳ９１では、ＡＤＣ（analog to digital converter）で受信した受信信号をデジタルデータへ変換され、ＡＤ／ＤＡインタフェース制御６１部に渡される。ステップＳ９２では、フィルタ部６４で帯域制限（フィルタなど）を掛ける。ステップＳ９３では、シンボル同期パケット検出をし、ステップＳ９４、ステップＳ９５では、広帯域および狭帯域のキャリア周波数補正をする。
ステップＳ９６では窓関数を掛け、ステップＳ９７でＦＦＴ演算処理を行う。
ステップＳ９８では、伝送路補正を行い、ステップＳ９９では、残留キャリアサンプリング周波数誤差補正をする。ステップＳ９１０ではデマッピングし、ステップＳ９１１ではデインターリーブ処理をし、ステップＳ９１２ではデパンクチュア処理をし、ステップＳ９１３ではビタビ演算をする。ステップＳ９１４では、デスクランブルと、ステップＳ９１５ではシグナルデコードを行い、ステップＳ９１６で、Ｓ１４までに復調した受信データをＭＡＣインタフェース制御して、ＭＡＣ部に渡す。
ステップＳ９８では、伝送路補正を行い、ステップＳ９９では、残留キャリアサンプリング周波数誤差補正をする。ステップＳ９１０ではデマッピングし、ステップＳ９１１ではデインターリーブ処理をし、ステップＳ９１２ではデパンクチュア処理をし、ステップＳ９１３ではビタビ演算をする。ステップＳ９１４では、デスクランブルと、ステップＳ９１５ではシグナルデコードを行い、ステップＳ９１６で、Ｓ１４までに復調した受信データをＭＡＣインタフェース制御して、ＭＡＣ部に渡す。
上記構成により、所望のシーケンスに従って効率的にリコンフィギュアブルＬＳＩの構成を自律的に制御でき、また、同じような機能を持つ汎用的な状態遷移回路よりも回路規模を縮小することができる。さらにマルチ接続により効率的な演算処理が可能になる。
（実施例２）
複数の再構成可能なＬＳＩを用いてマルチチップ構成をとる場合、各ＬＳＩの再構成の制御を行う。その場合はマスター（Ｍａｓｔｅｒ）と設定されたリコンフィギュアブルＬＳＩ１０１のマスター再構成制御回路１０５がすべての指示を行う。
複数の再構成可能なＬＳＩを用いてマルチチップ構成をとる場合、各ＬＳＩの再構成の制御を行う。その場合はマスター（Ｍａｓｔｅｒ）と設定されたリコンフィギュアブルＬＳＩ１０１のマスター再構成制御回路１０５がすべての指示を行う。
スレーブ（Ｓｌａｖｅ）となるリコンフィギュアブルＬＳＩ１０２〜１０４は、マスターリコンフィギュアブルＬＳＩ１０１の状態情報をもとに、スレーブリコンフィギュアブルＬＳＩ１０２〜１０４内の各演算処理モジュール３に対して再構成の指示を行う。
図１０はマルチチップで使用した場合の構成を示した図である。マスターリコンフィギュアブルＬＳＩ１０１は、現状態で遷移条件として有効とされている条件が成立した場合、その条件に記載された次状態（ＳＴｘｘ：状態遷移情報の次に遷移する状態を示す情報で、例えばＳＴ０１のように示す）に状態を遷移すると同時に、内部各演算処理モジュール３に対してその条件に記載された情報をＥｎａｂｌｅ信号とともに通知する。スレーブリコンフィギュアブルＬＳＩ１０２〜１０４に対して次状態（ＳＴｘｘ）をＥｎａｂｌｅ信号とともに通知する。
マスター側の再構成制御回路１０５内部から、ＳＴｘｘに相当する１６ワード分の情報を読出し、設定情報を内部レジスタ３３に格納する。全ＡＣＫ信号を受信したらＥｎａｂｌｅ＝´０´とする。
スレーブ側では、マスターリコンフィギュアブルＬＳＩ１０１からの状態変化（Ｅｎａｂｌｅ＝´１´）を受信したことをトリガとして、内部状態をマスターリコンフィギュアブルＬＳＩ１０１の示す次状態（ＳＴｘｘ）にする。内部の各演算処理モジュール３に対して、レジスタ３３に保持していた次状態（ＳＴｘｘ）に遷移した際の出力情報をＥｎａｂｌｅとともに通知する。通知を受けたスレーブリコンフィギュアブルＬＳＩ１０２〜１０４は、スレーブ側の内部レジスタ３３のＳＴｘｘに相当する１６ワード分の情報を当該通知の内容から読み出し、スレーブ側の再構成制御回路１０６〜１０８の内部レジスタ３３に格納する。
その後、各スレーブリコンフィギュアブルＬＳＩ１０２〜１０４が、次状態への再構成が完了し、全ＡＣＫ信号を各スレーブ側の再構成制御回路１０６〜１０８が受信したら、内部モジュールに対するＥｎａｂｌｅ＝´０´とし、同時にマスターリコンフィギュアブルＬＳＩ１０１に対してＡＣＫ＝´１´を通知する。マスターリコンフィギュアブルＬＳＩ１０１からのＥｎａｂｌｅ＝´０´となったのを検出して、ＡＣＫ＝´０´とする。
ここで、ＡＣＫを通知するＡＣＫラインは、マスターリコンフィギュアブルＬＳＩ１０１とスレーブリコンフィギュアブルＬＳＩ１０２〜１０４の間に、１対多に接続されている。制御情報ラインは各リコンフィギュアブルＬＳＩの制御インタフェースを接続している。ここで、ＡＣＫラインを制御情報ラインは、同図に限定されるものではなく、シリアルに各リコンフィギュアブルＬＳＩを接続してもかまわない。また、ディジーチェーンのようにしてもかまわない。
ここで、ＡＣＫを通知するＡＣＫラインは、マスターリコンフィギュアブルＬＳＩ１０１とスレーブリコンフィギュアブルＬＳＩ１０２〜１０４の間に、１対多に接続されている。制御情報ラインは各リコンフィギュアブルＬＳＩの制御インタフェースを接続している。ここで、ＡＣＫラインを制御情報ラインは、同図に限定されるものではなく、シリアルに各リコンフィギュアブルＬＳＩを接続してもかまわない。また、ディジーチェーンのようにしてもかまわない。
図１１（ａ）にマルチチップ時のマスター側の制御フローチャートを示す。
ステップＳ１１１では、マスターリコンフィギュアブルＬＳＩ１０１の再構成制御回路１０５が、次状態への遷移条件を判定する。ステップＳ１１２では、Ｓ１１１の判定結果によりレジスタ３３の遷移条件と条件が一致していれば、ステップＳ１１３の処理に進む（Ｙｅｓ）。また一致しなければ、現状態を保持する（Ｎｏ）。
ステップＳ１１１では、マスターリコンフィギュアブルＬＳＩ１０１の再構成制御回路１０５が、次状態への遷移条件を判定する。ステップＳ１１２では、Ｓ１１１の判定結果によりレジスタ３３の遷移条件と条件が一致していれば、ステップＳ１１３の処理に進む（Ｙｅｓ）。また一致しなければ、現状態を保持する（Ｎｏ）。
ステップＳ１１３では、次状態に遷移し、次状態（ＳＴｘｘ）に遷移するための出力情報もレジスタ３３から選択する。
ステップＳ１１４では、マスターリコンフィギュアブルＬＳＩ１０１内の各演算処理モジュールにＳ１１３で選択した出力情報を状態遷移制御信号により、各演算処理モジュール３に通知する。また、再構成指示Ｅｎａｂｌｅ（ｍｍ）も各演算処理モジュール３に通知する。再構成指示Ｅｎａｂｌｅ（ｍｍ）のｍｍは、マスター側の各演算処理モジュールに通知することを示している。
ステップＳ１１４では、マスターリコンフィギュアブルＬＳＩ１０１内の各演算処理モジュールにＳ１１３で選択した出力情報を状態遷移制御信号により、各演算処理モジュール３に通知する。また、再構成指示Ｅｎａｂｌｅ（ｍｍ）も各演算処理モジュール３に通知する。再構成指示Ｅｎａｂｌｅ（ｍｍ）のｍｍは、マスター側の各演算処理モジュールに通知することを示している。
ステップＳ１１５では、スレーブリコンフィギュアブルＬＳＩ１０２〜１０４に対し次状態（ＳＴｘｘ）と再構成指示Ｅｎａｂｌｅ（Ｓ）を通知する。再構成指示Ｅｎａｂｌｅ（Ｓ）のＳは、スレーブ側リコンフィギュアブルＬＳＩ１０２〜１０４へ通知することを示している。
ステップＳ１１６では、全マスター側演算処理モジュール３からＡＣＫ（ｍｍ）を受信し、スレーブ側からもＡＣＫ（Ｓ）を受信できれば、ステップＳ１１７に進む（Ｙｅｓ）。受信がないときは、再構成中と判断しＡＣＫ（ｍｍ）、ＡＣＫ（Ｓ）信号を受信するまで待つ。ここで、受信できないときはエラー通知、または再度、同じステップの処理を行う。
ステップＳ１１７では、再構成指示であるＥｎａｂｌｅ（ｍｍ）、Ｅｎａｂｌｅ（Ｓ）をインバリッドとする。
図１１（ｂ）にマルチチップ時のスレーブ側の制御フローチャートを示す。
図１１（ｂ）にマルチチップ時のスレーブ側の制御フローチャートを示す。
スレーブ側では、Ｓ１１５で転送した通知が、図１０に示した制御情報ラインを経由して各スレーブリコンフィギュアブルＬＳＩ１０２〜１０４で受信される。
スレーブリコンフィギュアブルＬＳＩ１０２〜１０４は、ステップＳ１１８では、マスターリコンフィギュアブルＬＳＩ１０１から送信されたＥｎａｂｌｅ（Ｓ）＝´１´（バリッド）を受信する。ステップＳ１１９では、Ｓ１１５で送信されたマスター側の次状態（ＳＴｘｘ）を示す情報に基づいて、スレーブ側のレジスタ３３から次状態に遷移ための出力情報を選択する。
スレーブリコンフィギュアブルＬＳＩ１０２〜１０４は、ステップＳ１１８では、マスターリコンフィギュアブルＬＳＩ１０１から送信されたＥｎａｂｌｅ（Ｓ）＝´１´（バリッド）を受信する。ステップＳ１１９では、Ｓ１１５で送信されたマスター側の次状態（ＳＴｘｘ）を示す情報に基づいて、スレーブ側のレジスタ３３から次状態に遷移ための出力情報を選択する。
ステップＳ１１１０では、マスター側から通知された次状態（ＳＴｘｘ）に遷移する。また、状態遷移制御信号を再構成指示Ｅｎａｂｌｅ（ｓｍ）と共にスレーブ側の各演算処理モジュール３に状態遷移制御信号を送信する。再構成指示Ｅｎａｂｌｅ（ｓｍ）のｓｍは、スレーブ側の各演算処理モジュール３に通知することを示している。その後、スレーブ側の再構成を行う。
ステップＳ１１１１では、スレーブ側の演算処理モジュール３全てからＡＣＫ（ｓｍ）を受信するとステップＳ１１１２に進む（Ｙｅｓ）。受信がない場合は、受信待ちをする（Ｎｏ）。ステップＳ１１１２では、再構成指示Ｅｎａｂｌｅ（ｓｍ）＝´０´としマスターリコンフィギュアブルＬＳＩ１０１に対し、スレーブ側遷移完了通知用ＡＣＫ（Ｓ）信号を送信する。ステップＳ１１１３では、再構成指示Ｅｎａｂｌｅ（Ｓ）＝´０´を検出するとステップＳ１１１４に進む（Ｙｅｓ）。検出できない場合は検出するまで待つ（Ｎｏ）。ステップＳ１１１４では、再構成が完了したのでＡＣＫ（Ｓ）＝´０´とする。
次に、マスター側とスレーブ側の時間的な関係を、図１２のタイムチャートに示す。動作モードを遷移するための、遷移条件がマスター側演算処理モジュールと各スレーブリコンフィギュアブルＬＳＩ１０２〜１０４から状態条件ラインを介してマスターリコンフィギュアブルＬＳＩ１０１に送られてくる。そして、マスター側の再構成制御回路１０５内のレジスタ３３の遷移条件と、演算処理モジュール３やスレーブ側から送られてきた各遷移条件を比較し判定する。判定の結果、遷移条件が一致していれば、次の状態へと遷移する。図１２のＴ１とＴ２の示す範囲で、遷移条件が「Ｌｏｗ」から「ｈｉｇｈ」に変化している部分で、図１１のＳ１１１〜Ｓ１１５の処理を行う。
Ｔ２からは、マスター側の再構成が開始される。また、状態遷移要因判定３２のメモリ３１から、再構成中の状態の遷移条件と出力情報を読み出し、レジスタ３３に書き込む（１６ワード読み出し）。
また、Ｓ１１５でマスター側から送信された状態遷移情報と再構成指示Ｅｎａｂｌｅ（Ｓ）を、各スレーブ側で受信する。
受信するとＴ３で、Ｓ１１８に示したようにＥｎａｂｌｅ（Ｓ）＝´１´となり、Ｔ４までにＳ１１９〜１１１０までの処理を完了する。Ｔ４以降では、再構成を開始する。また、状態遷移要因判定３２のメモリ３１から、再構成中の状態の遷移条件と出力情報を読み出し、レジスタ３３に書き込む。
受信するとＴ３で、Ｓ１１８に示したようにＥｎａｂｌｅ（Ｓ）＝´１´となり、Ｔ４までにＳ１１９〜１１１０までの処理を完了する。Ｔ４以降では、再構成を開始する。また、状態遷移要因判定３２のメモリ３１から、再構成中の状態の遷移条件と出力情報を読み出し、レジスタ３３に書き込む。
Ｔ５では、マスター側の全ての再構成が完了したので、全てのＡＣＫ（ｍｍ）信号が「ｈｉｇｈ」になる（Ｓ１１６）。
Ｔ６でも、スレーブ側の全ての再構成が完了したので、全てのＡＣＫ（ｓｍ）信号が「ｈｉｇｈ」になる（Ｓ１１１１）。
Ｔ６でも、スレーブ側の全ての再構成が完了したので、全てのＡＣＫ（ｓｍ）信号が「ｈｉｇｈ」になる（Ｓ１１１１）。
Ｔ７からＴ８の間では、再構成指示Ｅｎａｂｌｅ（ｓｍ）が、ＡＣＫ（ｓｍ）を受信したことで´０´になり、スレーブ側遷移完了通知用ＡＣＫ（Ｓ）が「ｈｉｇｈ」になる（Ｓ１１１２）。そして、Ｓ１１６に示す処理が行われる。
その結果、Ｔ８とＴ９は、Ｓ１１７の処理を行う。また、再構成指示Ｅｎａｂｌｅ（Ｓ）＝´０´を検出し（Ｓ１１３）、ＡＣＫ（Ｓ）を「Ｌｏｗ」にする（Ｓ１１１４）。その後、全てのＡＣＫ（ｍｍ）を「Ｌｏｗ」にする。
また、Ｔ２からＴ１０の間に遷移条件が成立しても無視される。つまり、再構成（待機期間）中に発生し継続している遷移するための要因（遷移条件が一致した場合）は、図中Ｔ１０以後の状態遷移監視中となった時点から要因が有効となる。
上記構成により、大規模なアプリケーションを複数のリコンフィギュアブルＬＳＩで構成することができる。
また、本発明は、上記実施の形態に限定されるものでなく、本発明の要旨を逸脱しない範囲内で種々の改良、変更が可能である。
また、本発明は、上記実施の形態に限定されるものでなく、本発明の要旨を逸脱しない範囲内で種々の改良、変更が可能である。
（付記１）
少なくとも複数の演算処理モジュールを備え、コンフィギュレーション情報に基づき再構成することで、複数の機能を実現可能なリコンフィギュアブルＬＳＩにおいて、
前記機能が前状態から次状態へ遷移することを示す状態情報と、前記前状態から前記次状態に遷移するための条件を示す遷移条件情報と、前記遷移条件に対応する前記演算処理モジュールと前記演算処理モジュールと接続されているデータネットワークとの接続を切替えるための出力情報を有し、前記演算処理モジュールから遷移する条件を受信し、前記遷移条件情報の条件と一致すれば、前記次状態に対応した前記出力情報を、前記演算処理モジュールと前記データネットワークを切替えるためのセレクタに送信する再構成制御回路を具備することを特徴とするリコンフィギュアブルＬＳＩ。
（付記２）
前記再構成制御回路はメモリを有し、アドレス方向に前記次状態情報を格納し、前記次状態情報に対応したビット方向に遷移条件情報および出力情報を第１のメモリに格納し、再構成を開始する毎に、前記前状態が同じ前記次状態情報に対応する前記遷移条件情報と前記出力情報を、第１のメモリから読み出し第２のメモリに格納し、前記演算処理モジュールから遷移する条件を受信し、第２のメモリの前記遷移条件と一致すれば、対応した第２のメモリの前記出力情報を前記演算処理モジュールと前記データネットワークを切替えるためのセレクタに出力情報を送信することを特徴とする付記１に記載のリコンフィギュアブルＬＳＩ。
（付記３）
少なくとも前記遷移条件情報を構成する条件毎と前記出力情報を構成する出力条件毎に、遷移条件イネーブル情報を設け、前記遷移条件イネーブル情報が有効である前記条件は次状態への前記条件または前記出力条件とすることを特徴とする付記２に記載のリコンフィギュアブルＬＳＩ。
（付記４）
前記第１のメモリのアドレス毎に格納される前記次状態情報と前記遷移条件情報と前記出力情報が有効か無効かを示すイネーブルビットを設け、前記イネーブルビットが有効であれば前記アドレスの内の前記次状態情報と前記遷移条件情報と前記出力情報を有効にし、無効であれば前記アドレスの内の前記次状態情報と前記遷移条件情報と前記出力情報を無効とすることを特徴とする付記２に記載のリコンフィギュアブルＬＳＩ。
（付記５）
前記第１のメモリに格納される前記次状態情報と前記次状態情報と前記遷移条件情報と前記出力情報を、前記前状態が同じ前記次状態情報ごとにグループにし、
前記グループ毎の少なくとも前記遷移条件情報を構成する条件毎と前記出力情報を構成する出力条件毎に、遷移条件イネーブル情報を設け、前記遷移条件イネーブル情報が有効である前記条件は次状態への前記条件または前記出力条件にし、
前記グループ毎のアドレス毎に格納される前記次状態情報と前記遷移条件情報と前記出力情報が有効か無効かを示すイネーブルビットを設け、前記イネーブルビットが有効であれば前記アドレスの内の前記次状態情報と前記遷移条件情報と前記出力情報を有効にし、無効であれば前記アドレスの内の前記次状態情報と前記遷移条件情報と前記出力情報を無効とすることを特徴とする付記２に記載のリコンフィギュアブルＬＳＩ。
（付記６）
前記演算処理モジュールは、前記次状態への遷移を完了したことを通知するＡＣＫ信号を、前記再構成制御回路に送信することを特徴とする付記１に記載のリコンフィギュアブルＬＳＩ。
（付記７）
少なくとも複数の演算処理モジュールを備え、コンフィギュレーション情報に基づき再構成することで、複数の機能を実現可能なリコンフィギュアブルＬＳＩにおいて、
前記機能が前状態から次状態へ遷移することを示す状態情報と、前記前状態から前記次状態に遷移するための条件を示す遷移条件情報と、前記遷移条件に対応する前記演算処理モジュールと前記演算処理モジュールと接続されているデータネットワークとの接続を切替えるための出力情報を有し、前記演算処理モジュールから遷移する条件を受信し、前記遷移条件情報の条件と一致すれば、前記次状態に対応した前記出力情報を、前記演算処理モジュールと前記データネットワークを切替えるためのセレクタに送信する再構成制御回路を具備するリコンフィギュアブルＬＳＩを、複数個マルチチップ構成で使用することを特徴とするリコンフィギュアブルＬＳＩ。
（付記８）
前記リコンフィギュアブルＬＳＩは、マスター側とスレーブ側に分け、マスター側の前記再構成制御回路と各スレーブ側の前記再構成制御回路を接続し、マスター側の前記再構成制御回路がスレーブ側に遷移の指示をすることを特徴とする付記７に記載のリコンフィギュアブルＬＳＩ。
（付記９）
前記マスター側の前記再構成制御回路と前記スレーブ側の前記再構成制御回路は、少なくとも前記マスター側の前記再構成制御回路から前記遷移条件情報と前記出力情報を、前記スレーブ側の前記再構成制御回路に送信し、
前記スレーブ側の前記再構成制御回路で前記遷移条件情報と前記出力情報を受信して、前記受信した各情報に基づいて、前記スレーブ側のリコンフィギュアブルＬＳＩ内の前記演算処理モジュールと前記データネットワークを切替える前記セレクタを前記次状態へ遷移することを特徴とする付記８に記載のリコンフィギュアブルＬＳＩ。
（付記１０）
前記スレーブ側のリコンフィギュアブルＬＳＩ内の前記演算処理モジュールは、前記次状態への遷移を完了したことを通知するＡＣＫ信号を、前記スレーブ側の前記再構成制御回路に送信し、前記ＡＣＫ信号を前記再構成制御回路が受信後、前記マスター側のリコンフィギュアブルＬＳＩの前記再構成制御回路に、全ての前記スレーブ側の遷移が完了したことを通知するスレーブ側遷移完了通知用ＡＣＫ信号を送信することを特徴とする付記８に記載のリコンフィギュアブルＬＳＩ。
（付記１１）
前記ＡＣＫ信号とスレーブ側遷移完了通知用ＡＣＫ信号は、前記遷移条件情報と前記出力情報を送信するラインを共用することを特徴とする付記８に記載のリコンフィギュアブルＬＳＩ。
（付記１２）
前記遷移条件が、複数ある場合、どれかひとつの遷移条件が成立すれば遷移を行うことを特徴とする付記１に記載のリコンフィギュアブルＬＳＩ。
（付記１３）
前記遷移条件が、同時に複数の成立した場合は、上位アドレスに記載された方が優先され、その状態に遷移し、出力情報を出力し、いずれの条件とも一致しない場合は、現状態を継続することを。特徴とする付記１に記載のリコンフィギュアブルＬＳＩ。
（付記１４）
前記リコンギュアブルＬＳＩが、前記再構成中に遷移条件が成立しても無視し、前記再構成中に遷移条件が一致した場合は、前記再構成が完了後に有効とすることを特徴とする付記１に記載のリコンギュアブルＬＳＩ。
少なくとも複数の演算処理モジュールを備え、コンフィギュレーション情報に基づき再構成することで、複数の機能を実現可能なリコンフィギュアブルＬＳＩにおいて、
前記機能が前状態から次状態へ遷移することを示す状態情報と、前記前状態から前記次状態に遷移するための条件を示す遷移条件情報と、前記遷移条件に対応する前記演算処理モジュールと前記演算処理モジュールと接続されているデータネットワークとの接続を切替えるための出力情報を有し、前記演算処理モジュールから遷移する条件を受信し、前記遷移条件情報の条件と一致すれば、前記次状態に対応した前記出力情報を、前記演算処理モジュールと前記データネットワークを切替えるためのセレクタに送信する再構成制御回路を具備することを特徴とするリコンフィギュアブルＬＳＩ。
（付記２）
前記再構成制御回路はメモリを有し、アドレス方向に前記次状態情報を格納し、前記次状態情報に対応したビット方向に遷移条件情報および出力情報を第１のメモリに格納し、再構成を開始する毎に、前記前状態が同じ前記次状態情報に対応する前記遷移条件情報と前記出力情報を、第１のメモリから読み出し第２のメモリに格納し、前記演算処理モジュールから遷移する条件を受信し、第２のメモリの前記遷移条件と一致すれば、対応した第２のメモリの前記出力情報を前記演算処理モジュールと前記データネットワークを切替えるためのセレクタに出力情報を送信することを特徴とする付記１に記載のリコンフィギュアブルＬＳＩ。
（付記３）
少なくとも前記遷移条件情報を構成する条件毎と前記出力情報を構成する出力条件毎に、遷移条件イネーブル情報を設け、前記遷移条件イネーブル情報が有効である前記条件は次状態への前記条件または前記出力条件とすることを特徴とする付記２に記載のリコンフィギュアブルＬＳＩ。
（付記４）
前記第１のメモリのアドレス毎に格納される前記次状態情報と前記遷移条件情報と前記出力情報が有効か無効かを示すイネーブルビットを設け、前記イネーブルビットが有効であれば前記アドレスの内の前記次状態情報と前記遷移条件情報と前記出力情報を有効にし、無効であれば前記アドレスの内の前記次状態情報と前記遷移条件情報と前記出力情報を無効とすることを特徴とする付記２に記載のリコンフィギュアブルＬＳＩ。
（付記５）
前記第１のメモリに格納される前記次状態情報と前記次状態情報と前記遷移条件情報と前記出力情報を、前記前状態が同じ前記次状態情報ごとにグループにし、
前記グループ毎の少なくとも前記遷移条件情報を構成する条件毎と前記出力情報を構成する出力条件毎に、遷移条件イネーブル情報を設け、前記遷移条件イネーブル情報が有効である前記条件は次状態への前記条件または前記出力条件にし、
前記グループ毎のアドレス毎に格納される前記次状態情報と前記遷移条件情報と前記出力情報が有効か無効かを示すイネーブルビットを設け、前記イネーブルビットが有効であれば前記アドレスの内の前記次状態情報と前記遷移条件情報と前記出力情報を有効にし、無効であれば前記アドレスの内の前記次状態情報と前記遷移条件情報と前記出力情報を無効とすることを特徴とする付記２に記載のリコンフィギュアブルＬＳＩ。
（付記６）
前記演算処理モジュールは、前記次状態への遷移を完了したことを通知するＡＣＫ信号を、前記再構成制御回路に送信することを特徴とする付記１に記載のリコンフィギュアブルＬＳＩ。
（付記７）
少なくとも複数の演算処理モジュールを備え、コンフィギュレーション情報に基づき再構成することで、複数の機能を実現可能なリコンフィギュアブルＬＳＩにおいて、
前記機能が前状態から次状態へ遷移することを示す状態情報と、前記前状態から前記次状態に遷移するための条件を示す遷移条件情報と、前記遷移条件に対応する前記演算処理モジュールと前記演算処理モジュールと接続されているデータネットワークとの接続を切替えるための出力情報を有し、前記演算処理モジュールから遷移する条件を受信し、前記遷移条件情報の条件と一致すれば、前記次状態に対応した前記出力情報を、前記演算処理モジュールと前記データネットワークを切替えるためのセレクタに送信する再構成制御回路を具備するリコンフィギュアブルＬＳＩを、複数個マルチチップ構成で使用することを特徴とするリコンフィギュアブルＬＳＩ。
（付記８）
前記リコンフィギュアブルＬＳＩは、マスター側とスレーブ側に分け、マスター側の前記再構成制御回路と各スレーブ側の前記再構成制御回路を接続し、マスター側の前記再構成制御回路がスレーブ側に遷移の指示をすることを特徴とする付記７に記載のリコンフィギュアブルＬＳＩ。
（付記９）
前記マスター側の前記再構成制御回路と前記スレーブ側の前記再構成制御回路は、少なくとも前記マスター側の前記再構成制御回路から前記遷移条件情報と前記出力情報を、前記スレーブ側の前記再構成制御回路に送信し、
前記スレーブ側の前記再構成制御回路で前記遷移条件情報と前記出力情報を受信して、前記受信した各情報に基づいて、前記スレーブ側のリコンフィギュアブルＬＳＩ内の前記演算処理モジュールと前記データネットワークを切替える前記セレクタを前記次状態へ遷移することを特徴とする付記８に記載のリコンフィギュアブルＬＳＩ。
（付記１０）
前記スレーブ側のリコンフィギュアブルＬＳＩ内の前記演算処理モジュールは、前記次状態への遷移を完了したことを通知するＡＣＫ信号を、前記スレーブ側の前記再構成制御回路に送信し、前記ＡＣＫ信号を前記再構成制御回路が受信後、前記マスター側のリコンフィギュアブルＬＳＩの前記再構成制御回路に、全ての前記スレーブ側の遷移が完了したことを通知するスレーブ側遷移完了通知用ＡＣＫ信号を送信することを特徴とする付記８に記載のリコンフィギュアブルＬＳＩ。
（付記１１）
前記ＡＣＫ信号とスレーブ側遷移完了通知用ＡＣＫ信号は、前記遷移条件情報と前記出力情報を送信するラインを共用することを特徴とする付記８に記載のリコンフィギュアブルＬＳＩ。
（付記１２）
前記遷移条件が、複数ある場合、どれかひとつの遷移条件が成立すれば遷移を行うことを特徴とする付記１に記載のリコンフィギュアブルＬＳＩ。
（付記１３）
前記遷移条件が、同時に複数の成立した場合は、上位アドレスに記載された方が優先され、その状態に遷移し、出力情報を出力し、いずれの条件とも一致しない場合は、現状態を継続することを。特徴とする付記１に記載のリコンフィギュアブルＬＳＩ。
（付記１４）
前記リコンギュアブルＬＳＩが、前記再構成中に遷移条件が成立しても無視し、前記再構成中に遷移条件が一致した場合は、前記再構成が完了後に有効とすることを特徴とする付記１に記載のリコンギュアブルＬＳＩ。
１ リコンフィギュアブルＬＳＩ
２ 再構成制御回路
３ モジュール部
４ プロセッサ部
５ 制御インタフェース部（制御Ｉ／Ｏ）
６ 拡張インタフェース部（拡張Ｉ／Ｏ）
７ 内部インタフェース部（内部Ｉ／Ｏ）
８ セレクタ
２１ 状態遷移部
２２ 出力生成部
２３ 状態保持部
３１ メモリ（第１のメモリ）
３２ 状態遷移要因判定部
３３ レジスタ（第２のメモリ）
６１ ＡＤ／ＤＡインタフェース制御部
６２ 受信同期部
６３ リコンフィギュアブル回路１
６４ フィルタ部
６５ 再構成制御回路
６６ ＦＦＴ部（高速フーリエ変換：Fast Fourier Transform）
６７ リコンフィギュアブル回路２
６８ プリアンブル制御部
６９ 補正部
６１０ リコンフィギュアブル回路３
６１１ ＦＥＣ（順方向誤り訂正：Forward Error Correction）部
６１２ ＭＡＣ（Media Access Control address）インタフェース部
１０１ マスターリコンフィギュアブルＬＳＩ
１０２ スレーブリコンフィギュアブルＬＳＩ
１０３ スレーブリコンフィギュアブルＬＳＩ
１０４ スレーブリコンフィギュアブルＬＳＩ
１０５ マスター再構成制御回路
１０６ スレーブ再構成制御回路
１０７ スレーブ再構成制御回路
１０８ スレーブ再構成制御回路
２ 再構成制御回路
３ モジュール部
４ プロセッサ部
５ 制御インタフェース部（制御Ｉ／Ｏ）
６ 拡張インタフェース部（拡張Ｉ／Ｏ）
７ 内部インタフェース部（内部Ｉ／Ｏ）
８ セレクタ
２１ 状態遷移部
２２ 出力生成部
２３ 状態保持部
３１ メモリ（第１のメモリ）
３２ 状態遷移要因判定部
３３ レジスタ（第２のメモリ）
６１ ＡＤ／ＤＡインタフェース制御部
６２ 受信同期部
６３ リコンフィギュアブル回路１
６４ フィルタ部
６５ 再構成制御回路
６６ ＦＦＴ部（高速フーリエ変換：Fast Fourier Transform）
６７ リコンフィギュアブル回路２
６８ プリアンブル制御部
６９ 補正部
６１０ リコンフィギュアブル回路３
６１１ ＦＥＣ（順方向誤り訂正：Forward Error Correction）部
６１２ ＭＡＣ（Media Access Control address）インタフェース部
１０１ マスターリコンフィギュアブルＬＳＩ
１０２ スレーブリコンフィギュアブルＬＳＩ
１０３ スレーブリコンフィギュアブルＬＳＩ
１０４ スレーブリコンフィギュアブルＬＳＩ
１０５ マスター再構成制御回路
１０６ スレーブ再構成制御回路
１０７ スレーブ再構成制御回路
１０８ スレーブ再構成制御回路
Claims (10)
- 少なくとも複数の演算処理モジュールを備え、コンフィギュレーション情報に基づき再構成することで、複数の機能を実現可能なリコンフィギュアブルＬＳＩにおいて、
前記機能が前状態から次状態へ遷移することを示す状態情報と、前記前状態から前記次状態に遷移するための条件を示す遷移条件情報と、前記遷移条件に対応する前記演算処理モジュールと前記演算処理モジュールと接続されているデータネットワークとの接続を切替えるための出力情報を有し、前記演算処理モジュールから遷移する条件を受信し、前記遷移条件情報の条件と一致すれば、前記次状態に対応した前記出力情報を、前記演算処理モジュールと前記データネットワークを切替えるためのセレクタに送信する再構成制御回路を具備することを特徴とするリコンフィギュアブルＬＳＩ。 - 前記再構成制御回路はメモリを有し、アドレス方向に前記次状態情報を格納し、前記次状態情報に対応したビット方向に遷移条件情報および出力情報を第１のメモリに格納し、再構成を開始する毎に、前記前状態が同じ前記次状態情報に対応する前記遷移条件情報と前記出力情報を、第１のメモリから読み出し第２のメモリに格納し、前記演算処理モジュールから遷移する条件を受信し、第２のメモリの前記遷移条件と一致すれば、対応した第２のメモリの前記出力情報を前記演算処理モジュールと前記データネットワークを切替えるためのセレクタに出力情報を送信することを特徴とする請求項１に記載のリコンフィギュアブルＬＳＩ。
- 少なくとも前記遷移条件情報を構成する条件毎と前記出力情報を構成する出力条件毎に、遷移条件イネーブル情報を設け、前記遷移条件イネーブル情報が有効である前記条件は次状態への前記条件または前記出力条件とすることを特徴とする請求項２に記載のリコンフィギュアブルＬＳＩ。
- 前記第１のメモリのアドレス毎に格納される前記次状態情報と前記遷移条件情報と前記出力情報が有効か無効かを示すイネーブルビットを設け、前記イネーブルビットが有効であれば前記アドレスの内の前記次状態情報と前記遷移条件情報と前記出力情報を有効にし、無効であれば前記アドレスの内の前記次状態情報と前記遷移条件情報と前記出力情報を無効とすることを特徴とする請求項２に記載のリコンフィギュアブルＬＳＩ。
- 前記第１のメモリに格納される前記次状態情報と前記次状態情報と前記遷移条件情報と前記出力情報を、前記前状態が同じ前記次状態情報ごとにグループにし、
前記グループ毎の少なくとも前記遷移条件情報を構成する条件毎と前記出力情報を構成する出力条件毎に、遷移条件イネーブル情報を設け、前記遷移条件イネーブル情報が有効である前記条件は次状態への前記条件または前記出力条件にし、前記グループ毎のアドレス毎に格納される前記次状態情報と前記遷移条件情報と前記出力情報が有効か無効かを示すイネーブルビットを設け、前記イネーブルビットが有効であれば前記アドレスの内の前記次状態情報と前記遷移条件情報と前記出力情報を有効にし、無効であれば前記アドレスの内の前記次状態情報と前記遷移条件情報と前記出力情報を無効とすることを特徴とする請求項２に記載のリコンフィギュアブルＬＳＩ。 - 前記演算処理モジュールは、前記次状態への遷移を完了したことを通知するＡＣＫ信号を、前記再構成制御回路に送信することを特徴とする請求項１に記載のリコンフィギュアブルＬＳＩ。
- 少なくとも複数の演算処理モジュールを備え、コンフィギュレーション情報に基づき再構成することで、複数の機能を実現可能なリコンフィギュアブルＬＳＩにおいて、
前記機能が前状態から次状態へ遷移することを示す状態情報と、前記前状態から前記次状態に遷移するための条件を示す遷移条件情報と、前記遷移条件に対応する前記演算処理モジュールと前記演算処理モジュールと接続されているデータネットワークとの接続を切替えるための出力情報を有し、前記演算処理モジュールから遷移する条件を受信し、前記遷移条件情報の条件と一致すれば、前記次状態に対応した前記出力情報を、前記演算処理モジュールと前記データネットワークを切替えるためのセレクタに送信する再構成制御回路を具備するリコンフィギュアブルＬＳＩを、複数個マルチチップ構成で使用することを特徴とするリコンフィギュアブルＬＳＩ。 - 前記リコンフィギュアブルＬＳＩは、マスター側とスレーブ側に分け、マスター側の前記再構成制御回路と各スレーブ側の前記再構成制御回路を接続し、マスター側の前記再構成制御回路がスレーブ側に遷移の指示をすることを特徴とする請求項７に記載のリコンフィギュアブルＬＳＩ。
- 前記マスター側の前記再構成制御回路と前記スレーブ側の前記再構成制御回路は、少なくとも前記マスター側の前記再構成制御回路から前記遷移条件情報と前記出力情報を、前記スレーブ側の前記再構成制御回路に送信し、
前記スレーブ側の前記再構成制御回路で前記遷移条件情報と前記出力情報を受信して、前記受信した各情報に基づいて、前記スレーブ側のリコンフィギュアブルＬＳＩ内の前記演算処理モジュールと前記データネットワークを切替える前記セレクタを前記次状態へ遷移することを特徴とする請求項８に記載のリコンフィギュアブルＬＳＩ。 - 前記スレーブ側のリコンフィギュアブルＬＳＩ内の前記演算処理モジュールは、前記次状態への遷移を完了したことを通知するＡＣＫ信号を、前記スレーブ側の前記再構成制御回路に送信し、前記ＡＣＫ信号を前記再構成制御回路が受信後、前記マスター側のリコンフィギュアブルＬＳＩの前記再構成制御回路に、全ての前記スレーブ側の遷移が完了したことを通知するスレーブ側遷移完了通知用ＡＣＫ信号を送信することを特徴とする請求項８に記載のリコンフィギュアブルＬＳＩ。
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