JP2007013723A

JP2007013723A - サージ吸収回路

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Publication number: JP2007013723A
Application number: JP2005193025A
Authority: JP
Inventors: Yuji Terada; 祐二寺田
Original assignee: TDK Corp
Current assignee: TDK Corp
Priority date: 2005-06-30
Filing date: 2005-06-30
Publication date: 2007-01-18
Anticipated expiration: 2025-06-30
Also published as: JP4449838B2

Abstract

【課題】
ＩＣやＬＳＩ等の半導体デバイスは高圧の静電気によって破壊されたり、特性が劣化したりするため、静電気対策としてバリスタ等のサージ吸収素子が使用されている。バリスタを始めとするサージ吸収素子は浮遊容量成分や浮遊誘導成分を持つため、高速信号を扱う回路に適用すると信号を劣化させてしまう。浮遊容量と制御電圧・エネルギー耐量はトレードオフの関係にあるため、差動入力の高速信号用途に対して特性のよいサージ吸収素子を適用できないという課題があった。
【解決手段】
上記目的を達成するために、本願発明に係るサージ吸収回路は、相互誘導素子等を利用してサージ吸収素子の浮遊容量成分の影響をキャンセルする。
【選択図】図７

Description

本発明は、高周波特性を改善したサージ吸収回路に関するものである。

ＩＣやＬＳＩ等の半導体デバイスは高圧の静電気によって破壊されたり、特性が劣化したりするため、静電気対策としてバリスタ等のサージ吸収素子が使用されている。バリスタを始めとするサージ吸収素子は浮遊容量成分や浮遊誘導成分を持つため、高速信号を扱う回路に適用すると信号を劣化させてしまう。

バリスタをサージ吸収回路に適用した例を図１に示す。図１において、２０１は入出力端子、２０２は共通端子、２０３はバリスタである。小振幅の入力信号が入出力端子２０１に入力しても、バリスタ２０３は高抵抗のままで、入力信号に影響を与えない。一方、
高圧サージが入出力端子２０１に入力すると、バリスタ２０３によって共通端子２０２に逃がされる。この結果、図１に示すサージ吸収回路を半導体デバイスの入出力端子に接続しておくと、半導体デバイスは高圧サージから保護されることになる。

バリスタの等価回路を図２に示す。図２において、２０４は可変抵抗、２０５は浮遊容量である。通常は、可変抵抗２０４の抵抗値が大きく、高圧サージが印加されると抵抗値が小さくなり、半導体デバイスを高圧サージから保護する。しかし、浮遊容量２０５が存在するために、高速信号を扱う半導体デバイスの入出力側にバリスタを付加すると、高速信号の劣化の原因となる。

浮遊容量の容量Ｃｚ＝１、３、５ｐＦのときの、図２に示す等価回路で表されるサージ吸収回路のＳパラメータＳ１１とＳ２１の計算結果を図３に示す。浮遊容量が５ｐＦのときは、数１００ＭＨｚを超えるとＳ２１が劣化し始め、信号伝達ができなくなる。また、Ｓ１１も大きくなり、反射特性が劣化する。浮遊容量が１ｐＦでも１ＧＨｚを超えると同様である。浮遊容量と制御電圧・エネルギー耐量はトレードオフの関係にあるため、高速信号用途に対して特性のよいサージ吸収素子を適用できないという課題があった。

浮遊容量の容量Ｃｚ＝１、３、５ｐＦのときの、サージ吸収回路のＴＤＲ（ＴｉｍｅＤｏｍａｉｎＲｅｆｌｅｃｔｏｍｅｔｒｙ）試験結果を図４に示す。立ち上がり立ち下り時間が２００ｐｓで信号振幅が１Ｖ_０−ｐのパルス信号に対する入力インピーダンスは、浮遊容量が５ｐＦのときは、定常状態である１００Ωに対して、４０Ω程度にまで劣化する。浮遊容量が１ｐＦであっても、８０Ωまで劣化する。

このように、高速信号を扱う回路にサージ吸収回路を適用するためには、浮遊容量成分を小さくしなければ、高速信号の立ち上がり特性や遅延特性の劣化を避けられない。その一方で、サージ吸収素子の浮遊容量成分を小さくすると、サージ吸収素子の制御電圧の上昇やエネルギー耐量を減少させてしまう。

浮遊容量成分の影響を軽減するサージ吸収回路がすでに提案されている。例えば、誘導素子をサージ吸収素子に組み合わせることで、サージ吸収回路のインピーダンス整合を図ることができる。図５に２つの誘導素子をバリスタに組み合わせたサージ吸収回路の例を示す。入力端子２１１と出力端子２１２との間に２つの誘導素子２１４と２１５を直列に接続し、直列回路の中点と共通端子２１３の間にバリスタ２１６を接続したものである。

図６に誘導素子を２つのバリスタに組み合わせた他のサージ吸収回路の例を示す（例えば、特許文献１参照。）。入出力端子２２１と共通端子２２２との間にバリスタ２２４と誘導素子２２５の並列回路にバリスタ２２３を直列に接続したものである。
特開２００１−６０８３８号公報

しかし、図５に示す回路であっても十分な特性を実現することはできない。図５に示す回路の入力インピーダンスＺｉｎは下記の（１）式で表される。バリスタ２１６は、図２に示す等価回路で表され、小振幅の高速信号に対しては図２の浮遊容量２０５のみで近似した。

ここで、

のとき、（１）式の入力インピーダンスＺｉｎは、

となる。

よって、

となる誘導素子を用いれば、入力インピーダンスを信号ラインの特性インピーダンスに整合させることができる。なお、Ｚ_０はサージ吸収回路を挿入する信号ラインの特性インピーダンスである。ただし、（２）式の条件があるため、高周波ではやはり特性インピーダンスに整合させることができなくなり、バリスタの浮遊容量を小さくする必要があることに変わりはない。

受動回路であるサージ吸収回路の周波数特性は、入力インピーダンスで評価すれば足りる。以下、入力インピーダンスで評価することとする。

図６に示す回路であっても、バリスタ２２３の浮遊容量と誘導素子２２５でバンドパスフィルタを構成することになるため、広帯域にわたってインピーダンス整合をとることは困難である。従って、高速信号に対しては十分な特性を実現することができない。

本願発明は、差動入力の高速信号に対してもインピーダンス整合に優れたサージ吸収回路を提供することを目的とする。

上記目的を達成するために、本願第一の発明に係るサージ吸収回路は、相互誘導素子を利用してサージ吸収素子の浮遊容量成分の影響をキャンセルする。

具体的には、本願第一の発明は、共通接続端子と、一対の入力端子と、一対の出力端子と、を備えるサージ吸収回路であって、一次側の一方の端子が前記一対の入力端子のうちの一方に接続され、二次側の反転誘導される一方の端子が前記一対の出力端子のうちの一方に接続され、前記一次側の他方の端子と前記二次側の他方の端子とが接続された第一の相互誘導素子と、一方の端子が前記第一の相互誘導素子の前記一次側の他方の端子と前記二次側の他方の端子との接続点に接続され、他方の端子が前記共通接続端子に接続された第一のサージ吸収素子と、一次側の一方の端子が前記一対の入力端子のうちの他方に接続され、二次側の反転誘導される一方の端子が前記一対の出力端子のうちの他方に接続され、前記一次側の他方の端子と前記二次側の他方の端子とが接続された第二の相互誘導素子と、一方の端子が前記第二の相互誘導素子の前記一次側の他方の端子と前記二次側の他方の端子との接続点に接続され、他方の端子が前記共通接続端子に接続された第二のサージ吸収素子と、を備えるサージ吸収回路である。

一対の入力端子と一対の出力端子とのそれぞれ対応する端子が、サージ吸収回路の相互誘導素子の一次側と二次側とが反転誘導されるように接続されているため、サージ吸収素子の浮遊容量成分に対して相互誘導素子の値を適切に設定すると、浮遊容量成分の影響をキャンセルして広帯域にわたって周波数特性の平坦な入力インピーダンスを実現することができる。

従って、本願第一の発明は、半導体デバイス等を高圧の静電気から保護しつつ、差動入力の高速信号に対してもインピーダンス整合に優れたサージ吸収回路を提供することができる。

上記目的を達成するために、本願第二の発明に係るサージ吸収回路は、本願第一の発明のサージ吸収回路の一対の入力端子と一対の出力端子とのそれぞれ対応する端子間に、さらに容量素子を追加してサージ吸収素子の浮遊容量成分及び浮遊誘導成分の影響をキャンセルする。

具体的には、本願第二の発明は、本願第一の発明のサージ吸収回路に対して前記一対の入力端子のうちの一方と前記一対の出力端子のうちの一方との間に接続された第一の容量素子と、前記一対の入力端子のうちの他方と前記一対の出力端子のうちの他方との間に接続された第二の容量素子と、をさらに備えるサージ吸収回路である。

容量素子の追加により、サージ吸収素子の浮遊容量成分に対して相互誘導素子と容量素子の値を柔軟に設定でき、浮遊容量成分の影響をキャンセルして広帯域にわたって周波数特性の平坦な入力インピーダンスを実現することができる。

また、一対の入力端子と一対の出力端子とのそれぞれ対応する端子がサージ吸収回路の相互誘導素子の一次側と二次側とが反転誘導されるように接続されているため、負性誘導素子として動作させることができる。この負性誘導素子で浮遊誘導成分の影響をキャンセルし、サージ吸収回路の入力端子と出力端子との間に接続された容量素子で誘導素子の誘導量の低下分を補償すると、浮遊容量成分及び浮遊誘導成分の影響をキャンセルして広帯域にわたって周波数特性の平坦な入力インピーダンスを実現することができる。

従って、本願第二の発明は、半導体デバイス等を高圧の静電気から保護しつつ、差動入力の高速信号に対しても一層インピーダンス整合に優れたサージ吸収回路を提供することができる。

上記目的を達成するために、本願第三の発明に係るサージ吸収回路は、４つの誘導素子と２つの容量素子を利用してサージ吸収素子の浮遊容量成分の影響をキャンセルする。

具体的には、本願第三の発明は、共通接続端子と、一対の入力端子と、一対の出力端子とを備えるサージ吸収回路であって、前記一対の入力端子のうちの一方と前記一対の出力端子のうちの一方との間に直列に接続された第一の誘導素子及び第二の誘導素子と、前記一対の入力端子のうちの一方と前記一対の出力端子のうちの一方との間に接続された第三の容量素子と、前記直列に接続された第一の誘導素子及び第二の誘導素子の接続点と共通接続端子との間に接続された第三のサージ吸収素子と、前記一対の入力端子のうちの他方と前記一対の出力端子のうちの他方との間に直列に接続された第三の誘導素子及び第四の誘導素子と、前記一対の入力端子のうちの他方と前記一対の出力端子のうちの他方との間に接続された第四の容量素子と、前記直列に接続された第三の誘導素子及び第四の誘導素子の接続点と共通接続端子との間に接続された第四のサージ吸収素子と、を備えるサージ吸収回路である。

サージ吸収回路の一対の入力端子と一対の出力端子とのそれぞれ対応する端子との間にそれぞれ２つの誘導素子の直列回路に容量素子を並列接続し、直列回路の中点と共通接続端子との間にサージ吸収素子を接続し、サージ吸収素子の浮遊容量成分に対して誘導素子と容量素子の値を適切に設定すると、浮遊容量成分の影響をキャンセルして広帯域にわたって周波数特性の平坦な入力インピーダンスを実現することができる。

従って、本願第三の発明は、半導体デバイス等を高圧の静電気から保護しつつ、差動入力の高速信号に対してもインピーダンス整合に優れたサージ吸収回路を提供することができる。

本願発明によれば、半導体デバイス等を高圧の静電気から保護しつつ広帯域にわたってインピーダンス整合に優れたサージ吸収回路を提供することができる。

添付の図面を参照して本願発明の実施の形態を説明する。以下に説明する実施の形態は本願発明の構成の例であり、本願発明は、以下の実施の形態に制限されるものではない。

以下の実施の形態では、サージ吸収素子としてバリスタを代表例として説明するが、当然にバリスタを他のサージ吸収素子に置き換えても同様の動作、作用を奏する。

（実施の形態１）
本願発明の実施形態に係るサージ吸収回路の回路構成を図７に示す。図７において、１１１及び１１２は一対の入力端子、１１３及び１１４は一対の出力端子、１１５は共通接続端子、１２１及び１２２は相互誘導素子、１２３及び１２４はサージ吸収素子である。

図７では、サージ吸収回路は、外部との接続に一対の入力端子１１１及び１１２、一対の出力端子１１３及び１１４を備え、差動入力、差動出力を可能とする。また、サージ吸収回路は、共通接続端子１１５を備える。相互誘導素子１２１は、一次側の一方の端子が入力端子１１１に接続され、二次側の反転誘導される一方の端子が出力端子１１３に接続され、一次側の他方の端子と二次側の他方の端子とが接続されている。入力端子１１１から出力端子１１３へは、相互誘導素子１２１によって反転するように誘導される。サージ吸収素子１２３は、一方の端子が相互誘導素子１２１の一次側の他方の端子と二次側の他方の端子との接続点に接続され、他方の端子が共通接続端子１１５に接続されている。相互誘導素子１２２は、一次側の一方の端子が入力端子１１２に接続され、二次側の反転誘導される一方の端子が出力端子１１４に接続され、一次側の他方の端子と二次側の他方の端子とが接続されている。入力端子１１２から出力端子１１４へは、相互誘導素子１２２によって反転するように誘導される。サージ吸収素子１２４は、一方の端子が相互誘導素子１２２の一次側の他方の端子と二次側の他方の端子との接続点に接続され、他方の端子が共通接続端子１１５に接続されている。

サージ吸収素子１２３又は１２４には、ＺｎＯ等の金属酸化物を利用したバリスタ、Ｓｉ等の半導体を利用したＰＮ接合素子、モリブデンを利用したサージ吸収素子、電極間の放電を利用するギャップ式放電素子等が適用できる。

ここでは、一対の入力端子１１１及び１１２と一対の出力端子１１３及び１１４とを区別しているが、入力側と出力側とが入れ替わってもよい。共通接続端子１１５はグランドに接地されることが好ましい。相互誘導素子１２１及び１２２の誘導係数（インダクタンス）はＬｚ、結合係数はＫｚである。相互誘導素子１２１及び１２２は、例えばコモンモードチョークコイル又はトランスによって実現することができる。

図７の回路構成は、等価的に図８の回路構成に変換することができる。図８において、図７と同じ記号は同じ意味を表す。１２５、１２６、１２７、１２８、１２９及び１３０は誘導素子である。図８では、サージ吸収回路は、外部との接続に一対の入力端子１１１及び１１２、一対の出力端子１１３及び１１４を備える。また、サージ吸収回路は、共通接続端子１１５を備える。誘導素子１２５及び１２９は入力端子１１１と出力端子１１３との間に直列に接続され、誘導素子１２７及びサージ吸収素子１２３は、直列に接続された誘導素子１２５及び１２９の中点と共通接続端子１１５との間に直列に接続されている。誘導素子１２６及び１３０は入力端子１１２と出力端子１１４との間に直列に接続され、誘導素子１２８及びサージ吸収素子１２４は、直列に接続された誘導素子１２６及び１３０の中点と共通接続端子１１５との間に直列に接続されている。誘導素子１２５、１２６、１２９及び１３０の誘導係数は（１＋Ｋｚ）Ｌｚ、誘導素子１２７及び１２８の誘導係数は−ＫｚＬｚである。

図８のサージ吸収回路の入力インピーダンスは、下記の（５）式で表される。ここで、サージ吸収素子１２３及び１２４は、図２に示す等価回路で表され、小振幅の高速信号に対しては図２の容量Ｃｚの浮遊容量２０５のみで近似した。片ラインの特性インピーダンスをＺｏとすると、差動信号ラインの特性インピーダンス＝Ｚｄｏは、Ｚｄｏ＝２・Ｚｏと表される。

ここで、（５）式において、Ｋｚ＝±１のときωの項がなくなり、入力インピーダンスＺｉｎが周波数に依存せず一定となる。ただし、Ｋｚ＝−１の場合はＺｉｎ＝０となるため適当でない。しかし、Ｋｚ＝１であって、下記（６）式を満たせば、入力インピーダンスＺｉｎは特性インピーダンスＺｄｏに整合させることができる。

従って、本実施の形態のサージ吸収回路は、半導体デバイス等を高圧の静電気から保護しつつ、高速信号に対してもインピーダンス整合に優れたサージ吸収回路とすることができる。

次に、図７で説明したサージ吸収回路を、積層サージ吸収部品として実現する例を説明する。

図９は、図７で説明したサージ吸収回路を積層型の部品として実現した積層サージ吸収部品を層ごとに展開した例である。図９において、１４１、１４２、１４３、１４４及び１４５は平面状の絶縁層、１２１ａ及び１２２ａは一次側を形成する相互誘導素子パターン、１２１ｂ及び１２２ｂは二次側を形成する相互誘導素子パターン、１１１及び１１２は入力電極に接続される相互誘導素子パターンの一次側の入力端子、１１３及び１１４は出力電極に接続される相互誘導素子パターンの二次側の出力端子、１５１及び１５２は絶縁層に設けられたビアホール、１２３ａ及び１２４ａはサージ吸収素子パターン、１２３ｂ及び１２４ｂは共通接続端子１１５に接続されるサージ吸収素子パターンである。共通接続端子１１５は共通接続電極に接続される。

図１０は、図９で説明した積層サージ吸収部品の外形である。図１０において、１１１ａ及び１１２ａは一対の入力電極、１１３ａ及び１１４ａは一対の出力電極、１１５ａ及び１１５ｂは共通接続電極である。入力電極１１１ａには、図９で説明した一対の入力端子のうちの一方１１１が接続され、入力電極１１２ａには、図９で説明した一対の入力端子のうちの他方１１２が接続され、出力電極１１３ａには、図９で説明した一対の出力端子のうちの一方の端子１１３が接続され、出力電極１１４ａには、図９で説明した一対の出力端子のうちの他方の端子１１４が接続され、共通接続電極１１５ａ又は１１５ｂには、図９で説明した共通接続端子１１５が接続される。ここでは、入力電極１１１ａ及び１１２ａと出力電極１１３ａ及び１１４ａを区別しているが、入力側と出力側とが入れ替わってもよい。共通接続電極１１５ａ又は１１５ｂはグランドに接地されることが好ましい。

積層サージ吸収部品を構成する各絶縁層の構造及び材料について説明する。図９において、絶縁層１４１、１４２、１４３、１４４及び１４５は表面の回路との間で絶縁性を高めた材料、例えば、ガラスエポキシ樹脂、フッ素樹脂、セラミック等の誘電体材料が使用できる。絶縁層の表面に形成される各素子パターンは金、白金、銀、銅、鉛、これらの合金等の導体を利用でき、印刷技術やエッチング技術で作製される。

絶縁層１４５は内部の素子パターンが外部と接触することを防止する。絶縁層１４４の表面には、二次側を形成する相互誘導素子パターン１２１ｂ及び１２２ｂが形成され、それぞれの出力端子１１３及び１１４が、それぞれ図１０で説明した積層サージ吸収部品の表面に設けられた出力電極１１３ａ及び１１４ａに接続され、二次側の他方の端子がそれぞれビアホール１５１及び１５２を介して一次側の他方の端子に接続される。絶縁層１４３の表面には、一次側を形成する相互誘導素子パターン１２１ａ及び１２２ａが形成され、一次側の一方の端子１１１及び１１２が、それぞれ図１０で説明した積層サージ吸収部品の表面に設けられた入力電極１１１ａ及び１１２ａに接続され、一次側の他方の端子がそれぞれビアホール１５１及び１５２を介して二次側の他方の端子に接続される。相互誘導素子パターン１２１ａと相互誘導素子パターン１２１ｂとの間及び相互誘導素子パターン１２２ａと相互誘導素子パターン１２２ｂとの間で誘導結合を持たせる相互誘導素子がそれぞれ構成される。この例では、相互誘導素子パターンは単層で形成しているが、複数の層で形成してもよい。複数の層で形成すると大きな誘導係数と結合係数を実現することができる。

絶縁層１４２の表面には、サージ吸収素子パターン１２３ａ及び１２４ａが形成され、それぞれビアホール１５１及び１５２を介して相互誘導素子パターン１２１ａ及び１２２ａの一次側の他方の端子と接続される。絶縁層１４１の表面には、サージ吸収素子パターン１２３ｂ及び１２４ｂが形成され、その両端は図１０で説明した積層サージ吸収部品の表面に設けられた共通接続電極１１５ａ又は１１５ｂに接続される。絶縁層１４２には、ビアホールを設けて、バリスタ特性を示す材料、例えばＺｎＯを主成分とする半導体セラミック材料でビアホール内を充填する。あるいは、絶縁層１４２をバリスタ特性を示す材料、例えばＺｎＯを主成分とする半導体セラミック材料で形成してもよい。図９の例では、サージ吸収素子パターンは単層で形成しているが、複数の層で形成してもよい。

図９に示す複数の層を順に積層して圧着した後に、一体焼成することにより、図１０に示すような積層体を作製する。積層体の表面には、一対の入力電極１１１ａ及び１１２ａ、一対の出力電極１１３ａ及び１１４ａ並びに共通接続電極１１５ａ及び１１５ｂを形成する。電極材料としては、金、白金、銀、銅、鉛、これらの合金等の導体が適用できる。

このようにして完成した積層サージ吸収部品は、相互誘導素子やサージ吸収素子が一体になって形成されているため、小型でかつ浮遊容量を小さくすることができる。また、前述したサージ吸収回路の回路構成であるため、半導体デバイス等を高圧の静電気から保護しつつ、高速信号に対してもインピーダンス整合に優れた積層サージ吸収部品とすることができる。

前述した積層サージ吸収部品のサージ試験を行った。このときのサージ試験器の回路を図１１に示す。図１１において、４１は直流電圧源、４２はスイッチ、４３は容量素子、４４は抵抗、４５はスイッチ、４６及び４７は出力端子である。

図１０に示す積層サージ吸収部品の一方の入力電極１１１ａが図１１に示すサージ試験器の出力端子４６に接続される。このとき積層サージ吸収部品の他方の入力電極１１２ａは開放状態に設定され、積層サージ吸収部品の共通電極１１５ａ、１１５ｂ及びサージ試験器の出力端子４７は接地される。また積層サージ吸収部品の出力電極１１３ａ及び１１４ａはそれぞれ例えば５０Ωの抵抗で終端される。直流電圧源４１は２ｋＶの電圧を供給し、容量素子４３の容量は１５０ｐＦ、抵抗４４の抵抗値は３３０Ωである。

まず、スイッチ４５を開放状態にしたままで、スイッチ４２を閉じて直流電圧源４１から容量素子４３をチャージする。次に、スイッチ４２を開放し、スイッチ４５を閉じると容量素子４３にチャージされた電荷が抵抗４４を介して積層サージ吸収部品の入力電極１１１ａに入力される。このときに積層サージ吸収部品の出力電極１１３ａにかかる電圧を測定した。測定結果を図１２に示す。図１２は横軸を時間（ｎｓ）、縦軸を放電電圧（Ｖ）としたもので、積層サージ吸収部品の有無によって放電電圧を比較している。図１２から、本実施形態の積層サージ吸収部品を付加することによって、サージが十分に吸収されていることが分かる。

従って、本実施形態のサージ吸収回路の構成を有する積層サージ吸収部品は、高性能なサージ吸収特性を持ちつつ、小型でかつ差動入力の高速信号に対してもインピーダンス整合に優れたものとすることができる。

（実施形態２）
本願発明の実施形態に係るサージ吸収回路の回路構成を図１３に示す。図１３において、１１１及び１１２は一対の入力端子、１１３及び１１４は一対の出力端子、１１５は共通接続端子、１２１及び１２２は相互誘導素子、１２３及び１２４はサージ吸収素子である。１３１及び１３２は容量素子である。

図１３に示すサージ吸収回路は、実施形態１の図７に示すサージ吸収回路に、入力端子１１１と出力端子１１３との間に接続される容量素子１３１及び入力端子１１２と出力端子１１４との間に接続される容量素子１３２を追加した構成である。

ここでは、一対の入力端子１１１及び１１２と一対の出力端子１１３及び１１４を区別しているが、入力側と出力側とが入れ替わってもよい。共通接続端子１１５はグランドに接地されることが好ましい。相互誘導素子１２１及び１２２の誘導係数（インダクタンス）はＬｚ、結合係数はＫｚ、容量素子１３１及び１３２の容量はＣｓである。相互誘導素子１２１又は１２２は、例えばコモンモードチョークコイル又はトランスによって実現することができる。

図１３の回路構成は、等価的に図１４の回路構成に変換することができる。図１４において、図１３と同じ記号は同じ意味を表す。１２５、１２６、１２７、１２８、１２９及び１３０は誘導素子である。サージ吸収回路は、外部との接続に一対の入力端子１１１及び１１２と一対の出力端子１１３及び１１４を備え、内部の接続に共通接続端子１１５を備える。誘導素子１２５及び１２９は入力端子１１１と出力端子１１３との間に直列に接続され、誘導素子１２７及びサージ吸収素子１２３は、直列に接続された誘導素子１２５及び１２９の中点と共通接続端子１１５との間に直列に接続されている。誘導素子１２６及び１３０は入力端子１１２と出力端子１１４との間に直列に接続され、誘導素子１２８及びサージ吸収素子１２４は、直列に接続された誘導素子１２６及び１３０の中点と共通接続端子１１５との間に直列に接続されている。容量素子１３１は入力端子１１１と出力端子１１３との間に、容量素子１３２は入力端子１１２と出力端子１１４との間に接続されている。誘導素子１２５、１２６、１２９及び１３０の誘導係数は（１＋Ｋｚ）Ｌｚ、誘導素子１２７及び１２８の誘導係数は−ＫｚＬｚ、容量素子１３１及び１３２の容量はＣｓである。

図１４のサージ吸収回路の入力インピーダンスは、下記の（７）式で表される。ここで、サージ吸収素子１２３又は１２４は、図２に示す等価回路で表され、小振幅の高速信号に対しては図２の容量Ｃｚの浮遊容量２０５のみで近似した。

ここで、（７）式において、下記（８）式を満たすようにＣｓを設定すれば、入力インピーダンスＺｉｎは周波数特性に依存しなくなる。そしてＣｓを下記（８）式に設定した上で、下記（９）式に示すようにＬｚを設定すれば、入力インピーダンスＺｉｎは特性インピーダンスＺｄｏに整合させることができる。

上記（８）式、（９）式からも分かるように、誘導係数Ｋｚを任意に選べるため、実施形態１で説明したサージ吸収回路よりも柔軟性の高い回路設計が可能となる。

従って、本実施の形態のサージ吸収回路は、半導体デバイス等を差動入力の高圧の静電気から保護しつつ、差動入力の高速信号に対してもインピーダンス整合に優れたサージ吸収回路とすることができる。

ここで、サージ吸収素子には、実際は浮遊誘導成分も含まれる。浮遊容量成分と浮遊誘導成分を含むサージ吸収素子の等価回路を図１５に示す。図１５において、１７１は可変抵抗、１７２は浮遊容量成分、１７３は浮遊誘導成分である。通常は、可変抵抗１７１の抵抗値が大きく、高圧サージが印加されると抵抗値が小さくなり、半導体デバイスを高圧サージから保護する。しかし、浮遊容量成分１７２及び浮遊誘導成分１７３が存在する。このために、入力信号として高速信号を扱う半導体デバイスの入力側にサージ吸収回路を付加すると、高速信号の劣化の原因となる。

浮遊容量成分の容量Ｃｚ＝１、３、５ｐＦのとき、図１３に示すサージ吸収回路で最適設計を行ったサージ吸収素子に誘導係数Ｌｅ＝０．５ｎＨの浮遊誘導成分が追加されたときの、ＴＤＲ（ＴｉｍｅＤｏｍａｉｎＲｅｆｌｅｃｔｏｍｅｔｒｙ）試験結果を図１６に示す。立ち上がり立ち下り時間が２００ｐｓで信号振幅が１Ｖ_０−ｐのパルス信号に対する入力インピーダンスは、浮遊容量が５ｐＦのときは、定常状態である１００Ωに対して、９０〜１１０Ωに劣化する。浮遊容量が１ｐＦであっても、９５〜１０５Ωまで劣化する。

このように、高速信号を扱う回路にサージ吸収回路を適用するためには、浮遊容量成分だけでなく浮遊誘導成分の影響も小さくする方が好ましい。

一方、図１４に示す等価回路からも分かるように、負性誘導係数を持つ誘導素子１２７及び１２８を利用するとサージ吸収素子に含まれる浮遊誘導成分をキャンセルすることができる。ただし、見かけ上、結合が小さくなった状態と同じになるため、ＫｚとＬｚはそのままで、Ｃｓを下記（１０）式とする。

ただし、ＫｚＬｚ≧Ｌｅである。このように設計すると、サージ吸収素子に浮遊容量成分と浮遊誘導成分が含まれていても、入力インピーダンスＺｉｎを特性インピーダンスＺｄｏに整合させることができる。

従って、本実施の形態のサージ吸収回路は、半導体デバイス等を高圧の静電気から保護しつつ、差動入力の高速信号に対しても一層インピーダンス整合に優れたサージ吸収回路とすることができる。

次に、図１３で説明したサージ吸収回路を、積層サージ吸収部品として実現する例を説明する。

図１７は、図１３で説明したサージ吸収回路を積層型の部品として実現した積層サージ吸収部品を層ごとに展開した例である。図１７において、１４１、１４２、１４３、１４４、１４５、１４６及び１４７は平面状の絶縁層、１２１ａ及び１２２ａは一次側を形成する相互誘導素子パターン、１２１ｂ及び１２２ｂは二次側を形成する相互誘導素子パターン、１１１及び１１２は入力電極に接続される相互誘導素子パターンの一次側の入力端子、１１３及び１１４は出力電極に接続される相互誘導素子パターンの二次側の出力端子、１５１及び１５２は絶縁層に設けられたビアホール、１２３ａ及び１２４ａはサージ吸収素子パターン、１２３ｂ及び１２４ｂは共通接続端子１１５に接続されるサージ吸収素子パターン、１３１ａ及び１３２ａはそれぞれ一対の入力端子１１１及び１１２に接続される容量素子パターン、１３１ｂ及び１３２ｂはそれぞれ一対の出力端子１１３及び１１４に接続される容量素子パターンである。共通接続端子１１５は共通接続電極に接続される。

図１７に示す積層サージ吸収部品は、実施形態１の図９で説明した積層サージ吸収部品に容量素子パターン１３１ａ、１３２ａ、１３１ｂ及び１３２ｂを追加したものである。図１７の積層サージ吸収部品を構成する各絶縁層の構造及び材料は、実施形態１で説明した図９の積層サージ吸収部品と同様である。図１７では、相互誘導素子パターン１２１ａ及び１２２ａと容量素子パターン１３１ａ及び１３２ａを別の絶縁層に、相互誘導素子パターン１２１ｂ及び１２２ｂと容量素子パターン１３１ｂ及び１３２ｂを別の絶縁層に形成しているが、それぞれ同じ絶縁層に形成してもよい。また、相互誘導素子パターン１２１ａ及び１２２ａと相互誘導素子パターン１２１ｂ及び１２２ｂの線幅を太くして、容量素子パターンとしても利用することでもよい。

図１７で説明した積層サージ吸収部品の外形は図１０で説明したものと同様である。図１０で示す入力電極１１１ａには、図１７で説明した一対の入力端子のうちの一方１１１が接続され、図１０で示す入力電極１１２ａには、図１７で説明した一対の入力端子のうちの他方１１２が接続され、図１０で示す出力電極１１３ａには、図１７で説明した一対の出力端子のうちの一方の端子１１３が接続され、図１０で示す出力電極１１４ａには、図１７で説明した一対の出力端子のうちの他方の端子１１４が接続され、図１０で示す共通接続電極１１５ａ又は１１５ｂには、図１７で説明した共通接続端子１１５が接続される。ここでは、入力電極１１１ａ及び１１２ａと出力電極１１３ａ及び１１４ａを区別しているが、入力側と出力側とが入れ替わってもよい。共通接続電極１１５ａ又は１１５ｂはグランドに接地されることが好ましい。

このようにして完成した積層サージ吸収部品は、相互誘導素子やサージ吸収素子が一体になって形成されているため、小型でかつ浮遊容量を小さくすることができる。また、前述したサージ吸収回路の回路構成であるため、半導体デバイス等を高圧の静電気から保護しつつ、差動入力の高速信号に対しても一層インピーダンス整合に優れた積層サージ吸収部品とすることができる。また、サージ試験結果も実施形態１の積層サージ吸収部品と同様に良好であった。

（実施形態３）
本願発明の実施形態に係るサージ吸収回路の回路構成を図１８に示す。図１８において、１６１及び１６２は一対の入力端子、１６３及び１６４は一対の出力端子、１６５は共通接続端子、１３５、１３６、１３７及び１３８は誘導素子、１２３及び１２４はサージ吸収素子、１３９及び１４０は容量素子である。

図１８では、サージ吸収回路は、外部との接続に一対の入力端子１６１及び１６２、一対の出力端子１６３及び１６４を備え、内部の接続に共通接続端子１６５を備える。２つの誘導素子１３５及び１３７は、入力端子１６１と出力端子１６３との間に直列に接続され、２つの誘導素子１３６及び１３８は、入力端子１６２と出力端子１６４との間に直列に接続されている。容量素子１３９は、入力端子１６１と出力端子１６３との間に接続され、容量素子１４０は、入力端子１６２と出力端子１６４との間に接続されている。サージ吸収素子１２３は、一方の端子が誘導素子１３５と誘導素子１３７との接続点に接続され、他方の端子が共通接続端子１６５に接続され、サージ吸収素子１２４は、一方の端子が誘導素子１３６と誘導素子１３８との接続点に接続され、他方の端子が共通接続端子１６５に接続されている。

サージ吸収素子１２３及び１２４には、ＺｎＯ等の金属酸化物を利用したバリスタ、Ｓｉ等の半導体を利用したＰＮ接合素子、モリブデンを利用したサージ吸収素子、電極間の放電を利用するギャップ式放電素子等が適用できる。

ここでは、一対の入力端子１６１及び１６２と一対の出力端子１６３及び１６４とを区別しているが、入力側と出力側とが入れ替わってもよい。共通接続端子１６５はグランドに接地されることが好ましい。誘導素子１３５、１３６、１３７及び１３８の誘導係数（インダクタンス）はそれぞれＬｘ、容量素子１３９及び１４０の容量はＣｘである。

図１８のサージ吸収回路の入力インピーダンスは、下記の（１１）式で表される。ここで、サージ吸収素子１２３及び１２４は、図２に示す等価回路で表され、小振幅の高速信号に対しては図２の容量Ｃｚの浮遊容量１０５のみで近似した。

ここで、（１１）式において、下記（１２）式を満たすようにＣｘを設定すれば、入力インピーダンスＺｉｎは周波数特性に依存しなくなる。そしてＣｘを下記（１２）式に設定した上で、下記（１３）式に示すようにＬｘを設定すれば、入力インピーダンスＺｉｎは特性インピーダンスＺｄｏに整合させることができる。

従って、本実施の形態のサージ吸収回路は、半導体デバイス等を高圧の静電気から保護しつつ、差動入力の高速信号に対してもインピーダンス整合に優れたサージ吸収回路とすることができる。

次に、図１８で説明したサージ吸収回路を、積層サージ吸収部品として実現する例を説明する。

図１９は、図１８で説明したサージ吸収回路を積層型の部品として実現した積層サージ吸収部品を層ごとに展開した例である。図１９において、１４１、１４２、１４５、１４６、１４７、１４８及び１４９平面状の絶縁層、１３５ａ、１３５ｂ、１３６ａ、１３６ｂ、１３７ａ、１３７ｂ、１３８ａ及び１３８ｂは誘導素子パターン、１６１及び１６２は入力電極に接続される入力端子、１６３及び１６４は出力電極に接続される出力端子、１５３、１５４、１５５、１５６、１５７及び１５８は絶縁層に設けられたビアホール、１２３ａ、１２３ｂ、１２４ａ、１２４ｂはサージ吸収素子パターン、１３９ａ及び１４０ａはそれぞれ一対の入力端子１６１及び１６２に接続される容量素子パターン、１３９ｂ及び１４０ｂはそれぞれ一対の出力端子１６３及び１６４に接続される容量素子パターンである。共通接続端子１６５は共通電極に接続される。

図１９の積層サージ吸収部品を構成する各絶縁層の構造及び材料は、実施形態１で説明した図９の積層サージ吸収部品と同様である。図１９では、誘導素子パターン１３５ａ、１３６ａ、１３７ａ及び１３８ａと誘導素子パターン１３５ｂ、１３６ｂ、１３７ｂ及び１３８ｂとを異なる絶縁層に形成しているが、同じ絶縁層に形成してもよい。誘導素子パターン１３５ａ、１３６ａ、１３７ａ及び１３８ａと容量素子パターン１３９ａ及び１４０ａと容量素子パターン１３９ｂ及び１４０ｂとをそれぞれ異なる絶縁層に形成しているが、同じ絶縁層に形成してもよい。

図１９で説明した積層サージ吸収部品の外形は図１０で説明したものと同様である。図１０で示す入力電極１１１ａには、図１９で説明した一対の入力端子のうちの一方１６１が接続され、図１０で示す入力電極１１２ａには、図１９で説明した一対の入力端子のうちの他方１６２が接続され、図１０で示す出力電極１１３ａには、図１９で説明した一対の出力端子のうちの一方の端子１６３が接続され、図１０で示す出力電極１１４ａには、図１９で説明した一対の出力端子のうちの他方の端子１６４が接続され、図１０で示す共通接続電極１１５ａ又は１１５ｂには、図１９で説明した共通接続端子１６５が接続される。ここでは、入力電極１１１ａ及び１１２ａと出力電極１１３ａ及び１１４ａを区別しているが、入力側と出力側とが入れ替わってもよい。共通接続電極１１５ａ又は１１５ｂはグランドに接地されることが好ましい。

このようにして完成した積層サージ吸収部品は、相互誘導素子やサージ吸収素子が一体になって形成されているため、小型でかつ浮遊容量を小さくすることができる。また、前述したサージ吸収回路の回路構成であるため、半導体デバイス等を高圧の静電気から保護しつつ、差動入力の高速信号に対してもインピーダンス整合に優れた積層サージ吸収部品とすることができる。また、サージ試験結果も実施形態１の積層サージ吸収部品と同様に良好であった。

本願発明に係るサージ吸収回路及び積層サージ吸収部品は、半導体を搭載した高周波回路基板に適用することができる。

バリスタをサージ吸収回路に適用した従来例を示す図である。バリスタの等価回路を示す図である。従来のサージ吸収回路のＳパラメータを説明する図である。従来のサージ吸収回路のＴＤＲ試験結果を示す図である。２つの誘導素子をバリスタに組み合わせた従来のサージ吸収回路の例を示す図である。誘導素子を２つのバリスタに組み合わせた従来のサージ吸収回路の例を示す図である。本願発明の実施形態に係るサージ吸収回路の回路構成を示す図である。本願発明の実施形態に係るサージ吸収回路の等価回路を示す図である。サージ吸収回路を積層型の部品として実現した積層サージ吸収部品を層ごとに展開した例を示す図である。積層サージ吸収部品の外形を示す図である。サージ試験器の回路を示す図である。積層サージ吸収部品及び負荷抵抗からなる負荷回路にかかる電圧を測定した結果を示す図である。本願発明の実施形態に係るサージ吸収回路の回路構成を示す図である。本願発明の実施形態に係るサージ吸収回路の等価回路を示す図である。サージ吸収素子の等価回路を示す図である。本願発明のサージ吸収回路のＴＤＲ試験結果を示す図である。サージ吸収回路を積層型の部品として実現した積層サージ吸収部品を層ごとに展開した例を示す図である。本願発明の実施形態に係るサージ吸収回路の回路構成を示す図である。サージ吸収回路を積層型の部品として実現した積層サージ吸収部品を層ごとに展開した例を示す図である。

符号の説明

４１：直流電圧源、４２：スイッチ、４３：容量素子、４４：抵抗、４５：スイッチ、
４６及び４７：出力端子、
１１１及び１１２：一対の入力端子、１１１ａ及び１１２ａは一対の入力電極、
１１３及び１１４：一対の出力端子、１１３ａ及び１１４ａ：一対の出力電極、
１１５：共通接続端子、１１５ａ及び１１５ｂ：共通接続電極、
１２１及び１２２：相互誘導素子、１２１ａ、１２１ｂ、１２２ａ及び１２２ｂ：相互誘導素子パターン、
１２３及び１２４：サージ吸収素子、１２３ａ、１２３ｂ、１２４ａ及び１２４ｂ：サージ吸収素子パターン、
１２５、１２６、１２７、１２８、１２９及び１３０：誘導素子、
１３１及び１３２：容量素子、１３１ａ、１３１ｂ、１３２ａ及び１３２ｂ：容量素子パターン、
１３５、１３６、１３７及び１３８：誘導素子、１３５ａ、１３５ｂ、１３６ａ、１３６ｂ、１３７ａ、１３７ｂ、１３８ａ及び１３８ｂ：誘導素子パターン、
１３９及び１４０：容量素子、１３９ａ、１３９ｂ、１４０ａ及び１４０ｂ：容量素子パターン、
１４１、１４２、１４３、１４４、１４５、１４６、１４７、１４８及び１４９：平面状の絶縁層、
１５１、１５２、１５３、１５４、１５５、１５６、１５７及び１５８：絶縁層に設けられたビアホール、
１６１及び１６２：入力端子、１６３及び１６４：出力端子、１６５：共通接続端子、
１７１：可変抵抗、１７２：浮遊容量成分、１７３：浮遊誘導成分
２０１：入出力端子、２０２：共通端子、２０３：バリスタ、２０４：可変抵抗、２０５：浮遊容量、２１１：入力端子、２１２：出力端子、２１３：共通端子、２１４及び２１５：誘導素子、２１６：バリスタ、２２１：入出力端子、２２２：共通端子、２２３及び２２４：バリスタ、２２５誘導素子、

Claims

共通接続端子と、一対の入力端子と、一対の出力端子と、を備えるサージ吸収回路であって、
一次側の一方の端子が前記一対の入力端子のうちの一方に接続され、二次側の反転誘導される一方の端子が前記一対の出力端子のうちの一方に接続され、前記一次側の他方の端子と前記二次側の他方の端子とが接続された第一の相互誘導素子と、
一方の端子が前記第一の相互誘導素子の前記一次側の他方の端子と前記二次側の他方の端子との接続点に接続され、他方の端子が前記共通接続端子に接続された第一のサージ吸収素子と、
一次側の一方の端子が前記一対の入力端子のうちの他方に接続され、二次側の反転誘導される一方の端子が前記一対の出力端子のうちの他方に接続され、前記一次側の他方の端子と前記二次側の他方の端子とが接続された第二の相互誘導素子と、
一方の端子が前記第二の相互誘導素子の前記一次側の他方の端子と前記二次側の他方の端子との接続点に接続され、他方の端子が前記共通接続端子に接続された第二のサージ吸収素子と、
を備えるサージ吸収回路。
前記一対の入力端子のうちの一方と前記一対の出力端子のうちの一方との間に接続された第一の容量素子と、
前記一対の入力端子のうちの他方と前記一対の出力端子のうちの他方との間に接続された第二の容量素子と、
をさらに備えることを特徴とする請求項１に記載のサージ吸収回路。
共通接続端子と、一対の入力端子と、一対の出力端子とを備えるサージ吸収回路であって、
前記一対の入力端子のうちの一方と前記一対の出力端子のうちの一方との間に直列に接続された第一の誘導素子及び第二の誘導素子と、
前記一対の入力端子のうちの一方と前記一対の出力端子のうちの一方との間に接続された第三の容量素子と、
前記直列に接続された第一の誘導素子及び第二の誘導素子の接続点と共通接続端子との間に接続された第三のサージ吸収素子と、
前記一対の入力端子のうちの他方と前記一対の出力端子のうちの他方との間に直列に接続された第三の誘導素子及び第四の誘導素子と、
前記一対の入力端子のうちの他方と前記一対の出力端子のうちの他方との間に接続された第四の容量素子と、
前記直列に接続された第三の誘導素子及び第四の誘導素子の接続点と共通接続端子との間に接続された第四のサージ吸収素子と、
を備えるサージ吸収回路。