JP2006521766A - 直接RFサンプリングのための混合技術のMEMS/BiCMOSによるLCバンドパスシグマ・デルタ変調装置 - Google Patents

直接RFサンプリングのための混合技術のMEMS/BiCMOSによるLCバンドパスシグマ・デルタ変調装置 Download PDF

Info

Publication number
JP2006521766A
JP2006521766A JP2006508745A JP2006508745A JP2006521766A JP 2006521766 A JP2006521766 A JP 2006521766A JP 2006508745 A JP2006508745 A JP 2006508745A JP 2006508745 A JP2006508745 A JP 2006508745A JP 2006521766 A JP2006521766 A JP 2006521766A
Authority
JP
Japan
Prior art keywords
network
modulator
sigma
mems
delta modulator
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2006508745A
Other languages
English (en)
Other versions
JP4468358B2 (ja
Inventor
リンダー、ロイド・エフ.
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Raytheon Co
Original Assignee
Raytheon Co
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Raytheon Co filed Critical Raytheon Co
Publication of JP2006521766A publication Critical patent/JP2006521766A/ja
Application granted granted Critical
Publication of JP4468358B2 publication Critical patent/JP4468358B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03MCODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M3/00Conversion of analogue values to or from differential modulation
    • H03M3/30Delta-sigma modulation
    • H03M3/39Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators
    • H03M3/402Arrangements specific to bandpass modulators
    • H03M3/404Arrangements specific to bandpass modulators characterised by the type of bandpass filters used
    • H03M3/408Arrangements specific to bandpass modulators characterised by the type of bandpass filters used by the use of an LC circuit
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03MCODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M3/00Conversion of analogue values to or from differential modulation
    • H03M3/02Delta modulation, i.e. one-bit differential modulation
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03MCODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M3/00Conversion of analogue values to or from differential modulation
    • H03M3/30Delta-sigma modulation
    • H03M3/39Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators
    • H03M3/392Arrangements for selecting among plural operation modes, e.g. for multi-standard operation
    • H03M3/396Arrangements for selecting among plural operation modes, e.g. for multi-standard operation among different frequency bands
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03MCODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M3/00Conversion of analogue values to or from differential modulation
    • H03M3/30Delta-sigma modulation
    • H03M3/39Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators
    • H03M3/412Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution
    • H03M3/422Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution having one quantiser only
    • H03M3/43Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution having one quantiser only the quantiser being a single bit one
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03MCODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M3/00Conversion of analogue values to or from differential modulation
    • H03M3/30Delta-sigma modulation
    • H03M3/39Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators
    • H03M3/436Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the order of the loop filter, e.g. error feedback type
    • H03M3/438Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the order of the loop filter, e.g. error feedback type the modulator having a higher order loop filter in the feedforward path
    • H03M3/454Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the order of the loop filter, e.g. error feedback type the modulator having a higher order loop filter in the feedforward path with distributed feedback, i.e. with feedback paths from the quantiser output to more than one filter stage

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Compression, Expansion, Code Conversion, And Decoders (AREA)
  • Solid-Sorbent Or Filter-Aiding Compositions (AREA)
  • Filters That Use Time-Delay Elements (AREA)
  • Surface Acoustic Wave Elements And Circuit Networks Thereof (AREA)

Abstract

改良されたシグマ・デルタ変調装置が開示されている。この変調装置100はオンチップLCネットワーク110,118と結合されたマイクロ電気機械システムMEMS技術を使用する。MEMSスイッチはキャパシタおよびインダクタとネットワークとの間の接続、遮断を行いシグマ・デルタ変調装置100の中心周波数および同調範囲を変化させ、各LCネットワーク110,118内の能動素子を除去するために使用される。さらに、MEMSスイッチの使用により、従来のオンチップシグマ・デルタ変調装置設計に関して各LCネットワーク110,118のQが改善される。各LCネットワーク110,118のQの増加により能動的なQ増強回路の必要性が減少し、あるいはなくなり、変調装置100のループ内の固有のフィルタ形状が改善される。さらに、変調装置100のループ146、146’、148、148’による能動素子の歪も改善される。デシメータ252をチップに追加することにより、完全な単一チップLCシグマ・デルタアナログデジタル変換装置250が提供される。

Description

本発明は、シグマ・デルタ変調装置に関し、とくに、マイクロ電気機械システム(MEMS)技術およびBiCMOS技術を使用してフレキシブルな低電力変調装置を提供する単一チップシグマ・デルタ変調装置に関する。
アナログデジタル変換を行う2つの基本的な技術が存在する。ナイキストレート技術として知られている第1の技術を使用するアナログデジタル変換装置(ADC)は、アナログ入力信号に直接応答してデジタル信号を発生する。ナイキストレートADCは、入力信号の期待される最高の周波数成分の2倍の周波数(ナイキスト周波数として知られている)におけるアナログ入力信号をサンプリングする。ナイキストレートADCは、一連の正確に整合したコンポーネントを使用して入力信号をデジタル化する。このナイキストレートADCの分解能および正確さはこれらのコンポーネントの整合に依存する。しかしながら、通常の集積回路処理において高度に正確なコンポーネントを生成することは困難である。
シグマ・デルタ技術として知られている第2の技術を使用するADCは、パルス密度がADC入力における電圧の尺度であるデジタルサンプル流を発生することによりアナログ入力信号を表す。シグマ・デルタADCはシグマ・デルタ変調装置とデシメータとを備えている。その変調装置は、アナログ入力信号とフィードバック信号との間のフィルタ処理された差に応答してデジタル出力信号を発生する量子化器を備えている。フィードバック信号は、デジタルアナログ変換装置(DAC)においてアナログ信号に再変換されるデジタル出力信号である。変調装置はオーバーサンプリングされ、これはサンプリングレートがナイキストレートを超えることを意味する。デシメータは変調装置の出力を再度サンプリングし、ナイキストレートでNビットデータワードを提供する。シグマ・デルタ技術は、ナイキストレートADCによって必要とされる正確に整合したコンポーネント(抵抗およびキャパシタ)の代りに、正確なタイミングによって高い分解能を達成する。
簡単なシグマ・デルタADCは、フィルタ機能を行う単一の積分器と、1ビット量子化器と、および1ビットDACとを備えた1次変調装置を使用する。量子化器は変調装置の出力を2つのレベルの一方だけで提供することができるため、その動作は必然的に線形となる。1次シグマ・デルタ変調装置は、サンプリング周波数において高い量子化雑音を有する。この変調装置中のフィルタの動作は、量子化雑音を、周波数が高くなるとそれだけ一層高く成形する。したがって、変換装置は雑音成形ADCと呼ばれている。デシメータもまたナイキスト周波数における遮断周波数を有するローパス特性を備えたフィルタを含んでいる。サンプリング周波数はナイキスト周波数よりはるかに高いため、フィルタは通常この帯域外量子化雑音を十分に減衰する。
変調ループ中に2つのフィルタを有する2次ADCでは、その帯域外量子化雑音は1次ADCより高いが、しかし帯域内雑音は低い。したがって、帯域外雑音が十分に濾波されることが可能ならば、2次シグマ・デルタ変調装置は良好な性能を有する。必要な減衰は、デシメーションフィルタの次数が変調装置の次数より1つ大きければ達成可能である。より高い次数の変調装置を使用することにより、性能を高めることができる。もっとも、変調装置は次数が高いとそれだけ安定化させることが難しくなる傾向がある。
典型的に、シグマ・デルタ変調装置は、離散した時間ドメイン(たとえば、スイッチキャパシタフィルタを使用して)あるいは連続した時間ドメイン(たとえば、RC、相互コンダクタCおよびLCフィルタを使用して)のいずれかにおいて積分器を設計することにより構成される。離散した時間の変調装置の欠点は、それらが一般に連続した時間の変調装置より遅いことである。他方において、連続した時間の変調装置は典型的にオフチップインダクタにより構成される。もっとも、設計はオンチップインダクタを使用して試みられている。しかしながら、オンチップインダクタ設計は、シリコンにおいてオンチップインダクタに対して利用可能なQの制限を受け、また、雑音と歪を導入する能動的なQ増強回路を必要とする。オンチップインダクタはまた、任意の重要なQ値が存在する所定のインダクタンス値に対する周波数範囲が限られている。さらに、中心周波数同調は能動回路を使用して達成され、それは結果的に、中心周波数が調節されるにしたがって変調装置の全体的な熱雑音フロアを劣化させる。さらに、このような設計は無線周波数でのフレキシビリティ(たとえば、変調装置の特性を動的に調節する能力)を欠いており、したがって広帯域周波数ホッピング能力を含んでいない。
したがって、変調装置の特性を動的に調節し、無線周波数(RF)帯域において周波数ホッピング能力を提供することのできる単一チップのシグマ・デルタ変調装置が必要とされている。さらに、能動的なQ増強回路の個数が減らされ、広い帯域幅にわたって高いQ能力を有するインダクタンス値を有するシグマ・デルタ変調装置を提供することが有効である。
上記の事情を考慮して、本発明は、基板と、この基板上の少なくとも1つの相互コンダクタンス増幅器と、この基板上の少なくとも1つのデジタルアナログ変換装置(DAC)と、この基板上の複数のマイクロ電気機械システム(MEMS)スイッチと、およびこの基板上の少なくとも1つのLCネットワークとを備えており、変調装置の中心周波数が複数のMEMSスイッチの少なくとも1つを使用して修正されるシグマ・デルタ変調装置に関する。
本発明の別の特徴は、基板と、この基板上の少なくとも1つの相互ンダクタンス増幅器と、この基板上の少なくとも1つのデジタルアナログ変換装置(DAC)と、この基板上の少なくとも1つのLCネットワークと、およびこの基板上の少なくとも1つのMEMS可変キャパシタとを備えており、シグマ・デルタ変調装置の中心周波数が少なくとも1つのMEMS可変キャパシタのキャパシタンスを変化させることによって修正されるシグマ・デルタ変調装置に関する。
上記および関連した成果を達成するために、本発明は、以下詳細に説明され、とくに、特許請求の範囲に示されている特徴を含んでいる。以下の説明および添付された図面は、本発明のある例示的な実施形態を詳細に示している。しかしながら、これらの実施形態は、本発明の原理が使用されることのできる種々の方法のいくつかを示しているに過ぎない。本発明の以下の詳細な説明および添付図面から、本発明のその他の特徴、利点および新しい特徴が明らかになるであろう。
以下、添付図面を参照して本発明を詳細に説明する。なお、図面において、同じ参照符号は同じ構成要素を一貫して表している。
図1を参照すると、本発明の1実施形態による4次のシグマ・デルタ変調装置100が示されている。この4次変調装置100は単なる例示に過ぎず、本発明の技術的範囲を逸脱することなくそれより高いまたは低い次数の変調装置が構成されることが可能であることに注意すべきである。さらに、簡明化のために、変調装置100中には種々のコンポーネントおよび回路(たとえば、クロック信号および電源接続)は示されていない。しかしながら、このようなコンポーネントおよび回路の構成は、ここにおける開示に基づいて当業者に明らかであろう。
シグマ・デルタ変調装置100は、たとえば、シリコン・ゲルマニウム(SiGe)基板のような半導体基板102上に構成される。入力端子104はシグマ・デルタ変調装置100によるデジタル形態への変換のためにアナログ信号を受取る。たとえば、複合無線信号を受信するアンテナまたはアンテナアレイ(示されていない)が入力端子104に接続されることができる。この入力端子104は、基板上の低雑音増幅器(LNA)106に電気的に接続されている。LNA106は相互コンダクタンス増幅器であり、入力端子104における電圧を電流に変換し、この電流が第1の合計接合部108に供給される。
第1の合計接合部108はまた、第1の共振LCネットワーク110および第1のノード112に電気的に接続されている。第1の共振LCネットワーク110は、以下においてさらに詳細に説明される。第1の合計接合部108の出力は、相互コンダクタンス増幅器114の入力に電気的に接続されている。相互コンダクタンス増幅器は共振LCネットワーク110において発生された電圧を電流に変換し、この電流が第2の合計接合部116に供給される。
第2の合計接合部116は、第2の共振LCネットワーク118および第2のノード120に電気的に接続されている。第2の合計接合部116の出力は、駆動増幅器122の入力に電気的に接続されている。駆動増幅器122の出力は比較装置124の1つの入力に電気的に接続され、比較装置124の出力は第3のノード126に電気的に接続されている。比較装置124は駆動増幅器122からの出力を比較して電圧を予め設定し、データの1ビット流を生成し、このデータの1ビット流は第3のノード126を介して出力端子128に供給される。第3のノード126はまた、第1のラッチ130の1つの入力に電気的に接続されている。第1のラッチ130の出力は、第4のノード132に電気的に接続されている。
第4のノード132は、第1のデジタルアナログ変換装置(DAC)134の入力と、第2のDAC136の入力と、第2のラッチ138の入力とに電気的に接続されている。第1のDACの出力は第2のノード120に電気的に接続され、第2のDAC136の出力は第1のノード112に電気的に接続されている。
第2のラッチ138の出力は、第5のノード140に電気的に接続されている。第5のノード140は、第3のDAC142の入力と第4のDAC144の入力とに電気的に接続されている。第3のDAC142の出力は第2のノード120に電気的に接続され、第4のDAC144の出力は第1のノード112に電気的に接続されている。第1のフィードバックループ146は、第1のラッチ130および第1のDAC134によって形成されている。第2のフィードバックループ148は、第1のラッチ130および第2のDAC136によって形成されている。第3のフィードバックループ146’は、第1のラッチ130と、第2のラッチ138と、および第3のDAC142とによって形成されている。第4のフィードバックループ148’は、第1のラッチ130と、第2のラッチ138と、および第4のDAC144とによって形成されている。
シグマ・デルタ変調装置100は、単一の基板102上においてマイクロ電気機械システム(MEMS)技術および、たとえば、BiCMOS技術を含む混合された技術を使用することが好ましい。とくに、共振LCネットワーク110、118はMEMS技術を使用して構成され、一方LNA106、相互コンダクタンス増幅器114、駆動増幅器122、比較装置124、ラッチ130、138、DAC134、136、142、144は、たとえば、SiGeのBiCMOS技術を使用して構成されることができる。混合された技術を使用する利点には、シグマ・デルタ変調装置100の寸法、消費電力、雑音および歪の減少が含まれている。寸法の減少は、多数の異なった機能を単一のチップ上に統合した結果である。電力の節約は、電力効率のよいSiGe BiCMOSプロセスの使用、能動的なQ増強回路の減少および、または除去、ならびにMEMS技術の使用の結果達成される。これは結果的に、共振MEMSのLCネットワークのQがオンチップLCネットワークにより達成可能なQよりはるかに高くなるためである。
以下、シグマ・デルタ変調装置100の動作を簡単に説明する。図1を参照して説明を続けると、たとえば、無線周波数(RF)信号のようなアナログ信号は、シグマ・デルタ変調装置100の入力端子104に入力する。RF信号はLNA106によって調整され、それに応答して出力として利得調節されたアナログ信号を供給する。上述したように、LNA106は相互コンダクタンス増幅器であり、LNA106の入力に供給された電圧信号(Vin)を電流信号(I1)に変換し、この電流信号(I1)はLNA106の出力において供給される。1実施形態において、LNAはシングルエンドで差動変換を行い、それによって変調装置100が完全に差動となり、それによって良好な電力供給拒否、共通モード拒否および2次積の消去を行うことが可能になる。LNA106の出力は第1の合計接合部108の正の入力に供給される。第1の合計接合部108の負の入力は、第2のDAC136および第4のDAC144から電流信号(I2)を供給される。第2のDAC136および第4のDAC144は、以下さらに詳細に説明する。第1の合計接合部108は2つの信号(1つは正であり、1つは負である)を合計し、結果的に得られた信号を第1の共振LCネットワーク110に供給する。
以下においてさらに詳細に説明するように、第1の共振LCネットワーク110は、変調装置100の中心周波数および同調範囲を調節する能力を提供する可変的な容量性および誘導性素子を備えている。第1の共振LCネットワーク110は、第1の合計接合部108で合計された電流信号を電圧信号(V1)に変換し、この電圧信号(V1)は相互コンダクタンス増幅器114に供給される。相互コンダクタンス増幅器114はこの電圧信号を電流信号(I3)に変換して戻す(伝達関数はI=GM *Vであり、“I”が出力電流であり、“GM”は増幅器114の利得であり、“V”は増幅器114の入力における電圧である)。相互コンダクタンス増幅器114からの電流信号は第2の合計接合部116の正の入力に供給される。第2の合計接合部116の負の入力は第1のDAC134および第3のDAC142からの電流信号(I4)を供給される。第1のDAC134および第3のDAC142は、以下さらに詳細に説明する。第2の合計接合部は2つの信号(1つは正であり、1つは負である)を合計し、結果的に得られた信号を第2の共振LCネットワーク118に供給する。
第1の共振LCネットワーク110と同様に、第2の共振LCネットワーク118もまた可変的な容量性および誘導性素子を備えている。第2の共振LCネットワーク118は、第2の合計接合部116で合計された電流信号を電圧信号(V2)に変換し、この電圧信号(V2)は駆動増幅器122の入力に供給される。駆動増幅器122は実効的に、予め定められた利得“A”を有し、比較装置124に供給される電圧信号のスケーリングを容易にするバッファ増幅器である。比較装置124は、駆動増幅器122からのフィルタ処理されて利得調節されたアナログ信号(V3)の電圧レベルと予め定められた基準電圧(Vref)を予め定められた時間インターバルで比較する。この予め定められた時間インターバルは、比較装置124がクロックされるレートによって決定される。比較装置124は1ビットのデジタル信号(Vout)(たとえば、1ビット量子化器)を変調装置100の出力端子128に出力する。この1ビットのデジタル流は、予め定められた時間インターバルにおけるアナログ信号(Vin)に相当する基準しきい値を表している。比較装置124の電圧出力はまた第1のラッチ130の入力に供給される。
第1のラッチ130の出力は電圧信号(V4)であり、これは第1のDAC134、第2のDAC136および第2のラッチ138に供給される。第1のラッチ130は、第1および第2のフィードバックDAC134、136に対してデータを適切に設定するために1サイクルの遅延を導入する。第1のDAC134は、第1のラッチ130からの電圧信号を“切替えられた”電流信号(I4’)に変換し、この電流信号(I4’)は第2のノード120に供給される。同様に、第2のDAC136は、第1のラッチ130からの電圧信号を切替えられた電流信号(I2’)に変換し、この電流信号(I2’)は第1のノード112に供給される。
第2のラッチ138は比較装置124の電圧出力を再ラッチし、第3および第4のDAC142、144が駆動される前に、ラッチされた電圧(V5)を供給し、また、第3および第4のDAC142、144により補償される比較装置のフィードバック路において付加的な半サイクルの遅延を導入する(合計1.5サイクル)。第2のラッチ138の効果は、それが信号依存性ジッタ遅延を除去することである。第1および第2のラッチ130、138に関する付加的な詳細ならびにシグマ・デルタ変調装置におけるそれらの使用は、この明細書においてその全文が参考文献とされている米国特許第 6,414,615号明細書に記載されている。
第3のDAC142は、第2のラッチ138からの電圧信号を切替えられた電流信号(I4’’)に変換し、この電流信号(I4’’)は第2のノード120に供給される。同様に、第4のDAC144は、第2のラッチ138からの電圧信号を切替えられた電流信号(I2’’)に変換し、この電流信号(I2’’)は第1のノード112に供給される。各DAC134、136、142、144に対するフィードバックパルス成形利得は、良好な雑音成形動作を達成し、時間ドメインの理想的でないものを部分的に補償するためにDAC切替え電流を同調させることによって調節される。
第1のDAC134の電流出力(I4’)および第3のDAC142の電流出力(I4’’)は、第2のノード120で合計されてフィードバック電流(I4)を生成し、このフィードバック電流(I4)は第2の合計接合部116の負の入力に供給される。同様に、第2のDAC136の電流出力(I2’)および第4のDAC144の電流出力(I2’’)は、第1のノード112で合計されてフィードバック電流(I2)を生成し、このフィードバック電流(I2)は第1の合計接合部108の負の入力に供給される。
図2Aを参照すると、第1の共振LCネットワーク110が示されている。簡単にするために、ここでは第1の共振LCネットワーク110だけを説明する。しかしながら、第2の共振LCネットワーク118は第1の共振LCネットワーク110に類似していることを認識すべきである。第2の共振LCネットワーク118は、第1の共振LCネットワーク110とは異なった素子値、たとえば、各素子のキャパシタンスおよびインダクタンス値を有していてもよいし、あるいはそれは第1の共振LCネットワーク110と同じ素子値を有していてもよい。
第1の共振LCネットワーク110は、ネットワーク110のLおよびC特性を選択するMEMSスイッチを取り入れている。MEMSスイッチと、インダクタと、およびキャパシタは、基板102上に形成されている。MEMSスイッチは、半導体スイッチ(たとえば、半導体トランジスタ、ピンダイオード)にまさるいくつかの利点を与える。とくに、MEMSスイッチは挿入損失が非常に低く(たとえば、45GHzで0.2dB未満)、開いているときに高い分離(たとえば、30dBより大きい)を行う。さらに、このスイッチは、半導体トランジスタおよびピンダイオードと比較して広い周波数応答特性と広い帯域幅を有している。同調可能なフィルタ設計において使用されたとき、これらの利点によって性能と制御が増強される。MEMSスイッチに関するさらに詳細な説明は、この明細書においてその開示全体が参考文献とされている米国特許第 6,046,659号明細書に記載されている。
第1の共振LCネットワーク110のキャパシタンスは、この回路にキャパシタンスを付加し、および、またはそこから除去することによって連続的に調節されてもよい。さらに、LCネットワーク110のインダクタンスは、このLCネットワークにインダクタンスを付加し、および、またはそこから除去することによって変化させられることができる。上述したMEMSスイッチの使用により、キャパシタンスおよびインダクタンスが付加され、除去される。1実施形態において、LCネットワーク110は、このLCネットワークのインダクタンスおよびキャパシタンスの両者を同調させるMEMSスイッチを含んでいる。別の実施形態においては、LCネットワーク110は、このネットワークのキャパシタンスだけを同調させるMEMSスイッチを含んでいる。
共振LCネットワーク110は、第1の端子200および第2の端子202を備えている。第1のMEMSスイッチ204は、一方の端部が第1の端子200に接続され、他方の端部が第1のキャパシタ206の一方の端部に接続されている。第1のキャパシタ206の他方の端部は第2の端子202に接続されている。第2のMEMSスイッチ208は、一方の端部が第1の端子200に接続され、他方の端部が第2のキャパシタ210の一方の端部に接続されている。第2のキャパシタ210の他方の端部は第2の端子202に接続されている。第3のMEMSスイッチ212は、一方の端部が第1の端子200に接続され、他方の端部が第3のキャパシタ214の一方の端部に接続されている。第3のキャパシタ214の他方の端部は第2の端子202に接続されている。
第4のMEMSスイッチ220は、一方の端部が第1の端子200に接続され、他方の端部が第1のインダクタ222の一方の端部に接続されている。第1のインダクタ222の他方の端部は第2の端子202に接続されている。第5のMEMSスイッチ224は、一方の端部が第1の端子200に接続され、他方の端部が第2のインダクタ226の一方の端部に接続されている。第2のインダクタ226の他方の端部は第2の端子202に接続されている。第6のMEMSスイッチ228は、一方の端部が第1の端子200に接続され、他方の端部が第3のインダクタ230の一方の端部に接続されている。第3のインダクタの他方の端部は第2の端子202に接続されている。
3つのMEMSキャパシタおよび3つのMEMSインダクタが示されているが、それより多いまたは少ないキャパシタおよび、またはインダクタが本発明の技術的範囲を逸脱することなく構成されることが可能であることを認識すべきである。さらに、各MEMSスイッチに“開く”および“閉じる”ように命令する制御ラインは、図示されていないことが認識される。しかしながら、これらの制御ラインは、当業者には明白である。
各MEMSスイッチの開閉動作は、バイアス電圧をMEMSスイッチの1以上の制御端子に印加することによって行われる。たとえば、単極MEMSスイッチは4つの端子を有することができ、2つの端子は分離されたスイッチコンタクト用であり、2つ端子は、たとえば、スイッチに開閉を命令するための“制御”接続用である。MEMSスイッチの制御ライン端子に電圧が印加されたとき、アーマチャは静電力によって基板に向って引っ張られる。スイッチが通常開(N.O)の構成である場合、分離されたスイッチコンタクトは、電圧が印加されたときに閉じる。反対に、スイッチが通常閉(N.C)スイッチである場合には、分離されたスイッチコンタクトは、電圧が印加されたときに開く。
以下、図2Aに示されている共振LCネットワーク110の動作を簡単に説明する。最初に、第1のMEMSスイッチ204および第4のMEMSスイッチ220は閉じられており、残り全てのMEMSスイッチは開かれていると仮定する。この状態において、ネットワーク110中の合計キャパシタンスは第1のキャパシタ206のキャパシタンスによって決定され、ネットワーク110中の合計インダクタンスは第1のインダクタ222のインダクタンスによって決定される。キャパシタンスの追加は、開いているMEMSスイッチ208、212の1つを閉じることによって行われることができる。たとえば、第2のMEMSスイッチ208が閉じられた場合、共振LCネットワーク110中の合計キャパシタンスは第1のキャパシタ206のキャパシタンスと第2のキャパシタ210のキャパシタンスを合計することによって決定される。同様に、第2および第3のMEMSスイッチ208、212が閉じられた場合、回路中の合計キャパシタンスは第1のキャパシタ206、第2のキャパシタ210および第3のキャパシタ214のキャパシタンスを合計することによって決定される。キャパシタンスは、はじめの3つのMEMSスイッチ204、208、212の任意のものを開くことによって除去されることができる。
同様に、共振LCネットワーク110のインダクタンスを変化させることができる。インダクタンスは開いているMEMSスイッチ224、228の1つを閉じることにより減少されることができる。たとえば、第5のMEMSスイッチ224が閉じられた場合、共振LCネットワーク110中の合計インダクタンスは第1のインダクタ222および第2のインダクタ226の並列組合せによって決定される。同様に、第5および第6のMEMSスイッチ224、228が閉じられた場合、回路中の合計インダクタンスは第1のインダクタ222、第2のインダクタ226および第3のインダクタ230の並列組合せによって決定される。
図2Bを参照すると、共振LCネットワーク110’の別の実施形態が示されている。この別の実施形態は、上述した第1および第2のLCネットワーク110、118の代りに使用されてもよい。このLCネットワーク110’は、それがMEMSスイッチによりこのネットワークとの間の接続および遮断が行われるインダクタのバンクを備えている点でLCネットワーク110に類似している。しかしながら、キャパシタのバンクは存在しない。その代わり、可変キャパシタンスをネットワーク110’に提供するために1つのMEMS可変キャパシタが使用される。MEMS可変キャパシタは、所定の最小および最大キャパシタンス値内の連続した範囲のキャパシタンスを提供することが可能である。
LCネットワーク110’中には1つのMEMS可変キャパシタ232だけが示されているが、本発明の技術的範囲を逸脱することなく多数のMEMS可変キャパシタが設けられることが可能であることを認識すべきである。
MEMS可変キャパシタ232の一方の端部は第1の端子200に接続されている。MEMS可変キャパシタの他方の端部は第2の端子202に接続されている。MEMS可変キャパシタ232のキャパシタンスは、印加されるアナログ電圧(示されていない)を調節することによって連続的に変化させることが可能である。したがって、MEMS可変キャパシタ232は、LCネットワーク110’の共振周波数が非離散的な方式で連続して変化することを可能にし、それによって非離散的なステップでの周波数ホッピングのフレキジビリティが提供される。
技術的に知られているように、LC回路のLおよびCのあらゆる組合せに対して、L素子のリアクタンス(XL)をC素子のリアクタンス(XC)に完全に等しくする周波数は1つしか存在しない(直列および並列回路の両者において)。この周波数は共振周波数として知られている。共振周波数が直列または並列のLC回路に与えられたとき、XLはXCに等しくなり、回路はその周波数に共振していると言われる。1つのLCネットワークについて、共振周波数は、公式f=1/2π(LC)1/2によって決定され、ここでfは単位がヘルツの共振周波数であり、Lは単位がヘンリーであるこの回路の合計インダクタンスであり、Cは単位がファラドであるこの回路のキャパシタンスである。
共振周波数に対して、各LC回路はそれが任意の他の周波数に対するのとは異なって応答する。このために、LC回路は周波数を分離する能力を有する。したがって、同調可能なLCネットワークは、1つの特定の周波数が通過し、一方その他全ての周波数が拒否されることを可能にするように同調されることができる。LまたはCのいずれか一方あるいはLおよびCの両者の値の増加は、1つの所定の回路の共振周波数を低下させる。LまたはCのいずれか一方あるいはLおよびCの両者の値の減少は、1つの所定の回路の共振周波数を上昇させる。
上記の説明から、当業者は、たとえば、共振LCネットワーク110、118のキャパシタンスを同調させること等により変調装置100の中心周波数が変化可能であることを認識するであろう。同様に、変調装置の同調範囲は、たとえば、共振LCネットワーク110、118のインダクタンスを同調させることにより変化させられることが可能である。共振LCネットワークを同調させる能力は、たとえば、いくつかの周波数の1つから変化し、あるいは“ホップ”する1つの周波数によって情報を送受信する適用等の周波数ホッピング受信機において変調装置100が使用されることを可能にする。さらに、高周波シリコン技術、たとえば、SiGeの使用はRFでの直接サンプリングを可能にする。変調装置100は入ってきたRF周波数において信号を直接サンプリングすることにより下方変換ステップとデジタル化ステップを1つの機能に組合せるため、RF受信機適用において1つの下方変換ステップが除去される。
本発明の別の利点は、MEMSスイッチを使用することにより、共振LCネットワーク110、118中の外部LCコンポーネントに対して半導体スイッチよりも高いQ値(1乃至2GHzの周波数で20乃至50のQ)が生成されることである。高いQ値により能動的なQ増強回路に対する要求は軽減され、あるいはなくなり、したがって共振LCネットワークの費用、寸法および電力要求が減少する。さらに、能動的なQ増強回路がなくなった結果、共に能動的なQ増強回路の固有の成分である歪および雑音が減少する。
共振LCネットワークの高いQ値はまた、シグマ・デルタ変調装置100のフィードバックループ146、146’、148、148’内の固有のフィルタ形状を改善する。これには、フィードバックループ内の能動素子の歪を減少させる効果がある。さらに、オンチップ(たとえば、CMOSにおける)デジタル適応制御装置150は、シグマ・デルタ変調装置100が安定性を維持するためにループパラメータを調節しながら中心周波数を変化させることを可能にするように構成されることができる。さらに、シグマ・デルタ変調装置100は、高速周波数ホッピング受信機として動作するためにデジタルエンハンスメントを利用することができる。これらのエンハンスメントには、たとえば、変調装置100が周波数ホッピング受信機として動作するように、デジタル適応制御装置150によりLCネットワークの共振周波数を変化させることが含まれる。LCネットワークの共振周波数はデジタル的に調節されることが可能であり、それによって変調装置は、周波数ホッピングしている、あるいは時間にわたって周波数を変化させているRF信号を、これらのホッピング周波数に適合するようにLCネットワークの共振周波数をある予め規定された周波数ホッピングレートで変化させることにより受信することが可能になる。これによって、変調装置は本質的に、入ってきた信号周波数シフトを時間にわたって追跡することが可能になる。
図3を参照すると、シグマ・デルタADC250が示されている。デシメータ252はシグマ・デルタ変調装置100に結合され、1つの完全なシグマ・デルタADC250を単一のチップ上に形成している。たとえば、SiGeのBiCMOS技術を使用することにより、シグマ・デルタ変調装置100の1ビット出力流は、同じ基板102上において変調装置100として形成されたデジタルデシメータ252の入力に電気的に接続される。デシメータ252の出力はシグマ・デルタADC250の出力端子254に電気的に接続される。デシメータ252は、変調装置100からのオーバーサンプリングされた信号をナイキスト周波数で出力信号に変換する。デシメータは技術的によく知られているため、ここでは説明しない。
デシメータ252をシグマ・デルタ変調装置100と共に集積することにより、必要とされるチップ間接続数が最少になると共にチップ間接続に関連した電力損失が減少する。シグマ・デルタ変調装置100からデシメータ252へのデジタルデータの移送は、低い消費電力により最大クロックレート、たとえば、100%のクロックレートで行われることができる。
本発明の特定の実施形態が詳細に記載されているが、本発明は技術的範囲が対応的に制限されるものではなく、添付された特許請求の範囲の技術的範囲内の全ての変更、修正および等価なものを含んでいることが認識される。
本発明の1実施形態によるシグマ・デルタ変調装置のブロック図。 本発明の1実施形態によるシグマ・デルタ変調装置において使用される共振LCネットワークの概略図。 本発明の別の実施形態によるシグマ・デルタ変調装置において使用される共振LCネットワークの概略図。 本発明の1実施形態によるシグマ・デルタアナログデジタル変換装置のブロック図。

Claims (12)

  1. 基板(102)と、
    この基板上の少なくとも1つの相互コンダクタンス増幅器(104)と、
    この基板上の少なくとも1つのデジタルアナログ変換装置(DAC)(134、136、142、144)と、
    この基板上の複数のマイクロ電気機械システム(MEMS)スイッチ(204、208、212、220、224、228)と、
    この基板上の少なくとも1つのLCネットワーク(110、118)とを備えており、シグマ・デルタ変調装置の中心周波数が複数のMEMSスイッチの少なくとも1つを使用して修正されるシグマ・デルタ変調装置(100)。
  2. 少なくとも1つのLCネットワークは、複数のキャパシタ(206、210、214)を備えており、変調装置の中心周波数は複数のMEMSスイッチの少なくとも1つを使用して複数のキャパシタの少なくとも1つをLCネットワークに追加するか、あるいはそこから除去することにより修正される請求項1記載の装置。
  3. 少なくとも1つのLCネットワークは、複数のインダクタ(222、226、230)を備えており、変調装置の同調範囲は複数のMEMSスイッチの少なくとも1つを使用して複数のインダクタの少なくとも1つをLCネットワークに追加するか、あるいはそこから除去することにより修正される請求項1または2記載の装置。
  4. 少なくとも1つの相互コンダクタンス増幅器および少なくとも1つのDACは、BiCMOS技術を使用して構成されている請求項1乃至3のいずれか1項記載の装置。
  5. さらに、デジタル適応制御システム(150)を備えている請求項1乃至4のいずれか1項記載の装置。
  6. デジタル適応制御システムは、シグマ・デルタ変調装置の安定性を維持するために少なくとも1つのループパラメータを調節する請求項5記載の装置。
  7. デジタル適応制御システムは、変調装置の中心周波数を調節する請求項5または6記載の装置。
  8. 中心周波数は、複数の周波数の1つからホップするように調節される請求項7記載の装置。
  9. シグマ・デルタ変調装置は、無線周波数において直接サンプリングを行う請求項1乃至8のいずれか1項記載の装置。
  10. さらに、低雑音増幅器(LNA)(106)と、駆動増幅器(122)と、比較装置(124)と、および少なくとも1つのラッチ(130、138)とを備えている請求項1乃至9のいずれか1項記載の装置。
  11. シグマ・デルタ変調装置は、差動アーキテクチャを使用して構成される請求項1乃至10のいずれか1項記載の装置。
  12. さらに、基板上にデシメータ(252)を備えており、このデシメータはシグマ・デルタ変調装置の出力(128)に動作するように結合されている請求項1乃至11のいずれか1項記載の装置。
JP2006508745A 2003-03-19 2004-02-12 直接RFサンプリングのための混合技術のMEMS/BiCMOSによるLCバンドパスシグマ・デルタ変調装置 Expired - Fee Related JP4468358B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US10/391,991 US6693573B1 (en) 2003-03-19 2003-03-19 Mixed technology MEMS/BiCMOS LC bandpass sigma-delta for direct RF sampling
PCT/US2004/004444 WO2004095710A1 (en) 2003-03-19 2004-02-12 Mixed technology mems/bicmos lc bandpass sigma-delta for direct rf sampling

Publications (2)

Publication Number Publication Date
JP2006521766A true JP2006521766A (ja) 2006-09-21
JP4468358B2 JP4468358B2 (ja) 2010-05-26

Family

ID=31188340

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006508745A Expired - Fee Related JP4468358B2 (ja) 2003-03-19 2004-02-12 直接RFサンプリングのための混合技術のMEMS/BiCMOSによるLCバンドパスシグマ・デルタ変調装置

Country Status (11)

Country Link
US (1) US6693573B1 (ja)
EP (1) EP1604458B1 (ja)
JP (1) JP4468358B2 (ja)
KR (1) KR100797663B1 (ja)
AT (1) ATE536664T1 (ja)
AU (1) AU2004231771B2 (ja)
CA (1) CA2502451C (ja)
DK (1) DK1604458T3 (ja)
ES (1) ES2378821T3 (ja)
NO (1) NO337093B1 (ja)
WO (1) WO2004095710A1 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010517354A (ja) * 2007-01-18 2010-05-20 エヌエックスピー ビー ヴィ 切替可能なキャパシタアレイ
JP2013098630A (ja) * 2011-10-28 2013-05-20 Renesas Electronics Corp デルタシグマ変調器および半導体装置
JP2019527946A (ja) * 2016-06-23 2019-10-03 ソルボンヌ、ユニベルシテSorbonne Universite シグマデルタ変調器

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6963297B2 (en) * 2003-11-12 2005-11-08 Northrop Grumman Corporation Delta-sigma digital-to-analog converter assembly
US6894632B1 (en) * 2004-01-14 2005-05-17 Northrop Grumman Corporation Programmable analog-to-digital converter
US7126516B2 (en) 2004-02-28 2006-10-24 Lucent Technologies Inc. Bandpass delta-sigma analog-to-digital converters
US7019886B2 (en) * 2004-05-27 2006-03-28 Hewlett-Packard Development Company, L.P. Light modulator
US7256920B2 (en) * 2004-10-30 2007-08-14 Bookham Technology Plc Electro-optic modulator
JP2006140600A (ja) * 2004-11-10 2006-06-01 Fujitsu Ltd シグマデルタa/d変換器
US7057541B1 (en) * 2004-11-29 2006-06-06 Hrl Laboratories, Llc Delta-sigma modulator using LC resonators
WO2007078649A1 (en) * 2005-12-20 2007-07-12 Bookham Technology Plc Electro-optic modulator
JP2008009608A (ja) * 2006-06-28 2008-01-17 Matsushita Electric Ind Co Ltd シリアルインターフェース装置及び双方向シリアルインターフェースシステム並びにシリアル通信方法
US7885629B2 (en) * 2006-08-03 2011-02-08 Broadcom Corporation Circuit with Q-enhancement cell having programmable bias current slope
US7545301B2 (en) * 2006-12-05 2009-06-09 Electronics And Telecommunications Research Institute Multi-bit delta-sigma modulator
TWI341656B (en) * 2007-07-30 2011-05-01 Mstar Semiconductor Inc Sigma-delta modulator and related method thereof
US8130020B2 (en) 2008-05-13 2012-03-06 Qualcomm Incorporated Switched-capacitor decimator
US7782237B2 (en) * 2008-06-13 2010-08-24 The Board Of Trustees Of The Leland Stanford Junior University Semiconductor sensor circuit arrangement
GB2461510A (en) * 2008-06-30 2010-01-06 Ubidyne Inc Reconfigurable Bandpass Delta-Sigma Modulator
KR101697364B1 (ko) * 2010-02-17 2017-01-17 삼성전자주식회사 공진 주파수 안정화 회로를 구비한 무선 전력 송수신 장치
JP5661509B2 (ja) * 2010-03-02 2015-01-28 住友金属鉱山株式会社 積層体およびその製造方法、並びにそれを用いた機能素子
US9793802B2 (en) 2011-05-18 2017-10-17 Robert Bosch Gmbh MEMS capacitive sensor biasing circuit including an integrated inductor
FR2996387B1 (fr) 2012-09-28 2015-08-07 Univ Pierre Et Marie Curie Paris 6 Modulateur rf sigma delta a couplage capacitif, convertisseur analogique-numerique et appareil comprenant un tel modulateur
WO2015196175A1 (en) * 2014-06-20 2015-12-23 Hrl Laboratories, Llc Interleaved modulator
US9088292B1 (en) 2014-09-08 2015-07-21 Lockheed Martin Corporation Clocking scheme for reconfigurable wideband analog-to-digital converter
US9595974B1 (en) 2014-09-08 2017-03-14 Lockheed Martin Corporation Reconfigurable wideband sub-ranging analog-to-digital converter
US9219490B1 (en) 2014-09-08 2015-12-22 Lockheed Martin Corporation Front end sample and hold circuit for a reconfigurable analog-to-digital converter
US9143146B1 (en) 2014-09-08 2015-09-22 Lockheed Martin Corporation Reconfigurable wideband sub-ranging analog-to-digital converter
WO2017097968A1 (en) 2015-12-10 2017-06-15 Koninklijke Philips N.V. An ultrasound imaging system probe and system, and an imaging method
CN107504964B (zh) * 2017-09-22 2020-12-18 中国科学院上海微系统与信息技术研究所 自时钟数字式微机械陀螺σδm闭环检测电路系统
US10181862B1 (en) * 2018-01-24 2019-01-15 Raytheon Company Parameterizable bandpass delta-sigma modulator
US11092616B2 (en) 2018-11-06 2021-08-17 Invensense, Inc. Method and device for band-pass sensor data acquisition

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5729230A (en) 1996-01-17 1998-03-17 Hughes Aircraft Company Delta-Sigma Δ-Σ modulator having a dynamically tunable continuous time Gm-C architecture
US6535722B1 (en) 1998-07-09 2003-03-18 Sarnoff Corporation Television tuner employing micro-electro-mechanically-switched tuning matrix
US6538588B1 (en) * 2000-09-18 2003-03-25 Qualcomm, Incorporated Multi-sampling Σ-Δ analog-to-digital converter
GB2378831A (en) 2001-08-17 2003-02-19 Stephen Anthony Gerar Chandler High accuracy radio frequency analogue to digital converter

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010517354A (ja) * 2007-01-18 2010-05-20 エヌエックスピー ビー ヴィ 切替可能なキャパシタアレイ
JP2013098630A (ja) * 2011-10-28 2013-05-20 Renesas Electronics Corp デルタシグマ変調器および半導体装置
JP2019527946A (ja) * 2016-06-23 2019-10-03 ソルボンヌ、ユニベルシテSorbonne Universite シグマデルタ変調器

Also Published As

Publication number Publication date
KR20050108408A (ko) 2005-11-16
ES2378821T3 (es) 2012-04-18
DK1604458T3 (da) 2012-02-06
EP1604458B1 (en) 2011-12-07
JP4468358B2 (ja) 2010-05-26
WO2004095710A1 (en) 2004-11-04
AU2004231771B2 (en) 2006-10-05
ATE536664T1 (de) 2011-12-15
KR100797663B1 (ko) 2008-01-23
AU2004231771A1 (en) 2004-11-04
NO337093B1 (no) 2016-01-18
EP1604458A1 (en) 2005-12-14
US6693573B1 (en) 2004-02-17
CA2502451A1 (en) 2004-11-04
NO20054583D0 (no) 2005-10-05
CA2502451C (en) 2012-01-17
NO20054583L (no) 2005-10-05

Similar Documents

Publication Publication Date Title
JP4468358B2 (ja) 直接RFサンプリングのための混合技術のMEMS/BiCMOSによるLCバンドパスシグマ・デルタ変調装置
Van Veldhoven A triple-mode continuous-time ΣΔ modulator with switched-capacitor feedback DAC for a GSM-EDGE/CDMA2000/UMTS receiver
Fujimori et al. A 1.5 V, 4.1 mW dual-channel audio delta-sigma D/A converter
US7532138B2 (en) Delta-sigma modulator and DA converter apparatus including delta-sigma modulator changing order of filter
Henkel et al. A 1-MHz-bandwidth second-order continuous-time quadrature bandpass sigma-delta modulator for low-IF radio receivers
US5917440A (en) Implementing transmission zeroes in narrowband sigma-delta A/D converters
JP4866482B2 (ja) 帯域通過シグマ−デルタ変調のためのシステム及び方法
US9641192B1 (en) Methods and apparatus for a delta sigma ADC with parallel-connected integrators
US20040004565A1 (en) Delta-sigma modulation circuits and methods utilizing multiple noise attenuation bands and data converters using the same
US10530385B2 (en) Sigma-delta modulator
van Veldhoven A tri-mode continuous-time/spl Sigma//spl Delta/modulator with switched-capacitor feedback DAC for a GSM-EDGE/CDMA2000/UMTS receiver
WO2008074922A1 (en) Apparatus comprising frequency selective circuit and method
US10868563B2 (en) Methods and apparatus for an analog-to-digital converter
US8462030B2 (en) Programmable loop filter for use with a sigma delta analog-to-digital converter and method of programming the same
US8169259B2 (en) Active filter, delta-sigma modulator, and system
US7576670B2 (en) Sigma-delta analog-digital converter for an xDSL multistandard input stage
TWI727409B (zh) 處理rf信號的方法和rf接收器
TW202127795A (zh) 放大器、其操作方法以及放大器電路
Koh et al. A sigma-delta ADC with a built-in anti-aliasing filter for Bluetooth receiver in 130nm digital process
US11133820B1 (en) Overload recovery method in sigma delta modulators
Yu et al. Electromechanical-Filter-Based Bandpass Sigma–Delta Modulator
Zhu et al. Fourth-order discrete-time variable centre frequency bandpass sigma-delta modulator
Gaoding A RECONFIGURABLE INTEGRATED RECEIVER FRONT-END FOR HETEROGENEOUS UNDERWATER SENSOR NETWORKS
Breems et al. Continuous-time sigma-delta modulators for highly digitised receivers
Safarian et al. A new low power 2-2 cascaded sigma-delta modulator with the reduced number of op-amps for GSM transceiver applications

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20061128

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20090529

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090602

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090902

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20091006

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100105

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20100126

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20100224

R150 Certificate of patent or registration of utility model

Ref document number: 4468358

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130305

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130305

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140305

Year of fee payment: 4

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees