JP2019527946A - シグマデルタ変調器 - Google Patents

Abstract

可変の中心周波数ｆ０付近の周波数帯域幅を有するアナログ入力信号をサンプリング周波数ｆｓでデジタル出力信号に変換するためのシグマデルタ（ΣΔ）変調器を提供する。ΣΔ変調器は、デジタル出力信号を生成するための量子化器（４２０）と、量子化ノイズを整形するためのループフィルタとを備える。ループフィルタは、周波数ｆ０を中心とする少なくとも１つのサブフィルタ（４３０，４１０）、及びノイズ整形係数（４５１、４５２、４５３）を含む。ΣΔ変調器は、チューニング可能な遅延素子（４５５）と、正規化した中心周波数ｆ０／ｆｓが一定となるようにサンプリング周波数ｆｓを調整するための周波数調整器（４８０）と、Ｔｓ＝１／ｆｓとしたとき、量子化器及びチューニング可能な遅延素子（４５５）によって実行されるループ遅延ｔｄを、正規化したループ遅延ｔｄ／Ｔｓが所定の範囲［ｔｍｉｎ，ｔｍａｘ］に入るように調整するための遅延調整器（４９０）とを更に備える。【選択図】図５

Description

本開示は、シグマデルタ変調器、アナログデジタル変換器、及びシグマデルタ変調器を使用してアナログ信号をデジタル信号に変換する方法に関する。

シグマデルタ変調器は、多くの異なる種類の無線電気通信装置の無線周波数（ＲＦ）受信機を実現するために使用することができる。これらの無線電気通信装置は、例えば、ソフトウェア無線（ＳＤＲ：Ｓｏｆｔｗａｒｅ Ｄｅｆｉｎｅｄ Ｒａｄｉｏ）、コグニティブ無線（ＣＲ：Ｃｏｇｎｉｔｉｖｅ Ｒａｄｉｏ）、モノのインターネット（ＩｏＴ：Ｉｎｔｅｒｎｅｔ ｏｆ Ｔｈｉｎｇｓ）、及び基地局や携帯電話等の複数の用途に使用できる。これらの無線電気通信装置は、例えば、ＧＳＭ／ＧＰＲＳ、ＥＤＧＥ、ＵＭＴＳ、ＬＴＥ、Ｗｉ−Ｆｉ、ＺｉｇＢｅｅ、Ｂｌｕｅｔｏｏｔｈ等の異なる無線電気通信規格に準拠しなければならず、したがって、様々な周波数範囲を有するアナログ入力信号を変換可能でなければならない。

図１は、高度にデジタル化されたＲＦ受信機１００の実施形態の概略図である。ＲＦ受信機１００は、アンテナ５、アンプ１０（ローノイズアンプ、ＬＮＡ：Ｌｏｗ Ｎｏｉｓｅ Ａｍｐｌｉｆｉｅｒ）、ＲＦアナログデジタル変換器（ＡＤＣ：Ａｎａｌｏｇ ｔｏ Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ）１１、第１同相ブランチミキサ１２、第１同相ブランチデシメーションフィルタ１３、デジタル信号プロセッサ（ＤＳＰ：Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）１４、数値制御発振器（ＮＣＯ：Ｎｕｍｅｒｉｃａｌｌｙ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ）１５、π／２の位相シフトを発生させる位相シフタ１６、第２直交ブランチミキサ１７、及び第２直交ブランチデシメーションフィルタ１８を備える。ＮＣＯ１５は、ＡＤＣ１１の出力をダウンコンバートするための２つのミキサ１２、１７のそれぞれが使用する、中心周波数ｆ_０の正弦波信号を生成する。本実施形態では、ＡＤＣ１１は、アンテナ５の近くに位置し、ＬＮＡ１０の直後に配置される。この場合、フィルタ処理及びチャンネル選択だけでなくダウンコンバージョンミキサ等の信号処理機能のほとんどは、簡単にプログラム可能であるデジタル領域に実装されているため、１つの規格から別の規格へと切り換えるときにＲＦ受信機を簡単に再構成できる。この種の受信機は、高度にデジタル化されたＳＤＲ受信機として一般に知られている。

本実施形態では、アナログデジタル変換器（ＡＤＣ）は、シグマデルタＡＤＣ（本明細書中ではΣΔＡＤＣと称する）である。ΣΔＡＤＣは、順方向経路と、順方向経路に供給される少なくとも１つのフィードバック信号を生成するフィードバック経路とを備えるループ回路である。

図２は、順方向経路及びフィードバック経路を有するループを含むΣΔＡＤＣ２００の一実施形態の概略図である。このループは、１つ以上のサブフィルタ２１０、２３０、及び１つ以上のデジタルアナログ変換器（ＤＡＣ：Ｄｉｇｉｔａｌ ｔｏ Ａｎａｌｏｇ Ｃｏｎｖｅｒｔｅｒ）２５１、２５２、２５３を含むループフィルタを備える。順方向経路は、第１サブフィルタ２３０、第２サブフィルタ２１０、及び量子化器２２０を備える。第１サブフィルタ２３０は、アナログ入力信号２０１と第１フィードバック信号２０３との差に適用され、フィルタ処理済み差信号２３１を生成する。第２サブフィルタ２１０は、第１サブフィルタ２３０によって生成されたフィルタ処理済み差信号２３１に適用され、フィルタ処理済み信号２１１を生成する。加算器２４０は、フィルタ処理済み信号２１１及びフィードバック信号２０４から、差信号２４１を生成する。サブフィルタ２１０と加算器２４０との間に更にサブフィルタを追加することによって、ループフィルタの次数を増やしてもよい。量子化器２２０は、差信号２４１から、サンプリング周波数ｆ_ｓでデジタル出力信号２２２を生成する。量子化器２２０の応答時間に起因する時間遅延ｔｑのために、デジタル出力信号２２２は、アナログ入力信号２０１より遅延する。この時間遅延を通常、ΣΔループ遅延ｔ_ｄと称する。フィードバック経路は、順方向経路に供給されるフィードバック信号２０３、２０４、２０５をそれぞれ生成する複数のＤＡＣ２５１、２５２、２５３を備える。ＤＡＣ２５１、２５２、２５３の係数は、定量化ノイズを整形するためのノイズ整形係数である。図２は、フィードバックノイズ整形係数を使用したΣΔＡＤＣを示すが、同じ原理を、フィードフォワード及び／又はフィードバックノイズ整形係数を使用するΣΔＡＤＣに適用することができる。ノイズ整形係数は、ＦＩＲ（Ｆｉｎｉｔｅ Ｉｍｐｕｌｓｅ Ｒｅｓｐｏｎｓｅ：有限インパルス応答）フィルタを備えるＦＩＲＤＡＣを使用して実行してもよい。

異なる無線通信規格の要求事項に適応するために、ΣΔＡＤＣは、異なる帯域幅ＢＷ及び／又は異なる中心周波数ｆ０を有するアナログ入力信号の各々を処理できるように、チューニング可能である必要がある。チューニング可能なΣΔＡＤＣは、ローパスΣΔＡＤＣ又はバンドパスΣΔＡＤＣとして実装されてもよい。チューニング可能なローパスΣΔＡＤＣでは、そのループフィルタは、帯域幅がチューニング可能なローパスフィルタである。チューニング可能なバンドパスΣΔＡＤＣでは、そのループフィルタは、中心周波数ｆ０及び帯域幅の両方がチューニング可能なバンドパスフィルタである。どちらの場合も、ループフィルタのノイズ整形係数は、ΣΔＡＤＣのノイズ伝達関数（ＮＴＦ：Ｎｏｉｓｅ Ｔｒａｎｓｆｅｒ Ｆｕｎｃｔｉｏｎ）が所与の形状を有し所望の帯域幅ＢＷ及び／又は所望の中心周波数ｆ０と一致するように、決定する必要がある。例えば、２００２年に発行された非特許文献１を参照のこと。

このΣΔＡＤＣの性能の向上は、例えば、ループフィルタに高い次数を使用する、オーバーサンプリング比（ＯＳＲ：Ｏｖｅｒｓａｍｐｌｉｎｇ Ｒａｔｉｏ＝ｆ_ｓ／２ＢＷ）を増加させること、及び／又は量子化器のビット数を増加させること、つまりマルチビット量子化器を使用すること、によって実現することができる。

図３Ａ〜図３Ｃは、量子化ノイズのパワースペクトル密度（ＰＳＤ：Ｐｏｗｅｒ Ｓｐｅｔｃｒａｌ Ｄｅｎｓｉｔｙ）の形状をアナログ入力信号の各中心周波数ｆ_０１、ｆ_０２、ｆ_０３に対する周波数の関数として示したものである。サンプリング周波数をｆ_ｓとすると、対象の周波数域は［０，ｆ_ｓ／２］である。アナログ入力信号の所望の周波数帯域３００Ａ、３００Ｂ、３００Ｃは、それぞれ中心周波数ｆ_０１、ｆ_０２、ｆ_０３にその中心があるものとする。これらの曲線は、中心周波数が変化すると、量子化ノイズのパワースペクトル密度（ＰＳＤ）の形状も変化するということを示している。その結果、所望の中心周波数周辺の量子化ノイズを抑制するために、チューニング可能なΣΔＡＤＣのサブフィルタの中心周波数をチューニングする必要がある。

また、各所望の中心周波数ｆ０／帯域幅におけるチューニング可能なΣΔＡＤＣの安定性は、ループフィルタ及びサブフィルタのノイズ整形係数を適切に調整することによって制御する必要がある。

ΣΔＡＤＣの実施形態例が、例えばＬｉｎｄｅｒらによる特許文献１に開示されている。これらの実施形態では、Ｑ値の高いＬＣ共振器を含む微小電気機械システム（ＭＥＭＳ：Ｍｉｃｒｏ Ｅｌｅｃｔｒｏ Ｍｅｃｈａｎｉｃａｌ Ｓｙｓｔｅｍ）技術が使用されている。このΣΔＡＤＣの中心周波数又はチューニング範囲は、ＬＣ共振器の容量をチューニングすることによって変更できる。ΣΔＡＤＣは、１ＧＨｚ〜２ＧＨｚあたりの中心周波数で動作する。

別の例が非特許文献２に記載されており、これには、０〜１ＧＨｚのチューニング範囲を有し７５０ｍＷを消費する変調器が記載されている。

これらのΣΔＡＤＣのチューニングは極めて複雑で、この複雑さのために、チューニング範囲が限られる場合がある。したがって、これらの変調器を適応させる周波数が高くなるほど、複雑さが増し、電力消費が多くなり、ΣΔＡＤＣ回路のサイズが大きくなることが予想される。そのため、このようなΣΔＡＤＣは、多くの用途には使用できないであろうし、小型高密度の無線電気通信装置に組み込めるほど小さくならないであろう。

したがって、様々な周波数帯域を有するアナログ入力信号を変換するのに適した、小型で低消費電力且つシンプルでチューニング可能なΣΔＡＤＣに対するニーズが存在する。

米国特許第６６９３５７３号明細書

Ｈ．Ａｂｏｕｓｈａｄｙ及びＭ．Ｍ．Ｌｏｕｅｒａｔ：「Ｓｙｓｔｅｍａｔｉｃ Ａｐｐｒｏａｃｈ ｆｏｒ Ｄｉｓｃｒｅｔｅ−Ｔｉｍｅ ｔｏ Ｃｏｎｔｉｎｕｏｕｓ−Ｔｉｍｅ Ｔｒａｎｓｆｏｒｍａｔｉｏｎ ｏｆ Ｓｉｇｍａ−Ｄｅｌｔａ Ｍｏｄｕｌａｔｏｒｓ（シグマデルタ変調器の離散時間から連続時間への変換のための系統的アプローチ）」、ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｙｍｐｏｓｉｕｍ ｏｎ Ｃｉｒｃｕｉｔｓ ａｎｄ Ｓｙｓｔｅｍｓ（回路とシステムに関する国際シンポジウム）、ＩＳＣＡＳ’０２、Ｐｈｏｅｎｉｘ ＡＺ，ＵＳＡ、２００２年５月 Ｓｈｉｂａｔａ他：「ＡＤＣ−ｔｏ−１ ＧＨｚ Ｔｕｎａｂｌｅ ＲＦ ΣΔ ＡＤＣ Ａｃｈｉｅｖｉｎｇ ＤＲ＝７４ｄＢ ａｎｄ ＢＷ＝１５０ＭＨｚ ａｔ ｆ０＝４５０ＭＨｚ ｕｓｉｎｇ ５５０ｍＷ（５５０ｍＷを使用し、ｆ０＝４５０ＭＨｚでＤＲ＝７４ｄＢ及びＢＷ＝１５０ＭＨｚを実現するＤＣ〜１ＧＨｚのチューニング可能なＲＦΣΔＡＤＣ）」、ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ（固体素子回路ジャーナル）、４７巻、１２号、２０１２年１２月 Ｓｃｈｅｌｌ他：「Ａ Ｌｏｗ Ｐｏｗｅｒ Ｔｕｎａｂｌｅ Ｄｅｌａｙ Ｅｌｅｍｅｎｔ Ｓｕｉｔａｂｌｅ ｆｏｒ Ａｓｙｎｃｈｒｏｎｏｕｓ Ｄｅｌａｙｓ ｏｆ Ｂｕｒｓｔ Ｉｎｆｏｒｍａｔｉｏｎ（バースト情報の非同期遅延に適した低電力でチューニング可能な遅延素子）」、ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ（固体素子回路ジャーナル）、４３巻、５号、２００８年５月

第１の態様によれば、可変の中心周波数ｆ_０付近の周波数帯域幅を有するアナログ入力信号をサンプリング周波数ｆ_ｓでデジタル出力信号に変換するためのシグマデルタ（ΣΔ）変調器が提供される。ΣΔ変調器は、デジタル出力信号を生成するための量子化器と、量子化ノイズを整形するためのループフィルタを備える。ループフィルタは、周波数ｆ_０を中心とする少なくとも１つのサブフィルタと、ノイズ整形係数とを備える。ノイズ整形係数は、一定であり、中心周波数ｆ_０に依存しない。ΣΔ変調器は、チューニング可能な遅延素子と、正規化した中心周波数ｆ_０／ｆ_ｓが一定となるようにサンプリング周波数ｆ_ｓを調整するための周波数調整器と、Ｔ_ｓ＝１／ｆ_ｓとしたとき、量子化器及びチューニング可能な遅延素子によって実行されるループ遅延ｔ_ｄを、正規化したループ遅延ｔ_ｄ／Ｔ_ｓが所定の範囲［ｔ_ｍｉｎ，ｔ_ｍａｘ］に入るように調整するための遅延調整器とを更に備える。

正規化した中心周波数が固定されていること、ノイズ整形係数が固定されていること、及びチューニング可能な遅延素子の調整によって、ΣΔ変調器の安定性及び所望のノイズ整形を広い範囲の中心周波数で、より簡単に実現できる。

サンプリング周波数ｆ_ｓ＝１／Ｔｓを中心周波数ｆ_０に伴って変化させることによって、正規化したループ遅延ｔｄ／Ｔｓが変化し、これによってΣΔ変調器のノイズ伝達関数（ＮＴＦ：Ｎｏｉｓｅ Ｔｒａｎｓｆｅｒ Ｆｕｎｃｔｉｏｎ）が変更される。出願人は、ループフィルタの全ての係数に対して複雑なチューニングを実行することなく同じＮＴＦを維持するために、量子化器及びチューニング可能な遅延素子によって実行されるループ遅延ｔ_ｄを、正規化したループ遅延ｔ_ｄ／Ｔｓの任意の変化を補償するように、且つΣΔ変調器の安定性を実現し続けるように、調整することができることを示した。

したがって、正規化した中心周波数が固定されており、同時に正規化したループ遅延が所定の範囲内にあることによって、様々な周波数域で動作するためにノイズ整形係数をチューニングする必要がない。チューニングする必要があるのは、サブフィルタの中心周波数だけである。

更に、この調整方法はΣΔ変調器の以下を含む全ての構成に対して有効である。すなわち、シングルビット又はマルチビットの量子化器や、ＤＡＣ（Ｄｉｇｉｔａｌ−ｔｏ−Ａｎａｌｏｇ Ｃｏｎｖｅｒｔｅｒ：デジタルアナログコンバータ）のあらゆる種類、ループフィルタのあらゆる種類（能動ＲＣ、Ｇｍ−Ｃ、又はＬＣフィルタ、ローパスループフィルタ、バンドパスループフィルタ等）、オーバーサンプリング、サブサンプリング等のサンプリング技術のあらゆる種類等を含むものに対して有効である。

実際の結果として、提案のΣΔ変調器は、電力消費に関してより良い性能を提供する。例えば、ΣΔ変調器を、６５ｎｍのＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：相補型金属酸化膜半導体）技術を使用して製造する場合、７ＧＨｚ〜９ＧＨｚの範囲の中心周波数で、１．２Ｖ電源から１６ｍＷを消費する。より一般的には、ＣＭＯＳ実装の場合、９ＧＨｚまでの中心周波数で数十ミリワットの電力消費を実現できる。

第１の態様に係るΣΔ変調器の更なる実施形態は、下記の説明において開示する。

第２の態様によれば、本開示の任意の実施形態に係るΣΔ変調器を備えるアナログデジタル変換器が提供される。

第３の態様によれば、シグマデルタ（ΣΔ）変調器によって、可変の中心周波数ｆ_０付近の周波数帯域幅を有するアナログ入力信号をサンプリング周波数ｆ_ｓでデジタル出力信号に変換するための方法が提供される。ΣΔ変調器は、量子化器と、量子化ノイズを整形するためのループフィルタとを備える。ループフィルタは、周波数ｆ_０を中心とする少なくとも１つのサブフィルタと、ノイズ整形係数とを備える。本方法は、デジタル出力信号を生成するために、ΣΔ変調器によって、アナログ入力信号を処理することを含み、この処理は、中心周波数ｆ_０に依存しない一定のノイズ整形係数を使用して行われる。ΣΔ変調器は、チューニング可能な遅延素子を更に備える。本方法は、正規化した中心周波数ｆ_０／ｆ_ｓが一定となるようにサンプリング周波数ｆ_ｓを調整することと、Ｔ_ｓ＝１／ｆ_ｓとしたとき、量子化器及びチューニング可能な遅延素子によって実行されるループ遅延ｔ_ｄを、正規化したループ遅延ｔ_ｄ／Ｔ_ｓが所定の範囲［ｔ_ｍｉｎ，ｔ_ｍａｘ］に入るように調整することとを更に含む。本方法は、本開示に係る任意のΣΔ変調器を使用して実施することができる。

ΣΔ変調器及び方法の他の態様は、以下の説明及び添付の特許請求の範囲から明らかになろう。

開示の装置及び方法の他の利点及び特徴は、以下の図によって示す説明を読むことによって明らかになろう。図中、類似の参照番号は同様の要素を示す。

図１は、既に説明したように、高度にデジタル化されたＲＦ受信機の一実施形態を示す概略図である。 図２は、既に説明したように、チューニング可能なΣΔ変調器の一実施形態を示す概略図である。 図３Ａ−図３Ｃは、既に説明したように、先行技術に係るチューニング可能なΣΔ変調器の一実施形態において、異なる中心周波数の量子化ノイズの曲線を示す図である。 図４は、本開示に係るチューニング可能なΣΔ変調器の一実施形態を示す概略図である。 図５は、本開示に係るチューニング可能なΣΔ変調器の一実施形態を示す概略図である。 図６は、本開示に係るチューニング可能なΣΔ変調器の量子化ノイズの曲線を示す図である。 図７は、量子化器及びチューニング可能な遅延素子の一実施形態を示す概略図である。 図８は、正規化したループ遅延に対するΣΔ変調器の信号対雑音比の劣化を示す曲線の図である。 図９は、本開示に係るチューニング可能なΣΔ変調器の一実施形態を示す概略図である。 図１０は、本開示に係る方法の一実施形態を示すフローチャートである。

図を参照し、ΣΔＡＤＣの複数の実施形態を詳述する。

図４は、本開示に係るΣΔＡＤＣ４００の一実施形態の概略図である。ΣΔＡＤＣ４００は、可変の中心周波数ｆ_０付近の周波数帯域幅を有するアナログ入力信号４０１をサンプリング周波数ｆ_ｓでデジタル出力信号４２２に変換する。ΣΔＡＤＣ４００は、アナログ入力信号４０１からデジタル出力信号４２１及び４２２を生成する順方向経路４６０と、遅延デジタル出力信号４２２から、順方向経路に供給される１つ以上のフィードバック信号４０３、４０４、４０５を生成するフィードバック経路４７０とを含むループを備える回路である。ΣΔＡＤＣ４００は、図１を参照して説明したＲＦ受信機１００のＡＤＣ１１を実現するために使用することができる。

ループは、１つ以上のサブフィルタ４１０を含むループフィルタ、チューニング可能な遅延素子４５５、及び１つ以上のＤＡＣ４５１、４５２を備える。図４に示す実施形態では、順方向経路４６０は、第１サブフィルタ４３０、第２サブフィルタ４１０、加算器４４０、量子化器４２０、及びチューニング可能な遅延素子４５５を備える。量子化器４２０は、コンパレータ（例えば、エッジトリガ型Ｄフリップフロップ）及び１つ以上のラッチ（図示せず）を備える。第１サブフィルタ４３０は、アナログ入力信号４０１及びフィードバック信号４０３から、信号４３１を生成する。第２サブフィルタ４１０は、アナログ信号４３１及びフィードバック信号４０５から、信号４１１を生成する。加算器４４０は、フィルタ処理済み信号４１１とフィードバック信号４０４との差として差信号４４１を生成する。量子化器４２０は、差信号４４１から、サンプリング周波数ｆ_ｓで第１デジタル信号４２１を生成する。第２デジタル出力信号４２２は、デジタル信号４２１が遅延されたものである。

ループ遅延ｔ_ｄは、ここでは、量子化器４２０によって生じる固定時間遅延ｔ_ｑと、チューニング可能な遅延素子４５５によって生じる可変時間遅延ｔ_ｖａｒとの合計として定義される。ループフィルタの次数は、サブフィルタ４１０と加算器４４０との間にサブフィルタを更に追加することによって増加させることができる。

フィードバック経路は、デジタル出力信号４２２を順方向経路に供給する前にアナログ領域に変換するために使用するＤＡＣ４５１、４５２、４５３を、更に備える。ＤＡＣ４５１、４５２、４５３は、それぞれフィードバック信号４０３、４０４、４０５を生成する。ＤＡＣ４５１、４５２、４５３のフィルタの係数は、定量化ノイズを整形するためのノイズ整形係数である。ノイズ整形係数は一定である。より正確には、ノイズ整形係数は中心周波数に依存しないため、中心周波数が変化しても変化することはない。ループフィルタの伝達関数は、（１つ又は複数の）サブフィルタ４１０、４３０、チューニング可能な遅延素子４５５、及びＤＡＣ４５１、４５２、４５３の伝達関数に依存する。

ΣΔＡＤＣ４００は、量子化器４２０のサンプリング周波数ｆ_ｓを中心周波数ｆ_０の関数として調整するための周波数調整器４８０を、更に備える。１つ以上の実施形態において、周波数調整器４８０は、ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ：位相同期ループ）を使用して実行される。

１つ以上の実施形態おいて、周波数調整器４８０は、正規化した中心周波数ｆ_ｓ／ｆ_０が一定且つ所定の値と等しくなるよう、サンプリング周波数ｆｓを調整するように構成されている。より正確には、所与のΣΔＡＤＣに対し、正規化した中心周波数ｆ_ｓ／ｆ_０が、中心周波数ｆ_０に依存しない所定の値に固定されているため、中心周波数が変化しても変化することはない。別な言い方をすると、サンプリング周波数ｆ_ｓは、中心周波数ｆ_０の１次関数である。

１つ以上の実施形態において、正規化した中心周波数ｆ_ｓ／ｆ_０は４に等しい。４に等しい正規化した中心周波数を使用することによって、図１に示すＲＦ受信機１００のデジタル部の複雑さを低減することができる。実際、ｆ_ｓ＝４ｆ_０に等しいサンプリング周波数ｆ_ｓで、周波数ｆ_０の正弦波ｗ（ｔ）＝ｓｉｎ（２πｆ_０ｔ）をサンプリングすると、ｔ＝０、１／ｆ_ｓ、２／ｆ_ｓ、及び３／ｆ_ｓにおいて、それぞれｗ（０）＝０、ｗ（１／ｆｓ）＝ｗ（π／２）＝１、ｗ（２／ｆｓ）＝ｗ（π）＝０、及びｗ（３／ｆｓ）＝ｗ（３π／２）＝−１に対応する４つのサンプルが生成される。したがって、この４つのサンプルは、少ないビット数、例えば、１ビットで符号化することができ、それに応じて、デシメーションフィルタ１３及び１８を簡単にすることができる。

１つ以上の実施形態において、サブフィルタ４１０の中心周波数は、ＡＤＣの所望の中心周波数ｆ_０に調整される。これらのサブフィルタは、１つ又は複数のオペアンプを使用した能動共振器、又はＬＣ型受動共振器を備えてもよい。１つ以上の実施形態において、正規化した中心周波数ｆ_ｓ／ｆ_０、及び正規化したループ遅延ｔｄ／Ｔｓは一定に保たれる。これは、周波数調整器４８０を使用してサンプリング周波数ｆ_ｓを調整すること、及び遅延調整器４９０を使用してループ遅延ｔｄを調整することによって実現される。ノイズ整形係数は一定である。図４に、フィードバックＤＡＣ４５１、４５２、４５３を使用してノイズ整形係数を実現する１つの技術を示す。これらのＤＡＣは、通常、電流源の値によってノイズ整形係数の値が決まるスイッチング電流源を使用して、実現される。ノイズ整形係数も、ＦＩＲＤＡＣ、フィードフォワード係数、又はこれらの技術全てを組み合わせたものを使用して、実現することができる。

図４には、順方向経路にチューニング可能な遅延素子をもつΣΔＡＤＣの一実施形態の例を示しているが、チューニング可能な遅延素子は、順方向経路及び／又はフィードバック経路中にあってもよい。

図５は、本開示に係るΣΔＡＤＣ５００の一実施形態の概略図である。ΣΔＡＤＣ５００は、図４のΣΔＡＤＣ４００と同一又は類似した要素を含み、それらは同じ参照番号で示されている。よって、これらの要素について、再度の説明はしない。追加部の詳細又は差異のみを説明する。ΣΔＡＤＣ５００のループフィルタは、１つ以上のサブフィルタ４１０、４３０、チューニング可能な遅延素子４５５、及び１つ以上のＤＡＣ４５１、４５２、４５３を備える。

サブフィルタ４３０は、アナログ入力信号４０１及びフィードバック信号４０３から差信号を生成する共振器及び加算器を備えてもよい。サブフィルタ４３０は、フィルタ処理済み信号４３１を生成する。

サブフィルタ４１０は、フィルタ処理済み信号４３１及びフィードバック信号４０５から差信号を生成するための共振器及び加算器を備えてもよい。サブフィルタ４１０は、フィルタ処理済み信号４１１を生成する。

ＤＡＣ４５１は、サブフィルタ４３０に供給するためのフィードバック信号４０３を生成する。図５に示す実施形態において、ＤＡＣ４５１は、１つ以上のノイズ整形係数ｍ_０〜ｍ_ｉを有する。

ＤＡＣ４５３は、サブフィルタ４１０に供給するためのフィードバック信号４０５を生成する。図５に示す実施形態において、ＤＡＣ４５３は、１つ以上のノイズ整形係数ｉ_０〜ｉ_ｊを有する。

ＤＡＣ４５２は、加算器４４０用フィードバック信号４０４を生成する。図５に示す実施形態において、ＤＡＣ４５２は、１つ以上のノイズ整形係数ｃ_０〜ｃ_ｋを有する。

図５には、フィードバック経路にノイズ整形係数を有するΣΔＡＤＣの一実施形態の例を示しているが、ノイズ整形係数は、順方向経路及び／又はフィードバック経路中にあってもよい。

図６は、量子化ノイズのパワースペクトル密度（ＰＳＤ）曲線の形状を入力信号周波数の関数として示している。アナログ入力信号４０１の所望の周波数帯域６００は、ｆ_ｓ／４に等しい中心周波数ｆ_０１に、その中心があるものとする。これらの曲線は、正規化した中心周波数が一定のとき、すなわち、一定の値に定められたとき、量子化ノイズのパワースペクトル密度（ＰＳＤ）の形状も一定であるということを示している。その結果、ΣΔＡＤＣのノイズ整形係数は一定となる。これらのノイズ整形係数は、フィードフォワード経路で実行するか、フィードバック経路で実行するかに依らず一定である。これらのノイズ整形係数は、中心周波数ｆ_０が変化しても調整する必要がない。しかし、サブフィルタ４３０、４１０の中心周波数は、依然として、所望の周波数帯域６００に調整する必要がある。一例として、図５を再度参照すると、所望の中心周波数に対し、サブフィルタ４３０、４１０の中心周波数及びサンプリング周波数ｆｓは周波数調整器４８０を使用して調整され、ループ遅延ｔｄは遅延調整器４９０を使用して調整されるが、本実施形態においてフィードバックＤＡＣ４５１、４５３、４５２によって実行されるノイズ整形係数ｍ_０〜ｍ_ｉ、ｉ_０〜ｉ_ｊ、ｃ_０〜ｃ_ｋは一定である。

チューニング可能な遅延素子４５５は、調整可能な遅延である。１つ以上の実施形態において、ΣΔＡＤＣ４００は更に、ΣΔＡＤＣ４００のループのループ遅延ｔ_ｄを調整するための遅延調整器４９０を備える。ループ遅延ｔ_ｄは、ここでは、量子化器４２０によって生じる固定時間遅延ｔ_ｑと、チューニング可能な遅延素子４５５によって生じる可変時間遅延ｔ_ｖａｒとの合計として定義される。

１つ以上の実施形態において、ループ遅延ｔ_ｄは、正規化したループ遅延ｔ_ｄ／Ｔ_ｓが所定の範囲Ｒｄ＝［ｔ_ｍｉｎ，ｔ_ｍａｘ］内になるように、サンプリング周波数ｆ_ｓの関数として調整される。ここで、Ｔ_ｓ＝１／ｆ_ｓである。所定の範囲Ｒｄ＝［ｔ_ｍｉｎ，ｔ_ｍａｘ］は、ｔ_ｍｉｎ＝ｔ_ｍａｘであってもよく、それゆえ正規化したループ遅延ｔ_ｄ／Ｔ_ｓは固定されたままとなる。

ループ遅延ｔ_ｄの調整は、別の方法で行ってもよい。１つ以上の実施形態において、チューニング可能な遅延素子４５５は、プログラム可能な遅延であり、遅延調整器は、プログラム可能な遅延をプログラムするための回路である。

非特許文献３に、ΣΔＡＤＣ４００のチューニング可能な遅延素子４５５を実行するのに適したチューニング可能な遅延素子の実施形態が記載されている。この論文で提案されている技術は、かなり複雑であり、広い面積を必要とし消費電力が大きい。以下に、正規化したループ遅延がＳＮＲの劣化の小さい所定の範囲内に入るようにするために、ループ遅延を調整する簡単な技術を提案する。

１つ以上の実施形態において、量子化器４２０及びチューニング可能な遅延素子４５５は、カスケード接続された複数のラッチを備える。

図７に、カスケード接続されたラッチを使用した量子化器４２０及びチューニング可能な遅延素子４５５の実施形態を示す。

１つ以上の実施形態において、量子化器４２０は、プリアンプ４２３と、それに続く、直列に接続され周波数ｆ_ｓのクロック信号でクロック制御される固定数Ｍ個のカスケード接続のラッチＬＦ_１、ＬＦ_２、…、ＬＦ_Ｍと、を備える。ラッチ（ＬＦ_１〜ＬＦ_Ｍ）を制御するために使用されるクロック信号ｃｌｋは、周波数ｆ_ｓのサンプリング信号である。

量子化器４２０によって実行される遅延ｔ_ｑ＝（Ｍ−１）（Ｔｓ／２）は、サンプリング周期の半分の固定倍数である。量子化器のカスケード接続されたラッチ（ＬＦ_１〜ＬＦ_Ｍ）は、連続して互いにトグル切換するようにクロック制御される。例えば、量子化器４２０がＭ＝３個のラッチＬＦ_１、ＬＦ_２、ＬＦ_３を備える場合、ラッチＬＦ_１及びＬＦ_３はクロック信号によって制御され、一方、ラッチＬＦ_２は、反転したクロック信号によって制御される。

１つ以上の実施形態において、チューニング可能な遅延素子４５５は、直列接続された複数Ｐ個のカスケード接続されたラッチＬＶ_１、ＬＶ_２、…、ＬＶ_Ｐと、それに続くインバータ４５７を備える。ラッチ（ＬＶ_１〜ＬＶ_Ｐ）は、周波数ｆ_ｓのクロック信号によってクロック制御される。ラッチ（ＬＶ_１〜ＬＶ_Ｐ）を制御するために使用されるクロック信号ｃｌｋは、周波数ｆ_ｓのサンプリング信号である。

チューニング可能な遅延素子４５５によって実行される遅延ｔ_ｖａｒ＝Ｐ（Ｔｓ／２）は、サンプリング周期の半分の可変の倍数である。チューニング可能な遅延素子４５５のカスケード接続されたラッチ（ＬＶ_１〜ＬＶ_Ｐ）は、全部を全く同様にクロック制御してもよいし、トグル切換するようにクロック制御してもよい。トグル切換するクロックをもつ２つのカスケード接続されたラッチは、クロック周期の半分（Ｔｓ／２）の遅延を有する。一方、同一クロックをもつ２つのカスケード接続されたラッチは、理論的には遅延がゼロになる。

複数のラッチＬＶ_１〜ＬＶ_Ｐの各ラッチは、クロック信号又は反転したクロック信号である制御信号ｃｌｋを受ける。クロック信号の選択を直列の１つのラッチＬＶ_ｉから次のラッチＬＶ_ｉ＋１に交互に切り換えることによって、チューニング可能な遅延素子４５５の各ラッチによって実行される遅延ｔ_ｉは、サンプリング周期の半分Ｔ_ｓ／２＝１／２ｆ_ｓに等しくなる。したがって、チューニング可能な遅延素子４５５によって実行される時間遅延ｔ_ｖａｒは、Ｐ（Ｔｓ／２）と等しい。

反対に、ラッチにクロック信号のみを供給すると、チューニング可能な遅延素子４５５の各ラッチによって実行される遅延ｔ_ｉは、（理論的には）ゼロに等しくなる。したがって、チューニング可能な遅延素子４５５によって実行される時間遅延ｔ_ｖａｒは、ゼロに等しくなる。

したがって、チューニング可能な遅延素子４５５によって実行される時間遅延ｔ_ｖａｒは、クロック信号又は反転したクロック信号を各ラッチＬＶ_１、ＬＶ_２、…、ＬＶ_Ｐに選択的に送ることによって、ｔ_ｖａｒ１＝０とｔ_ｖａｒ２＝Ｐ（Ｔｓ／２）との間に調整することができる。例えば、Ｐ＝４で、トグル切換のラッチを実行した場合、時間遅延ｔ_ｖａｒを、ｔ_ｖａｒ１＝０とｔ_ｂ２＝２Ｔ_ｓとの間に調整することができる。

遅延調整器４９０は、複数のラッチＬＶ_１、ＬＶ_２、…、ＬＶ_Ｐの各ラッチに、クロック信号又は反転したクロック信号である制御信号を送るように構成されている。量子化器４２０のラッチとは異なり、チューニング可能な遅延素子４５５のラッチＬＶ_１〜ＬＶ_Ｐの制御に使用されるクロック信号は、特に、サンプリング周波数ｆ_ｓ及び中心周波数ｆ_０によって時間とともに変えることができる。

１つ以上の実施形態において、チューニング可能な遅延素子４５５内のトグル切換するラッチの数は、ΣΔＡＤＣ４００を他の周波数域で使用可能にするために調整することができる。

図７の実施形態によれば、ΣΔＡＤＣ４００のループ遅延ｔ_ｄは、量子化器４２０及びチューニング可能な遅延素子４５５のＮ＝Ｍ＋Ｐ個の直列のトグル切換するラッチによって実行される。最大ループ遅延ｔ_ｄは理論的には、以下の式で表される。
［数１］
ｔ_ｄｍａｘ＝（Ｎ−１）Ｔ_ｓ／２

実際の実行においては、ΣΔＡＤＣ４００のループ遅延ｔ_ｄは、以下となる。
［数２］
ｔ_ｄｍａｘ＝（Ｎ−１）Ｔ_ｓ／２＋ｔ_ε

ここで、ｔ_ε＝ｔ_ｒｅｇ＋ｔ_{ｉｎｖｅｒｔｅｒ}＋ｔ_ＤＡＣであり、ｔ_ｒｅｇは、チューニング可能な遅延素子４５５の最後のラッチの再生時間、ｔ_{ｉｎｖｅｒｔｅｒ}は、チューニング可能な遅延素子４５５のインバータ４５７による時間遅延、ｔ_ＤＡＣは、フィードバック経路中のデジタルアナログコンバータ４５１、４５２、４５３の時間遅延である。

したがって、正規化したループ遅延は以下となる。
［数３］
ｔ_ｄ／Ｔｓ＝（Ｎ−１）／２＋ｔ_ε／Ｔｓ

正規化したループ遅延の最初の部分（Ｎ−１）／２は、サンプリング周期Ｔｓにもプロセスパラメータにも依存せずに明確に定義されているが、もう一方の部分ｔ_ε／Ｔｓは、サンプリング周期Ｔｓに依存しており、一般に制御不可能である。

図８は、ΣΔＡＤＣ５００の信号対雑音比（ＳＮＲ）の変化を正規化したループ遅延ｔ_ｄ／Ｔ_ｓの関数として表した曲線を示す。この曲線は、所与のΣΔのアーキテクチャ及びサンプリング周波数ｆ_ｓに対して行ったシミュレーションの結果である。この曲線の形状から分かるように、正規化したループ遅延ｔ_ｄ／Ｔ_ｓが、公称ループ遅延ｔ_ｎｏｍ付近のＲ_ｄ＝［ｔ_ｍｉｎ，ｔ_ｍａｘ］の範囲にあるとき、ＳＮＲの劣化はほとんど又は全く無い。１つ以上の実施形態において、範囲Ｒｄ＝［ｔ_ｍｉｎ，ｔ_ｍａｘ］は、［１．２；１．７］と等しく、ｔ_ｎｏｍ＝１．５である。正規化したループ遅延の変化を補償するために、ΣΔＡＤＣ５００の正規化したループ遅延をＲｄ＝［ｔ_ｍｉｎ，ｔ_ｍａｘ］＝［１．２；１．７］の範囲内に維持するようにチューニング可能な遅延素子４５５の時間遅延ｔ_ｖａｒを調整することができる。それにより、ΣΔＡＤＣ５００において、ループ遅延ｔ_ｄが１．２Ｔｓと１．７Ｔｓの間で変化する場合と同じＳＮＲが実現される。

図９は、本開示に係るΣΔＡＤＣ９００の一実施形態の概略図である。本実施形態は、ＣＭＯＳ技術を使用して実施することができる。全体のΣΔ設計は、公称ループ遅延ｔ_ｎｏｍに対して最適化されている。報告されたΣΔＡＤＣは最適化され、そのノイズ整形係数は、公称ループ遅延ｔ_ｎｏｍ＝１．５Ｔｓをもつループフィルタに対して計算されている。図９に示すように、ＤＡＣ４５２のノイズ整形係数の数は、１つのフィードバック係数に減らしてもよい。ΣΔＡＤＣ９００は、ＬＣフィルタ４５１、１ビットコンパレータ４２０、チューニング可能な遅延素子４５５、及び非ゼロ復帰（ＮＲＺ：Ｎｏｎ−Ｒｅｔｕｒｎ−ｔｏ−Ｚｅｒｏ）フィードバックＤＡＣ４５２で構成することができる。ＬＣフィルタ４５１は、入力相互コンダクタンスＧｍ及びＬＣタンクによって構成することができる。入力相互コンダクタンスＧｍは、入力電圧をフィードバックノードにおいて電流加算が可能な電流に変換する。ＬＣタンクは、差動インダクタ、２個のコンデンサバンク、及び負の相互コンダクタンスＧｍｑによって構成される。

ΣΔＡＤＣ５００の量子化器４２０内、及びチューニング可能な遅延素子４５５内に使用されるラッチの総数Ｎ＝Ｐ＋Ｍに依って、正規化したループ遅延が、サンプリング周波数ｆ_ｓとともにどのように変化するかを、以下の表に示す。この表において、Ｍ＝２、Ｐ＝２、Ｎ＝Ｐ＋Ｍ＝４である。トグル切換のラッチの個数は、Ｍ＝２からＮ＝４まで変化する。
＊全ての連続するラッチをトグル切換
＊＊最後の２個のラッチをトグル切換無し
＊＊＊最後の３個のラッチをトグル切換無し

ＧＨｚ域の高サンプリング周波数に到達するために、これらのラッチは、ソース結合論理（ＳＣＬ：Ｓｏｕｒｃｅ Ｃｏｕｐｌｅｄ Ｌｏｇｉｃ）技術を使用して実施されている。ラッチ２個の場合、サンプリング周波数が７ＧＨｚ〜１２ＧＨｚのとき、正規化したループ遅延ｔ_ｄ／Ｔ_ｓは、Ｒｄ＝［ｔ_ｍｉｎ，ｔ_ｍａｘ］＝［１．２；１．７］の範囲内である。この場合、サンプリング周波数が７ＧＨｚ未満のとき、正規化したループ遅延ｔ_ｄ／Ｔ_ｓは、ｔ_ｍｉｎ未満である。ラッチ３個の場合、正規化したループ遅延ｔ_ｄ／Ｔ_ｓは、周波数が２ＧＨｚ〜７ＧＨｚのときＲｄ＝［ｔ_ｍｉｎ，ｔ_ｍａｘ］＝［１．２；１．７］の範囲内であり、サンプリング周波数が７ＧＨｚ超えるときｔ_ｍａｘを超える。ラッチ４個の場合、周波数が２ＧＨｚのとき、正規化したループ遅延ｔ_ｄ／Ｔ_ｓは、Ｒｄ＝［ｔ_ｍｉｎ，ｔ_ｍａｘ］＝［１．２；１．７］の範囲内である。この場合、サンプリング周波数が２ＧＨｚを超えるとき、正規化したループ遅延ｔ_ｄ／Ｔ_ｓは、ｔ_ｍａｘよりも大きくなる。

この表は、正規化したループ遅延が適切な範囲Ｒｄ＝［ｔ_ｍｉｎ，ｔ_ｍａｘ］＝［１．２；１．７］内になるようにループ遅延の調整を行うことができることを示している。正規化したループ遅延の調整は、チューニング可能な遅延素子４５５の時間遅延ｔ_ｖａｒを調整することによって行うことができる。この調整は、ＳＮＲの劣化が所与の閾値未満になるように行うことができる。

１つ以上の実施形態において、遅延調整器４９０は、チューニング可能な遅延素子４５５の遅延ｔ_ｖａｒをクロック信号のクロック周期の半分の所定数に調整するように構成されている。使用するラッチの数は、所望のサンプリング周波数ｆ_ｓの範囲に依存する。例えば、２ＧＨｚ〜１２ＧＨｚのサンプリング周波数の範囲をカバーするように、ラッチの数は、量子化器４２０内にＭ＝２個のラッチ、チューニング可能な遅延素子４５５内にＰ＝２個のラッチでＮ＝４個である。前述したように、正規化したループ遅延は、選択するラッチの数に対して更に調整することができる。

図１０は、可変の中心周波数ｆ_０周囲の無線周波数帯域幅を有するアナログ入力信号を、サンプリング周波数ｆ_ｓでデジタル出力信号に変換する方法の実施形態のステップを示す。この変換は、本開示に係るシグマデルタ（ΣΔ）変調器によって実行される。ΣΔ変調器は、順方向経路及びフィードバック経路をもつループを備える。ループは、量子化器及びループフィルタを備える。ループフィルタは、周波数ｆ_０を中心とした１つ又は複数のサブフィルタ、チューニング可能な遅延素子４５５、及び順方向経路内又はフィードバック経路内にあるノイズ整形係数を含む。これらのフローチャート内の種々のステップは、順次示され説明されているが、一部の又は全てのステップを異なる順序で実行してもよく、組み合せたり、省略したりしてもよい。一部の又は全てのステップは、並行に実行してもよい。

１つ以上の実施形態において、本方法はサブフィルタの中心周波数ｆ_０を調整するステップ１００５を含む。調整は通常、デジタル制御信号によって行われる。

１つ以上の実施形態において、本方法は、サンプリング周波数ｆ_ｓを、正規化した中心周波数ｆ_０／ｆ_ｓが一定となるように調整する、ステップ１０１０を含む。

１つ以上の実施形態において、本方法は、正規化したループ遅延ｔ_ｄ／Ｔ_ｓが所定の範囲［ｔ_ｍｉｎ，ｔ_ｍａｘ］内となるように、量子化器（４２０）及びチューニング可能な遅延素子（４５５）が実行するループ遅延ｔ_ｄを調整する、ステップ１０２０を含む。ここで、Ｔ_ｓ＝１／ｆ_ｓである。この調整は、図７又は図９を参照して説明した実施形態に従って行ってもよい。

本方法は更に、ループフィルタによってアナログ入力信号からデジタル出力信号を生成するステップ１０５０を含む。ループフィルタのノイズ整形係数は一定であり、中心周波数ｆ_０に依存しない。ステップ１５０は、アナログ入力信号及びフィードバック経路によって生成されたフィードバック信号から差信号を生成するステップ、少なくとも１つのサブフィルタによって差信号をフィルタ処理するステップ、及び量子化器によってデジタル出力信号を生成するステップを含んでも良い。

１つ以上の実施形態において、フィルタ処理は、チューニング可能な中心周波数ｆ_０をもつ伝達関数を有する少なくとも１つのサブフィルタによって行われる。

複数の詳細な実施形態例によって説明しているが、本明細書に係るシグマデルタ変調器は、当業者にとって明らかな種々の変形形態、修正形態、及び改良形態を含む。これらの種々の変形形態、修正形態、及び改良形態は、以下の特許請求の範囲によって定義されるような開示の装置又は方法の範囲内にあることが理解される。

Claims (10)

1. 可変の中心周波数ｆ_０付近の周波数帯域幅を有するアナログ入力信号をサンプリング周波数ｆ_ｓでデジタル出力信号に変換するためのシグマデルタ（ΣΔ）変調器（４００，５００，９００）であって、
   前記ΣΔ変調器は、
   前記デジタル出力信号を生成するための量子化器（４２０）と、
   周波数ｆ_０を中心とする少なくとも１つのサブフィルタ（４３０，４１０）と、ノイズ整形係数（４５１、４５２、４５３）とを含む、量子化ノイズを整形するためのループフィルタとを備え、
   前記ノイズ整形係数は、一定で、前記中心周波数ｆ_０に依存せず、
   前記ΣΔ変調器は、
   チューニング可能な遅延素子（４５５）と、
   正規化した中心周波数ｆ_０／ｆ_ｓが一定となるように、前記サンプリング周波数ｆ_ｓを調整するための周波数調整器（４８０）と、
   Ｔ_ｓ＝１／ｆ_ｓとしたとき、前記量子化器及び前記チューニング可能な遅延素子（４５５）によって実行されるループ遅延ｔ_ｄを、正規化したループ遅延ｔ_ｄ／Ｔ_ｓが所定の範囲［ｔ_ｍｉｎ，ｔ_ｍａｘ］内に入るように調整するための遅延調整器（４９０）と
   を更に備えることを特徴とするΣΔ変調器。
2. 前記所定の範囲［ｔ_ｍｉｎ、ｔ_ｍａｘ］は、前記中心周波数ｆ_０に依存せず、前記ループ遅延ｔ_ｄは、前記中心周波数ｆ_０及び前記サンプリング周波数ｆ_ｓの関数である値に調整される、請求項１に記載のΣΔ変調器。
3. ｔ_ｍｉｎ＝ｔ_ｍａｘである、請求項１又は２に記載のΣΔ変調器。
4. 前記チューニング可能な遅延素子（４５５）は、複数のカスケード接続されたラッチを備え、
   前記遅延調整器は、前記ループ遅延ｔ_ｄを、前記複数のカスケード接続されたラッチを制御するクロック信号のクロック周期の半分の数に調整するように構成される、
   請求項１〜３のいずれかに記載のΣΔ変調器。
5. 前記遅延調整器は、前記クロック信号及び反転したクロック信号を含むグループから選択されたクロック信号を、前記複数のカスケード接続されたラッチの各ラッチに送るように構成される、請求項４に記載のΣΔ変調器。
6. 前記チューニング可能な遅延素子（４５５）は、プログラム可能な遅延素子であり、遅延調整器は、前記プログラム可能な遅延をプログラムするための回路である、請求項１〜５のいずれかに記載のΣΔ変調器。
7. 請求項１〜６のいずれかに記載のシグマデルタ変調器を備えるシグマデルタアナログデジタル変換器（ΣΔＡＤＣ）。
8. 無線信号を受信するための無線インタフェースと、前記無線信号をデジタル信号に変換するための請求項７に記載のアナログデジタル変換器とを備える電気通信装置。
9. 量子化器（４２０）と、
   周波数ｆ_０を中心とする少なくとも１つのサブフィルタ（４３０，４１０）と、ノイズ整形係数（４５１、４５２、４５３）とを含む、量子化ノイズを整形するためのループフィルタと、
   を備えるシグマデルタ（ΣΔ）変調器によって、
   可変の中心周波数ｆ_０付近の周波数帯域幅を有するアナログ入力信号をサンプリング周波数ｆ_ｓでデジタル出力信号に変換するための方法であって、
   前記デジタル出力信号を生成するために、前記ΣΔ変調器によって、前記アナログ入力信号を処理すること（１０５０）を含み、
   前記方法において、
   前記処理は、前記中心周波数ｆ_０に依存しない一定のノイズ整形係数を使用して行われ、
   前記ΣΔ変調器は、チューニング可能な遅延素子（４５５）を更に備え、
   前記方法は、
   正規化した中心周波数ｆ_０／ｆ_ｓが一定となるように、前記サンプリング周波数ｆ_ｓを調整すること（１０１０）と、
   Ｔ_ｓ＝１／ｆ_ｓとしたとき、前記量子化器及び前記チューニング可能な遅延素子（４５５）によって実行されるループ遅延ｔ_ｄを、正規化したループ遅延ｔ_ｄ／Ｔ_ｓが所定の範囲［ｔ_ｍｉｎ，ｔ_ｍａｘ］内に入るように調整すること（１０２０）とを更に含むことを特徴とする方法。
10. ｔ_ｍｉｎ＝ｔ_ｍａｘである、請求項９に記載の方法。