KR102317594B1 - 시그마-델타 변조기 - Google Patents

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쏘흐본느 유니베흐시테
썽뜨르 나쇼날르 드 라 르쉐르쉐 씨엉띠삐끄
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Abstract

본 발명은 가변 중심 주파수(f0)를 중심으로 하는 주파수 대역폭을 갖는 아날로그 입력 신호를, 샘플링 주파수(fs)에서의 디지털 출력 신호로 변환하는 시그마-델타(ΣΔ) 변조기에 관한 것이다. 상기 ΣΔ 변조기는 디지털 출력 신호를 생성하기 위한 양자화기(420)와 정량화 노이즈를 성형하기 위한 루프 필터를 포함하다. 상기 루프 필터는 주파수(f0)를 중심으로 하는 적어도 하나의 서브필터(430, 410), 및 일정한 노이즈 성형 계수들(451, 452, 453)을 가진다. 상기 ΣΔ 변조기는 튜닝가능한 지연 소자(455), 정규화된 중심 주파수(f0/fs)가 일정하도록 상기 샘플링 주파수(fs)를 조정하는 주파수 조정기(480), 상기 정규화된 루프 지연(td/Ts)이 사전결정된 범위[tmin, tmax](Ts=1/fs) 내에 있도록 상기 양자화기 및 상기 튜닝가능한 지연 소자(455)에 의해 구현되는 루프 지연(td)을 조정하기 위한 지연 조정기(490)를 더 포함한다.

Description

시그마-델타 변조기
본 발명은 시그마-델타 변조기(Sigma-Delta modulator), 아날로그-대-디지털 변환기(Analog-to-Digital converter), 및 시그마-델타 변조기를 사용하여 아날로그 신호를 디지털 신호로 변환하는 방법에 관한 것이다.
시그마-델타 변조기들은 여러 상이한 유형들의 무선 통신 장치들에서 무선주파수(radiofrequency)(RF) 수신기들을 구현하는 데 사용될 수 있다. 이러한 무선 원격통신 장치들은 예를 들어 소프트웨어 기반 무선 통신(Software Defined Radio)(SDR), 인지 무선 통신(Cognitive Radio)(CR), 사물 인터넷(IoT) 및 기지국들 또는 휴대 전화들과 같은 다수의 용도들에 사용될 수 있다. 이러한 무선 원격 통신 장치들은 예를 들어 GSM/GPRS, EDGE, UMTS, LTE, 와이파이, 지그비, 블루투스 등을 포함하는 상이한 무선 원격통신 표준들을 따르며, 따라서 다양한 주파수 범위들을 갖는 아날로그 입력 신호들을 변환할 수 있어야 한다.
도 1은 고도로 디지털화된 RF 수신기(100)의 실시예의 개략도이다. RF 수신기(100)는 안테나(5), 증폭기(10)(저잡음 증폭기, LNA, Low Noise Amplifier), RF 아날로그-대-디지털 변환기(ADC)(11), 제 1 동위상 분기 위상 믹서(in-phase branch mixer)(12), 제 1 동위상 분기 데시메이션 필터(in-phase branch decimation filter)(13), 디지털 신호 프로세서(Digital Signal Processor, DSP)(14), 수치 제어 오실레이터(Numerically Controlled Oscillator, NCO)(15), π/2의 위상 시프트를 생성하는 위상 시프터(phase shifter)(16), 제 2 직교 분기 믹서(quadrature branch mixer)(17), 제 2 직교 분기 데시메이션 필터(quadrature branch decimation filter)(18)를 포함한다. NCO(15)는 ADC(11)의 출력을 하향-변환하기 위해 2 개의 믹서들(12, 17) 각각에 의해 사용되는 중심 주파수(f0)에서 정현파 신호를 생성한다. 이러한 실시예에서, ADC(11)는 안테나(5)에 가깝고, LNA(10)에 직접적으로 뒤따른다. 이러한 경우, 신호 처리 기능들의 대부분-필터링 및 채널 선택뿐만 아니라 하향-변환 믹서들을 포함하여-은 쉽게 프로그래밍가능한 디지털 도메인에서 구현된다: 이는 한 표준으로부터 또 다른 표준으로 스위칭할 때 RF 수신기를 재구성하는 것이 더 쉽다. 이러한 종류의 수신기는 보통 고도로 디지털화된 SDR 수신기로 공지되어 있다.
이러한 실시예에서, 아날로그-대-디지털 변환기(ADC)는 시그마-델타 ADC(이하, ΣΔ ADC라고 함)이다. ΣΔ ADC는 순방향 경로를 제공하는 적어도 하나의 피드백 신호를 생성하기 위한 순방향 경로 및 피드백 경로를 포함하는 루프 회로이다.
도 2는 순방향 경로 및 피드백 경로를 갖는 루프를 포함하는 ΣΔ ADC(200)의 일 실시예의 개략도이다. 루프는 하나 이상의 서브필터들(210, 230) 및 하나 이상의 디지털-대-아날로그 변환기들(DACs)(251, 252, 253)을 포함하는 루프 필터를 포함한다. 순방향 경로는 제 1 서브필터(230), 제 2 서브필터(210) 및 양자화기(quantizer)(220)를 포함한다. 제 1 서브필터(230)는 아날로그 입력 신호(201)와 제 1 피드백 신호(203) 간의 차(difference)에 적용되고 필터링된 차 신호(231)를 생성한다. 제 2 서브필터(210)는 제 1 서브필터(230)에 의해 생성된 필터링된 차 신호(231)에 적용되고, 필터링된 신호(211)를 생성한다. 가산기(adder)(240)는 필터링된 신호(211) 및 피드백 신호(204)로부터 차 신호(241)를 생성한다. 루프 필터의 순서는 서브필터(210)와 가산기(240) 사이에 더 많은 서브필터들을 추가함으로써 증가될 수 있다. 양자화기(220)는 차 신호(241)로부터 샘플링 주파수(fs)로 디지털 출력 신호(222)를 생성한다. 양자화기(220) 응답-시간으로부터 야기된 시간 지연(tq)으로 인해, 디지털 출력 신호(222)는 아날로그 입력 신호(201)와 비교하여 지연된다. 이러한 시간 지연은 일반적으로 ΣΔ 루프 지연(td)이라고 한다. 피드백 경로는 순방향 경로를 제공하는 피드백 신호들(203, 204, 205)을 각각 생성하기 위한 일부 DAC들(251, 252, 253)을 포함한다. DAC들(251, 252, 253)의 계수들은 정량화 노이즈(quantification noise)를 성형하기 위한 노이즈 성형 계수들(noise shaping coefficients)이다. 도 2는 피드백 노이즈 성형 계수들을 사용하는 ΣΔ ADC를 도시하나, 피드포워드 및/또는 피드백 노이즈 성형 계수들을 사용하는 ΣΔ ADC에도 동일한 원리들이 적용될 수 있다. 노이즈-성형 계수들은 유한 임펄스 응답(Finite Impulse Response, FIR) 필터를 포함하는 FIR-DAC들을 사용하여 구현될 수도 있다.
상이한 무선 통신 표준들의 요구사항들에 적응하기 위해, ΣΔ ADC는 상이한 대역폭들(BW) 및/또는 상이한 중심 주파수들(f0)을 갖는 아날로그 입력 신호들을 처리할 수 있도록 튜닝가능(tunable)해야 한다. 튜닝가능한 ΣΔ ADC는 저역-통과(low-pass) ΣΔ ADC 또는 대역-통과(band-pass) ΣΔ ADC로 구현될 수 있다. 튜닝가능한 저역-통과 ΣΔ ADC에서 루프 필터는 대역폭이 튜닝가능한 저역-통과 필터이다. 튜닝가능한 대역-통과 ΣΔ ADC에서, 루프 필터는 중심 주파수(f0)과 대역폭이 모두 튜닝가능한 대역-통과 필터이다. 두 경우들 모두, ΣΔ ADC의 노이즈 전달 함수(Noise Transfer Function)(NTF)가 주어진 형상을 가지며, 원하는 대역폭(BW) 및/또는 원하는 중심 주파수(f0)와 매치하도록 루프 필터의 노이즈 성형 계수들이 결정되어야 한다. 예를 들어, IEEE International Symposium on Circuits and Systems, ISCAS'02, Phoenix AZ, USA, May 2002에서, H. Aboushady, M.M. Louerat에 의해서, "Systematic Approach for Discrete-Time to Continuous-Time Transformation of Sigma-Delta Modulators"라는 제목으로 2002년에 출판된 문헌을 참고하면 된다.
이러한 ΣΔ ADC의 성능들은, 예를 들어, 루프 필터에 대해 높은 차수를 사용하거나, 오버샘플링 비(Oversampling Ration)(OSR=fs/2BW)를 증가시키고/증가시키거나 양자화기의 비트들의 수를 증가시킴으로써, 멀티-비트 양자화기를 사용하여 구현될 수 있다.
도 3a 내지 도 3c는 아날로그 입력 신호의 각각의 중심 주파수(f01, f02, f03)에 대한 주파수의 함수로서 정량화 노이즈의 전력 스펙트럼 밀도(power spectral density)(PSD)의 형태를 도시한다. 샘플링 주파수는 fs로, 관심 주파수 범위는 [0, fs/2]로 표시된다. 아날로그 입력 신호의 원하는 주파수 대역(300A, 300B, 300C)은 각각의 중심 주파수들 f01, f02, f03을 중심으로 가정된다. 그러한 곡선들은 중심 주파수가 변할 때 정량화 노이즈의 전력 스펙트럼 밀도(PSD)의 형상도 달라진다는 사실을 도시한다. 결과적으로, 튜닝가능한 ΣΔ ADC의 서브필터들의 중심 주파수는 원하는 중심 주파수 주변의 정량화 노이즈를 억제하기 위해 조정되어야 한다.
또한, 각각의 원하는 중심 주파수 f0/대역폭에서의 튜닝가능한 ΣΔ ADC의 안정성은 루프 필터 및 서브필터들의 노이즈 성형 계수들의 적절한 조정에 의해 제어되어야 한다.
ΣΔ ADC의 예시적인 실시예들은, 예를 들어, Linder 등의 특허 문헌 US 6 693 573 B1에 개시되어 있다. 이러한 실시예들에서, 고 품질 계수를 갖는 LC 공진기들을 포함하는, 마이크로 전자 기계 시스템(MEMS) 기술이 사용된다. 이러한 ΣΔ ADC의 중심 주파수 또는 튜닝 범위는 LC 공진기들의 커패시턴스를 튜닝하여 변경할 수 있다. ΣΔ ADC는 약 1GHz 내지 2GHz의 중심 주파수에서 작동한다.
또 다른 예가 2012년 12월에 Shibata 등에 의한 IEEE Journal of solid-state circuits, vol. 47, N° 12의 “A DC-to-1 GHz Tunable RF ΣΔ ADC Achieving DR= 74 dB and BW = 150 MHz at f0 = 450 MHz using 550 mW"라는 제목의 문헌에 기재되어 있으며, 상기 문헌은 0 내지 1GHz의 튜닝 범위를 갖고, 750mW를 소비하는 변조기를 기재한다.
이러한 ΣΔ ADC의 튜닝은 매우 복잡하며, 이러한 복잡성으로 인해 튜닝 범위가 제한될 수 있다. 따라서 더 높은 주파수들을 위한 그러한 변조기들을 적용하면 ΣΔ ADC 회로의 더 큰 복잡성, 더 큰 전력 소비, 및 더 큰 사이즈를 수반한다. 따라서, 이러한 ΣΔ ADC들은 다양한 용도들로 사용될 수 없거나, 소형 및 컴팩트 무선 원격통신 장치들에 통합되기에 충분히 작지 않다.
따라서, 다양한 주파수 대역들을 갖는 아날로그 입력 신호들을 변환하는 데 적합한 소형 및 저 전력 소비의 간단한 튜닝가능한 ΣΔ ADC가 필요하다.
제 1 양태에 따르면, 가변 중심 주파수(variable center frequency)(f0)를 중심으로 하는 주파수 대역폭을 갖는 아날로그 입력 신호를, 샘플링 주파수(fs)에서의 디지털 출력 신호로 변환하는 시그마-델타(ΣΔ) 변조기(Sigma-Delta modulator)가 제공된다. 상기 시그마-델타(ΣΔ) 변조기는 상기 디지털 출력 신호를 생성하기 위한 양자화기(quantizer), 및 정량화 노이즈(quantization noise)를 성형하기 위한 루프 필터를 포함한다. 상기 루프 필터는 주파수(f0)를 중심으로 하는 적어도 하나의 서브필터 및 노이즈 성형 계수들(noise shaping coefficients)을 포함한다. 상기 노이즈 성형 계수들은 일정하고, 상기 중심 주파수(f0)에 독립적이다. 상기 ΣΔ 변조기는 튜닝가능한 지연 소자(tunable delay element); 정규화된 중심 주파수(f0/fs)가 일정하도록 상기 샘플링 주파수(fs)를 조정하는 주파수 조정기(frequency adjuster); 및 상기 정규화된 루프 지연(td/Ts)가 사전결정된 범위[tmin, tmax](Ts=1/fs)에 있도록 상기 양자화기 및 상기 튜닝가능한 지연 소자에 의해 구현되는 루프 지연(td)를 조정하기 위한 지연 조정기(delay adjuster)를 더 포함한다.
고정된 정규화된 중심 주파수로 인해, 고정된 노이즈 성형 계수들 및 튜닝가능한 지연 소자의 조정, ΣΔ 변조기의 안정성 및 원하는 노이즈-성형이 넓은 범위의 중심 주파수들에 대해 보다 쉽게 달성될 수 있다.
샘플링 주파수를 변화시킴으로써, fs = 1/Ts이고 중심 주파수가(f0)인 경우, 상기 정규화된 루프 지연(td/Ts)가 변경되고, 따라서, 상기 ΣΔ 변조기의 노이즈 전달 함수(Noise Transfer Function, NTF)가 변경된다. 상기 루프 필터의 모든 계수들에 대해 복잡한 튜닝을 구현할 필요없이 동일한 NTF를 유지하기 위하여, 출원인은 상기 양자화기 및 상기 튜닝가능한 지연 소자에 의해 구현된 루프 지연(td)이 상기 정규화된 루프 지연(td/Ts)의 임의의 변화를 보상하고, 따라서 상기 ΣΔ 변조기의 안정성의 달성을 유지하도록 조정될 수 있음을 증명하였다
따라서, 상기 정규화된 중심 주파수가 고정되고, 동시에 상기 정규화된 루프 지연이 사전결정된 범위 내에 있기 때문에, 다양한 주파수 범위들에서 동작하기 위해 노이즈 성형 계수들의 튜닝이 필요하지 않다. 상기 서브필터들의 중심 주파수만 튜닝되어야 한다.
또한, 조정 방법은 ΣΔ 변조기의 모든 구성들에 대해 작용한다: 단일 비트 또는 다중 비트 양자화기, 모든 유형의 디지털-대-아날로그 변환기(Digital-to-Analog Converter, DAC), 모든 종류의 루프 필터(액티브 RC, gm-C, 또는 LC 필터들, 저역-통과 루프 필터, 대역-통과 루프 필터 등), 모든 유형들의 샘플링 기술들, 오버샘플링, 서브샘플링 등.
실제 결과로서, 제안된 ΣΔ 변조기는 전력 소비에 관해 더 우수한 성능을 제공한다.
예를 들어, 상기 ΣΔ 변조기가 65nm CMOS(Complementary Metal Oxide Semiconductor) 기술을 사용하여 제조될 때, 1.2V 전원에서 16mW를 소비하며, 중심 주파수는 7GHz 내지 9GHz에 이른다. 보다 일반적으로, CMOS 구현으로, 수십 밀리와트의 전력 소비 및 최대 9GHz의 중심 주파수가 달성될 수 있다.
제 1 양태에 따른 상기 ΣΔ 변조기의 다른 실시예들이 이하의 설명에서 개시된다.
제 2 양태에 따르면, 본 발명의 임의의 실시예에 따른 ΣΔ 변조기를 포함하는 아날로그-대-디지털 변환기가 제공된다.
제 3 양태에 따르면, 가변 중심 주파수(f0)를 중심으로 하는 주파수 대역폭을 갖는 아날로그 입력 신호를 시그마-델타(ΣΔ) 변조기에 의해 샘플링 주파수(fs)에서의 디지털 출력 신호로 변환하는 방법이 제공된다. 상기 ΣΔ변조기는 정량화 노이즈를 성형하기 위한 양자화기 및 루프 필터를 포함한다. 상기 루프 필터는 주파수(f0)을 중심으로 하는 적어도 하나의 서브필터 및 노이즈 성형 계수들을 포함한다.
상기 방법은 상기 디지털 출력 신호를 생성하기 위해 상기 아날로그 입력 신호를 상기 ΣΔ변조기에 의해 처리하는 단계를 포함하며, 상기 처리하는 단계는 상기 중심 주파수(f0)에 독립적인 일정한 노이즈 성형 계수들을 사용하여 수행된다. 상기 ΣΔ 변조기는 튜닝가능한 지연 소자를 더 포함한다. 상기 방법은 정규화된 중심 주파수(f0/fs)가 일정하도록 상기 샘플링 주파수(fs)를 조정하는 단계; 및 정규화된 루프 지연(td/Ts)가 사전결정된 범위 [tmin, tmax](Ts=1/fs)에 있도록 상기 양자화기 및 상기 튜닝가능한 지연 소자에 의해 구현되는 상기 루프 지연(td)를 조정하는 단계를 더 포함한다. 상기 방법은 본 발명에 따른 임의의 ΣΔ 변조기를 사용하여 수행될 수 있다.
상기 ΣΔ 변조기 및 방법의 다른 양태들은 다음의 설명 및 첨부된 청구 범위로부터 명백해질 것이다.
개시된 장치들 및 방법들의 다른 장점들 및 특징들은 이하의 도면들에 의해 도시된 설명을 읽음으로써 명백해질 것이며, 도면들에서 동일한 참조 번호는 유사한 요소들을 나타낸다:
- 이미 설명된 도 1은 고도로 디지털화된 RF 수신기의 실시예의 개략도이다;
- 이미 설명된 도 2는 튜닝가능한 ΣΔ 변조기의 일 실시예의 개략도이다;
- 이미 설명된 도 3a 내지 도 3c는 종래 기술에 따른 튜닝가능한 ΣΔ 변조기의 실시예에 대한 상이한 중심 주파수들에서의 정량화 노이즈의 곡선들을 나타낸다;
- 도 4는 본 발명에 따른 튜닝가능한 ΣΔ 변조기의 일 실시예의 개략도이다;
- 도 5는 본 발명에 따른 튜닝가능한 ΣΔ 변조기의 일 실시예의 개략도이다;
- 도 6은 본 발명에 따른 튜닝가능한 ΣΔ 변조기의 정량화 노이즈의 곡선들을 나타낸다;
- 도 7은 양자화기 및 튜닝가능한 지연 소자의 일 실시예의 개략도이다;
- 도 8은 정규화된 루프 지연과 관련하여 ΣΔ 변조기의 신호-대-노이즈 비 열화를 보여주는 곡선이다;
- 도 9는 본 발명에 따른 튜닝가능한 ΣΔ 변조기의 일 실시예의 개략도이다;
- 도 10은 본 발명에 따른 방법의 일 실시예의 흐름도이다.
ΣΔ ADC의 다수의 실시예들이 도면들을 참조하여 상세히 설명될 것이다.
도 4는 본 발명에 따른 ΣΔ ADC(400)의 일 실시예의 개략도이다. ΣΔ ADC(400)는 가변 중심 주파수(center frequency)(f0)를 중심으로 하는 주파수 대역폭을 갖는 아날로그 입력 신호(401)를 샘플링 주파수(fs)로 디지털 출력 신호(422)로 변환한다. ΣΔ ADC(400)는 아날로그 입력 신호(401)로부터 디지털 출력 신호들(421 및 422)을 생성하기 위한 순방향 경로(460)를 포함하는 루프, 및 지연된 디지털 출력 신호(422)로부터 순방향 경로를 공급하는 하나 이상의 피드백 신호들(403, 404, 405)을 생성하는 피드백 경로(470)를 포함한다. ΣΔ ADC(400)는 도 1을 참조하여 기술된 RF 수신기(100)의 ADC(11)를 구현하는 데 사용될 수 있다.
루프는 하나 이상의 서브필터들(410), 튜닝가능한 지연 소자(delay element)(455), 및 하나 이상의 DAC들(451, 452)을 포함하는 루프 필터를 포함한다. 도 4에 의해 도시된 실시예에서, 순방향 경로(460)는 제 1 서브필터(430), 제 2 서브필터(410), 가산기(adder)(440), 양자화기(quantizer)(420), 및 튜닝가능한 지연 소자(455)를 포함한다. 양자화기(420)는 비교기(comparator)(예를 들어, 에지-트리거 D-플립-플롭(edge-triggered D-Fiop-Flop)) 및 하나 이상의 래치들(latches)(미도시)을 포함한다. 제 1 서브필터(430)는 아날로그 입력 신호(401) 및 피드백 신호(403)로부터 신호(431)를 생성한다. 제 2 서브필터(410)는 아날로그 신호(431) 및 피드백 신호(405)로부터 신호(411)를 생성한다. 가산기(440)는 필터링된 신호(411)와 피드백 신호(404) 간의 차로서 차 신호(441)를 생성한다. 양자화기(420)는 샘플링 주파수(fs)에서 제 1 디지털 신호(421)를 차 신호(441)로부터 생성한다. 제 2 디지털 출력 신호(422)는 디지털 신호(421)의 지연된 버전이다.
루프 지연(td)은 양자화기(420)에 의해 도입된 고정된 시간 지연(tq)과 튜닝가능한 지연 소자(455)에 의해 도입된 가변 시간 지연(tvar)의 합으로서 정의된다. 서브필터(410)와 가산기(440) 사이에 더 많은 서브필터들을 추가함으로써 ΣΔ 루프 필터의 차수가 증가될 수 있다.
피드백 경로는 순방향 경로에 공급하기 전에 디지털 출력 신호(422)를 아날로그 도메인으로 변환하는 데 사용되는 DAC들(451, 452, 453)을 더 포함한다. DAC들(451, 452, 453)은 각각 피드백 신호들(403, 404, 405)을 생성한다. DAC들(451, 452, 453)의 필터들의 계수들은 정량화 노이즈(quantification noise)를 성형하기 위한 노이즈-성형 계수들이다. 노이즈 성형 계수들은 일정하다. 보다 정확하게는 노이즈-성형 계수들은 중심 주파수와 무관하므로, 중심 주파수가 변할 때 변하지 않는다. 루프 필터의 전달 함수는 서브필터(들)(410, 430), 튜닝가능한 지연 소자(455), 및 DAC들(451, 452, 453)의 전달 함수들에 의존한다.
ΣΔ ADC(400)는 중심 주파수(f0)의 함수로서 양자화기(420)의 샘플링 주파수(fs)를 조정하는 주파수 조정기(frequency adjuster)(480)를 더 포함한다. 하나 이상의 실시예들에서, 주파수 조정기(480)는 위상 고정 루프(Phase Locked Loop, PLL)을 사용하여 구현된다.
하나 이상의 실시예들에서, 주파수 조정기(480)는 정규화된 중심 주파수(fs/f0)가 일정하고, 사전결정된 값과 동일하도록 샘플링 주파수(fs)를 조정하도록 구성된다. 보다 정확하게, 주어진 ΣΔ ADC의 경우, 정규화된 중심 주파수(fs/f0)는 중심 주파수(f0)와 독립적인 사전결정된 값으로 고정되고, 따라서 중심 주파수가 변할 때 변하지 않는다. 또는, 달리 말하면, 샘플링 주파수(fs)는 중심 주파수(f0)의 선형 함수이다.
하나 이상의 실시예들에서, 정규화된 중심 주파수(fs/f0)는 4와 동일하다. 4와 같은 정규화된 중심 주파수를 사용하면 도 1에 도시된 RF 수신기(100)의 디지털 부분의 복잡성을 감소시킬 수 있다. 실제로, fs=4와 동일한 샘플링 주파수(fs)에서 주파수(f0)의 정현 파 w(t)=sin(2πf0t)을 샘플링 할 때, f0는 t= 0, 1/fs, 2/fs, 3/fs에서 각각 w(0)=0; w(1/fs)=w(π/2)=1; w(2/fs)=w(π)=0; 및 w(3/fs)=w(3π/2)=-1에 대응하는 4개의 샘플들을 생성한다. 따라서, 4 개의 샘플들은 낮은 수의 비트들, 예를 들어 1 비트로 코딩될 수 있다. 따라서, 데시메이션 필터들(decimation filters)(13 및 18)은 그에 따라 간단해질 수 있다.
하나 이상의 실시예들에서, 서브필터들(410)의 중심 주파수들은 ADC의 원하는 중심 주파수(f0)로 튜닝된다. 이러한 서브필터들은 연산 증폭기(들)(operational amplifier(s)) 또는 LC-기반 수동 공진기들(LC-based passive resonators)에 기초한 능동 공진기들을 포함할 수 있다. 하나 이상의 실시예들에서, 정규화된 중심 주파수(fs/f0), 및 정규화된 루프 지연(td/Ts)는 일정하게 유지된다. 이는 주파수 조정기(480)를 사용하여 샘플링 주파수(fs)를 조정하고, 지연 조정기(490)를 사용하여 루프 지연(td)를 조정함으로써 달성된다. 노이즈 성형 계수들은 일정하다. 도 4에서, 피드백 DAC들(451, 452, 453)을 사용하여 노이즈 성형 계수들을 구현하는 기술을 보여준다. 이러한 DAC들은 일반적으로 스위칭된 전류 소스를 사용하여 구현되며, 여기서 전류 소스의 값은 노이즈-성형 계수의 값을 결정한다. 노이즈-성형 계수들은 FIRDAC들, 피드 포워드 계수들, 또는 이러한 모든 기술들의 조합을 사용하여 실현될 수도 있다.
도 4는 순방향 경로에서 튜닝가능한 지연 소자를 갖는 ΣΔ ADC의 일 실시예의 예를 도시하지만, 튜닝가능한 지연 소자는 순방향 경로 및/또는 피드백 경로에 있을 수 있다.
도 5는 본 발명에 따른 ΣΔ ADC(500)의 일 실시예의 개략도이다. ΣΔ ADC(500)는 도 4의 ΣΔ ADC(400)의 것들과 동일하거나 유사한 소자들을 포함하며, 동일한 참조 번호들로 식별된다: 이러한 소자들은 다시 설명되지 않는다. 추가 세부사항들 또는 차들만이 기술될 것이다. ΣΔ ADC(500)의 루프 필터는 하나 이상의 서브필터들(410, 430), 튜닝가능한 지연 소자(455), 및 하나 이상의 DAC들(451, 452, 453)을 포함한다.
서브필터(430)는 아날로그 입력 신호(401) 및 피드백 신호(403)로부터 차 신호를 생성하는 공진기 및 합산기를 포함할 수 있다. 서브필터(430)는 필터링된 신호(431)를 생성한다.
서브필터(410)는 필터링된 신호(431) 및 피드백 신호(405)로부터 차 신호를 생성하기 위한 공진기 및 가산기를 포함할 수 있다. 서브필터(410)는 필터링된 신호(411)를 생성한다.
DAC(451)는 서브필터(430)에 공급하기 위한 피드백 신호(403)를 생성한다. 도 5에 도시된 실시예에서, DAC(451)는 하나 이상의 노이즈 성형 계수들(m0 내지 mi)를 갖는다.
DAC(453)는 서브필터(410)에 공급하기 위한 피드백 신호(405)를 생성한다. 도 5에 도시된 실시예에서, DAC(453)는 하나 이상의 노이즈 성형 계수들(i0 내지 ij)를 갖는다.
DAC(452)는 가산기(440)에 대한 피드백 신호(404)를 생성한다. 도 5에 도시된 실시예에서, DAC(452)는 하나 이상의 노이즈 성형 계수들(c0 내지 ck)를 갖는다.
도 5는 피드백 경로에서 노이즈 성형 계수들을 갖는 ΣΔ ADC의 일 실시예를 도시하지만, 노이즈 형성 계수들은 순방향 경로 및/또는 피드백 경로에서 구현될 수 있다.
도 6은 입력 신호 주파수의 함수로서 정량화 노이즈(quantization noise)의 전력 스펙트럼 밀도(PSD) 곡선의 모양을 도시한다. 아날로그 입력 신호(401)의 원하는 주파수 대역(600)은 fs/4와 동일한 중심 주파수(f01)를 중심으로 가정된다. 그러한 곡선들은 정규화된 중심 주파수가 일정하고, 즉 사전결정된 값으로 고정될 때, 정량화 노이즈의 전력 스펙트럼 밀도(PSD)의 형태도 일정하다는 사실을 도시한다. 결과적으로, ΣΔ ADC의 노이즈 성형 계수들은 일정하다. 이러한 노이즈 성형 계수들은 피드포워드 또는 피드백 경로에서 구현되는지 여부에 관계없이 일정하다. 이러한 노이즈 성형 계수들은 중심 주파수(f0)가 변할 때 조정될 필요는 없다. 그러나, 서브필터들(430, 410)의 중심 주파수들은 여전히 원하는 주파수 대역(600)으로 조정될 필요가 있다. 예로서, 도 5를 다시 참조하면, 원하는 중심 주파수에 대해, 서브필터들(430, 410)의 중심 주파수들과 샘플링 주파수(fs)는 주파수 조정기(480)를 사용하여 조정되고, 루프 지연(td)은 지연 조정기(490)를 사용하여 조정되지만, 피드백 DAC들(451, 453, 452)에 의해 본 실시예에서 구현되는 노이즈 성형 계수들(m0 내지 mi, i0 내지 ij, c0 내지 ck)는 일정하다.
튜닝가능한 지연 소자(455)는 조정가능한 지연이다. 하나 이상의 실시예들에서, ΣΔ ADC(400)는 ΣΔ ADC(400)의 루프의 루프 지연(td)를 조정하기 위한 지연 조정기(490)를 더 포함한다. 루프 지연(td)은 양자화기(420)에 의해 도입된 고정된 시간 지연(tq)과 튜닝가능한 지연 소자(455)에 의해 도입된 가변 시간 지연(tvar)의 합으로서 정의된다.
하나 이상의 실시예들에서, 루프 지연(td)은 정규화된 루프 지연(td/Ts)가 사전결정된 범위 Rd=[tmin, tmax](Ts=1/fs)에 있도록 샘플링 주파수(fs)의 함수로서 조정된다. 사전결정된 범위 Rd=[tmin, tmax]는 tmin=tmax가 될 수 있고, 따라서 정규화된 루프 지연(td/Ts)를 고정되게 유지할 수 있다.
루프 지연의 조정(td)은 상이한 방식들로 수행될 수 있다. 하나 이상의 실시예들에서, 가변 지연 소자(455)는 프로그래밍가능한 지연이고, 지연 조정기는 프로그래밍가능한 지연을 프로그래밍하기 위한 회로이다.
2008년 5월의 Schell 등에 의한, IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. 43, NO.5의 "A Low Power Tunable Delay Element Suitable for Asynchronous Delays of Burst Information"이라는 제목의 문헌은 ΣΔ ADC(400)의 튜닝가능한 지연 소자(455)를 구현하기에 적합한 튜닝가능한 지연 소자의 실시예들을 기술한다. 이러한 문헌에서 제안된 기법은 다소 복잡하고 넓은 영역과 전력 소비가 필요한다. 이하에서, SNR 열화가 중요하지 않은 사전결정된 범위 내에 정규화된 루프 지연이 있도록 루프 지연을 조정하는 간단한 기법이 제안된다.
하나 이상의 실시예들에서, 양자화기(420) 및 튜닝가능한 지연 소자(455)는 복수의 캐스케이드된 래치들(cascaded latches)을 포함한다.
도 7은 캐스케이드된 래치들을 사용하는 양자화기(420) 및 튜닝가능한 지연 소자(455)의 실시예들을 도시한다.
하나 이상의 실시예들에서, 양자화기(420)는 전치증폭기(423), 및 직렬로 접속되고, 주파수(fs)에서 클록 신호에 의해 클록된 고정된 수인 M 개의 캐스케이드된 래치들(LF1, LF2, ..., LFM)을 포함한다. 래치들(LF1 내지 LFM)을 제어하기 위해 사용되는 클록 신호(clk)는 주파수(fs)에서의 샘플링 신호이다.
양자화기(420)에 의해 구현되는 지연 tq =(M-1)(Ts/2)는 샘플링 주기의 절반의 고정된 배수이다. 양자화기의 캐스케이드된 래치들(LF1 내지 LFM)은 서로 클록킹된 채로 차례대로 토글된다(toggled). 예를 들어, 양자화기(420)가 M=3 개의 래치들(LF1, LF2, LF3)을 포함하면, 래치(LF2)는 래치(LF2)가 반전된 클록 신호에 의해 제어되는 동안, 래치들(LF1 및 LF3)은 클록 신호에 의해 제어된다.
하나 이상의 실시예들에서, 튜닝가능한 지연 소자(455)는 인버터(457)가 뒤따르는 직렬로 접속된 복수의 P 개의 직렬 연결된 래치들(LV1, LV2, ..., LVP)을 포함한다. 래치들(LV1-LVP)은 주파수(fs)에서 클록 신호에 의해 클록킹된다. 래치들(LV1-LVP)을 제어하기 위해 사용되는 클록 신호(clk)는 주파수(fs)에서의 샘플링 신호이다.
가변 지연 소자(455)에 의해 구현되는 지연 tvar=P(Ts/2)는 샘플링 주기의 절반의 가변 배수이다. 튜닝가능한 지연 소자(455)의 캐스케이드된 래치들(LV1-LVP)은 동일하게 클록킹되거나 토글된 클록킹될 수 있다. 토글된 클록을 갖는 2 개의 캐스케이드된 래치들은 절반 클록 사이클(Ts/2)을 지연으로 갖는다. 반면, 동일한 클록을 갖는 2 개의 캐스케이드된 래치들은 이론적으로 제로 지연을 갖는다.
복수의 래치들(LV1-LVP)의 각 래치는 클록 신호 또는 반전된 클록 신호인 제어 신호(clk)를 수신한다. 하나의 래치(LVi)로부터 그 다음의 래치(LVi+1)로 클록 신호의 선택을 교번시킴으로써, 튜닝가능한 지연 소자(455)의 각 래치에 의해 구현되는 지연(ti)은 샘플링 주기 Ts/2=1/2fs의 절반에 동일하다. 따라서, 튜닝가능한 지연 소자(455)에 의해 구현되는 시간 지연(tvar)는 P(Ts/2)와 동일하다.
반대로, 래치들에 클록 신호만을 공급함으로써, 튜닝가능한 지연 소자(455)의 각 래치에 의해 구현되는 지연(t1)은 (이론적으로) 0이다. 따라서, 튜닝가능한 지연 소자(455)에 의해 구현되는 시간 지연(tvar)은 0이다.
따라서, 튜닝가능한 지연 소자(455)에 의해 구현된 시간 지연(tvar)는 클록 신호 또는 반전된 클록 신호를 각 래치(LV1, LV2, ..., LVp)에 선택적으로 전송함으로써 tvar1=0 및 tvar2=P(Ts/2) 사이에서 조정된다. 예를 들어, P=4인 토글된 래치들이 구현되면, tvar1=0과 tb2=2Ts 사이에서 시간 지연 tvar가 조정될 수 있다.
지연 조정기(490)는 클록 신호 또는 반전된 클록 신호인 제어 신호를 복수의 래치들(LV1, LV2, ..., LVP)의 각 래치로 전송하도록 구성된다. 양자화기(420)의 래치들과는 달리, 튜닝가능한 지연 소자(455)의 래치들(LV1 내지 LVP)을 제어하는 데 사용되는 클록 신호는 시간에 따라, 특히 샘플링 주파수(fs) 및 중심 주파수(f0)에 따라 변할 수 있다.
하나 이상의 실시예들에서, 튜닝가능한 지연 소자(455) 내의 토글된 래치들의 수는 다른 주파수들의 범위들에 대해 이용가능한 ΣΔ ADC(400)를 얻을 수 있도록 조정될 수 있다.
도 7의 실시예에 따르면, ΣΔ ADC(400)의 루프 지연(td)은 양자화기(420) 및 튜닝가능한 지연 소자(455)의 일련의 N=M+P개의 토글된 래치들에 의해 구현된다. 최대 루프 지연(td)는 이론적으로 다음과 같다:
tdmax =(N-1)Ts/2.
실제 구현에서, ΣΔ ADC(400)의 루프 지연(td)는
tdmax =(N-1)Ts/2+tε
여기서, tε=treg+tinverter+tDAC이며, treg는 튜닝가능한 지연 소자(455)의 최종 래치의 재생(regeneration) 시간이고, tinverter 는 튜닝가능한 지연 소자(455)의 인버터(457)로 인한 시간 지연이고, tDAC는 피드백 경로 내의 디지털-대-아날로그 변환기들(451, 452, 453)의 시간 지연이다.
정규화된 루프 지연은 다음과 같다:
td/Ts=(N-1)/2+tε/Ts
정규화된 루프 지연(N-1)/2의 제 1 부분은 잘 정의되며, 샘플링 주기(Ts)와 독립적이며, 처리 파라미터들과 독립적이지만, 다른 부분 tε/Ts는 샘플링 주기(Ts)에 의존하여 일반적으로 제어불가능하다.
도 8은 정규화된 루프 지연(td/Ts)의 함수로서 ΣΔ ADC(500)의 신호-대-노이즈 비(SNR)의 변화들을 도시하는 곡선을 도시한다. 이러한 커브는 주어진 ΣΔ 아키텍처 및 샘플링 주파수(fs)에 대해 수행된 시뮬레이션들의 결과이다. 이러한 곡선의 형태에서 알 수 있듯이, 정규화된 루프 지연(td/Ts)가 공칭 루프 지연(tnom)의 주변의 범위 Rd=[tmin, tmax]에 있을 때 SNR 열화가 없거나 거의 없다. 하나 이상의 실시예들에서, 범위 Rd = [tmin, tmax]는 [1.2; 1.7] 및 tnom=1.5이다. 정규화된 루프 지연의 변동들을 보상하기 위해, 튜닝가능한 지연 소자(455)의 시간 지연(tvar)은 ΣΔ ADC(500)의 정규화된 루프 지연이 범위 Rd=[tmin, tmax]=[1.2; 1.7] 내에 유지되도록 조정될 수 있다. 따라서, ΣΔ ADC(500)는 루프 지연(td)가 1.2Ts와 1.7Ts 사이에서 변할 때 동일한 SNR을 달성한다.
도 9는 본 발명에 따른 ΣΔ ADC(900)의 실시예의 개략도이다. 이러한 실시예는 CMOS 기술을 사용하여 수행될 수 있다. 전반적인 ΣΔ 설계는 공칭 루프 지연(tnom)에 최적화되어 있다. 보고된 ΣΔ ADC는 최적화되어 있으며, 그의 노이즈 성형 계수들은 공칭 루프 지연 tnom=1.5Ts를 갖는 루프 필터에 대해 계산된다. 도 9에 도시된 바와 같이, DAC(452)의 노이즈 성형 계수들의 수는 단일 피드백 계수로 감소될 수 있다. ΣΔ ADC(900)는 LC 필터(451), 단일 비트 비교기(420), 튜닝가능한 지연 소자(455), 및 NRZ(Non-Return-to-Zero) 피드백 DAC(452)로 구성될 수 있다. LC 필터(451)는 입력 트랜스컨덕턴스(input transconductance)(Gm) 및 LC 탱크로 구성될 수 있다. 입력 상호 컨덕턴스(Gm)은 입력 전압을 피드백 노드에서 전류 합산을 가능하게 하는 전류로 변환한다. LC 탱크는 상이한 인덕터, 2 개의 커패시터 뱅크들, 및 음의 트랜스컨덕턴스(Gmq)로 구성된다.
아래 표 1는 정규화된 루프 지연이 양자화기(420) 및 ΣΔ ADC(500)의 튜닝가능한 지연 소자(455)에서 사용되는 래치들의 총 개수 N=P+M에 따라 샘플링 주파수(fs)에 따라 어떻게 변하는지를 나타낸다. 이러한 테이블에서, M=2, P=2, 및 N=P+M=4이다. 토글된 래치들의 수는 M=2로부터 N=4까지 다양하다.
정규화된 루프 지연
샘플링 주파수(GHz) 2개의 래치들*** 3개의 래치들** 4개의 래치들*
2.0 0.7 1.2 1.7
3.0 0.8 1.3 1.8
4.0 0.9 1.4 1.9
5.0 1.0 1.5 2.0
6.0 1.1 1.5 2.1
7.0 1.2 1.7 2.2
8.0 1.3 1.8 2.3
9.0 1.4 1.9 2.4
10.0 1.5 2.0 2.5
11.0 1.6 2.1 2.6
12.0 1.7 2.2 2.7
* 모든 연속 래치들이 토글된다.
** 마지막 2 개의 래치들은 토글되지 않는다.
*** 마지막 3 개의 래치들은 토글되지 않는다.
GHz 범위에서 높은 샘플링 주파수들에 도달하기 위해, 이러한 래치들은 소스 커플링 로직(Source Coupled Logic, SCL) 기술을 사용하여 구현된다. 2 개의 래치들의 경우, 샘플링 주파수가 7GHz 내지 12GHz 사이일 때 정규화된 루프 지연(td/Ts)은 범위 Rd=[tmin, tmax]=[1.2; 1.7] 내에 있다. 이러한 경우, 정규화된 루프 지연(td/Ts)는 샘플링 주파수가 7GHz 미만일 때 tmin보다 낮다. 3개의 래치들의 경우, 샘플링 주파수가 7GHz 초과일 때, 주파수가 2GHz와 7GHz 사이이고, tmax보다 높을 때, 정규화된 루프 딜레이(td/Ts)는 범위 Rd=[tmin, tmax]=[1,2; 1,7] 내에 있다. 4 개의 래치들을 사용하면, 주파수가 2 GHz일 때, 정규화된 루프 지연(td/Ts)가 Rd=[tmin, tmax]=[1,2; 1,7]의 범위 내에 있다. 이러한 경우, 정규화된 루프 지연(td/Ts)는 샘플링 주파수가 2GHz 초과일 때 tmax보다 높다.
이러한 테이블은 정규화된 루프 지연이 Rd=[tmin, tmax]=[1.2; 1.7]의 적절한 범위 내에 있도록 루프 지연의 조정이 수행될 수 있다는 사실을 도시한다. 정규화된 루프 지연의 조정은 튜닝가능한 지연 소자(455)의 시간 지연(tvar)을 조정함으로써 수행될 수 있다. 조정은 SNR 열화가 주어진 임계값 미만이 되도록 수행될 수 있다.
하나 이상의 실시예들에서, 지연 조정기(490)는 튜닝가능한 지연 소자(455)의 지연(tvar)을 클록 신호의 클록 주기의 사전결정된 수의 절반으로 조정하도록 구성된다. 사용되는 래치들의 수는 샘플링 주파수(fs)의 원하는 범위에 따라 다르다. 예를 들어, 2GHz 내지 12GHz의 샘플링 주파수의 범위를 덮도록, 양자화기(420) 내의 M=2개의 래치들이고 튜닝가능한 지연 요소(455) 내의 P=2개의 래치들이며, 이로써, 래치들의 수는 총 N=4이다. 선택된 래치들의 수에 대하여, 정규화된 루프 지연은 전술된 바와 같이 더 조정될 수 있다.
도 10은 가변 중심 주파수(f0) 근처의 무선주파수 대역폭을 갖는 아날로그 입력 신호를 샘플링 주파수(fs)의 디지털 출력 신호로 변환하는 방법의 실시예의 단계들을 도시한다. 상기 변환은 본 발명에 따른 시그마-델타(ΣΔ) 변조기에 의해 구현된다. ΣΔ 변조기는 순방향 경로와 피드백 경로가 있는 루프로 구성된다. 루프는 양자화기 및 루프 필터를 포함한다. 루프 필터는 주파수(f0)을 중심으로 한 하나 또는 수 개의 서브필터들, 튜닝가능한 지연 소자(455), 및 순방향 경로 또는 피드백 경로에 있을 수 있는 노이즈 성형 계수들을 포함한다. 이러한 흐름도들의 다양한 단계들이 순차적으로 제공되고 설명되나, 단계들의 일부 또는 전부는 상이한 순서들로 실행될 수 있고, 결합되거나 생략될 수 있으며, 단계들의 일부 또는 전부는 병렬로 실행될 수 있다.
하나 이상의 실시예들에서, 상기 방법은 서브필터들의 중심 주파수(f0)를 조정하는 단계(1005)를 포함한다. 조정은 일반적으로 디지털 제어 신호에 의해 수행된다.
하나 이상의 실시예에서, 상기 방법은 정규화된 중심 주파수(f0/fs)가 일정하도록 샘플링 주파수(fs)를 조정하는 단계(1010)를 포함한다.
하나 이상의 실시예에서, 상기 방법은 상기 정규화된 루프 지연(td/Ts)이 사전결정된 범위[tmin, tmax], 여기서Ts=1/fs 내에 있도록 상기 양자화기(420) 및 상기 튜닝가능한 지연 소자(455)에 의해 구현되는 상기 루프 지연(td)를 조정하는 단계(1020)를 포함한다. 조정은 도 7 또는 도 9를 참조하여 설명된 실시예들에 따라 수행될 수 있다.
상기 방법은 루프 필터에 의해 아날로그 입력 신호로부터의 디지털 출력 신호를 생성하는 단계(1050)를 더 포함한다. 루프 필터의 노이즈 성형 계수들은 일정하며, 중심 주파수(f0)과 무관하다. 상기 단계(150)는 상기 아날로그 입력 신호 및 상기 피드백 경로에 의해 생성된 피드백 신호로부터 차 신호를 생성하는 단계; 상기 적어도 하나의 서브필터에 의해 상기 차 신호를 필터링하는 단계; 및 상기 양자화기에 의해 상기 디지털 출력 신호를 생성하는 단계를 포함할 수 있다.
하나 이상의 실시예들에서, 필터링은 튜닝가능한 중심 주파수(f0)를 갖는 전달 함수를 갖는 적어도 하나의 서브필터에 의해 수행된다.
다수의 상세한 예시적인 실시예들에 의해 기술되었지만, 본 설명에 따른 시그마-델타 변조기는 당업자에게 자명할 다양한 변형들, 수정들, 및 개선들을 포함한다. 이러한 다양한 변형들, 수정들, 및 개선들이 첨부된 청구 범위에 의해 정의된 것과 같은 개시된 장치들 또는 방법들의 범위 내에 있다는 것이 이해된다.

Claims (10)

  1. 가변 중심 주파수(variable center frequency)(f0)를 중심으로 하는 주파수 대역폭을 갖는 아날로그 입력 신호를, 샘플링 주파수(fs)에서의 디지털 출력 신호로 변환하는 시그마-델타(ΣΔ) 변조기(Sigma-Delta modulator)(400, 500, 900)로서,
    - 디지털 출력 신호를 생성하기 위한 양자화기(quantizer)(420);
    - 정량화 노이즈(quantization noise)를 성형하기 위한 루프 필터로서,
    o 주파수(f0)를 중심으로 하는 적어도 하나의 서브필터(430, 410), 및
    o 노이즈 성형 계수들(noise shaping coefficients)(451, 452, 453)을 가지는 루프 필터;를 포함하는 ΣΔ 변조기에 있어서,
    상기 노이즈 성형 계수들은 일정하며 상기 중심 주파수(f0)에 독립적이며,
    상기 ΣΔ 변조기는:
    - 튜닝가능한 지연 소자(tunable delay element)(455);
    - 정규화된 중심 주파수(f0/fs)가 일정하도록 상기 샘플링 주파수(fs)를 조정하는 주파수 조정기(frequency adjuster)(480);
    - 정규화된 루프 지연(td/Ts)이 사전결정된 범위[tmin, tmax](Ts=1/fs) 내에 있도록 상기 양자화기 및 상기 튜닝가능한 지연 소자(455)에 의해 구현되는 루프 지연(td)을 조정하기 위한 지연 조정기(delay adjuster)(490);를 더 포함하는 것을 특징으로 하는, ΣΔ 변조기.
  2. 제 1 항에 있어서,
    상기 사전결정된 범위[tmin, tmax]는 상기 중심 주파수(f0)에 독립적이며, 상기 루프 지연(td)는 상기 중심 주파수(f0) 및 샘플링 주파수(fs)의 함수인 값으로 조정되는, ΣΔ 변조기.
  3. 제 1 항에 있어서,
    tmin=tmax인, ΣΔ 변조기.
  4. 제 1 항에 있어서,
    상기 튜닝가능한 지연 소자(455)는 복수의 캐스케이드된 래치들(cascaded latches)을 포함하며,
    상기 지연 조정기는 상기 복수의 캐스케이드된 래치들을 제어하는 클록 신호의 클록 주기의 절반의 수로 상기 루프 지연(td)를 조정하도록 구성되는, ΣΔ 변조기.
  5. 제 4 항에 있어서,
    상기 지연 조정기는, 클록 신호 및 반전된 클록 신호를 포함하는 군으로부터 선택된 클록 신호를 상기 복수의 캐스케이드된 래치들의 각 래치에 전송하도록 구성되는, ΣΔ 변조기.
  6. 제 1 항에 있어서,
    상기 튜닝가능한 지연 소자(455)는 프로그래밍가능한 지연 소자이며,
    상기 지연 조정기는 프로그래밍가능한 지연을 프로그래밍하기 위한 회로인, ΣΔ 변조기.
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 따른 ΣΔ 변조기를 포함하는 시그마-델타 아날로그-대-디지털 변환기(Sigma-Delta Analog-to-Digital converter)(ΣΔ ADC).
  8. 무선 신호를 수신하기 위한 무선 인터페이스(radio interface), 및 상기 무선 신호를 디지털 신호로 변환하기 위한 제 7 항에 따른 아날로그-대-디지털 변환기를 포함하는 원격통신 장치.
  9. 가변 중심 주파수(f0)를 중심으로 하는 주파수 대역폭을 갖는 아날로그 입력 신호를, 시그마-델타(ΣΔ) 변조기에 의해, 샘플링 주파수(fs)에서의 디지털 출력 신호로 변환하는 방법으로서,
    상기 ΣΔ 변조기는 정량화 노이즈를 성형하기 위한 양자화기(420) 및 루프 필터를 포함하고, 상기 루프 필터는 주파수(f0)를 중심으로 하는 적어도 하나의 서브필터(430, 410) 및 노이즈 성형 계수들(451, 452, 453)을 포함하며,
    상기 방법은,
    - 상기 디지털 출력 신호를 생성하기 위해 상기 아날로그 입력 신호를 상기 ΣΔ 변조기에 의해 처리하는 단계(1050)를 포함하며,
    상기 처리하는 단계는 상기 중심 주파수(f0)에 독립적인 일정한 노이즈 성형 계수들을 사용하여 수행되고;
    상기 ΣΔ 변조기는 튜닝가능한 지연 소자(455)를 더 포함하며,
    상기 방법은:
    - 정규화된 중심 주파수(f0/fs)가 일정하도록 상기 샘플링 주파수(fs)를 조정하는 단계(1010), 및
    - 정규화된 루프 지연(td/Ts)이 사전결정된 범위 [tmin, tmax](Ts=1/fs) 내에 있도록, 상기 양자화기 및 상기 튜닝가능한 지연 소자(455)에 의해 구현되는 상기 루프 지연(td)을 조정하는 단계(1020)를 더 포함하는 것을 특징으로 하는, 변환 방법.
  10. 제 9 항에 있어서,
    tmin=tmax인, 변환 방법.
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