JP2006502568A

JP2006502568A - 半導体デバイス及びそれを製造する方法

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Publication number: JP2006502568A
Application number: JP2004541055A
Authority: JP
Inventors: ヨゼフピーケーホエフスミト
Original assignee: Koninklijke Philips Electronics NV
Current assignee: Koninklijke Philips NV
Priority date: 2002-10-07
Filing date: 2003-09-18
Publication date: 2006-01-19
Also published as: US20070096301A1; WO2004032233A1; AU2003260896A1; KR20050053738A; CN100477196C; EP1552559A1; US7312526B2; CN1689157A

Abstract

本発明は、第一の接続領域及び第二の接続領域並びに第一の導体及び第二の導体を備える半導体素子（２）が位置される上側部上に導電性底プレート（１）を有する半導体デバイス（１０）であって、一部が半導体素子（２）の第一及び第二の接続領域にそれぞれ接続され、半導体素子（２）及び半導体素子（２）に接続される導体の部分に、底プレート（１）の側面をカバーする電気的絶縁分離樹脂封体（４）がもたらされ、底プレート（１）の底面において、底プレート（１）の側面に、封体（４）の一部で満たされるキャビティ（５）がもたらされる半導体デバイスに関する。本発明によればキャビティ（５）は、底プレート（１）の端部を横切る方向及び底プレート（１）の端部と直角の方向でみた場合、二つの段を備える階段の形態を有する。このように、この段階でまだ液体である封体（４）の形成の間、前記封体（４）は底プレート（１）の底面の一部をオーバフローすることが実現される。それ故に結果としてもたらされるデバイス（１０）は、平坦に実装され得ると共に底プレート（１）の優れたヒートシンク性能を備える。好ましくは半導体デバイス（２）は（ＬＤ）ＭＯＳＦＥＴのようなディスクリートパワーデバイスを有する。本発明は、本発明によるデバイスの安価且つ簡単な製造方法を更に有する。

Description

本発明は、第一の接続領域及び第二の接続領域を備える半導体素子がもたらされる上側部上に熱的且つ電気的に伝導性のある底プレートを有する半導体デバイスであって、前記領域は第一の導体及び第二の導体に各々結合され、前記半導体素子は、前記底プレートの側面をカバーする電気的絶縁分離合成樹脂封体によって囲われ、前記封体の一部で満たされる没入部が前記側面にもたらされる半導体デバイスに関する。

本発明は当該半導体デバイスを製造する方法にも関する。

冒頭の段落に記載の種類の半導体デバイスは、国際特許第ＷＯ９９／６７８２１号公報明細書から知られている。前記文献は、導電性プレート（導電性平板）（ｃｏｎｄｕｃｔｏｒｐｌａｔｅ）及び複数の導体を有し、前記導電性プレート及び前記導体はいわゆる導体フレーム（ｃｏｎｄｕｃｔｏｒｆｒａｍｅ）で同時に形成される半導体デバイスを開示している。導電性プレートは、底プレート（ｂｏｔｔｏｍｐｌａｔｅ）に固定される半導体素子、この場合ＩＣ（集積回路（ＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔ））を支持し、ＩＣの接続領域はワイヤ接続部によって導体に接続される。半導体素子及びワイヤ接続部は、合成樹脂材（ｓｙｎｔｈｅｔｉｃｒｅｓｉｎｍａｔｅｒｉａｌ）の電気的に絶縁分離する封体（ｅｎｖｅｌｏｐｅ）によってカバーされると共に囲われる。封体は底プレートの側面をカバーすると共に前記側面の下側部に位置される没入部（ｒｅｃｅｓｓ）に突出する。封体の部分が底プレートの下に位置されないため、当該デバイスは比較的小型となる。

知られているデバイスの欠点は、ときとしてその製造中に合成樹脂封体の一部が最終的に底プレートの下側部にもたらされることにある。半導体素子が特にディスクリートパワー素子となり、底プレートがいわゆるヒートシンク（ｈｅａｔｓｉｎｋ）としての役割を果たす場合、このことは最も顕著に欠点を構成する。特にデバイスの平坦な下側部は、優れた熱（温度）特性（ｔｈｅｒｍａｌｐｅｒｆｏｒｍａｎｃｅ）が得られるようにデバイスの最終的なアセンブリ（組立）（ａｓｓｅｍｂｌｙ）を可能とするのに非常に重要になる。

それ故に本発明の目的は、前記欠点が全くないか、又は少なくともほぼ軽減されており、最終的な組立後に優れたヒートシンク効果が得られるように底プレートの下側部に渡って延在する封体の部分なしで製造され得る冒頭の段落に記載の種類の半導体デバイスを提供することにある。

これを実現するために、冒頭の段落に記載の種類の半導体デバイスは、本発明によれば、底プレートの端部と直角の断面図でみた場合、没入部が少なくとも二つの段を備える階段（ｓｔａｉｒｃａｓｅ）の形態をとる。当該階段は好ましくは二つの段を有する。それによって本発明は、封体の製造中に封体の部分が最終的に底プレートの下側部に（ほぼ）全くもたらされないという驚くべき認識に基づいている。知られているデバイスにおいて、封体が上からもたらされる（その段階で封体はまだ液体である）と、前記封体は、このプロセスステップにおいて支持プレート上に位置される底プレートの没入部に浸透し、更に底プレートの下側部と支持プレートの上側部との間のスリット形状の間隔（合間）（ｉｎｔｅｒｓｐａｃｅ）部にも浸透する。本発明による半導体デバイスにおける没入部は二つ又はそれより多くの段を備える階段の形態をとるので、以下のことがもたらされる。すなわち階段の上段の位置における外側において、封体は没入部に容易に流れ、ほんのゆっくりと冷却され、最終的に固化（ｓｏｌｉｄｉｆｙ）された後、底プレートにしっかりと固定される。階段の第一の段の位置において、底プレートの下で液体封体が流れ得る距離はより長くなる。しかしながら没入部がそこでより低くなると、抵抗はより高くなり、液体封体はより低速に流れるであろう。その結果、没入部のその部分における封体はより早く固化するであろう。この効果は二つの以下の態様によって更に向上させられる。すなわち第一に没入部の下部において封体量毎の冷却面はより広くなり、第二に前記下部においてそこにもたらされる液体封体の熱容量（ｈｅａｔｃｏｎｔｅｎｔ）はより小さくなる。前記二つのファクタは前記下部における封体の急速な固化にも寄与する。その結果、液体封体が支持プレートと底プレートとの間に浸透することは防止される。

いくつかの実施例が導体をもたらすために議論される。導体は底プレートと同じ平面にもたらされてもよく、結合ワイヤ（ｂｏｎｄｗｉｒｅ）で接続領域に接続される。導体は半導体素子の対向する側における平面にもたらされてもよく、底プレートは第一の導体として使用される。この場合半導体素子はダイオードであってもよい。

導体は、底プレートが位置される側と対向する半導体素子の側にもたらされてもよく、アセンブリ（組立部品）の一部を形成してもよい。導体の少なくとも一部はそれから、第一及び第二の接続領域にそれぞれ結合され、更に当該部分も電気的に絶縁分離する合成樹脂封体によって囲われる。このようなアセンブリにより大電流及び大電力が半導体素子にもたらされることが可能になるので、パワーアプリケーションに対するこの解決策は好ましい。ここで半導体素子が二つよりも多くの接続領域を備え、二つよりも多くの対応する導体がもたらされていることは排除されない。片側で全てのコンタクト部を有し、それ故に表面実装され得るデバイスをもたらすように、当該導体がここでも対向する側に相互接続されることも排除されない。

本願の内容において用語‘アセンブリ’は、単一の構成体に機械的に取り付けられると共に特に一つの導電性プレートから一体的に形成され得る複数の素子として理解されるべきである。好ましくは素子の形状は、たとえ合成樹脂封体によって相互に絶縁分離されても全体的に構成されることが明らかとなるように設計される。

第一の段の位置における没入部の高さが２０μｍと６０μｍとの間の範囲でもたらされ、第二の段の位置における没入部の高さが１００μｍと１５０μｍとの間の範囲でもたらされる場合、非常に優れた結果が実現される。段の幅は好ましくは０．２μｍと０．４ｍｍとの間の範囲でもたらされる。底プレートの厚さは好ましくは約２５０μｍとなる。

好ましい実施例において本発明のデバイスは、前記底プレートから分離されると共に第一及び第二の更なる接続領域を有する更なる半導体素子が位置される更なる導電性底プレートを有し、前記領域は第一の更なる導体及び第二の更なる導体に各々結合され、前記更なる半導体素子は、前記底プレートに接続される態様と同様の態様で前記更なる底プレートに接続される前記電気的絶縁分離合成樹脂封体によって囲われる。特に各々の底プレートが比較的小さな寸法を有するこのようなデバイスの場合、各々の底プレートの優れた熱／ヒートシンク効果の利点が非常に重要となる。更に、特に二つのディスクリートパワー素子の使用は実際驚くべき利点をもたらすことが分かっている。例えば単一のモジュールが、一つの回路、例えばＰＣＢ（ＰｒｉｎｔｅｄＣｉｒｃｕｉｔＢｏａｒｄ（プリント回路基板））における二つの異なる位置における機能を満たし得る。それから各々の半導体素子に（接続）導体の自身の適切な個別のセットがもたらされる。その結果半導体素子は、自身が回路内の一つの位置において使用される場合でも、並列、さもなければ直列に配置されることが可能となる。このことは多くの用途において重大な利点を構成する。二つの素子は好ましくは同じとなるが、必ずしもそうならない。

ここの更なる実施例において第一及び第二の更なる導体はアセンブリの部分となり、当該部分は更なる半導体素子に結合され、更に樹脂封体によって囲われる。このことは製造のための利点を有し、パワー用途に適している。

半導体素子がディスクリートパワー素子を構成する場合、本発明は特に有利となる。このようなディスクリートパワー素子の例は、トランジスタのドレインが半導体素子の半導体本体の下側部に位置され、トランジスタのソース及びゲートが対向する側に位置される特にいわゆるＬＤ（横方向拡散（ＬａｔｅｒａｌｌｙＤｉｆｆｕｓｅｄ））型のＭＯＳＦＥＴ（金属酸化膜半導体電界効果トランジスタ（ＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒＦｉｅｌｄＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ））になる。それ故にこのようなデバイスは、ＭＯＳＦＥＴのドレインの接続領域が、封体から突起すると共にドレイン接続部を形成する底プレートと境界をなし、ＭＯＳＦＥＴのソース及びゲートの接続領域が、ドレインの接続領域に対向するＭＯＳＦＥＴの側に位置され、第一及び第二の導体がそれぞれソース及びゲート接続部を構成すると共に封体から突起する好ましい実施例を構成する。

一つ又は複数の底プレートがヒートシンクとして好適に使用され得ることを確実にするために、当該プレートは好ましくは銅（ｃｏｐｐｅｒ）から形成される。底プレート上の素子の半田ペーストに対して、ＳｎＰｂＡｇ（組成１０／８８／２）又はＳｎＰｂ（組成５／９５）が使用され得る。

特にパワーディスクリート素子に対する実施例において当該デバイスは、
− 支持プレート上に自身の下側部を備える没入部がもたらされている側面、並びに上側部及び下側部を有する導電性底プレートをもたらすステップと、
− 第一の接続領域及び第二の接続領域を備える半導体素子を底プレートの上側部に固定するステップと、
− 自身の部分がそれぞれ第一及び第二の接続領域に結合されるように第一の導体及び第二の導体のアセンブリをもたらすステップと、
− 底プレートの側面もカバーすると共に没入部において支持プレートの上に突起するように、電気的に絶縁分離する合成樹脂封体によって半導体素子及びそれに結合される導体の部分を囲うステップと、
− 支持プレートを除去するステップと
を有する本発明の方法で好適に製造される。

当該方法は、底プレートの端部と交差する（横切る）方向及び底プレートの端部と直角の方向から見たとき、底プレートの没入部が少なくとも二つの段を備える階段の形状を有するか、又はもたらすことを特徴としている。上記説明のように、このことにより合成樹脂封体の部分から自由となる平坦な下側部を有するデバイスがもたらされ、当該デバイスはパワー素子に非常に適している。

好ましくは没入部はパンチ（打ち抜き）技術（ｐｕｎｃｈｔｅｃｈｎｉｑｕｅ）によって形成される。これにより、二つの段を備える所望の階段形態が容易、正確、且つ経済的に底プレートにおいて形成され得る。

本発明による方法の特に有利な変形例において、前記底プレート及び前記導体のアセンブリは二つの導体フレームから形成され、前記フレームの一方は前記底プレート及び導体を有し、前記フレームの他方は他の導体を有し、前記半導体素子が一方の導体フレームにおける前記底プレートに固定された後、他方の導体フレームは前記半導体素子に固定され、その後前記封体がもたらされ、前記第二の導体フレームの余剰部分は除去される。当該方法は、半導体素子のトップに位置される一つ又は複数の導体が比較的薄くなり得ると共に比較的幅広になり得るという利点を有する。このように小さな接続抵抗（ｃｏｎｎｅｃｔｉｏｎｒｅｓｉｓｔａｎｃｅ）に加えて、素子の上側部におけるある程度の冷却も実現されるため、このことは、特に半導体素子に対してパワー素子が使用され得る場合非常に有利となる。

好ましくは（ＬＤ）ＭＯＳＦＥＴトランジスタが半導体素子として選択される。

本発明のこれら及び他の態様は、以下に記載された一つ又は複数の実施例から明らかであり、これらの実施例を参照して説明される。

図は（全く）寸法通りではなく、厚さ方向の寸法のようないくつかの寸法は明確化のために強調されている。異なる図における対応する領域又は部分は同じ参照番号をもたらしており、可能ならば適用可能なところに同じハッチングがもたらされている。

図１は、本発明による半導体デバイスの実施例の概略的な平面図である。図２は図１に示されているデバイスの概略的な底面図であり、図３は厚さ方向と直角であると共に図１における線分III−IIIからみた断面図での図１のデバイスを示す。

デバイス１０は、上に半導体素子２、この場合三つの接続領域、すなわちドレイン、ソース、及びゲートを備えるＬＤＭＯＳＦＥＴトランジスタ２が実装される熱的且つ電気的伝導性底プレート１を有する。ドレインは、封体４から突起すると共に（接続）導体３Ａを形成する底プレート１に接続される。ソース及びゲートに、ここでも封体４から突起する導体３Ｂ及び３Ｃがそれぞれもたらされる。この例において本デバイスは、二つの（この場合同じ）トランジスタ２及び２’を備える二つの（この場合同じ）底プレート１及び１’を有する。図２及び特に図３は、封体４が、前記位置に位置される没入部５によって底プレート１の側面の下側部に結合されることを明らかに示している。この例において底プレート１は、封体４の部分４Ａが位置されるアパーチャ（開口部（ａｐｅｒｔｕｒｅ））を有している。

本発明によれば没入部５は、底プレート１の端部と直角の断面図でみた場合、二つの段を備える階段の形態となる。その好ましい効果は、合成樹脂封体４がもたらされている間、デバイス１０は支持プレート６上に位置されている図３に関連して最もよく示されている。液体封体４は上から流れ、まず、封体４が最終的に固化された後、当該封体が底プレート１にしっかりと固定される没入部５の（第二の段の位置における）最も高い部分に入る。次に液体封体４は（第一の段の位置における）下部に流れる。この場合抵抗がより高くなるため、封体４の流量（フローレート（ｆｌｏｗｒａｔｅ））はより低くなる。更に封体４の熱容量は、より小さな高さ寸法のために前記位置においてより小さくなり、更に冷却面は比較的広くなる。全ての前記ファクタ（要因）の結果として、封体４は前記位置において比較的急速に固化されるであろう。その結果、封体４の一部が支持プレート６と底プレート１の下側部との間の（不可避の）スリットに流れることは排除される。そのため底プレート１は、封体４の一部が上にもたらされない場合、完全に平坦な下側部を有し、前記完全に平坦な底プレートは、最終的な組立後、優れた熱消費を向上させる。

形成されるべきデバイス１０が、図２に示されている支持プレート６上にもたらされる状況において、前記デバイス１０は、素子２、導体３の一部、及び底プレート１を囲うように液体封体４が導かれる（もたらされる）アパーチャを有する金型（モールド（ｍｏｌｄ））（図示略）によって更に囲われることは注意されるべきである。金型は実際、形成されるべき一つ又は複数のデバイス１０の上に位置される更なる支持プレートを有する。

この例において没入部５は、第一の段の位置において０．２６μｍの深さ及び４０μｍの高さを有し、第二の段の位置において０．２６μｍの深さ及び１２５μｍの高さを有する。没入部５はこの例において、底プレート１の終端側（ｅｎｄｓｉｄｅ）及び二つの縦方向の側（ｌｏｎｇｉｔｕｄｉｎａｌｓｉｄｅ）の端部をほぼ通って延在する。この場合底プレート１及び導体３は銅から構成されている。その可視部分（図１及び２参照）は、最終的なアセンブリをより容易に作るために錫（Ｓｎ）層による電気めっき（ｅｌｅｃｔｒｏｐｌａｔｉｎｇ）（図示略）によってもたらされている。本発明によるデバイス１０は、例えばＰＣＢ上の最終的なアセンブリに適したＳＯ８（ＳｔａｎｄａｒｄＯｕｔｌｉｎｅ８ｐｉｎ）フット（ｆｏｏｔ）における配置に極めて適している。

本発明によるデバイス１０は、本発明による方法を使用して以下のように製造される。

図４乃至８は、本発明による方法の実施例によって製造の連続工程における図１のデバイスを示す。アパーチャ１１、１２、及び１３を備える底導体フレーム２０（図４参照）から始められる。結果的に底プレート１及び１’はほとんど結合されないが、フレーム２０にまだ接続されている。１段プロファイル（ｏｎｅ−ｓｔｅｐｐｒｏｆｉｌｅ）を備えるアパーチャ１３により底プレート１が最終的に、それの縦方向で、もたらされるべき封体４に固定される。上記説明のように、好適なパンチ（図示略）によって所望のプロファイル及び所望の寸法を有する没入部５が、図４に示されている下側部における底プレート１の端部にもたらされる。底フレーム２０に隣接して、ドレイン接続領域２Ｂを下側部に備えると共にソース接続領域２Ａ及びゲート接続領域２Ｃを上側部に備える半導体素子２（この場合ＭＯＳＦＥＴトランジスタ）が示されている。

続いて（図５参照）、素子２が底プレート１に半田付けされる。図６は、トランジスタ２から形成されるべき接続導体３Ｂ及び３Ｃを有する第二の導体フレーム３０を示している。導体３Ｂ及び３Ｃの部分３Ｂ１及び３Ｃ１は、これらの部分のトランジスタ２への半田付けを容易にするために下向きの膨張部（突出部）（ｂｕｌｇｅ）を有している。このフレーム３０はその後デバイス１０上に半田付けされ（図７参照）、導体３Ｂ及び３Ｃは、トランジスタ２のソース２Ａ及びゲート２Ｂの電気的且つ熱的接続部を形成する。図７における交線（クロスライン）７０及び７１は、トランジスタ２のソース領域２Ｂ及びゲート領域２Ｃ上の導体部分３Ｂ１及び３Ｃ１のアライメントのみを示している。フレーム２０とフレーム３０との両方は、多数のデバイス１０が同時に製造され得るように一つ又は二つの方向に反復構造を有していてもよいことは注意される。

続いて（図８参照）、形成されるべき一つ又は複数のデバイス１０が、二つの支持プレートを有する金型内に位置され、その後液体エポキシ材（ｌｉｑｕｉｄｅｐｏｘｙｍａｔｅｒｉａｌ）４が前記支持プレートの間に加圧（プレス（ｐｒｅｓｓ））され、前記液体エポキシ材は、導体３の一部及び素子２の封体４を形成し、前記封体は、上記のように底プレート１の側面に結合され、上記の好ましい態様で冷却されると共に固化される。図１に示されているように、最終的に封体４並びに導体フレーム２０及び３０の余った部分は除去され、ソーイング（のこぎり（ｓａｗｉｎｇ））による切断（単一化（ｓｉｎｇｕｌａｔｅ））を通じて本発明による個々のデバイス１０が得られる。ここに議論されているデバイス１０は以下の寸法を有している。幅は約４．５ｍｍであり、導体３の突出部分を含む全体の長さは約５ｍｍであり、厚さは約１ｍｍである。従ってデバイス１０は非常に小型となる。この場合素子２は以下の寸法、すなわち１．６ｍｍ×１．８ｍｍの寸法を有する。底プレート１はそのとき例えば１．８ｍｍの幅を有する。

本発明の範囲内において多くのバリエーション及び変形例が当業者にとって可能になるため、本発明は上記の例に限定されない。例えば異なる形状及び／又は異なる寸法を有するデバイスが製造され得る。特に本発明は、例に記載のデバイスの大きさのそれぞれ２及び４倍の大きさの面積を有するいわゆるＤ−Ｐａｃｋ及びＤ^２−Ｐａｃｋのようなわずかにより大きなデバイスに対しても好適に使用され得る。本デバイスに関する以上の記載はその製造にも適用される。例えばソーイングの代わりにレーザビーム又はカッティング（切断）技術が使用され得る。

本デバイスが、集積回路の形態をとるかどうかにかかわらず、ダイオード及び／又はトランジスタ並びに抵抗及び／又はコンデンサのような更なる能動及び受動半導体素子又は電子コンポーネントを有していてもよいことは更に注意されるべきである。当然のことながらそれに対して製造は効率的に適応される。

本発明による半導体デバイスの実施例の概略的な平面図（プランビュー）である。図１に示されている半導体デバイスの概略的な底面図（ボトムビュー）である。厚さ方向と直角であると共に図１に示されているデバイスの線分III−IIIからみた概略的な断面図である。本発明による方法の実施例によって製造の連続工程における図１のデバイスを示す。本発明による方法の実施例によって製造の他の連続工程における図１のデバイスを示す。本発明による方法の実施例によって製造の他の連続工程における図１のデバイスを示す。本発明による方法の実施例によって製造の他の連続工程における図１のデバイスを示す。本発明による方法の実施例によって製造の他の連続工程における図１のデバイスを示す。

Claims

第一の接続領域及び第二接続領域を備える半導体素子がもたらされる上側部上に熱的且つ電気的に伝導性のある底プレートを有する半導体デバイスであって、前記領域は第一の導体及び第二の導体に各々結合され、前記半導体素子は、前記底プレートの側面をカバーする電気的絶縁分離合成樹脂封体によって囲われ、前記封体の一部で満たされる没入部が前記側面にもたらされる半導体デバイスにおいて、前記没入部は、前記底プレートの端部と直角の断面図でみた場合、少なくとも二つの段を備える階段の形態をとることを特徴とする半導体デバイス。
前記第一の導体及び前記第二の導体は、自身の部分が前記第一の接続領域及び前記第二の接続領域に各々結合されるアセンブリを形成し、前記部分も電気的絶縁分離合成樹脂封体によって囲われる請求項１に記載の半導体デバイス。
前記第一の段の位置における前記没入部の高さが２０μｍと６０μｍとの間の範囲でもたらされ、前記第二の段の位置における前記没入部の高さが１００μｍと１５０μｍとの間の範囲でもたらされる一方、前記段の幅が０．２μｍと０．４ｍｍとの間の範囲でもたらされる請求項１に記載の半導体デバイス。
前記底プレートから分離されると共に第一及び第二の更なる接続領域を有する更なる半導体素子が位置される更なる導電性底プレートを有し、前記領域は第一の更なる導体及び第二の更なる導体に各々結合され、前記更なる半導体素子は、前記底プレートに接続される態様と同様の態様で前記更なる底プレートに接続される前記電気的絶縁分離合成樹脂封体によって囲われる請求項１又は２に記載の半導体デバイス。
前記第一及び第二の更なる導体は前記アセンブリの部分であり、前記部分は前記更なる半導体素子に結合され、前記部分も前記樹脂封体によって囲われる請求項４に記載の半導体デバイス。
前記半導体素子はＭＯＳＦＥＴトランジスタを有する請求項１又は２に記載の半導体デバイス。
前記ＭＯＳＦＥＴのドレインの接続領域が、前記封体から突起すると共に前記ドレイン接続部を形成する前記底プレートと境界をなし、前記ＭＯＳＦＥＴのソース及びゲートの接続領域が、前記ドレインの接続領域に対向する前記ＭＯＳＦＥＴの側に位置され、前記第一の導体及び前記第二の導体が各々前記ソース接続部及び前記ゲート接続部を形成すると共に前記封体から突起する請求項６に記載の半導体デバイス。
半導体デバイスを製造する方法であって、
− 支持プレート上に自身の下側部を備える没入部がもたらされる側面、並びに上側部及び下側部を有する導電性底プレートをもたらすステップと、
− 第一の接続領域及び第二の接続領域を備える半導体素子を前記底プレートの上側部に固定するステップと、
− 自身の部分が各々前記第一及び第二の接続領域に結合されるように第一の導体及び第二の導体のアセンブリをもたらすステップと、
− 前記底プレートの側面もカバーすると共に前記没入部において前記支持プレートの上に突起するように、電気的絶縁分離合成樹脂封体によって前記半導体素子及びそれに結合される前記導体の部分を囲うステップと、
− 前記支持プレートを除去するステップと
を有し、
前記底プレートの前記没入部は、前記底プレートの端部を横切る方向及び前記底プレートの端部と直角の方向から見た場合、少なくとも二つの段を備える階段の形状を有するか、又はもたらす方法。
前記没入部がパンチ技術によって形成される請求項８に記載の方法。
前記底プレート及び前記導体の前記アセンブリは二つの導体フレームから形成され、前記フレームの一方は前記底プレート及び導体を有し、前記フレームの他方は他の導体を有し、前記半導体素子が一方の導体フレームにおける前記底プレートに固定された後、他方の導体フレームは前記半導体素子に固定され、その後前記封体がもたらされ、前記導体フレームの余剰部分は除去される請求項８又は９に記載の方法。