JP2006353048A - 電源装置 - Google Patents

Abstract

【課題】
従来の電源装置は、最大電流を出力する直流変換回路に合わせるために、出力電流制御回路が複雑となり、各出力電流制御回路相互間での制御の調整に起因して、動作が不安定になる欠点があった。そこで、本願発明は、簡易な回路構成で安定して、３相各相に対する整流回路への入力電流を平衡させることのできる電源装置を提供することを目的とする。
【解決手段】
上記目的を達成するために、本願発明は、並列接続された直流変換回路の出力の電圧値と所望の出力基準電圧値との差を検出した誤差信号と、並列接続されたそれぞれの直流変換回路内の電流を導通／遮断する半導体スイッチに流れる電流分に応じて積分回路を積分した積分値とを比較し、この積分値が誤差信号の値を超えたときに該当する直流変換回路の半導体スイッチを遮断することにより出力電流を調整する電源装置である。
【選択図】図２

Description

本願発明は、３相交流を整流して直流を出力する電源装置に関するものである。

３相交流を入力電源とする整流装置では、出力負荷の軽重によらず定電圧特性が要求される（例えば、特許文献１参照。）。また、３相各相に対する整流回路への入力電流が平衡することも要求される。

従来の整流装置の構成を図１に示す。図１において、８１−１、８１−２及び８１−３は３相交流入力端子、８２−１、８２−２及び８２−３はそれぞれ整流回路、８３−１、８３−２及び８３−３はそれぞれ定電圧発生回路、８４−１、８４−２及び８４−３はそれぞれ出力電流制御回路、８５−１、８５−２及び８５−３はそれぞれ誤差信号検出回路、８６−１及び８６−２はそれぞれ直流出力端子である。

図１において、３相交流入力端子８１−１、８１−２及び８１−３に入力された３相交流は、３相交流のうち異なる２相がそれぞれ整流回路８２−１、８２−２及び８２−３に入力される。入力された交流は整流回路８２−１、８２−２及び８２−３で整流され中間直流電圧を発生する。それぞれの中間直流電圧は、定電圧発生回路８３−１、８３−２及び８３−３によって所望の電圧の定電圧直流に変換される。

ここで、３相各相に対する整流回路８２−１、８２−２及び８２−３への入力電流を平衡させるため、各定電圧発生回路８３−１、８３−２及び８３−３の出力電流、即ち出力電力が平衡するように、定電圧発生回路８３−１、８３−２及び８３−３の出力を制御する。誤差信号検出回路８５−１、８５−２及び８５−３は、定電圧発生回路８３−１、８３−２及び８３−３の出力電流を検出し、各出力が等分になるように、出力電流制御回路８４−１、８４−２及び８４−３が定電圧発生回路８３−１、８３−２及び８３−３の出力電流をフィードバック制御する。出力電流制御回路８４−１、８４−２及び８４−３は、整流装置の負荷が変動すると、最大電流を出力する定電圧発生回路に合わせるように、他の出力電流制御回路がそれぞれの定電圧発生回路を制御する。

特開平１１−３１８０８３号公報

しかし、最大電流を出力する定電圧発生回路に合わせるために、出力電流制御回路が複雑となり、各出力電流制御回路相互間での制御の調整に起因して、動作が不安定になる欠点があった。

本願発明は、簡易な回路構成で安定して、３相各相に対する整流回路への入力電流を平衡させることのできる電源装置を提供することを目的とする。

上記目的を達成するために、本願発明は、並列接続された直流変換回路の出力の電圧値と所望の出力基準電圧値との差を検出した誤差信号と、並列接続されたそれぞれの直流変換回路内の電流を導通／遮断する半導体スイッチに流れる電流分に応じて積分回路を積分した積分値とを比較し、この積分値が誤差信号の値を超えたときに該当する直流変換回路の半導体スイッチを遮断することにより出力電流を調整する電源装置である。

具体的には、本願発明は、３相交流の３相のうち異なる２相を整流して中間直流電圧を発生する３個の整流回路と、前記３個の整流回路の発生する中間直流電圧をそれぞれ導通／遮断する半導体スイッチ、導通／遮断された電圧を変圧するトランス及び変圧された電圧を整流する整流器によって電圧変換して直流電圧を出力し、当該出力が並列接続された３個の直流変換回路と、前記３個の直流変換回路の並列接続された出力の電圧値を検出し、当該電圧値と所望の出力基準電圧値との差を誤差信号として出力する誤差信号検出回路と、前記３個の半導体スイッチに流れる電流をそれぞれ検出する３個の電流検出回路と、当該３個の電流検出回路の検出した電流をそれぞれ一定時間ごとに積分する３個の積分回路と、該当の前記直流変換回路の半導体スイッチを前記一定時間ごとに導通開始させ、前記３個の積分回路の積分値がそれぞれ前記誤差信号の値を超えたときに該当の前記直流変換回路の半導体スイッチを遮断する３個の電流制御回路と、を備える電源装置である。

本願発明の電源装置では、並列接続された直流変換回路の出力の電圧値と目標とする出力基準電圧値との差分に対してそれぞれの直流変換回路が出力電流を制御する。それぞれの電流制御回路が独立に直流変換回路を制御するため、各電流制御回路相互間での制御の調整は不要である。

従って、本願発明により、簡易な回路構成で安定して、３相各相に対する整流回路への入力電流を平衡させることのできる電源装置とすることができる。

本願発明の電源装置において、前記３個の電流検出回路の検出した電流値がそれぞれ所定の過電流基準値を超えたときに該当の前記直流変換回路の半導体スイッチを遮断する３個の過電流保護回路をさらに備えることが好ましい。

瞬時の過電流に対しても応答することのできる電源装置を提供することができる。

本願発明の電源装置において、前記３個の積分回路は、それぞれ、前記電流検出回路の検出する電流が充電されるコンデンサ及び、前記コンデンサに並列接続され、前記一定時間ごとに前記コンデンサの電荷を放電する放電スイッチを含むことが好ましい。

簡易な回路構成の積分回路を用いて、３相各相に対する整流回路への入力電流を平衡させることができる。

本願発明の電源装置において、前記３個の積分回路は、それぞれ、前記電流検出回路の検出する電流が充電されるコンデンサ及び、前記コンデンサに並列接続され、前記一定時間ごとに前記コンデンサの電荷を放電する放電スイッチを含み、前記３個の過電流保護回路は、それぞれ、前記積分回路の前記コンデンサに直列接続された抵抗及び、前記抵抗の両端電圧が所定の過電圧基準値を超えたときに該当の前記直流変換回路の半導体スイッチを遮断する比較回路を含み、前記電流検出回路の検出した電流は、直列接続された前記コンデンサと前記抵抗との両端に流されることが好ましい。

簡易な回路構成の積分回路、過電流保護回路を用いて、３相各相に対する整流回路への入力電流を平衡させることができる。

本願発明の電源装置において、前記３個の電流制御回路は、それぞれ該当の前記直流変換回路の前記半導体スイッチを、それぞれ１２０度の位相差を持つ繰り返し信号により導通／遮断することが好ましい。

１２０度の位相差を持たせることによって、直流変換回路からの定電圧直流に重畳されているリプルを低減することができる。また、リプル周波数を３倍にすることによって、平滑化も容易となる。

本願発明によれば、簡易な回路構成で安定して、３相各相に対する整流回路への入力電流を平衡させることのできる電源装置を提供することができる。

添付の図面を参照して本願発明の実施の形態を説明する。以下に説明する実施の形態は本願発明の構成の例であり、本願発明は、以下の実施の形態に制限されるものではない。

本願発明の電源装置は、３相交流の３相のうち異なる２相を整流して中間直流電圧を発生する３個の整流回路と、前記３個の整流回路の発生する中間直流電圧をそれぞれ導通／遮断する半導体スイッチ、導通／遮断された電圧を変圧するトランス及び変圧された電圧を整流する整流器によって電圧変換して直流電圧を出力し、当該出力が並列接続された３個の直流変換回路と、前記３個の直流変換回路の並列接続された出力の電圧値を検出し、当該電圧値と所望の出力基準電圧値との差を誤差信号として出力する誤差信号検出回路と、前記３個の半導体スイッチに流れる電流をそれぞれ検出する３個の電流検出回路と、当該３個の電流検出回路の検出した電流をそれぞれ一定時間ごとに積分する３個の積分回路と、該当の前記直流変換回路の半導体スイッチを前記一定時間ごとに導通開始させ、前記３個の積分回路の積分値がそれぞれ前記誤差信号の値を超えたときに該当の前記直流変換回路の半導体スイッチを遮断する３個の電流制御回路と、を備える。

本願発明の電源装置の実施形態を図２に示す。図２において、５１−１、５１−２及び５１−３はそれぞれ３相交流入力端子、５２−１、５２−２及び５２−３はそれぞれ交流を整流して中間直流電圧を発生する整流回路、５３−１、５３−２及び５３−３はそれぞれ整流回路５２−１、５２−２及び５２−３の発生する中間直流電圧をそれぞれ導通／遮断する半導体スイッチ、導通／遮断された電圧を変圧する変圧トランス及び変圧された電圧を整流する整流器によって電圧変換して直流電圧を出力する直流変換回路、５５はそれぞれの直流変換回路が並列接続された出力の電圧値を検出し、当該電圧値と所望の出力基準電圧値との差を誤差信号として出力する誤差信号検出回路、５７−１、５７−２及び５７−３は直流変換回路５３−１、５３−２及び５３−３の半導体スイッチに流れる電流を検出する電流検出回路、５８−１、５８−２及び５８−３は、それぞれの電流検出回路５７−１、５７−２及び５７−３の検出した電流をそれぞれ一定時間ごとに積分する積分回路、５４−１、５４−２及び５４−３は積分回路５８−１、５８−２及び５８−３の積分値がそれぞれ誤差信号検出回路５５からの誤差信号の値を超えたときに該当の直流変換回路の半導体スイッチを遮断する電流制御回路である。

次に、図２の電源装置の動作を説明する。図２において、３相交流入力端子５１−１、５１−２及び５１−３にそれぞれ３相交流が入力され、整流回路５２−１、５２−２及び５２−３は、３相交流のうちそれぞれ異なる２相を整流して中間直流電圧を発生する。直流変換回路５３−１、５３−２及び５３−３は、それぞれ整流回路５２−１、５２−２及び５２−３からの中間直流電圧を電圧変換して所望の定電圧直流電圧を発生する。

誤差信号検出回路５５は、直流変換回路５３−１、５３−２及び５３−３が並列接続された出力の直流電圧値を検出し、検出した電圧値から目標とする基準電圧値を差し引いた信号を誤差信号として検出する。一方、電流検出回路５７−１、５７−２及び５７−３は直流変換回路５３−１、５３−２及び５３−３の電流を導通／遮断する半導体スイッチに流れる電流を検出する。積分回路５８−１、５８−２及び５８−３は、電流検出回路５７−１、５７−２及び５７−３の検出した電流を一定時間ごとに積分する。電流制御回路５４−１、５４−２及び５４−３はそれぞれ誤差信号検出回路５５の検出する誤差信号より積分回路５８−１、５８−２及び５８−３の積分値が小さい場合には該当する直流変換回路の半導体スイッチに流れる電流を導通させ、誤差信号検出回路５５の検出する誤差信号より積分回路５８−１、５８−２及び５８−３の積分値が大きい場合には該当する直流変換回路の半導体スイッチに流れる電流を遮断する。

以上説明したように、本実施形態の電源装置では、誤差信号検出回路５５が並列接続された直流変換回路の出力電圧の検出値と目標値との差を誤差信号としてフィードバックし、誤差信号に基づいて直流変換回路５３−１、５３−２及び５３−３の半導体スイッチに流れる平均電流を制御するため、制御回路の構成が簡単となり、また、電流制御回路５４−１、５４−２及び５４−３はそれぞれ相互に調整することなく独立に制御するため、回路動作が安定する。

次に、電源回路の具体例を説明する。図３は、整流回路５２−１の回路構成を説明する図である。整流回路５２−２及び５２−３も同じ構成である。

図３において、１１はブリッジ整流回路、１２は昇圧インダクタ、１３はＦＥＴスイッチング素子、１４は逆流防止ダイオード、１５は出力平滑コンデンサ、５１−１及び５１−２は３相交流入力端子である。

３相交流のうち２相が３相交流入力端子５１−１と５１−２との間に印加され、ブリッジ整流回路１１で全波整流される。ＦＥＴスイッチング素子１３は、ブリッジ整流回路１１の入力電流が入力電圧と同相の正弦波となるように導通、遮断を時間制御する。入力電流及び入力電圧が同相の正弦波となれば、整流回路の力率が改善される。昇圧インダクタ１２と逆流防止ダイオード１４によって、出力平滑コンデンサ１５には交流入力のピーク電圧よりも高い直流電圧が充電される。例えば、３相交流２００Ｖ入力に対して直流定電圧３６０Ｖ程度が可能である。整流回路５２−１の出力は中間直流電圧として直流変換回路５３−１に入力される。

図３の電源回路は１実施形態であって、交流入力を直流出力に変換できれば、他の回路形式の整流回路であってもよい。

次に、直流変換回路及び電流検出回路の具体例を説明する。図４は、直流変換回路５３−１及び電流検出回路５７−１の回路構成を説明する図である。直流変換回路５３−２及び５３−３並びに電流検出回路５７−２及び５７−３も同じ構成である。

図４において、１６、１７は半導体スイッチとしてのＦＥＴスイッチング素子、１８、１９はトランスリセットダイオード、２０は変圧トランス、２１は整流ダイオード、２２はフライホイールダイオード（ダンパーダイオード）、２３はフィルターチョークインダクタ、２４はフィルターコンデンサ、２６は電流検出回路としての電流検出トランスである。

整流回路５２−１からの中間直流電圧が入力されると、ＦＥＴスイッチング素子１６及び１７によって、パルス信号に変換され、変圧トランス２０で降圧される。ＦＥＴスイッチング素子１６及び１７はパルス信号をパルス幅変調（ＰＷＭ：Ｐｕｌｓｅ Ｗｉｄｔｈ Ｍｏｄｕｌａｔｉｏｎ）によりパルス幅を制御して、直流変換回路５３−１の変圧トランス２０の平均出力電流を増減する。即ちパルス幅を広くすると平均出力電流が増大し、パルス幅を狭くすると平均出力電流が減少する。パルス幅は後述する電流制御回路５４−１により制御される。半導体スイッチとしては、ＦＥＴスイッチング素子の他にトランジスタスイッチやＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｅｒ）等も適用することができる。

電流検出トランス２６はＦＥＴスイッチング素子１６及び１７に流れる電流Ｉｄを検出し、検出された電流Ｉｄは、それぞれの積分回路を一定時間ごとに積分し、積分値の信号として、電流制御回路５４−１に送出され、ＦＥＴスイッチング素子１６及び１７の変換するパルス信号のパルス幅の制御に利用される。直流変換回路５３−１の出力電圧の制御にＦＥＴスイッチング素子１６及び１７に流れる電流Ｉｄを利用すると、電流モードで制御することができるため、高速応答が可能になる。

変圧トランス２０で磁気飽和が起きないよう、スイッチの遮断期間に巻線に蓄えられたエネルギーが、トランスリセットダイオード１８及び１９を通して放出される。

変圧トランス２０の出力は、整流ダイオード２１及びフライホイールダイオード２２により全波整流され、フィルターチョークインダクタ２３及びフィルターコンデンサ２４によって平滑化され、定電圧直流電圧となる。定電圧直流電圧の出力は、他の直流変換回路と並列接続される。この直流変換回路の出力電圧は、誤差信号検出回路５５に入力される。

図４の直流変換回路５３−１は１実施形態であって、高圧の中間直流電圧を降圧して電流制御可能な定電圧直流を発生できれば、他の回路形式の直流変換回路であってもよい。また電流検出回路５７−１も１実施形態であって、ＦＥＴスイッチング素子１６及び１７に流れる電流を検出できれば、他の回路形式の電流検出回路であってもよい。

次に、誤差信号検出回路の具体例を説明する。図５は、誤差信号検出回路５５の回路構成を説明する図である。

図５において、２７及び２８は出力電圧値を分割する出力電圧検出用の出力電圧検出用抵抗、３７は誤差信号増幅回路、４４は基準電圧、５６−１及び５６−２は電源装置の直流出力端子である。

直流変換回路５３−１、５３−２及び５３−３はそれぞれ並列接続されており、直流出力端子５６−１及び５６−２が誤差信号検出回路５５に接続される。直流出力端子５６−１と５６−２との間に直列接続された出力電圧検出用抵抗２７及び２８が接続され、出力電圧検出用抵抗２７及び２８によって分割された出力電圧値が検出される。この検出された出力電圧値は、誤差信号増幅回路３７の加算入力端子に入力される。誤差信号増幅回路３７の減算入力端子には、直流出力電圧端子５６−１に対する基準電圧４４が印加される。ここでは、出力電圧値の検出に２つの出力電圧検出用抵抗による分圧を利用したが、他の素子によって出力電圧値を検出するものでもよい。

誤差信号増幅回路３７は、加算入力端子への入力信号から減算入力端子への入力信号を差し引いた信号を誤差信号Ｖｅとして、電流制御回路５４−１、５４−２及び５４−３に出力する。誤差信号検出回路５５の出力は、電流制御回路５４−１、５４−２及び５４−３に共通に用いられる。電流制御回路５４−１、５４−２及び５４−３では、後述するように誤差信号増幅回路３７の加算入力端子と減算入力端子との電圧の差分をなくすように制御する。

図５の誤差信号検出回路５５は、１実施形態であって出力電圧を測定でき、出力電圧と目標電圧との差分が得られれば、他の回路形式の誤差信号検出回路であってもよい。

次に、積分回路及び電流制御回路の具体例を説明する。図６は、積分回路５８−１及び電流制御回路５４−１の回路構成を説明する図である。積分回路５８−２及び５８−３並びに電流制御回路５４−２及び５４−３も同じ構成である。

図６において、３１は整流ダイオード、３２はコンデンサ、３３は検出抵抗、３４は放電用ＦＥＴ、３５及び３６はコンパレータ、３８はセットリセット型フリップフロップ回路、３９はパルス発生回路、４０はインバータ、４１はゲート回路、４２はトランスリセットダイオード、４３はトランスリセット抵抗、４６は直流の参照電圧、５４−１は電流制御回路、５８−１は積分回路、５９−１は過電流保護回路である。

積分回路５８−１は、電流検出回路５７−１の検出する電流を積分して積分値を電流制御回路５４−１に送る。電流制御回路５４−１は、誤差信号検出回路５５からの誤差信号Ｖｅと積分回路５８−１の積分値とを比較し、前記積分値が前記誤差信号Ｖｅの値より大きい場合に該当の前記直流変換回路の前記パルス幅を狭め、前記積分値が前記誤差信号Ｖｅの値より小さい場合に該当の前記直流変換回路の前記パルス幅を広めて、該当の直流変換回路に含まれるＦＥＴスイッチング素子のパルス幅変調するパルス幅を制御する。

つまり、電流制御回路５４−１は、直流変換回路５３−１のＦＥＴスイッチング素子を導通した後、電流検出回路としての電流検出トランスの検出する電流を積分回路５８−１が積分し、積分値が誤差信号検出回路５５からの誤差信号Ｖｅを超えたときに、直流変換回路５３−１のＦＥＴスイッチング素子１６及び１７を遮断することによって、直流変換回路５３−１のパルス幅を制御する。

具体的な構成を説明する。誤差信号検出回路５５の誤差信号増幅回路３７の誤差信号Ｖｅがコンパレータ３５の加算入力端子に入力される。電流検出回路としての電流検出トランス２６からのモニタパルス信号が入力されると、整流ダイオード３１によって整流され、コンデンサ３２で積分された後、積分信号Ｖｘとしてコンパレータ３５の減算入力端子に入力される。このとき、検出抵抗３３のドロップ電圧は積分値の誤差となるが、検出抵抗３３のドロップ電圧が積分電圧に比較して数分の１になるように設定すれば、検出抵抗３３のドロップ電圧の影響は少なくなる。

なお、電流検出トランス２６の二次巻線には、トランスリセットダイオード４２とトランスリセット抵抗４３からなる磁束リセット回路も接続されている。

一方、パルス発生回路３９は直流変換回路５３−１のパルス幅変調するパルスの周期と位相を決定する。パルス発生回路３９からの出力Ｖｍがセットリセット型フリップフロップ回路３８のセット端子に接続されている。電流検出回路５７−１からの積分信号Ｖｘが誤差信号Ｖｅよりも小さい場合に、コンパレータ３５の出力ＶｆｆがＨｉｇｈになる。積分信号Ｖｘが誤差信号Ｖｅを超えると、コンパレータ３５の出力ＶｆｆはＬｏｗに遷移する。コンパレータ３５の出力Ｖｆｆはセットリセット型フリップフロップ回路３８のリセット端子に接続されている。セットリセット型フリップフロップ回路３８の出力Ｖｓはゲート回路４１に入力される。ゲート回路４１には、パルス発生回路３９からの出力Ｖｍも入力され、両者の入力によって決定されたゲート回路４１の出力ＶｇがＦＥＴスイッチング素子１６、１７を駆動する。

このような構成によって、セットリセット型フリップフロップ回路３８の出力Ｖｓのパルス幅は、パルス発生回路３９からの出力Ｖｍ、誤差信号Ｖｅ、積分信号Ｖｘによって決定される。この構成では、誤差信号Ｖｅより直流変換回路５３−１からのＦＥＴ半導体スイッチング素子１６及び１７に流れる電流に相当する変換信号が大きいと、パルス幅を狭くし、誤差信号Ｖｅより直流変換回路からのＦＥＴ半導体スイッチング素子１６及び１７に流れる電流に相当する変換信号が小さいと、パルス幅を広くすることになる。つまり、誤差信号Ｖｅより直流変換回路５３−１のＦＥＴスイッチング素子１６及び１７に流れる電流に相当する変換信号が大きいと、直流変換回路５３−１の変圧トランスの平均出力電流を減少させ、誤差信号Ｖｅより直流変換回路５３−１のＦＥＴ半導体スイッチング素子１６及び１７に流れる電流に相当する変換信号が小さいと、直流変換回路５３−１の変圧トランスの平均出力電流を増加させることになる。

ゲート回路４１は、パルス発生回路３９からの出力Ｖｍとセットリセット型フリップフロップ回路３８からの出力Ｖｓによってパルス幅変調のパルス幅を決定する。ゲート回路４１の出力がオン状態のときは、直流変換回路５３−１のＦＥＴスイッチング素子１６及び１７を導通するように、直流変換回路５３−１の出力電流を制御する。

パルス発生回路３９の出力Ｖｍがオフ状態からオン状態に遷移するごとに積分信号Ｖｘがリセットされるように、インバータ４０を通してパルス発生回路３９からの出力Ｖｍで放電用ＦＥＴ３４を導通させる。放電用ＦＥＴ３４を導通させると、コンデンサ３２の電荷が放電され、積分信号Ｖｘはオフとなる。

過電流保護回路５９−１について説明する。電流検出回路としての電流検出トランス２６が検出するＦＥＴスイッチング素子１６及び１７に流れる電流Ｉｄに相当する電流が、直列接続された検出抵抗３３とコンデンサ３２に流される。正常状態であれば検出抵抗３３の電圧は低いが、負荷が短絡するなどの異常状態では、ＦＥＴスイッチング素子１６及び１７に流れる電流Ｉｄが増大すると検出抵抗３３の両端電圧が上昇する。検出抵抗３３とコンデンサ３２は直列に接続され、検出抵抗３３のドロップ電圧はコンデンサ３２の積分電圧より低く設定されているため、検出抵抗３３のドロップ電圧はモニタパルス信号を微分した値になる。つまり、検出抵抗３３の両端電圧はモニタパルス信号の増加率又は減少率を表す。

検出抵抗３３の両端電圧が直流の参照電圧４６を超えるとコンパレータ３６が動作し、セットリセット型フリップフロップ回路３８をリセットし、ゲート回路４１を通して、直流変換回路５３−１のＦＥＴスイッチング素子１６及び１７を遮断するため、過電流保護が行われる。コンパレータ３６は検出抵抗３３の両端電圧を検出するため、瞬時に応答することができる。

図６では、コンパレータ３６の出力とコンパレータ３５の出力とはワイヤードオア接続されているが、両者の出力を論理和回路に入力してから、セットリセット型フリップフロップ回路３８のリセット端子に接続してもよい。また、図２においては、図６に示す過電流保護回路５９−１が記載されていないが、電流制御回路５４−１、５４−２及び５４−３に過電流保護回路を付加してもよい。

以上説明したように、本実施形態の電源装置では、電流検出トランス２６を利用して、直流変換回路の変圧トランスの平均出力電流を制御すると同時に瞬時過電流保護も行う。電流検出トランスのように高コスト部品の使用個数を最小限にすることは、コスト的な効果が高い。

直流変換回路の変圧トランスの平均出力電流の制御について図７を用いて説明する。図７において、上段からパルス発生回路３９の出力Ｖｍ、積分信号Ｖｘ、コンパレータ３５、３６のワイヤードオア出力Ｖｆｆ、セットリセット型フリップフロップ回路３８の出力Ｖｓ、ゲート回路４１の出力Ｖｇ、ＦＥＴスイッチング素子１６及び１７に流れる電流Ｉｄである。以下、これまでの図で説明した記号を随時用いて説明する。

パルス発生回路３９は一定の周期でパルスを発生する。図７において、時間ｔ１からｔ４の間が１パルスの周期となる。時間ｔ１において、パルス発生回路３９の出力ＶｍがＨｉｇｈになると、インバータ４０の出力はＬｏｗになる。インバータ４０の出力がＬｏｗになると放電用ＦＥＴ３４がオフになり、コンデンサ３２の電圧は充電開始されるので、コンパレータ３５の減算入力端子への入力信号である積分信号Ｖｘは上昇する。コンパレータ３５とコンパレータ３６との出力Ｖｆｆがワイヤードオア接続され、セットリセット型フリップフロップ回路３８のリセット端子に入力されている。正常時にはコンパレータ３６の出力信号がＨｉｇｈであることから、セットリセット型フリップフロップ回路３８のリセット端子への入力ＶｆｆもＨｉｇｈである。このとき、セットリセット型フリップフロップ回路３８のセット端子への入力ＶｍはＬｏｗからＨｉｇｈになるが、セットリセット型フリップフロップ回路３８の出力ＶｓはＨｉｇｈのままである。セットリセット型フリップフロップ回路３８の出力ＶｓがＨｉｇｈのままで、パルス発生回路３９の出力ＶｍがＬｏｗからＨｉｇｈに変わるため、ゲート回路４１の出力ＶｇはＬｏｗからＨｉｇｈに変わり、これにより、ＦＥＴスイッチング素子１６及び１７の電流Ｉｄが流れ始める。電流Ｉｄは電流検出トランス２６の二次巻線で検出され、検出された電流は積分信号Ｖｘとしてコンデンサ３２を充電する。

時間ｔ２において、積分信号Ｖｘが誤差信号Ｖｅを超えると、コンパレータ３５の出力がＬｏｗとなるため、セットリセット型フリップフロップ回路３８のリセット端子への入力ＶｆｆもＨｉｇｈからＬｏｗになる。このとき、セットリセット型フリップフロップ回路３８のセット端子への入力ＶｍはＨｉｇｈのままであるが、セットリセット型フリップフロップ回路３８のリセット端子への入力ＶｆｆもＨｉｇｈからＬｏｗに変わることによって、セットリセット型フリップフロップ回路３８の出力ＶｓはＨｉｇｈからＬｏｗに変わる。パルス発生回路３９の出力ＶｍがＨｉｇｈのまま、セットリセット型フリップフロップ回路３８の出力ＶｓがＨｉｇｈからＬｏｗに変わるため、ゲート回路４１の出力ＶｇはＨｉｇｈからＬｏｗに変わり、これにより、ＦＥＴスイッチング素子１６及び１７の電流Ｉｄが遮断される。

時間ｔ３において、パルス発生回路３９の出力ＶｍがＬｏｗになると、インバータ４０の出力はＨｉｇｈになる。インバータ４０の出力がＨｉｇｈになると放電用ＦＥＴ３４がオンになり、コンデンサ３２の電圧は放電されるので、コンパレータ３５の減算入力端子への入力信号である積分信号Ｖｘはゼロになり、コンパレータ３５の出力はＨｉｇｈとなる。コンパレータ３５とコンパレータ３６との出力がワイヤードオア接続され（Ｖｆｆ）、セットリセット型フリップフロップ回路３８のリセット端子に入力されている。コンパレータ３５の出力信号がＨｉｇｈとなることから、ＶｆｆもＨｉｇｈとなる。このとき、セットリセット型フリップフロップ回路３８のセット端子への入力ＶｍはＬｏｗになったため、セットリセット型フリップフロップ回路３８の出力ＶｓはＬｏｗからＨｉｇｈになる。セットリセット型フリップフロップ回路３８の出力ＶｓがＨｉｇｈになっても、パルス発生回路３９の出力ＶｍがＬｏｗになったため、ゲート回路４１の出力Ｖｇは変化しない。

このような動作によって、直流変換回路の変圧トランスの平均出力電流が所定値になるように制御される。つまり、ＦＥＴスイッチング素子１６及び１７の電流Ｉｄが大きいと積分信号Ｖｘは早く上昇し、ＦＥＴスイッチング素子１６及び１７の電流Ｉｄを早めに遮断する。逆に、ＦＥＴスイッチング素子１６及び１７の電流Ｉｄが小さいと積分信号Ｖｘはゆっくり上昇し、ＦＥＴスイッチング素子１６及び１７の電流Ｉｄを遅めに遮断する。従って、直流変換回路５３の定電圧制御が行われる。

誤差信号Ｖｅが小さいと積分信号Ｖｘは早く誤差信号Ｖｅを超え、ＦＥＴスイッチング素子１６及び１７の電流Ｉｄを早めに遮断する。逆に、誤差信号Ｖｅが大きいと積分信号Ｖｘは遅く誤差信号Ｖｅを超え、ＦＥＴスイッチング素子１６及び１７の電流Ｉｄを遅めに遮断する。従って、それぞれの直流変換回路の変圧トランスの平均出力電流が独立して調整される。

ここで、パルス発生回路３９を出力電流制御回路５４−１、５４−２及び５４−３で共用し、１個の基準発振器を前述したパルスの周期の３倍の周波数で発振させ、３分周して各１２０度の位相差を持つパルスをパルスＶｍとすることが望ましい。

各直流変換回路の出力側が並列接続されると、位相差のないパルスをパルスＶｍとするよりもリプルは約３分の１となる。また、リプル周波数も３倍となるため、平滑回路でのリプル低減も容易となる。

以上説明したように、本実施形態の電源装置では、各直流変換回路の変圧トランスの平均出力電流を平衡化できるため、３相交流入力の各電流値も平衡化することができる。また、直流変換回路を電流モードで制御しているため、制御の高速応答が可能になる。さらに、電流検出トランスを出力電流の平衡化及び瞬時過電流保護に利用するため、コスト的に有利となる。

本発明に係る電源装置は、３相交流から直流に変換する装置として利用することができる。

従来の整流装置の構成を示す図である。 本願発明の電源装置の構成を示す図である。 本願発明に係る電源装置の整流回路の回路構成を説明する図である。 本願発明に係る電源装置の直流変換回路及び電流検出回路の回路構成を説明する図である。 本願発明に係る電源装置の誤差信号検出回路の回路構成を説明する図である。 本願発明に係る電源装置の積分回路及び電流制御回路の回路構成を説明する図である。 本願発明に係る電源装置の動作を説明する図である。

符号の説明

１１：ブリッジ整流回路
１２：昇圧インダクタ
１３：ＦＥＴスイッチング素子
１４：逆流防止ダイオード
１５：出力平滑コンデンサ
１６及び１７：ＦＥＴスイッチング素子
１８及び１９：トランスリセットダイオード
２０：変圧トランス
２１：整流ダイオード
２２：フライホイールダイオード（ダンパーダイオード）
２３：フィルターチョークインダクタ
２４：フィルターコンデンサ
２６：電流検出トランス
２７及び２８：出力電圧検出用抵抗
３１：整流ダイオード
３２：コンデンサ
３３：検出抵抗
３４：放電用ＦＥＴ
３５及び３６：コンパレータ
３７：誤差信号増幅回路
３８：セットリセット型フリップフロップ回路
３９：パルス発生回路
４０：インバータ
４１：ゲート回路
４２：トランスリセットダイオード
４３：トランスリセット抵抗
４４：基準電圧
４６：直流の参照電圧
５１−１、５１−２、５１−３、８１−１、８１−２及び８１−３：３相交流入力端子
５２−１、５２−２、５２−３、８２−１、８２−２及び８２−３：整流回路
５３−１、５３−２及び５３−３：直流変換回路
５４−１、５４−２及び５４−３：電流制御回路
５５：誤差信号検出回路
５６−１及び５６−２：電源装置の直流出力端子
５７−１、５７−２、５７−３：電流検出回路
５８−１、５８−２、５８−３：積分回路
５９−１：過電流保護回路
８３−１、８３−２及び８３−３：定電圧発生回路
８４−１、８４−２及び８４−３：出力電流制御回路
８５−１、８５−２及び８５−３：誤差信号検出回路
８６−１、８６−２：直流出力端子

Claims (5)

1. ３相交流の３相のうち異なる２相を整流して中間直流電圧を発生する３個の整流回路と、
   前記３個の整流回路の発生する中間直流電圧をそれぞれ導通／遮断する半導体スイッチ、導通／遮断された電圧を変圧するトランス及び変圧された電圧を整流する整流器によって電圧変換して直流電圧を出力し、当該出力が並列接続された３個の直流変換回路と、
   前記３個の直流変換回路の並列接続された出力の電圧値を検出し、当該電圧値と所望の出力基準電圧値との差を誤差信号として出力する誤差信号検出回路と、
   前記３個の半導体スイッチに流れる電流をそれぞれ検出する３個の電流検出回路と、
   当該３個の電流検出回路の検出した電流をそれぞれ一定時間ごとに積分する３個の積分回路と、
   該当の前記直流変換回路の半導体スイッチを前記一定時間ごとに導通開始させ、前記３個の積分回路の積分値がそれぞれ前記誤差信号の値を超えたときに該当の前記直流変換回路の半導体スイッチを遮断する３個の電流制御回路と、を備える電源装置。
2. 前記３個の電流検出回路の検出した電流値がそれぞれ所定の過電流基準値を超えたときに該当の前記直流変換回路の半導体スイッチを遮断する３個の過電流保護回路をさらに備えることを特徴とする請求項１に記載の電源装置。
3. 前記３個の積分回路は、それぞれ、前記電流検出回路の検出する電流が充電されるコンデンサ及び、前記コンデンサに並列接続され、前記一定時間ごとに前記コンデンサの電荷を放電する放電スイッチを含むことを特徴とする請求項１に記載の電源装置。
4. 前記３個の積分回路は、それぞれ、前記電流検出回路の検出する電流が充電されるコンデンサ及び、前記コンデンサに並列接続され、前記一定時間ごとに前記コンデンサの電荷を放電する放電スイッチを含み、
   前記３個の過電流保護回路は、それぞれ、前記積分回路の前記コンデンサに直列接続された抵抗及び、前記抵抗の両端電圧が所定の過電圧基準値を超えたときに該当の前記直流変換回路の半導体スイッチを遮断する比較回路を含み、
   前記電流検出回路の検出した電流は、直列接続された前記コンデンサと前記抵抗との両端に流されることを特徴とする請求項２に記載の電源装置。
5. 前記３個の電流制御回路は、それぞれ該当の前記直流変換回路の前記半導体スイッチを、それぞれ１２０度の位相差を持つ繰り返し信号により導通／遮断することを特徴とする請求項１から４のいずれかに記載の電源装置。
   
   
   
   

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