JP2006337484A - 画像表示装置 - Google Patents

Abstract

【課題】 ＦＥＤ方式の画像表示装置において、スペーサに流れる電流を低減して低消費電力の画像表示装置を提供する。
【解決手段】 本発明に係る画像表示装置は、電子を放出する複数の電子放出素子が設けられたカソード基板と、該カソード基板に対向して配置された、蛍光体とメタルバックを有するアノード基板と、該カソード基板と該アノード基板とを支持するスペーサと、該スペーサの両端の高電圧を制御する高電圧制御回路と、入力される映像信号の特徴を検出する映像信号検出回路からなる。該映像信号検出回路において入力される映像信号の特徴、例えば、平均振幅または最大振幅または水平同期信号または垂直同期信号を少なくとも１つ以上検出し、前記検出結果が所定の条件のとき該該スペーサの両端に印加する高電圧を下げることで、スペーサに流れる電流を低減することを特徴とする。
【選択図】 図３

Description

本発明は、Ｆｉｅｌｄ Ｅｍｉｓｓｉｏｎ Ｄｉｓｐｌａｙ （電界放出ディスプレイ：ＦＥＤ）等の画像表示装置に係り、特に、ＦＥＤ駆動時の消費電力低減に関するものである。

図１はＦＥＤパネルの内部構造の一例を示す図である。図１を用いてＦＥＤの従来技術について説明する。
ＦＥＤは複数の電子放出素子１００が設けられたカソード基板１１と、このカソード基板に対向して配置された、蛍光体１７を含むアノード基板１５を備えている。電子放出素子１００は接続電極２８を介して走査線５１と接合され、さらに信号線４１と接続される。走査線５１と信号線４１に電圧を加えることにより電子放出素子１００から電子２６が放出され、前記電子２６で蛍光体１７を励起させることにより、該蛍光体１７が励起発光し、画像が形成される。

上記構成のＦＥＤにおいては、電子放出素子１００の電子放出動作を良好にし、かつ電子放出素子１００の長寿命化のために、カソード基板１１とアノード基板１５との間の空間内におけるガスを排気して該空間を高い真空状態に保つ必要がある。このため、特許文献１に示すように大気圧を支えるために構造支持体１２（以下スペーサ１２と呼ぶ）を配置するのが一般的である。
スペーサ１２の上部は、アノード基板側１１のメタルバック１６に接合され、さらに下部はカソード基板１１側の走査線上５１または信号線上４１に接続される。ここで図１は走査線５１上にスペーサが接合されたときの図である。ＦＥＤパネルを駆動する際にはスペーサ１２の上部には高電圧が、またスペーサ１２の下部には走査電圧または信号電圧が印加されるため、スペーサ１２の上部と下部に電位差が生じる。
一方真空中は、アノード基板１１に加わる高電圧によりアノード基板１５からカソード基板１１に向かう一様な電場が発生する。上述したように電子放出素子１００から放出された電子２６は、前記電場によりアノード基板１５にある蛍光体１７に向かって加速される。このときスペーサ１２の帯電防止のためにスペーサ１２に導電性を持たせる必要がある。（下記の特許文献１を参照。）
特許第３５５４３１２号公報

上記従来技術の構成において、スペーサ電流２７によって消費される電力は、画像表示に寄与しない不要な消費電力である。更にスペーサ電流２７によって生じるジュール熱により、パネルが発熱してしまう不具合も生じる。

本発明は、上記従来技術の課題に鑑みて為されたものであり、その目的は、スペーサ電流を低減することで、低消費電力の画像表示装置を提供することである。

上記目的を達成するための本発明に係る画像表示装置は、入力される映像信号の特徴を検出する映像信号検出回路を有し、前記検出結果が所定の条件のとき高電圧を下げることで、スペーサ電流を低減することを特徴とする。
また、映像信号の特徴である映像信号の平均振幅または最大振幅または垂直同期信号の少なくとも１つ以上を検出することを特徴とする。
また、入力される映像信号の平均振幅が閾値以下のときに前記高圧制御回路の出力電圧を変更することを特徴とする。
また、入力される映像信号の最大振幅が閾値以下のときに前記高圧制御回路の出力電圧を変更することを特徴とする。
また、垂直帰線期間において前記高圧制御回路の出力電圧を変更することを特徴とする。
また、検出結果に応じて、前記高圧制御回路の出力電圧を任意の一定値に下げる、または検出結果に比例して下げる、または前記検出結果に応じて段階的に下げる制御を行う事を特徴とする。

本発明によれば、スペーサ電流を低減し低消費電力の画像表示装置を実現する。

以下に、本発明の実施形態について図面を参照しつつ説明する。

尚、本実施形態では、電子放出素子として、ＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ：金属−絶縁体−金属）型の電子源を有するパッシブマトリクス駆動方式のＦＥＤを例にして説明する。しかしながら、本発明は、ＭＩＭ以外の電子源、例えばＳＣＥ（表面伝伝導素子）型やカーボンナノチューブ型でも同様に適用できる。

図２は、ＦＥＤの表示パネルの断面図である。図２を用いて表示パネルの構造を説明する。表示パネルは、カソード基板１１と、アノード基板１５と、スペーサ１２と、フリットガラス１４から構成される。
カソード基板１１とアノード基板１５の間には空間が形成されており、この空間は真空雰囲気とされる。カソード基板１１とアノード基板１５の周囲をフリットガラス１４で封着することで真空封止を行う。

スペーサ１２は、表示パネルに加わる大気圧を支えるために配置される。スペーサの片端は、後述するアノード基板１５を構成するメタルバック１６に接合され、更に一方の片端は走査線上に接合される。ここで図２ではスペーサ１２の片端は走査線上に接合されているが、信号線上に接合される構造でも構わない。

カソード基板１１は、透明ガラス基板１０１と、走査線５１〜５２と、信号線４１〜４２と、電子放出素子１００から構成される。透明ガラス基板１０１上には、画面水平方向（紙面の左右方向）に延びて形成された複数の走査線５１〜５２が、画面垂直方向（紙面の上下方向）に並んで配置されている。更に、画面垂直方向（紙面の上下方向）に延びて形成された複数の信号線４１〜４２が、画面水平方向（画面左右方向）に並んで配置されている。これら走査線５１〜５２と信号線４１〜４２は互いに直交しており、これらの各交点部近傍には、各走査線及び各信号線と接続される電子放出素子１００が配置されている。これによって、複数の電子放出素子１００は、マトリクス状に配置された形態となる。ここで図２では信号線および走査線は各々２本であるが、信号線および走査線ともに２本以上の複数本の構成でも本発明は有効である。

アノード基板１５は、上記カソード基板１１と対向して配置されており、透明ガラス基板１０２と、メタルバック１６と、蛍光体１７から構成される。
蛍光体１７は、各電子放出素子１００の対向する位置に配置される。また蛍光体１７上には、高電圧が印加されるメタルバック１６が形成されている。電子放出素子から放出された電子はメタルバック１６に印加された高電圧によって加速され、真空内を進行して蛍光体を励起発光させる。前記の発光は透明ガラス基板１０２を通して外部に放出され、ＦＥＤの表示面に画像が形成される。ここで、メタルバック１６に印加される高電圧値は１０ｋＶ程度であることが望ましい。
一方、メタルバック１６に高電圧を印加することで、スペーサ１２の上端には１０ｋＶ程度の高電圧になる。またスペーサ１２の抵抗値は、帯電により電場が乱れることを防止するため、１×１０の７乗〜１×１０の１０乗Ω程度に設定される。このため、メタルバックに印加するスペーサ１枚あたり１〜１０００μＡ程度のスペーサ電流が流れる。このスペーサ電流はメタルバック１６に印加する高電圧値によって制御することが可能である。

次に、本発明が適用される画像表示装置の回路ブロックの一構成例について図３を用いて説明する。図３は本発明の第１実施形態における回路ブロックの一構成例を示す図である。

映像信号は映像信号入力端子３に入力され、信号処理回路１０に供給される。信号処理回路１０においては、γ補正や色補正、コントラスト補正などの各種所定の信号処理を映像信号に施す。生成された映像信号は、信号線制御回路４および映像信号検出回路７に入力される。
一方、上記入力映像信号に対応する同期信号は、同期信号入力端子１に入力され、タイミングコントローラ２に供給される。タイミングコントローラ２では、水平同期信号及び垂直同期信号に対応するタイミングパルスを生成して、走査線制御回路５０１、５０２、信号線制御回路４に出力する。
映像信号検出回路７は、入力される映像信号の平均振幅と最大振幅の片方もしくはその両方を検知する。映像信号検出回路７の検出結果は高電圧制御回路８に入力される。高電圧制御回路８では、映像信号検出回路７の検出結果により表示パネル６のメタルバックに印加する高電圧を制御する。

ここで図３では、走査線制御回路は走査線の左右両端に配置しているが、走査線制御回路は片側のみに配置する構造でも構わない。また信号線制御回路は信号線の上端のみに配置しているが、両端に配置する構造でも構わない。

図３の走査線５１〜５４には走査線制御回路５０１および５０２が接続されている。この走査線制御回路５０１及び５０２は、それぞれタイミングコントローラ２からのタイミングパルスに同期して、走査線５１〜５４を１本もしくは２本ずつ選択するための走査電圧を供給する。つまり走査線制御回路５０１及び５０２は、水平同期の走査電圧を走査線５１〜５４に対し順次印加することにより、水平周期で１または２行の電子源を上から順に選択して垂直走査を行うものである。
信号線４１〜４４の上端には、信号電圧供給回路である信号線制御回路４が接続されている。信号線制御回路４は、信号処理回路１０から供給された映像信号に基づいて、各信号線（電子放出素子）に対応する信号電圧を生成して各信号線に供給する。
走査電圧によって選択された走査線に接続される各電子放出素子に対し、信号線制御回路４からの信号電圧が印加されると、各電子放出素子には走査電圧と駆動電圧との電位差が与えられる。この電位差が所定の閾値を超えると、電子源は電子を放出する。この電子源からの電子の放出量は、電位差が閾値以上の場合この電位差に略比例する。なお信号電圧が正の場合は、走査電圧は負となり、駆動電圧が負のとき走査電圧は正となる。
本発明においては、以上の方法により、互いに直交する走査線５１〜５２と信号線４１〜４２の各交点部近傍に配置されている各電子源から電子を放出し蛍光体を発光させることで、信号処理回路１０から供給された映像信号に基づいた画像表示を行う。

次に、本発明の最も特徴的な構成要素である、スペーサの両端の電圧を制御する高圧制御回路の出力電圧を変更するための映像信号検出回路の詳細について図４を用いて説明する。
図４は、本発明の第１実施形態における映像信号検出回路７の構成を示す図である。信号処理回路１０からの映像信号は、映像信号検出回路７を構成する平均振幅演算回路１８に入力される。平均振幅演算回路１８では、入力された映像信号の平均振幅を演算し、演算結果を判定回路Ａ１９に出力する。判定回路Ａ１９ではレジスタＡ２０に格納されている閾値と前記演算結果とを比較し、前記演算結果が前記閾値より低いときは高電圧値を下げる制御を行う信号（Ｌｏｗ信号）を図３の高電圧制御回路８に出力する。高電圧制御回路８にＬｏｗ信号が入力された場合、印加する高電圧値を下げる制御を行う。

図５は前記手法によって制御される高電圧値の電圧波形図の一例であり、横軸は平均振幅を縦軸は高電圧値を示す。図５は前記Ｌｏｗ信号を出力する前記閾値を例えば平均振幅３％とし平均振幅が閾値以下のときに高電圧値を下げる制御を行うときの波形である。言うまでも無く前記閾値は平均振幅３％以外の値に設定しても本発明は有効である。

図６は前記手法によって制御される高電圧値の電圧波形図の別の一例であり、横軸は平均振幅を縦軸は高電圧値を示す。図５との相違点は平均振幅が閾値以下のときに、高電圧値を平均振幅に対して比例する制御を行う点である。
図７は前記手法によって制御される高電圧値の電圧波形図の別の一例であり、横軸は平均振幅を縦軸は高電圧値を示す。図５および図６との相違点は平均振幅が閾値以下のときに、高電圧値を平均振幅に応じて段階的に制御する点である。図７は平均振幅が閾値以下のときに３段階の高電圧値をとる制御を行う例だが言うまでも無く、２段階以上の任意の段階で制御する際も本発明は有効である。

以上のように本実施例では平均振幅の小さい映像が入力された時、高電圧を下げることでスペーサ電流を低減して消費電力を抑える制御を行う。高電圧を下げることで表示画像の輝度は低下するが、制御を行う閾値を適当に設定することにより、矛盾の無い適切な画像表示が可能になる。特に暗い画像の場合のみに制御を行うことで、輝度低下を感じさせない違和感のない表示を行うことができる。

次に、本発明の第２実施形態について図３および図８を用いて説明する。
本実施形態は、前述の第１実施形態とほぼ同様で、第１実施形態との相違点は
映像信号検出回路７の構成にある。図８は、本実施形態における映像信号検出回路７の構成を示す図である。信号処理回路１０からの映像信号は、映像信号検出回路７を構成する最大振幅演算回路２１に入力される。最大振幅演算回路２１では、入力された映像信号の最大振幅を演算し、演算結果を判定回路Ｂ２２に出力する。判定回路Ｂ２２ではレジスタＢ２３に格納されている閾値と演算結果とを比較し、前記演算結果が前記閾値より低いときは高電圧値を下げる制御を行う信号（Ｌｏｗ信号）を図３の高電圧制御回路８に出力する。高電圧制御回路８にＬｏｗ信号が入力された場合、印加する高電圧値を下げる制御を行う。

図９は前記手法によって制御される高電圧値の電圧波形図の一例であり、横軸は最大振幅、縦軸は高電圧値を示す。図９は前記Ｌｏｗ信号を出力する前記閾値を最大振幅２０％とし最大振幅が閾値以下の場合、高電圧値を下げる制御を行うときの波形である。言うまでも無く前記閾値は最大振幅２０％以外の値に設定しても本発明は有効である。また高電圧値は、実施例１の図６および図７で示した逆比例の制御や段階的な制御を行う場合も本発明は有効である。
以上のように入力された映像信号の最大振幅がレジスタＢ２３で設定される閾値より小さい映像が入力された時、高電圧値を下げることでスペーサ電流を低減して消費電力を抑える制御を行う。

次に、本発明の第３実施形態について図１０および図１１を用いて説明する。
図１０は本実施形態における回路ブロックの一構成例を示す図である。図１０と図３との相違点は、映像信号検出回路７にタイミングコントローラ２から映像信号のタイミングパルスが入力される点でその他は同様の構成である。また図１０において、図３と同符号のものは同等の機能を有する。

図１１は、本実施形態における映像信号検出回路７の構成を示す図で、図１１は本実施例において制御される高電圧値と垂直帰線期間とのタイミングチャート図である。タイミングコントローラ２から出力された映像信号のタイミングパルスは、映像信号検出回路７を構成する判定回路Ｃ２４に入力される。判定回路Ｃ ２４では入力されたタイミングパルスから垂直帰線期間を判定し、垂直帰線期間では前述したＬｏｗ信号を図１０の高電圧制御回路８に出力する。高電圧制御回路８にＬｏｗ信号が入力された場合、印加する高電圧値を図１１に示すように下げる制御を行う。
このように本実施例では、画像を表示しない垂直帰線期間において高電圧を下げスペーサ電流を低減して消費電力を抑える制御を行う。ここで、垂直帰線期間においては画像を表示しないので高電圧を０Ｖにする制御を行っても本発明は有効である。
ここで例えばスペーサによるメタルバックと走査線との間の抵抗値が１×１０の７乗で高電圧値が１０ｋＶであった場合、各スペーサに流れる電流の総和は１ｍＡでその時の消費電力は１０Ｗになる。本実施例においてＮＴＳＣ方式の映像信号が入力されたときに、垂直帰線期間に高電圧を０Ｖにするとスペーサ電流による消費電力は約９．１Ｗになり約８．６％程度消費電力を低減できる。

次に、本発明の第４実施形態について図１３および図１４を用いて説明する。
図１３は本実施形態における回路ブロックの一構成例を示す図である。図１３と図３および図１０との相違点は、映像信号検出回路７にタイミングパルスおよび映像信号の両方が入力される点でその他は同様の構成である。また図１３において、図３および図１０と同符号のものは同等の機能を有する。
図１４は本実施形態における映像信号検出回路７の構成を示す図である。本実施形態における映像信号検出回路７は、実施例１および実施例２および実施例３で前述した制御を同時に行う事が可能な構成を有する。また図１４において、図４および図８および図１１と同一符号のものは同一の機能を有する。
画像表示期間（垂直帰線期間を除いた期間）において、信号処理回路１０からの映像信号は、映像信号検出回路７を構成する平均振幅演算回路１８および最大振幅演算回路に入力される。平均振幅演算回路１８では、入力された映像信号の平均振幅を演算し、演算結果を判定回路Ａ １９に出力する。判定回路Ａ １９ではレジスタＣ ２５に格納されている閾値と演算結果とを比較し、前記演算結果が前記閾値より低いときは高電圧値を下げる制御を行う信号（Ｌｏｗ信号）を図１３の高電圧制御回路８に出力する。一方、最大振幅演算回路２１では、入力された映像信号の最大振幅を演算し、演算結果を判定回路Ｂ ２２に出力する。判定回路Ｂ ２２ではレジスタＣ ２５に格納されている閾値と演算結果とを比較し、前記演算結果が前記閾値より低いときはＬｏｗ信号を図１３の高電圧制御回路８に出力する。更にまた垂直帰線期間において、タイミングコントローラ２から出力されたタイミングパルスは、映像信号検出回路７を構成する判定回路Ｂ ２４に入力される。判定回路Ｂ ２４では入力されたタイミングパルスから垂直帰線期間を判定し、垂直帰線期間では前述したＬｏｗ信号を図１３の高電圧制御回路８に出力する。

つまり本実施例は上述した実施例１および２および３を組み合わせたもので、画像表示期間においては平均振幅および最大振幅の何れかが閾値を下回る映像信号が入力された時に高電圧を下げ、また垂直帰線期間においても高電圧を下げてスペーサ電流を低減する制御を行う。

ここで、本実施例では、平均振幅および最大振幅および垂直帰線期間を判定して高電圧を制御する構成であるが、何れかの２つのみの組み合わせでも本発明は有効である。

従来技術を説明するＦＥＤパネル断面図。 本発明に係る画像表示装置の表示パネルの構造を示す図。 本発明の第１実施形態を説明する回路ブロック図。 本発明の第１実施形態の映像信号検出回路を説明する回路ブロック図。 本発明の第１実施形態により制御される高電圧値の電圧波形の一例を示す電圧波形図。 本発明の第１実施形態により制御される高電圧値の電圧波形の一例を示す電圧波形図。 本発明の第１実施形態により制御される高電圧値の電圧波形の一例を示す電圧波形図。 本発明の第２実施形態の映像信号検出回路を説明する回路ブロック図。 本発明の第２実施形態により制御される高電圧値の電圧波形の一例を示す電圧波形図。 本発明の第３実施形態を説明する回路ブロック図。 本発明の第３実施形態の映像信号検出回路を説明する回路ブロック図。 本発明の第３実施形態により制御される高電圧値の電圧波形の一例を示す電圧波形図。 本発明の第４実施形態を説明する回路ブロック図。 本発明の第４実施形態の映像信号検出回路を説明する回路ブロック図及び第４実施形態により制御される高電圧値の電圧波形の一例を示す電圧波形図。

符号の説明

１ 同期信号入力端子
２ タイミングコントローラ
３ 映像信号入力端子
４ 信号線制御回路
４１〜４３ 信号線
５１〜５４ 走査線
５０１〜５０２ 走査線制御回路
６ 表示パネル
７ 映像信号検出回路
８ 高電圧制御回路
１０ 信号処理回路
１１ カソード基板
１２ スペーサ
１３ ＦＰＣ
１４ フリットガラス
１５ アノード基板
１６ メタルバック
１７ 蛍光体
１００ 電子放出素子
１０１〜１０２ 透明ガラス基板
１８ 平均振幅演算回路
１９ 判定回路Ａ
２０ レＡジスタ
２１ 最大振幅演算回路
２２ 判定回路Ｂ
２３ レジスタＢ
２４ 判定回路Ｃ
２５ レジスタＣ
２６ 電子
２７ スペーサ電流
２８ 接続電極
２９ 絶縁層

Claims (6)

1. 画像表示装置において、
   電子を放出する複数の電子放出素子が設けられたカソード板と、
   前記カソード板に対向して配置された複数の蛍光体を有するアノード板と、
   前記カソード板と前記アノード板との間隔を所定間隔で保持するスペーサと、
   前記スペーサの両端の電圧を制御する高圧制御回路と、
   入力される映像信号の特徴を検出する映像信号検出回路と、を有し、
   前記映像信号検出回路の検出結果に応じて前記高圧制御回路の出力電圧を変更することを特徴とする画像表示装置。
2. 請求項１記載の画像表示装置において、
   前記映像信号検出回路は、入力される映像信号の特徴である映像信号の平均振幅または最大振幅または垂直同期信号の少なくとも１つ以上を検出することを特徴とする画像表示装置。
3. 請求項１または請求項２記載の画像表示装置において、
   入力される映像信号の平均振幅が閾値以下のときに前記高圧制御回路の出力電圧を変更することを特徴とする画像表示装置。
4. 請求項１または請求項２記載の画像表示装置において、
   入力される映像信号の最大振幅が閾値以下のときに前記高圧制御回路の出力電圧を変更することを特徴とする画像表示装置。
5. 請求項１または請求項２記載の画像表示装置において、
   垂直帰線期間において前記高圧制御回路の出力電圧を変更することを特徴とす る画像表示装置。
6. 請求項１または請求項２記載の画像表示装置において、
   前記検出結果に応じて、前記高圧制御回路の出力電圧を任意の一定値に下げる、または検出結果に比例して下げる、または前記検出結果に応じて段階的に下げる制御を行う事を特徴とする画像表示装置。

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