JP2006330736A - 平板表示装置 - Google Patents

Abstract

【課題】駆動電源の電圧降下を防止すると共に、各種回路装置が設置される回路領域に位置する電子素子の特性低下を最小化させるための平板表示装置を提供する。
【解決手段】基板、基板上に形成された絶縁膜、絶縁膜上に位置し、少なくとも一つの発光素子を備えて画像を具現する画素領域、絶縁膜上に位置し、画素領域に印加される信号を制御する素子を備える回路領域、及び画素領域に対応する位置で基板と絶縁膜との間に介在され、発光素子の一つの電極と電気的に連結された導電膜を備える平板表示装置である。
【選択図】図６

Description

本発明は、平板表示装置に係り、特に駆動電源の電圧降下を防止すると共に、各種回路装置が設置される回路領域での特性低下が最小化されうる平板表示装置に関する。

通常、有機発光表示装置、薄膜トランジスタ液晶表示装置（ＴＦＴ−ＬＣＤ）のような平板型の表示装置は、駆動特性上、超薄型化及びフレキシブル化が可能であるので、これについての多くの研究が行われつつある。

かかる平板表示装置において、アクティブマトリクス（ＡＭ）型の平板表示装置は、各画素に画素回路が位置し、この画素回路がスキャンライン、データラインから印加される信号によって画素の発光素子を制御して駆動させる。

このとき、各画素回路に連結された駆動電源は、ラインで画素に連結されているが、この電源供給ラインを通じて発生する電圧降下により、画素の位置によって画素に印加される電源電圧が不均一になる。これにより、輝度の不均一が発生して表示品質が低下するという問題点があった。

また、ＡＭ型の有機発光表示装置の場合、各画素回路には、少なくとも一つのキャパシタが備えられているが、画素が複数個備えられているので、このキャパシタで電圧の降下が起きうる。これは、画面が大きくて画素の数及び各画素に属するキャパシタの個数が多いほど、さらに大きくなって問題となる。

かかる問題点を改善するために、別途の電源供給層を形成する技術が本出願人により提案された。

特許文献１には、基板上に電源電圧を供給するための電源供給層を別途に形成した前面発光構造を有する有機電界発光表示装置が開示された。しかし、この場合、画像が具現される領域の外側に位置するスキャンドライバーやデータドライバーの電子素子、特にＣＭＯＳ ＴＦＴの動作が前記電源供給層により妨害されうる。
米国特許出願公開第２００３／０１１１９５４Ａ１号明細書

本発明の目的は、前記したような従来技術の問題点を解決するためのものであって、駆動電源の電圧降下を防止すると共に、各種回路装置が設置される回路領域に位置する電子素子及び画素領域に備えられた電子素子の特性をさらに向上させる平板表示装置を提供するところにある。

前記目的を達成するために、本発明は、基板、前記基板上に形成された絶縁膜、前記絶縁膜上に位置し、少なくとも一つの発光素子を備えて画像を具現する画素領域、前記絶縁膜上に位置し、前記画素領域に印加される信号を制御する素子を備える回路領域、及び前記画素領域に対応する位置で前記基板と絶縁膜との間に介在され、前記発光素子の一つの電極と電気的に連結された導電膜を備える平板表示装置を提供する。

前記目的を達成するために、本発明は、また、基板、前記基板上に形成された絶縁膜、前記絶縁膜上に位置する発光素子、前記絶縁膜上に位置し、前記発光素子と電気的に連結されたＴＦＴ、前記基板と絶縁膜との間に介在され、前記ＴＦＴと電気的に連結された導電膜、及び前記導電膜の外側に対応する絶縁膜上に位置し、前記ＴＦＴと電気的に連結された少なくとも一つの電子素子を備える平板表示装置を提供する。

そして、本発明は、基板、前記基板上に形成された絶縁膜、前記絶縁膜上に位置する発光素子、前記絶縁膜上に位置し、前記発光素子と電気的に連結され、少なくとも二つのキャパシタが並列連結されたキャパシタユニット、前記基板と絶縁膜との間に介在され、前記キャパシタユニットの一つの電極となる導電膜、及び前記導電膜の外側に対応する絶縁膜上に位置し、前記キャパシタユニットと電気的に連結された少なくとも一つの電子素子を備える平板表示装置を提供する。

本発明は、導電性材質で形成された導電パターン部を備える基板、前記基板上に形成された絶縁膜、前記絶縁膜上に位置し、発光素子を備えて画像を具現する画素領域、及び前記絶縁膜上に位置し、前記画素領域に印加される信号を制御する素子を備える回路領域を備え、前記導電パターン部は、前記画素領域に対応する位置に備えられた第１パターン部、及び前記回路領域に対応する位置に備えられた第２パターン部を備える平板表示装置を提供する。

前記目的を達成するために、本発明は、また、導電性材質で形成された第１及び第２パターン部を備える基板、前記基板上に形成された絶縁膜、前記絶縁膜上に位置する発光素子、前記絶縁膜上に位置し、前記発光素子と電気的に連結されたＴＦＴ、及び前記第１パターン部の外側に対応する絶縁膜上に位置し、前記ＴＦＴと電気的に連結された少なくとも一つの電子素子を備え、前記第１パターン部は、前記ＴＦＴと電気的に連結され、前記第２パターン部は、前記電子素子に対応する位置に備えられた平板表示装置を提供する。

そして、本発明は、導電性材質で形成された第１及び第２パターン部を備える基板、前記基板上に形成された絶縁膜、前記絶縁膜上に位置する発光素子、前記絶縁膜上に位置し、前記発光素子と電気的に連結され、少なくとも二つのキャパシタが並列連結されたキャパシタユニット、及び前記第１パターン部の外側に対応する絶縁膜上に位置し、前記キャパシタユニットと電気的に連結された少なくとも一つの電子素子を備え、前記第１パターン部は、前記キャパシタユニットの一つの電極となり、前記第２パターン部は、前記電子素子に対応する位置に備えられた平板表示装置を提供する。

本発明によれば、次のような効果を奏することができる。

駆動電源ラインのライン抵抗による駆動電圧の降下を防止できると共に、回路領域で駆動電源が印加された導電膜により回路領域に位置する電子素子の特性の低下を防止できる。

キャパシタユニットの電極が導電膜となることによって、キャパシタの電圧降下を防止できる。

回路領域でも該当電子素子に対応する導電パターンを備え、この導電パターンに対応する電圧を印加してこの導電パターンがバックゲートの機能を行って、電子素子の特性をさらに向上させうる。

以下、添付図面を参照して本発明の望ましい実施形態を詳細に説明すれば、次の通りである。

図１は、本発明による平板表示装置のうち、その望ましい一実施形態によるＡＭ型の有機発光表示装置を示す平面図である。図１に示すように、前記有機発光表示装置は、画素領域Ｐ、及び前記画素領域Ｐのエッジに位置した回路領域Ｃから構成される。

前記画素領域Ｐは、複数個の画素を備え、各画素は、有機発光素子（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ：ＯＬＥＤ）を備える。フルカラーの有機発光表示装置の場合には、赤色（Ｒ）、緑色（Ｇ）及び青色（Ｂ）の画素がライン状、モザイク状、格子状など多様なパターンに配列されており、フルカラーの平板表示装置ではないモノカラーの平板表示装置であってもよい。

そして、前記回路領域Ｃは、前記画素領域Ｐの画素に位置したＯＬＥＤの駆動を制御する電子素子を備えるものであって、画素領域Ｐに入力される画像信号などを制御し、電源電圧を提供する。

このように図１に示す画素領域Ｐ及び回路領域Ｃは、図２のような概略的な回路図で具現されうる。

図２は、画素領域Ｐの一単位画素の画素回路ＳＣを概略的に示す回路図であって、これに連結された回路領域Ｃの電子素子Ｅ１，Ｅ２，Ｅ３を示した。

図２に示すように、各画素には、データラインＤＡＴＡ、スキャンラインＳＣＡＮ及びＯＬＥＤの一駆動電源となるＶｄｄ電源ラインＶｄｄが備えられる。

各画素の画素回路ＳＣは、それらのデータラインＤＡＴＡ、スキャンラインＳＣＡＮ及びＶｄｄ電源ラインＶｄｄに電気的に連結されており、ＯＬＥＤの発光を制御する。

そして、回路領域Ｃには、スキャンラインＳＣＡＮに電気的に連結された第１電子素子Ｅ１、データラインＤＡＴＡに電気的に連結された第２電子素子Ｅ２、及びＶｄｄ電源ラインＶｄｄに電気的に連結された第３電子素子Ｅ３が備えられる。第１電子素子Ｅ１は、スキャンドライバーとなり、第２電子素子Ｅ２は、データドライバーとなり、第３電子素子Ｅ３は、Ｖｄｄ電力源となりうる。そして、それらの電子素子は、画素回路ＳＣのように、基板上にプリンティングされて具現され、その他にも別途の素子を基板上に装着させてもよく、ケーブルのような連結媒体を通じて前記画素回路ＳＣと連結されてもよい。

また、前記回路領域Ｃには、その他にもＯＬＥＤの発光を制御して、画素領域Ｐが画像を具現するようにするための多様な電子素子がさらに配置され、その他に外部回路と連結される端子パッドが設置されうる。

図３は、図２についてのさらに具体的な例を示す図面であって、各画素の画素回路ＳＣは、二つのＴＦＴ（Ｍ１，Ｍ２）及び一つのキャパシタユニットＣｓｔを備え、回路領域Ｃは、スキャンラインＳＣＡＮに連結されたＣＭＯＳ素子ＣＭを備える。

図３に示すように、本発明の望ましい一実施形態によるＡＭ型の有機発光表示装置の各画素は、少なくとも、スイッチングＴＦＴ（Ｍ２）、駆動ＴＦＴ（Ｍ１）の二つのＴＦＴ、キャパシタユニットＣｓｔ及びＯＬＥＤを備える。

前記スイッチングＴＦＴ（Ｍ２）は、スキャンラインＳＣＡＮに印加されるスキャン信号によりオン／オフになって、データラインＤＡＴＡに印加されるデータ信号をストレージキャパシタＣｓｔ及び駆動ＴＦＴ（Ｍ１）に伝達する。スイッチング素子としては、必ずしも図３のようにスイッチングＴＦＴ（Ｍ２）にのみ限定されるものではなく、複数個のＴＦＴ及びキャパシタを備えたスイッチング回路が備えられてもよく、駆動ＴＦＴ（Ｍ１）のＶｔｈ値を補償する回路や、駆動電源Ｖｄｄの電圧降下を補償する回路がさらに備えられてもよい。

前記駆動ＴＦＴ（Ｍ１）は、スイッチングＴＦＴ（Ｍ２）を通じて伝達されるデータ信号によって、ＯＬＥＤに流入される電流量を決定する。

前記キャパシタユニットＣｓｔは、スイッチングＴＦＴ（Ｍ２）を通じて伝達されるデータ信号を一フレームの間保存する。図３に示すように、本発明の望ましい一実施形態において、前記キャパシタユニットＣｓｔは、第１キャパシタＣ_１及び第２キャパシタＣ_２の二つのキャパシタを備える。

図３による回路図において、駆動ＴＦＴ（Ｍ１）及びスイッチングＴＦＴ（Ｍ２）は、ＰＭＯＳ ＴＦＴでも示されているが、本発明が必ずしもこれに限定されるものではなく、前記駆動ＴＦＴ（Ｍ１）及びスイッチングＴＦＴ（Ｍ２）のうち少なくとも一つをＮＭＯＳ ＴＦＴで形成することもできることはいうまでもない。そして、前記のようなＴＦＴ及びキャパシタの個数は、必ずしもこれに限定されるものではなく、それよりさらに多いＴＦＴ及びキャパシタを備えることができることはいうまでもない。

ＣＭＯＳ素子ＣＭは、Ｐ型のＴＦＴ（Ｔ_１）とＮ型のＴＦＴ（Ｔ_２）とが結合された形態を有している。スキャンドライバーは、必ずしもかかるＣＭＯＳ素子ＣＭのみを備えるものではなく、多様な種類のＴＦＴと回路素子とが連係されてドライバー回路を形成する。

一方、本発明において、前記のような画素領域Ｐ及び回路領域Ｃの回路図は、図４のような基板上に具現されうる。図４は、図１のI−Iの断面のうち、基板に対してのみ示す断面図である。

図４に示すように、基板１００上に第１パターン部１０１ａが形成されており、この第１パターン部１０１ａを覆うように絶縁膜１０２が形成されている。

前記基板１００は、絶縁性基板が望ましいが、ガラス材及びプラスチック材を使用できる。しかし、必ずしもこれに限定されるものではなく、導電性である金属基板を使用してもよい。もちろん、この場合には、基板１００の全体が第１パターン部１０１ａと電気的に連結されるが、絶縁膜１０２の厚さを第１パターン部１０１ａの上部の領域と基板１００の上部の領域とで異ならせることによって、後述するような本発明の効果を奏することができる。以下では、前記基板１００として絶縁性基板を中心に説明し、後に導電性基板の場合について付加説明する。

前記第１パターン部１０１ａは、導電性素材ならばいずれも適用可能であるが、例えばＡｌ，Ｍｏ，Ａｇ，Ｍｇ，Ｗ，Ｆｅ，Ｃｒ，Ｎｉ，Ｍｎなどの金属材で形成されうる。

前記第１パターン部１０１ａは、図４に示すように、画素領域Ｐに対応する位置に備えられ、回路領域Ｃに対応する位置には備えない。

絶縁膜１０２は、有機絶縁膜、無機絶縁膜または有機−無機ハイブリッド膜で形成され、それらの単一構造または複層構造でなされうる。有機絶縁膜としては、ポリマー材を使用できるが、その例として、一般の高分子（ポリメチルメタクリレート（ＰＭＭＡ）、ポリスチレン（ＰＳ））、フェノール基を有する高分子誘導体、アクリル系高分子、イミド系高分子、アリールエーテル系高分子、アミド系高分子、フッ素系高分子、ｐ−キシリレン系高分子、ビニールアルコール系高分子及びそれらのブレンドなどが可能である。無機絶縁膜としては、ＳｉＯ_２、ＳｉＮｘ、ＳｉＯＮ、Ａｌ_２Ｏ_３、ＴｉＯ_２、Ｔａ_２Ｏ_５、ＨｆＯ_２、ＺｒＯ_２、ＢＳＴ及びＰＺＴなどが可能である。前記絶縁膜１０２は、図４に示すように、その表面を平坦に形成できる。

図５は、図３による回路を具現できる画素のレイアウトを示す図面であって、図６は、図５のII−IIの断面を示す図面である。

図５に示すように、各画素は、スキャンライン１５１、データライン１５２、Ｖｄｄ電源ラインＶｄｄ１５３が横切って配列される。

各画素は、前述したように、スイッチングＴＦＴ（Ｍ２）、キャパシタユニットＣｓｔ、駆動ＴＦＴ（Ｍ１）及び画素電極１６１を備えたＯＬＥＤを備える。

かかる本発明の一実施形態において、前記キャパシタユニットＣｓｔの第２電極１３２は、第１貫通孔１４０を通じて第１パターン部１０１ａと通電されているが、これにより、キャパシタユニットＣｓｔの電圧降下を防止すると共に、Ｖｄｄ電源ライン１５３の電圧降下も防止できる。

かかる本発明の構造を、図６を通じてさらに詳細に説明する。図６は、図３の回路図において、駆動ＴＦＴ（Ｍ１）、ＯＬＥＤ及びキャパシタユニットＣｓｔの断面を示す図面である。

図６では駆動ＴＦＴ（Ｍ１）のみを示したが、スイッチング素子Ｓ１がＴＦＴで備えられる場合、このスイッチング素子Ｓ１のＴＦＴもこの駆動ＴＦＴ（Ｍ１）の形成時に形成されうるので、以下では、駆動ＴＦＴ（Ｍ１）のみで説明する。

前述したように、基板１００上に第１パターン部１０１ａが形成されており、この第１パターン部１０１ａを覆うように絶縁膜１０２が形成された状態で、絶縁膜１０２上にＴＦＴ及びキャパシタユニットなどを形成する。

まず、絶縁膜１０２上にＴＦＴの半導体層１１１を形成する。

前記半導体層１１１は、無機半導体や有機半導体を使用できる。

無機半導体としては、ＣｄＳ、ＧａＳ、ＺｎＳ、ＣｄＳｅ、ＣａＳｅ、ＺｎＳｅ、ＣｄＴｅ、ＳｉＣ及びＳｉを含む。このとき、非結晶のシリコンを絶縁膜１０２上に形成した後、結晶化工程を経てポリシリコンに形成した後、それをパターニングして半導体層１１１として使用できる。非結晶のシリコンの結晶化は、固相結晶化（Ｓｏｌｉｄ Ｐｈａｓｅ Ｃｒｙｓｔａｌｌｉｚａｔｉｏｎ：ＳＰＣ）、レーザー結晶化、順次横方向結晶化（Ｓｅｑｕｅｎｔｉａｌ Ｌａｔｅｒａｌ Ｓｏｌｉｄｉｆｉｃａｔｉｏｎ：ＳＬＳ）、金属誘起結晶化、金属誘起横方向結晶化などが使われうるが、その他にも多様な結晶化方法が使われうる。

一方、有機半導体物質としては、ペンタセン、テトラセン、アントラセン、ナフタレン、アルファ−６−チオフェン、アルファ−４−チオフェン、ペリレン及びその誘導体、ルブレン及びその誘導体、コロネン及びその誘導体、ペリレンテトラカルボン酸ジイミド及びその誘導体、ペリレンテトラカルボン酸二無水物及びその誘導体、ナフタレンのオリゴアセン及びそれらの誘導体、アルファ−５−チオフェンのオリゴチオフェン及びそれらの誘導体、金属を含有または含有しないフタロシアニン及びそれらの誘導体、ナフタレンテトラカルボン酸ジイミド及びその誘導体、ナフタレンテトラカルボン酸二無水物及びその誘導体、無水ピロメリット酸及びその誘導体、ピロメリット酸ジイミド及びそれらの誘導体、チオフェンを含む共役系高分子及びその誘導体、及びフルオレンを含む高分子及びその誘導体などが使われうる。

半導体層１１１は、チャンネル領域１１１ａを中心にソース領域１１１ｂ及びドレイン領域１１１ｃに区分されうる。ソース領域１１１ｂ及びドレイン領域１１１ｃは、ＴＦＴによって異なりうる。

半導体層１１１が形成された後には、前記半導体層１１１を覆うようにゲート絶縁膜１０３を形成し、ゲート絶縁膜１０３上のチャンネル領域１１１ａに対応する位置にゲート電極１１２を形成する。このゲート電極１１２の形成時、キャパシタユニットＣｓｔの第１電極１３１が形成される。前記ゲート電極１１２及びキャパシタユニットＣｓｔの第１電極１３１は、Ａｇ，Ｍｇ，Ａｌ，Ｐｔ，Ｐｄ，Ａｕ，Ｎｉ，Ｎｄ，Ｉｒ，Ｃｒ，Ｌｉ，Ｃａ及びそれらの化合物のような金属物質を含むか、またはＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ），ＩＺＯ（Ｉｎｄｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ），ＺｎＯまたはＩｎ_２Ｏ_３などの透明導電物質を含む。また、導電性有機物やＡｇ，Ｍｇ，Ｃｕなど導電粒子が含まれた導電性ペーストを使用することもできる。そして、単層または複数層の構造で形成されうる。

次いで、前記ゲート電極１１２及び前記第１電極１３１を覆うように層間絶縁膜１０４が形成される。

そして、層間絶縁膜１０４及びゲート絶縁膜１０３を貫通するようにコンタクトホール１４１，１４２を形成し、ソース／ドレイン電極１１３，１１４を層間絶縁膜１０４上に形成する。ソース／ドレイン電極１１３，１１４は、コンタクトホール１４１，１４２を通じて半導体層１１１のソース／ドレイン領域１１１ｂ，１１１ｃにそれぞれコンタクトされる。

前記ソース／ドレイン電極１１３，１１４も、Ａｇ，Ｍｇ，Ａｌ，Ｐｔ，Ｐｄ，Ａｕ，Ｎｉ，Ｎｄ，Ｉｒ，Ｃｒ，Ｌｉ，Ｃａ及びそれらの化合物のような金属物質を含むか、またはＩＴＯ，ＩＺＯ，ＺｎＯまたはＩｎ_２Ｏ_３などの透明導電物質を含む。また、導電性有機物やＡｇ，Ｍｇ，Ｃｕなど導電粒子が含まれた導電性ペーストを使用することもできる。そして、単層または複数層の構造で形成されうる。

層間絶縁膜１０４上には、キャパシタユニットＣｓｔの第２電極１３２が前記ソース／ドレイン電極１１３，１１４の形成と同時に形成される。このとき、前記層間絶縁膜１０４、ゲート絶縁膜１０３及び絶縁膜１０２には、第１貫通孔１４０が形成されて、層間絶縁膜１０４上に形成されるキャパシタユニットＣｓｔの第２電極１３２を前記第１パターン部１０１ａにコンタクトさせる。

前記ＴＦＴの構造は、必ずしも図６による実施形態に限定されず、ボトムゲート構造など多様なＴＦＴの構造がいずれも適用可能であるということはいうまでもない。

このようにＴＦＴ及びキャパシタユニットＣｓｔが形成された後には、それらを覆うように平坦化膜１０５が形成される。この平坦化膜１０５にビアホール１６４を形成し、ＯＬＥＤの画素電極１６１を平坦化膜１０５上に形成する。これにより、画素電極１６１は、駆動ＴＦＴ（Ｍ１）のドレイン電極１１４に連結される。

次いで、平坦化膜１０５及び画素電極１６１を覆うように画素定義膜１０６が形成された後、画素定義膜１０６に画素電極１６１の所定部分が露出されるように開口１０７を形成する。

前述したゲート絶縁膜１０３、層間絶縁膜１０４、平坦化膜１０５及び画素定義膜１０６も、有機絶縁膜、無機絶縁膜または有機−無機ハイブリッド膜で形成され、それらの単層構造または複層構造で形成されうる。有機絶縁膜としては、ポリマー材を使用できるが、その例として、一般の高分子（ＰＭＭＡ，ＰＳ）、フェノール基を有する高分子誘導体、アクリル系高分子、イミド系高分子、アリールエーテル系高分子、アミド系高分子、フッ素系高分子、ｐ−キシリレン系高分子、ビニールアルコール系高分子及びそれらのブレンドなどが可能である。無機絶縁膜としては、ＳｉＯ_２、ＳｉＮｘ、ＳｉＯＮ、Ａｌ_２Ｏ_３、ＴｉＯ_２、Ｔａ_２Ｏ_５、ＨｆＯ_２、ＺｒＯ_２、ＢＳＴ及びＰＺＴなどが可能である。

画素定義膜１０６の開口１０７で露出された画素電極１６１上に、有機発光層１６２及び対向電極１６３が順次に形成される。

前記画素電極１６１は、アノード電極の機能を行い、前記対向電極１６３は、カソード電極の機能を行えるが、画素電極１６１は、各画素の大きさに対応してパターニングされ、対向電極１６３は、あらゆる画素を覆うように形成されうる。

前記有機発光表示装置は、基板１００上に第１パターン部１０１ａが形成されているので、前面発光型となりうる。この場合、前記画素電極１６１は、反射型電極として使われうるが、Ａｇ，Ｍｇ，Ａｌ，Ｐｔ，Ｐｄ，Ａｕ，Ｎｉ，Ｎｄ，Ｉｒ，Ｃｒ及びそれらの化合物などで反射膜を形成した後、その上にＩＴＯ，ＩＺＯ，ＺｎＯまたはＩｎ_２Ｏ_３を形成できる。そして、前記対向電極１６３は、透明電極として備えられうるが、仕事関数の小さい金属、すなわちＬｉ，Ｃａ，ＬｉＦ／Ｃａ，ＬｉＦ／Ａｌ，Ａｌ，Ｍｇ及びそれらの化合物が有機発光層１６２に向かって蒸着した後、その上にＩＴＯ，ＩＺＯ，ＺｎＯまたはＩｎ_２Ｏ_３などの透明電極形成用の物質で補助電極層やバス電極ラインを形成できる。

前記画素電極１６１及び対向電極１６３は、必ずしも前述した物質で形成されるものに限定されず、導電性有機物や導電性ペーストなどで形成してもよい。

前記有機発光層１６２は、低分子または高分子有機層が使われうるが、低分子有機層を使用する場合、ホール注入層（Ｈｏｌｅ Ｉｎｊｅｃｔｉｏｎ Ｌａｙｅｒ：ＨＩＬ）、ホール輸送層（Ｈｏｌｅ Ｔｒａｎｓｐｏｒｔ Ｌａｙｅｒ：ＨＴＬ）、有機発光層（Ｅｍｉｓｓｉｏｎ Ｌａｙｅｒ：ＥＭＬ）、電子輸送層（Ｅｌｅｃｔｒｏｎ Ｔｒａｎｓｐｏｒｔ Ｌａｙｅｒ：ＥＴＬ）、電子注入層（Ｅｌｅｃｔｒｏｎ Ｉｎｊｅｃｔｉｏｎ Ｌａｙｅｒ：ＥＩＬ）などが単一あるいは複合の構造で積層されて形成され、使用可能な有機材料も、銅フタロシアニン（ＣｕＰｃ）、Ｎ，Ｎ−ジ（ナフタレン−１−イル）−Ｎ，Ｎ´−ジフェニル−ベンジジン（ＮＰＢ）、トリス−８−ヒドロキシキノリンアルミニウム（Ａｌｑ３）などを始めとして多様に適用可能である。それらの低分子有機層は、真空蒸着の方法で形成される。

高分子有機層の場合には、ほぼＨＴＬ及びＥＭＬで備えられた構造を有し、このとき、前記ＨＴＬとしてポリ−（２，４）−エチレン−ジヒドロキシチオフェン（ＰＥＤＯＴ）を使用し、ＥＭＬとしてポリフェニレンビニレン（ＰＰＶ）系及びポリフルオレン系など高分子有機物質を使用し、それをスクリーン印刷やインクジェット印刷方法などで形成できる。

前記ＯＬＥＤを形成した後には、その上部を密封して外気から遮断する。

かかる本発明の一実施形態において、第１パターン部１０１ａ、絶縁膜１０２、ゲート絶縁膜１０３及び第１電極１３１により第１キャパシタＣ_１が形成され、第１電極１３１、層間絶縁膜１０４及び第２電極１３２により第２キャパシタＣ_２が形成される。このとき、第２電極１３２は、第１パターン部１０１ａに連結されているので、第１キャパシタＣ_１及び第２キャパシタＣ_２が並列に連結された構造を有する。そして、ソース電極１１３がキャパシタユニットＣｓｔの第２電極１３２に連結されているので、図３のように、駆動ＴＦＴ（Ｍ１）とキャパシタユニットＣｓｔとが電気的に連結された構造を有すると共に、前記ソース／ドレイン電極１１３，１１４の形成時に形成されたＶｄｄ電源ラインＶｄｄもソース電極１１３及び第１パターン部１０１ａと連結された構造を有して、図３のような回路を具現できる。

このように、本発明は、第１パターン部１０１ａをキャパシタユニットＣｓｔの一電極として使用することによって、キャパシタユニットＣｓｔの電圧降下を防止でき、この第１パターン部１０１ａは、同時にＶｄｄ電源ラインＶｄｄとも電気的に連結されているので、Ｖｄｄ電源の電圧降下を防止できる。

前述したような本発明のキャパシタの構造は、多様な構造に適用可能である。

図７は、本発明の望ましい他の実施形態による有機発光表示装置の一画素に対する平面図であり、図８は、図７のIII−IIIの断面図である。

図７及び図８による実施形態は、その基本的な構造は前述した図５及び図６による実施形態と同一であるので、詳細な説明は省略し、相違点を中心に説明する。

図７に示すように、本発明の望ましい他の実施形態による有機電界発光表示装置は、別途のＶｄｄ電源ラインを備えず、図８に示すように、第１パターン部１０１ａ自体がＶｄｄ電源ラインの機能を行う。すなわち、第１パターン部１０１ａに既存にＶｄｄラインに印加されていた駆動電源が印加されたのである。したがって、各画素ではスキャンライン１５１及びデータライン１５２のみが貫通して、構造がさらにコンパクトになりうる。また、Ｖｄｄ電源ラインと隣接した画素のデータラインとの間に電気的短絡が起きるおそれもなくなる。

また、キャパシタユニットＣｓｔの第２電極１３２は、スイッチングＴＦＴ（Ｍ２）のドレイン電極と一体に連結されており、駆動ＴＦＴ（Ｍ１）のゲート電極１１２には、コンタクトホール１４３により連結されている。図７及び図８に示すように、キャパシタユニットＣｓｔの第１電極１３１は、第１貫通ホール１４０を通じてＶｄｄ電源が印加されている第１パターン部１０１ａと通電されている。

そして、駆動ＴＦＴ（Ｍ１）のソース電極１１３も、第２貫通ホール１４４を通じて第１パターン部１０１ａと連結されている。

その他の構造は、前述した実施形態と同一である。

かかる実施形態の場合にも、ゲート電極と同時に形成されるキャパシタＣｓｔの第１電極１３１が第１パターン部１０１ａに通電されているので、キャパシタユニットＣｓｔの電圧降下を防止でき、Ｖｄｄ電源を印加するＶｄｄラインが画素を貫通することがないので、Ｖｄｄ電圧の電圧降下を防止できる。

図９は、本発明の望ましいさらに他の実施形態による有機発光表示装置の一画素に対する平面図であり、図１０は、図９のIV−IVの断面図である。

図９及び図１０による実施形態も、前述した図７及び図８による実施形態と同様に、別途のＶｄｄラインを備えず、第１パターン部１０１ａ自体がＶｄｄラインの機能を行う。

そして、スイッチングＴＦＴ（Ｍ２）のドレイン電極は、キャパシタユニットＣｓｔの第１電極１３１と連結され、キャパシタユニットＣｓｔの第１電極１３１は、駆動ＴＦＴ（Ｍ１）のゲート電極１１２と一体に形成されている。

図９及び図１０に示すように、キャパシタユニットＣｓｔの第２電極１３２は、第１貫通孔１４０を通じてＶｄｄ電源が印加されている第１パターン部１０１ａと通電されている。そして、この第２電極１３２は、駆動ＴＦＴ（Ｍ１）のソース電極１１３と一体に形成されている。

その他の構造は前述した実施形態と同一であるので、詳細な説明は省略する。

かかる実施形態の場合にも、ソース／ドレイン電極と同時に形成されるキャパシタユニットＣｓｔの第２電極１３２が第１パターン部１０１ａに通電されて、キャパシタユニットＣｓｔの電圧降下を防止でき、Ｖｄｄ電源を印加するＶｄｄラインが画素を貫通することがないので、Ｖｄｄ電圧の電圧降下を防止できる。

一方、回路領域Ｃに位置するＣＭＯＳ素子ＣＭは、図１１に示すように、第１パターン部１０１ａのない領域に備えられる。

すなわち、図１１に示すように、基板１００上に絶縁膜１０２が形成され、この絶縁膜１０２上にＰ型ＴＦＴ（Ｔ１）及びＮ型ＴＦＴ（Ｔ２）が形成される。各ＴＦＴ（Ｔ１，Ｔ２）は、前述した駆動ＴＦＴ（Ｍ１）の形成と共に形成されうる。
Ｐ型ＴＦＴ（Ｔ１）は、ソース／ドレイン領域２１１ｂ及びチャンネル領域２１１ａを有する半導体活性層２１１と、それに絶縁されたゲート電極２１２と、半導体活性層２１１のソース／ドレイン領域２１１ｂにコンタクトされたソース／ドレイン電極２１３とを備える。

そして、Ｎ型ＴＦＴ（Ｔ２）は、ソース／ドレイン領域２２１ｂ、チャンネル領域２２１ａ及びＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域２２１ｃを有する半導体活性層２２１と、それに絶縁されたゲート電極２２２と、半導体活性層２２１のソース／ドレイン領域２２１ｂにコンタクトされたソース／ドレイン電極２２３とを備える。

かかるＣＭＯＳ素子ＣＭは、その下部にＶｄｄ電源が印加される導電膜がないため、この導電膜による干渉なしに正しい特性を表すことができる。

そして、基板１００が導電性基板である場合にも、絶縁膜１０２の厚さを画素領域Ｐの場合に比べて厚く形成して、基板１００にＶｄｄ電源が印加されてもその影響を最小化できる。

一方、本発明において、前記のような画素領域Ｐ及び回路領域Ｃの回路図は、図１２のように具現されうる。図１２は、図１のI−Iの断面の他の例のうち基板に対してのみ示す断面図である。

図１２に示すように、基板１００上に第１パターン部１０１ａ以外に第２パターン部１０１ｂが形成されており、この第１パターン部１０１ａ及び第２パターン部１０１ｂを覆うように絶縁膜１０２が形成されている。

前記第２パターン部１０１ｂも、前述した第１パターン部１０１ａのように導電性素材ならばいずれも適用可能であるが、例えばＡｌ，Ｍｏ，Ａｇ，Ｍｇ，Ｗ，Ｆｅ，Ｃｒ，Ｎｉ，Ｍｎなどの金属材で形成されうる。

前記第２パターン部１０１ｂは、図１２に示すように、回路領域Ｃに対応する位置に位置する。図１３に示すように、第２パターン部１０１ｂは、回路領域Ｃの電子素子に合わせて対応するパターンに形成されうるが、本発明の一例の場合のように、ＣＭＯＳ素子が回路領域Ｃに位置する場合には、ＣＭＯＳ素子のＰ型ＴＦＴ及びＮ型ＴＦＴの活性層に合わせて第３パターン部１０１ｃ及び第４パターン部１０１ｄが形成されうる。

回路領域Ｃに位置するＣＭＯＳ素子ＣＭは、図１４に示すように、第２パターン部１０１ｂ上に備えられる。

すなわち、図１４に示すように、基板１００上に第３パターン部１０１ｃ及び第４パターン部１０１ｄがそれぞれ形成され、それらを覆うように絶縁膜１０２が形成された後、この絶縁膜１０２上にＰ型ＴＦＴ（Ｔ１）及びＮ型ＴＦＴ（Ｔ２）が形成される。各ＴＦＴ（Ｔ１，Ｔ２）は、前述した駆動ＴＦＴ（Ｍ１）の形成と共に形成されうる。

Ｐ型ＴＦＴ（Ｔ１）は、ソース／ドレイン領域２１１ｂ及びチャンネル領域２１１ａを有する半導体活性層２１１と、それに絶縁されたゲート電極２１２と、半導体活性層２１１のソース／ドレイン領域２１１ｂにコンタクトされたソース／ドレイン電極２１３とを備える。

そして、Ｎ型ＴＦＴ（Ｔ２）は、ソース／ドレイン領域２２１ｂ、チャンネル領域２２１ａ及びＬＤＤ領域２２１ｃを有する半導体活性層２２１と、それに絶縁されたゲート電極２２２と、半導体活性層２２１のソース／ドレイン領域２２１ｂにコンタクトされたソース／ドレイン電極２２３とを備える。

かかるＣＭＯＳ素子ＣＭにおいて、Ｐ型ＴＦＴ（Ｔ１）の下部に位置する第３パターン部１０１ｃには、正電圧が印加され、Ｎ型ＴＦＴ（Ｔ２）の下部に位置する第４パターン部１０１ｄには、負電圧が印加されて、第３パターン部１０１ｃ及び第４パターン部１０１ｄがそれぞれＰ型ＴＦＴ（Ｔ１）及びＮ型ＴＦＴ（Ｔ２）のバックゲートの役割を行うようにする。別途に示していないが、第３パターン部１０１ｃにはＶｄｄ電源ラインを連結させて、正電圧であるＶｄｄ電圧を印加させ、第４パターン部１０１ｄにはＯＬＥＤの他の駆動電源であるカソード電源と電気的に連結させて、負電圧を印加させうる。

かかる回路領域Ｃにおける第２パターン部１０１ｂは、必ずしも前述した実施形態に限定されず、回路領域Ｃに配置される電子素子によって多様に形成されうる。例えば、回路領域Ｃに、ＣＭＯＳ素子以外にＰＭＯＳまたはＮＭＯＳ ＴＦＴが別途に存在する場合、それに合わせて別途の導電パターンを配置し、対応する正電圧または負電圧を印加してバックゲートの機能を行うようにする。

本発明の場合には、このように回路領域Ｃでもバックゲートの機能を行う導電パターンを形成して、回路領域Ｃ内の電子素子の特性をさらに向上させうる。

前記では本発明の望ましい実施形態を参照して説明したが、当業者は、特許請求の範囲に記載された本発明の思想及び領域から逸脱しない範囲内で本発明を多様に修正及び変更させることができるということを理解できるであろう。

本発明は、各種電子装置の表示機器関連の技術分野に適用可能である。

本発明による平板表示装置のうち、その望ましい一実施形態によるＡＭ型の有機発光表示装置を示す平面図である。 画素領域の一単位画素の画素回路を概略的に示す回路図である。 図２の回路に対する一例を示す回路図である。 図１のI−Iの断面のうち基板に対してのみ示す断面図である。 図３による回路を具現できる画素構造の一例についてのレイアウトを示す平面図である。 図５のII−IIの断面図である。 図３による回路を具現できる画素構造の他の例についてのレイアウトを示す平面図である。 図７のIII−IIIの断面図である。 図３による回路を具現できる画素構造のさらに他の例についてのレイアウトを示す平面図である。 図９のIV−IVの断面図である。 図３の回路領域のＣＭＯＳ素子を示す断面図である。 図１のI−Iの断面の他の例を示す断面図である。 図１２の導電パターン部を示す平面図である。 図３の回路領域のＣＭＯＳ素子の他の例を示す断面図である。

符号の説明

１００ 基板
１０１ａ 第１パターン部
１０２ 絶縁膜
１０３ ゲート絶縁膜
１０４ 層間絶縁膜
１０５ 平坦化膜
１０６ 画素定義膜
１０７ 開口
１１１ 半導体層
１１２ ゲート電極
１１３ ソース電極
１１４ ドレイン電極
１３１ 第１電極
１３２ 第２電極
１４０ 第１貫通孔
１４１，１４２ コンタクトホール
１６１ 画素電極
１６２ 有機発光層
１６３ 対向電極
１６４ ビアホール
Ｃｓｔ キャパシタユニット
Ｃ_１ 第１キャパシタ
Ｃ_２ 第２キャパシタ

Claims (37)

1. 基板と、
   前記基板上に形成された絶縁膜と、
   前記絶縁膜上に位置し、少なくとも一つの発光素子を備えて画像を具現する画素領域と、
   前記絶縁膜上に位置し、前記画素領域に印加される信号を制御する素子を備える回路領域と、
   前記画素領域に対応する位置で前記基板と前記絶縁膜との間に介在され、前記発光素子の一つの電極と電気的に連結された導電膜と、を備えることを特徴とする平板表示装置。
2. 前記画素領域は、前記発光素子と電気的に連結された少なくとも一つの画素回路を備え、
   前記画素回路は、前記導電膜に電気的に連結されたことを特徴とする請求項１に記載の平板表示装置。
3. 前記画素回路は、前記発光素子と電気的に連結された駆動薄膜トランジスタを備え、
   前記駆動薄膜トランジスタは、前記導電膜に電気的に連結されたことを特徴とする請求項２に記載の平板表示装置。
4. 前記画素回路は、前記発光素子と電気的に連結されたキャパシタユニットを備え、 前記導電膜は、前記キャパシタユニットの少なくとも一つの電極と電気的に連結されたことを特徴とする請求項２に記載の平板表示装置。
5. 前記キャパシタユニットは、互いに並列連結された少なくとも二つのキャパシタを備え、
   前記導電膜は、前記キャパシタのうち一つのキャパシタの一つの電極となることを特徴とする請求項４に記載の平板表示装置。
6. 前記画素領域は、前記画素回路と電気的に連結されたデータライン、スキャンライン及び駆動電源ラインを備え、
   前記導電膜は、前記駆動電源ラインと電気的に連結されたことを特徴とする請求項２に記載の平板表示装置。
7. 前記画素領域は、前記画素回路と電気的に連結されたデータライン及びスキャンラインを備え、
   前記導電膜を通じて前記画素回路に駆動電源が印加されることを特徴とする請求項２に記載の平板表示装置。
8. 前記回路領域は、前記絶縁膜上に位置する薄膜トランジスタを備えることを特徴とする請求項１に記載の平板表示装置。
9. 導電性材質で形成された導電パターン部を備える基板と、
   前記基板上に形成された絶縁膜と、
   前記絶縁膜上に位置し、発光素子を備えて画像を具現する画素領域と、
   前記絶縁膜上に位置し、前記画素領域に印加される信号を制御する素子を備える回路領域と、を備え、
   前記導電パターン部は、前記画素領域に対応する位置に備えられた第１パターン部と、前記回路領域に対応する位置に備えられた第２パターン部と、を備えることを特徴とする平板表示装置。
10. 前記画素領域は、前記発光素子と電気的に連結された少なくとも一つの画素回路を備え、
    前記画素回路は、前記第１パターン部に電気的に連結されたことを特徴とする請求項９に記載の平板表示装置。
11. 前記画素回路は、前記発光素子と電気的に連結された駆動薄膜トランジスタを備え、
    前記駆動薄膜トランジスタのソース電極及びドレイン電極のうち一つは、前記第１パターン部に電気的に連結されたことを特徴とする請求項１０に記載の平板表示装置。
12. 前記画素回路は、前記発光素子と電気的に連結されたキャパシタユニットを備え、 前記第１パターン部は、前記キャパシタユニットの少なくとも一つの電極と電気的に連結されたことを特徴とする請求項１０に記載の平板表示装置。
13. 前記キャパシタユニットは、互いに並列連結された少なくとも二つのキャパシタを備え、
    前記第１パターン部は、前記キャパシタのうち一つのキャパシタの一つの電極となることを特徴とする請求項１２に記載の平板表示装置。
14. 前記画素領域は、前記画素回路と電気的に連結されたデータライン、スキャンライン及び駆動電源ラインを備え、
    前記第１パターン部は、前記駆動電源ラインと電気的に連結されたことを特徴とする請求項１０に記載の平板表示装置。
15. 前記画素領域は、前記画素回路と電気的に連結されたデータライン及びスキャンラインを備え、
    前記第１パターン部を通じて前記画素回路に駆動電源が印加されることを特徴とする請求項１０に記載の平板表示装置。
16. 前記回路領域は、前記絶縁膜上に位置する少なくとも一つの薄膜トランジスタを備え、 前記第２パターン部は、少なくとも前記薄膜トランジスタのチャンネル領域に対応して位置することを特徴とする請求項９に記載の平板表示装置。
17. 前記第２パターン部には、これに対応する薄膜トランジスタのゲート電圧と逆極性の電圧が印加されることを特徴とする請求項１６に記載の平板表示装置。
18. 前記回路領域は、前記絶縁膜上に位置し、ＮＭＯＳ薄膜トランジスタ及びＰＭＯＳ薄膜トランジスタを備えたＣＭＯＳ素子を備え、
    前記第２パターン部は、前記ＮＭＯＳ薄膜トランジスタの少なくともチャンネル領域に対応して位置する第３パターン部、及び前記ＰＭＯＳ薄膜トランジスタの少なくともチャンネル領域に対応して位置する第４パターン部を備えることを特徴とする請求項１６に記載の平板表示装置。
19. 前記第３パターン部には負電圧が印加され、前記第４パターン部には正電圧が印加されることを特徴とする請求項１８に記載の平板表示装置。
20. 前記第３パターン部に印加される電圧は、前記発光素子を駆動する駆動電源のうち一つから印加されることを特徴とする請求項１９に記載の平板表示装置。
21. 前記第４パターン部に印加される電圧は、前記発光素子を駆動する駆動電源のうち一つから印加されることを特徴とする請求項１９に記載の平板表示装置。
22. 導電性材質で形成された第１及び第２パターン部を備える基板と、
    前記基板上に形成された絶縁膜と、
    前記絶縁膜上に位置する発光素子と、
    前記絶縁膜上に位置し、前記発光素子と電気的に連結された薄膜トランジスタと、
    前記第１パターン部の外側に対応する絶縁膜上に位置し、前記薄膜トランジスタと電気的に連結された少なくとも一つの電子素子と、を備え、
    前記第１パターン部は、前記薄膜トランジスタと電気的に連結され、前記第２パターン部は、前記電子素子に対応する位置に備えられたことを特徴とする平板表示装置。
23. 前記第１パターン部は、前記発光素子及び前記薄膜トランジスタのうち少なくとも一つに対応する領域に位置することを特徴とする請求項２２に記載の平板表示装置。
24. 前記第１パターン部は、前記発光素子により所定の画像が具現される領域に対応する領域に位置することを特徴とする請求項２２に記載の平板表示装置。
25. 前記薄膜トランジスタの一つの電極は、前記発光素子の一つの電極と電気的に連結され、前記薄膜トランジスタの他の電極は、前記第１パターン部に電気的に連結されたことを特徴とする請求項２２に記載の平板表示装置。
26. 前記電子素子は、薄膜トランジスタであり、
    前記第２パターン部は、この薄膜トランジスタの少なくともチャンネル領域に対応して位置し、
    前記第２パターン部には、これに対応する薄膜トランジスタのゲート電圧と逆極性の電圧が印加されることを特徴とする請求項２２に記載の平板表示装置。
27. 前記電子素子は、ＮＭＯＳ薄膜トランジスタ及びＰＭＯＳ薄膜トランジスタを備えたＣＭＯＳ素子であり、
    前記第２パターン部は、前記ＮＭＯＳ薄膜トランジスタの少なくともチャンネル領域に対応して位置する第３パターン部、及び前記ＰＭＯＳ薄膜トランジスタの少なくともチャンネル領域に対応して位置する第４パターン部を備え、
    前記第３パターン部には負電圧が印加され、前記第４パターン部には正電圧が印加されることを特徴とする請求項２２に記載の平板表示装置。
28. 前記第３パターン部に印加される電圧は、前記発光素子を駆動する駆動電源のうち一つから印加されることを特徴とする請求項２７に記載の平板表示装置。
29. 前記第４パターン部に印加される電圧は、前記発光素子を駆動する駆動電源のうち一つから印加されることを特徴とする請求項２７に記載の平板表示装置。
30. 導電性材質で形成された第１及び第２パターン部を備える基板と、
    前記基板上に形成された絶縁膜と、
    前記絶縁膜上に位置する発光素子と、
    前記絶縁膜上に位置し、前記発光素子と電気的に連結され、少なくとも二つのキャパシタが並列連結されたキャパシタユニットと、
    前記第１パターン部の外側に対応する絶縁膜上に位置し、前記キャパシタユニットと電気的に連結された少なくとも一つの電子素子と、を備え、
    前記第１パターン部は、前記キャパシタユニットの一つの電極となり、前記第２パターン部は、前記電子素子に対応する位置に備えられたことを特徴とする平板表示装置。
31. 前記第１パターン部は、前記発光素子及び前記キャパシタユニットのうち少なくとも一つに対応する領域に位置することを特徴とする請求項３０に記載の平板表示装置。
32. 前記第１パターン部は、前記発光素子により所定の画像が具現される領域に対応する領域に位置することを特徴とする請求項３０に記載の平板表示装置。
33. 前記キャパシタユニットは、前記第１パターン部に垂直方向に積層された少なくとも一つの電極をさらに備えたことを特徴とする請求項３０に記載の平板表示装置。
34. 前記電子素子は、薄膜トランジスタであり、
    前記第２パターン部は、この薄膜トランジスタの少なくともチャンネル領域に対応して位置し、
    前記第２パターン部には、これに対応する薄膜トランジスタのゲート電圧と逆極性の電圧が印加されることを特徴とする請求項３０に記載の平板表示装置。
35. 前記電子素子は、ＮＭＯＳ薄膜トランジスタ及びＰＭＯＳ薄膜トランジスタを備えたＣＭＯＳ素子であり、
    前記第２パターン部は、前記ＮＭＯＳ薄膜トランジスタの少なくともチャンネル領域に対応して位置する第３パターン部、及び前記ＰＭＯＳ薄膜トランジスタの少なくともチャンネル領域に対応して位置する第４パターン部を備え、
    前記第３パターン部には負電圧が印加され、前記第４パターン部には正電圧が印加されることを特徴とする請求項３０に記載の平板表示装置。
36. 前記第３パターン部に印加される電圧は、前記発光素子を駆動する駆動電源のうち一つから印加されることを特徴とする請求項３５に記載の平板表示装置。
37. 前記第４パターン部に印加される電圧は、前記発光素子を駆動する駆動電源のうち一つから印加されることを特徴とする請求項３５に記載の平板表示装置。

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