JP2006319486A - 交換機及びそれに用いるデータ分配処理方法 - Google Patents

Abstract

【課題】 １回線に集中してデータが入力された場合においてもデータ量を各回線へ分散することが可能な交換機を提供する。
【解決手段】 本発明の交換機は、入力インタフェース部の物理回線に対して入力されてくるデータのデコードを行うヘッダデコード部（＃１〜＃ｎ）１１−１〜１１−ｎと、データを物理回線毎に蓄積するメモリ部（＃１〜＃ｎ）１３−１〜１３−ｎと、そのメモリ部（＃１〜＃ｎ）１３−１〜１３−ｎに対するデータの読み書きを制御するメモリ制御部１４と、メモリ部（＃１〜＃ｎ）１３−１〜１３−ｎから読出されたデータを各回線に分配するための分配スイッチ部１５とを備え、セルデータが１回線に集中しないようにセルデータの分散を行っている。
【選択図】 図１

Description

本発明は交換機及びそれに用いるデータ分配処理方法に関し、特にＡＴＭ（Ａｓｙｎｃｈｒｏｎｏｕｓ Ｔｒａｎｓｆｅｒ Ｍｏｄｅ）交換機に入力されるデータレートを調整する方法に関する。

従来、ＡＴＭ交換機においては、図６に示すように、ｎ回線の入力１０１〜１０ｎを有し、各回線毎に入力される非同期のセル（データの最小単位：１セル＝５３Ｂｙｔｅ）データを受信している。その入力されたセルデータに対しては、ＡＴＭ交換機内部のシステムクロックと同期をとるために、回線毎のメモリ２１−１〜２１−ｎにてクロックの乗せ替えが行われている。

メモリ２１−１〜２１−ｎからの読出しは、セルデータ処理部２２−１〜２２−ｎによって行われる。これによって、非同期で入力されたセルデータは回線間で同期がとられた形で出力される。

セルデータ処理部２２−１〜２２−ｎによって処理されたｎ回線分の信号１２１〜１２ｎは、多重を行うＭＵＸ（ｍｕｌｔｉｐｌｅｘｅｒ：多重）部２３へ入力され、ｎ回線分のセルデータの多重が行われる。多重されたセルデータはセルのスイッチングを行うＡＴＭスイッチ（ＳＷ）２４へ送られ、セルデータがスイッチングされる。

これまでの技術では、データレートを調整する方法としてデータのヘッダ（上位５Ｂｙｔｅの部分）を参照し、行先毎またはサービスクラス毎にシェーピングをかける方法がある（例えば、特許文献１，２参照）。

特開平１１−９８１４２号公報 特開平６−４６０７６号公報

上述した従来の技術では、物理回線から入力されてきたデータに対してサービスクラス毎のデータレートの調整を行っているので、ある決められた容量の中でしか制御がされておらず、ある１回線のデータレートを超えてしまうようなレートのデータが考慮されていない。

つまり、従来の図６に示す回路構成では、入力されたセルデータが入力回線と同じ回線（回線１０１のデータは回線１１１を経由して回線１２１、回線１０２のデータは回線１１２を経由して回線１２２等）へ出力されているため、セルデータがある回線に集中してしまった場合、その回線だけに負荷をかけてしまい、オーバフローを招くことにもなり、また回線容量以上のデータは処理が不可能になっている。

そこで、本発明の目的は上記の問題点を解消し、１回線に集中してデータが入力された場合においてもデータ量を各回線へ分散することができる交換機及びそれに用いるデータ分配処理方法を提供することにある。

本発明による交換機は、各々に非同期のセルが入力される複数の物理回線と、前記複数の物理回線から受信したデータのクロックの乗せ替えを行う複数の処理手段と、前記複数の処理手段で処理されたセルデータを多重する多重手段と、前記多重手段で多重されたセルデータのスイッチングを行うスイッチング手段とを含む交換機であって、
前記複数の物理回線毎に受信したデータを蓄積する複数のメモリ手段と、前記複数のメモリ手段に対する前記データの読み書きを制御するメモリ制御手段と、前記複数のメモリ手段から読出されたデータを前記複数の処理手段に分配する分配スイッチ手段とを備えている。

本発明によるデータ分配処理方法は、各々に非同期のセルが入力される複数の物理回線と、前記複数の物理回線から受信したデータのクロックの乗せ替えを行う複数の処理手段と、前記複数の処理手段で処理されたセルデータを多重する多重手段と、前記多重手段で多重されたセルデータのスイッチングを行うスイッチング手段とを含む交換機に用いられるデータ分配処理方法であって、前記複数の物理回線毎に受信したデータを蓄積する複数のメモリ手段に対する前記データの読み書きをメモリ制御手段にて制御し、前記複数のメモリ手段から読出されたデータを分配スイッチ手段にて前記複数の処理手段に分配している。

すなわち、本発明の交換機は、入力インタフェース部の物理回線に対して入力されてくるデータのデコードを行うデコード部と、データを物理回線毎に蓄積するメモリ部と、そのメモリ部に対するデータの読み書きを制御するメモリ制御部と、メモリ部から読出されたデータを各回線に分配するための分配スイッチ部とを備えている。

これによって、本発明の交換機では、セルデータが１回線に集中しないようにセルデータの分散を行い、ＡＴＭ（Ａｓｙｎｃｈｒｏｎｏｕｓ Ｔｒａｎｓｆｅｒ Ｍｏｄｅ）交換機内の回線の負荷を軽減し、さらに一回線当たりの最大データレートをオーバして入力されるようなインタフェースとなった場合においても、入力されるデータを分散することによって輻輳を回避させ、かつ交換機全体の処理能力を最大限活用することが可能となる。

したがって、本発明の交換機では、上記の構成を既存のＡＴＭ交換機の入力側に接続することで、既存のＡＴＭ交換機においても１回線で処理可能なデータレートを超えたデータ量を処理することが可能となる。

つまり、本発明の交換機では、１回線に集中してデータが入力された場合においても、データ量を各回線へ分散することが可能となり、交換機内部における特定の回線への負荷の集中を避けることが可能になるとともに、輻輳も回避することが可能となる。

また、本発明の交換機では、物理層のインタフェースフォーマットを変更し、入力側のクロックレートを受信側の交換機の回線のクロックレートよりも高くするといった使用方法であった場合においても、交換機の全回線の総データレート以内であれば、１回線あたりの送信データレートを受信側交換機の能力よりも高くすることが可能となる。

具体的に説明すると、本発明の交換機では、交換機内部における各回線の最大処理レートがｍ［ｂｐｓ］、ｎ回線で処理できるトータルデータレートがｍ×ｎ［ｂｐｓ］となる場合、交換機入力回線のトータルデータレートがｍ×ｎ［ｂｐｓ］以内であれば、ある回線でｍ［ｂｐｓ］以上のデータレートで入力されたとしても、別回線へデータを分配することによって、セルが損失することなく、処理することが可能となる。尚、分配スイッチ以降のインタフェースを既存のインタフェースとすれば、規格を変更することなく、既存の装置が使用可能となる。

本発明は、以下に述べるような構成及び動作とすることで、１回線に集中してデータが入力された場合においてもデータ量を各回線へ分散することができる
という効果が得られる。

次に、本発明の実施例について図面を参照して説明する。図１は本発明の一実施例による交換機の構成を示すブロック図である。図１において、本発明の一実施例による交換機はヘッダデコード部（＃１〜＃ｎ）１１−１〜１１−ｎと、受信カウンタ部（＃１〜＃ｎ）１２−１〜１２−ｎと、メモリ部（＃１〜＃ｎ）１３−１〜１３−ｎと、メモリ制御部１４と、分配スイッチ部１５と、送信カウンタ部１６と、ＦＩＦＯ（Ｆｉｒｓｔ Ｉｎ Ｆｉｒｓｔ Ｏｕｔ）メモリ部（＃１〜＃ｎ）１７−１〜１７−ｎと、セルデータ処理部（＃１〜＃ｎ）１８−１〜１８−ｎと、ＭＵＸ（ｍｕｌｔｉｐｌｅｘｅｒ：多重）部１９と、ＡＴＭ（Ａｓｙｎｃｈｒｏｎｏｕｓ Ｔｒａｎｓｆｅｒ Ｍｏｄｅ）スイッチ２０とから構成されている。

図２は本発明の一実施例で用いるセルデータの構成を示す図であり、図３は本発明の一実施例における１回線分の受信カウンタ部及びヘッダデコード部の構成を示すブロック図であり、図４は本発明の一実施例におけるメモリ制御部の構成を示すブロック図であり、図５は本発明の一実施例におけるデータの流れを示す図である。これら図１〜図５を参照して本発明の一実施例におけるデータの流れについて説明する。

ヘッダデコード部（＃１〜＃ｎ）１１−１〜１１−ｎ及びメモリ制御部１４では、入力されてきたデータをそれに付随するデータイネーブルと受信カウンタ部（＃１〜＃ｎ）１２−１〜１２−ｎ、もしくはデータの先頭が識別可能な信号と受信カウンタ部（＃１〜＃ｎ）１２−１〜１２−ｎ等によって、データが入力されてきたことを認識し、データの最小単位である１セル（５３Ｂｙｔｅ）を認識する。

入力されてくるデータの一例を図２に示す。図２においてはＡＴＭ標準インタフェース規格であるＵＴＯＰＩＡ（Ｕｎｉｖｅｒｓａｌ Ｔｅｓｔ ＆ ＯＰｅｒａｔｉｏｎｓ Ｉｎｔｅｒｆａｃｅ ｆｏｒ ＡＴＭ） Ｌｅｖｅｌ１のセルフォーマットを示している。つまり、入力データはＶＰＩ（Ｖｅｒｔｕａｌ Ｐａｔｈ Ｉｎｄｅｎｔｉｆｉｅｒ）、ＶＣＩ（Ｖｅｒｔｕａｌ Ｃｈａｎｎｎｅｌ Ｉｎｄｅｎｔｉｆｉｅｒ）、ＰＴ（Ｐａｙｌｏａｄ Ｔｙｐｅ）、ＣＬＰ（Ｃｅｌｌ Ｌｏｓｓ Ｐｒｉｏｒｉｔｙ）、ＨＥＣ（Ｈｅａｄｅｒ Ｅｒｒｏｒ Ｃｈｅｃｋ）、４８Ｂｙｔｅ Ｃｅｌｌ Ｐａｙｌｏａｄから構成されている。

この入力データは、まず最初に回線毎に設けられたヘッダデコード部（＃１〜＃ｎ）１１−１〜１１−ｎによってデータの先頭から４Ｂｙｔｅまでがデコードされ、有効データであるか無効データ（Ｕｎａｓｓｉｇｎｅｄ Ｃｅｌｌ／空きセル／Ｉｄｌｅ ｃｅｌｌ）であるかが判定される。

ヘッダデコード部（＃１〜＃ｎ）１１−１〜１１−ｎは、図３に示すように、シフトレジスタ群１１ａ（シフトレジスタ１１ａ−１〜１１ａ−４）で構成され、受信するデータのクロックで１クロックずつ入力データをシフトする。先頭から４ｂｙｔｅまでシフトされた時点で、図２に示すようなＶＰＩ／ＶＣＩ（バーチャルチャネル／バーチャルパス）部を抜き出す。これによって、ヘッダデコード部（＃１〜＃ｎ）１１−１〜１１−ｎは、ＶＰＩ／ＶＣＩを認識する。

無効データとは、図２に示すセルデータの構成の内、ＶＰＩ／ＶＣＩ部が両方共に「０」であるデータを示す。ここで、無効データと判定された場合には、メモリ制御部１４によって回線毎に設けられたメモリ部（＃１〜＃ｎ）１３−１〜１３−ｎへの書込みが行われず、有効データと判定された場合には書込みが行われる。

メモリ部（＃１〜＃ｎ）１３−１〜１３−ｎに書込まれたデータは、メモリ制御部１４によってメモリ部（＃１〜＃ｎ）１３−１〜１３−ｎからそれぞれ１セル単位で、ラウンドロビン（Ｒｏｕｎｄ Ｒｏｂｉｎ）方式（データの最小単位で各メモリから順番に読出しを行う方式）によって読出しが行われる。１セル単位は送信カウンタ１６によってメモリ部（＃１〜＃ｎ）１３−１〜１３−ｎから読出されたデータを読出しクロック毎にカウントすることによって認識する。読出しに関しては、回線クロックレートのｎ倍（回線数が仮に「４」である場合には４倍）のレートのクロックによって読出さられる。

読出されたデータはメモリ部（＃１〜＃ｎ）１３−１〜１３−ｎから分配スイッチ部１５に送信される。分配スイッチ部１５では回線毎のＦＩＦＯメモリ部（＃１〜＃ｎ）１７−１〜１７−ｎに対して、メモリ部（＃１〜＃ｎ）１３−１〜１３−ｎから読出したクロックと同一のクロックで書込む処理が行われ、また書込んだ後に元の回線クロックで読出しが行われるといった各回線へのデータの再分配処理が行われる。

ＦＩＦＯメモリ部（＃１〜＃ｎ）１７−１〜１７−ｎから出力されたデータは、従来の構成と同様に、セルデータ処理部（＃１〜＃ｎ）１８−１〜１８−ｎで処理が行われ、ＭＵＸ部１９で多重された後、ＡＴＭスイッチ２０でスイッチングされる。

ヘッダデコード部（＃１〜＃ｎ）１１−１〜１１−ｎでは、データに付随するデータイネーブルと受信カウンタ部（＃１〜＃ｎ）１２−１〜１２−ｎ、もしくはデータの先頭が識別可能な信号と受信カウンタ部（＃１〜＃ｎ）１２−１〜１２−ｎ等によって、データの先頭から４Ｂｙｔｅが認識される。

データイネーブルもしくはデータの先頭を識別する信号を受信した時、受信カウンタ部（＃１〜＃ｎ）１２−１〜１２−ｎが受信しているクロック毎にカウントを開始する。このカウント値によって、図２に示すＶＰＩ／ＶＣＩの位置を認識することができ、このＶＰＩ／ＶＣＩの値が両方共に「０」である場合、このデータが無効データとして識別される。

無効データとして識別されると、メモリ制御部１４に対してはこのデータ（１セル）をメモリ部（＃１〜＃ｎ）１３−１〜１３−ｎに書込まないように指示が出される。逆に、ＶＰＩ／ＶＣＩがどちらか一方でも「０」以外であった場合には、メモリ部（＃１〜＃ｎ）１３−１〜１３−ｎに対して書込みを行うように指示が出される。

ヘッダデコード部（＃１〜＃ｎ）１１−１〜１１−ｎ及び受信カウンタ部（＃１〜＃ｎ）１２−１〜１２−ｎについて図３を参照して説明する。図３においては、１つの例として、ＵＴＯＰＩＡ Ｌｅｖｅｌ１フォーマット（ＡＴＭ標準インタフェース規格）でのセルフォーマット（図２参照）の場合におけるヘッダデコード方法を示している。

入力されてくるデータは、シフトレジスタ１１ａ−１〜１１ａ−４に入力される。このシフトレジスタ１１ａ−１〜１１ａ−４では１Ｂｙｔｅ毎（１クロック毎）にデータをシフトする。受信カウンタ部１２ではデータの先頭を示すパルスをトリガにカウントを開始し、このカウント値を基にシフトレジスタ１１ａ−１〜１１ａ−４に先頭から４Ｂｙｔｅまで格納されたことを認識する。

これによって、ＶＰＩ／ＶＣＩがどのレジスタに格納されているかが判るため、図２で示したＶＰＩ／ＶＣＩ部の値をＶＰＩ／ＶＣＩ識別部１１ｂで抜き出す。ここで、ＶＰＩ／ＶＣＩが共に「０」であった場合、ＶＰＩ／ＶＣＩ識別部１１ｂで無効データと判定し、メモリ制御部１４への書込み指示信号をＤｉｓａｂｌｅとする。ＶＰＩ／ＶＣＩのどちらか一方でも「０」以外の場合には、メモリ制御部１４への書込み指示信号をＥｎａｂｌｅとする。

上記の処理が行われた後、ヘッダデコード部（＃１〜＃ｎ）１１−１〜１１−ｎから指示を受けたメモリ制御部１４では、その指示通りにメモリ部（＃１〜＃ｎ）１３−１〜１３−ｎへの書込みを実施し、または書込みを実施しない動作を行う。

メモリ部（＃１〜＃ｎ）１３−１〜１３−ｎにはメモリ制御部１４内で優先順位を設け、ある回線用のメモリ（＃ｎ）に１セル書込みを行うと、読出しは最初に１セル書込まれたメモリ（＃ｎ）から順に１セルずつ行い、次の優先順位のメモリに１セル以上書込まれている場合にはそのメモリを読出しに行く。ここでの読出しクロックは、元々の回線で使用されているクロックのｎ倍である。また、ある回線用のメモリ（＃ｎ）にだけ書込みが行われているような場合、その他のメモリには１セル以上のデータがないことになるので、メモリ（＃ｎ）から連続して読出すことになる。

優先順位というのは、回線毎に設けるメモリ（＃１）〜（＃ｎ）全てに１セル以上書込まれている場合において、どのメモリから読出しを開始するかどうかを設計時に決めておくことを示す。さらに、読出す順は常に一番高い優先順位のものからとするが、読出すデータがない場合には次の順位のものから読出す。このように、順番に１セルずつ読出していき、一番低い順位までいったら、また一番高い順位のものからとする。優先順位の決め方には特に定義はなく、設計時に任意に決めるものとする。

メモリ制御部１４の動作について説明する。メモリ制御部１４の構成を図４に示す。書込み制御信号生成部１４１−１〜１４１−ｎにてメモリに書込まれたセル数を、メモリ（＃１〜＃ｎ）用カウンタ部１４３−１〜１４３−ｎにてカウントする。この値を基に、読出し制御信号生成部１４２−１〜１４２−ｎにて蓄積数を監視する。ここで、１セル以上蓄積されたことを認識すると、書込み制御信号生成部１４１−１〜１４１−ｎはフラグ監視／読出しトリガ生成部１４４に読出し可を示すフラグを出力する。

この時、フラグ監視／読出しトリガ生成部１４４では、フラグが立っているメモリの内、内部で定義してある優先順位の高いメモリから読出しを開始させるトリガ信号を読出し制御信号生成部１４２−１〜１４２−ｎへ出力する。読出し制御信号生成部１４２−１〜１４２−ｎはこのトリガ信号を受け、１セルの読出しを開始する。

１セルの読出しが完了すると、読出し制御信号生成部１４２−１〜１４２−ｎはフラグ監視／読出しトリガ生成部１４４に読出し完了フラグを返す。これを受けて、フラグ監視／読出しトリガ生成部１４４はこのメモリより低い順位に定義してあるメモリの読出し可フラグが立っているかどうかを確認する。一番低い順位のメモリまでフラグが立っていない場合には、一番高い順位のメモリのフラグから現在読出し終わったメモリのフラグまで確認する。

全てのフラグが立っていない場合、フラグ監視／読出しトリガ生成部１４４は読出すデータがないと判断し、読出し動作を止める。仮に、上記の通り、順番にフラグが立っているかどうかを確認した時にフラグが立っている箇所があれば、フラグ監視／読出しトリガ生成部１４４はその該当メモリに対する読出し制御信号生成部１４２−１〜１４２−ｎへ読出しトリガを出力する。

その後、メモリ制御部１４では上記の動作を繰り返し行う。尚、読出し後に、次に読出し可能なメモリを探すフラグ確認動作は、時系列で行わずに、１クロックで行うものとする。

例えば、４回線あった場合の動作について説明する。動作説明のため、仮に、
・優先順位はメモリ（＃１）、メモリ（＃２）、メモリ（＃３）、メモリ（＃４）の順とする
・メモリ（＃２）とメモリ（＃４）とに同時にデータが蓄積
・メモリ（＃２）の読出し中に、メモリ（＃１）に対してデータが１セル以上蓄積される
・読出された後、データは空
という条件を前提条件とする。

この場合、最初にメモリ（＃２）とメモリ（＃４）とに対して読出し可のフラグが立つことになるため、優先順位が高いメモリ（＃２）から先に読出すことになる。読出しの途中で、メモリ（＃１）にデータが１セル以上蓄積されたので、メモリ（＃１）に対する読出し可のフラグが内部で生成されるが、メモリ（＃２）から１セル読出しが完了すると、次の動作はこれより低い順位のメモリに対し、読出し可のフラグが立っていないかどうか見に行く。

ここで、メモリ（＃４）に対して読出し可のフラグが立っていることが分かるため、メモリ（＃４）から１セル読出しを開始する。メモリ（＃４）から１セル読出した後、このメモリよりも優先順位が低いメモリがないため、一番優先順位の高いメモリ（＃１）から順にフラグの有り無しを確認することになる。

この時、メモリ（＃１）に対するフラグが立っていることが分かるため、メモリ（＃１）からの読出しを開始する。メモリ（＃１）から１セル読出しが完了すると、それより低い順位のメモリ（＃２）から順にフラグの有り無しを確認する。

ここで、メモリ（＃２）、メモリ（＃３）、メモリ（＃４）とフラグを確認し、どこにもフラグが立っていないことが分かると、またメモリ（＃１）、メモリ（＃２）、メモリ（＃３）、メモリ（＃４）の順でフラグの確認を行い、どこにもフラグが立っていないことが分かるると、読出し動作を停止する。

次に、メモリから読出された後の処理について説明する。メモリ部（＃１〜＃ｎ）１３−１〜１３−ｎから読出したデータは、セルの先頭を示す信号を付加して分配スイッチ部１５へ送信される。分配スイッチ部１５では、そのセルの先頭を示す信号から５３Ｂｙｔｅ分をある回線のＦＩＦＯメモリ（＃ｎ）へ出力する。

ある回線のＦＩＦＯメモリ（＃ｎ）へ１セル書込みが行われると、分配スイッチ部１５に入力されてくる次の１セルはその次の回線のＦＩＦＯメモリ（＃ｎ＋１）へ書込まれる。最後の回線のＦＩＦＯメモリに書込みが行われると、次に書込まれるＦＩＦＯメモリは一番最初の回線のＦＩＦＯメモリ（＃１）に書込みが行われる。上記のように、１セル単位で書込みを行うＦＩＦＯメモリを切替えていくことによって、１セル単位で各回線にデータの分配が行われるようになる。

読出しに関しては、ある回線のＦＩＦＯメモリ（＃ｎ）へデータの書込みが開始されると、その直後にＦＩＦＯメモリ（＃ｎ）から元の回線のクロックレートでデータの読出しを開始する。読出しはＦＩＦＯメモリ（＃ｎ）にデータがなくなるまで行われる。この読出したデータには、データイネーブルもしくはデータの先頭を示す信号が付加されて交換機へと送信され、交換機によってセルデータのスイッチングが行われる。

動作例として、回線数が「４」である場合のデータの流れを図５に示す。図５においては、入力されてきたデータが一旦メモリに蓄積され、１セルずつ順番に読出され、分配スイッチ部１５によって各回線へ再分配されている様子を表している。

この場合、データ量は回線＃１が一番多く（一番負荷がかかっている）、回線＃３が一番少ない状態となっている。最初の入力では、メモリ（＃１）〜（＃３）までは１セル目が有効データ（１Ａ、１Ｂ、１Ｃ）であり、同時に入力されている。メモリ（＃４）への最初の入力は無効セル（ＵＣ＝ＶＰＩ／ＶＣＩ共に「０」）となっているため、廃棄される。

これらのデータがメモリ（＃１）〜（＃３）に１セル蓄積されると、優先順位の関係からメモリ（＃１）のデータがまず読出される。その後、メモリ（＃２）、メモリ（＃３）のデータが１セルずつ順に読出されている。メモリ（＃４）に１セル以上のデータが蓄積されていれば、次はメモリ（＃４）のデータを読出すことになるが、この例では１セル目を廃棄しているため、読出すデータが蓄積されていない。このため、２セル目が入力されてくるまで待つことになる。

２セル目の入力はメモリ（＃１）及びメモリ（＃４）のみ有効データであり、その他は無効データとなっている。この時の動作としては、最初に優先順位が高いメモリ（＃１）からデータを読出し、その次の順位であるメモリ（＃２）、さらにメモリ（＃３）にデータがないことによって、次は有効データがあるメモリ（＃４）からデータが読出される。

上記のように、順番に読出されたデータが時系列で分配スイッチ部１５に送られ、分配スイッチ部１５では送られてきた順に１セルずつ各回線へ再分配を行っている。この動作によって、入力されてきた時点で回線使用率に違いがあったものが（この例では回線１＝４セル／回線２＝３セル／回線３＝１セル／回線４＝３セル）、分配スイッチ部１５の出力では均等になっている（各回線＝３セル）。これによって、本実施例では、各回線へ負荷が分散されたことになる。

このように、本実施例では、一回線に集中してデータが入力された場合においてもデータ量を各回線へ分散することが可能となり、交換機内部における特定の回線への負荷の集中を避けることが可能となり、輻輳も回避することができる。

また、本実施例では、物理層のインタフェースフォーマットを変更し、入力側のクロックレートを受信側の交換機の回線のクロックレートよりも高くするといった使用方法であった場合においても、交換機の全回線の総データレート以内であれば、１回線あたりの送信データレートを受信側交換機の能力よりも高くすることが可能となる。

具体的には、交換機内部における各回線の最大処理レートがｍ［ｂｐｓ］、ｎ回線で処理できるトータルデータレートがｍ×ｎ［ｂｐｓ］となる場合、交換機入力回線のトータルデータレートがｍ×ｎ［ｂｐｓ］以内であれば、ある回線でｍ［ｂｐｓ］以上のデータレートで入力されたとしても、別回線へデータを分配することによって、セルの損失を招くことなく、処理を行うことが可能となる。尚、分配スイッチ部１５以降のインタフェースを既存のインタフェースとすれば、規格を変更することなく、既存の装置が使用可能となる。

本発明の一実施例による交換機の構成を示すブロック図である。 本発明の一実施例で用いるセルデータの構成を示す図である。 本発明の一実施例における１回線分の受信カウンタ部及びヘッダデコード部の構成を示すブロック図である。 本発明の一実施例におけるメモリ制御部の構成を示すブロック図である。 本発明の一実施例におけるデータの流れを示す図である。 従来の交換機の構成を示すブロック図である。

符号の説明

１１−１〜１１−ｎ ヘッダデコード部（＃１〜＃ｎ）
１１ａ シフトレジスタ群
１１ａ−１〜１１ａ−４ シフトレジスタ
１１ｂ ＶＰＩ／ＶＣＩ識別部
１２，１２−１〜１２−ｎ 受信カウンタ部（＃１〜＃ｎ）
１３−１〜１３−ｎ メモリ部（＃１〜＃ｎ）
１４ メモリ制御部
１５ 分配スイッチ部
１６ 送信カウンタ部
１７−１〜１７−ｎ ＦＩＦＯメモリ部（＃１〜＃ｎ）
１８−１〜１８−ｎ セルデータ処理部（＃１〜＃ｎ）
１９ ＭＵＸ部
２０ ＡＴＭスイッチ
１４１−１〜１４１−ｎ 書込み制御信号生成部
１４２−１〜１４２−ｎ 読出し制御信号生成部
１４３−１〜１４３−ｎ メモリ（＃１〜＃ｎ）用カウンタ部
１４４ フラグ監視／読出しトリガ生成部

Claims (10)

1. 各々に非同期のセルが入力される複数の物理回線と、前記複数の物理回線から受信したデータのクロックの乗せ替えを行う複数の処理手段と、前記複数の処理手段で処理されたセルデータを多重する多重手段と、前記多重手段で多重されたセルデータのスイッチングを行うスイッチング手段とを含む交換機であって、
   前記複数の物理回線毎に受信したデータを蓄積する複数のメモリ手段と、前記複数のメモリ手段に対する前記データの読み書きを制御するメモリ制御手段と、前記複数のメモリ手段から読出されたデータを前記複数の処理手段に分配する分配スイッチ手段とを有することを特徴とする交換機。
2. 前記複数の物理回線から受信したデータのデコードを行って当該データが有効データであるか無効データであるかを判定する判定手段を含み、
   前記メモリ制御手段は、前記判定手段の判定結果を基に前記複数の物理回線から受信したデータの前記複数のメモリ手段各々への書込みを制御することを特徴とする請求項１記載の交換機。
3. 前記メモリ制御手段は、最初に前記データが書込まれたメモリ手段から順に当該データの読出しを行うように制御することを特徴とする請求項２記載の交換機。
4. 前記メモリ制御手段は、ラウンドロビン方式にて前記複数のメモリ手段からの読出しを行うように制御することを特徴とする請求項３記載の交換機。
5. ＡＴＭ（Ａｓｙｎｃｈｒｏｎｏｕｓ Ｔｒａｎｓｆｅｒ Ｍｏｄｅ）交換機であることを特徴とする請求項１から請求項４のいずれか記載の交換機。
6. 各々に非同期のセルが入力される複数の物理回線と、前記複数の物理回線から受信したデータのクロックの乗せ替えを行う複数の処理手段と、前記複数の処理手段で処理されたセルデータを多重する多重手段と、前記多重手段で多重されたセルデータのスイッチングを行うスイッチング手段とを含む交換機に用いられるデータ分配処理方法であって、前記複数の物理回線毎に受信したデータを蓄積する複数のメモリ手段に対する前記データの読み書きをメモリ制御手段にて制御し、前記複数のメモリ手段から読出されたデータを分配スイッチ手段にて前記複数の処理手段に分配することを特徴とするデータ分配処理方法。
7. 前記複数の物理回線から受信したデータのデコードを行って当該データが有効データであるか無効データであるかを判定し、
   前記メモリ制御手段がその判定結果を基に前記複数の物理回線から受信したデータの前記複数のメモリ手段各々への書込みを制御することを特徴とする請求項６記載のデータ分配処理方法。
8. 前記メモリ制御手段が、最初に前記データが書込まれたメモリ手段から順に当該データの読出しを行うように制御することを特徴とする請求項７記載のデータ分配処理方法。
9. 前記メモリ制御手段が、ラウンドロビン方式にて前記複数のメモリ手段からの読出しを行うように制御することを特徴とする請求項８記載のデータ分配処理方法。
10. 前記交換機が、ＡＴＭ（Ａｓｙｎｃｈｒｏｎｏｕｓ Ｔｒａｎｓｆｅｒ Ｍｏｄｅ）交換機であることを特徴とする請求項６から請求項９のいずれか記載のデータ分配処理方法。

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