JPH0498938A - 帯域制御方法および回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 【産業上の利用分野】

本発明は、固定長パケットのクロスコネクト装置または
交換装置のパケットスイッチにおける、バーチャルパス
またはバーチセルコネクションの帯域制御方式および回
路に係るものであり、加入者線から到着するバースト的
なパケットの再配置制御方式、および、回路に関する。 特に、ＡＴＭ（Ａｓｙｎｃｈｒｏｎｏｕｓ　Ｔｒａｎｓ
ｆｅｒ　Ｍｏｄｅ；非同期転送モード）方式による装置
での、セルスイッチに好適である。

【従来の技術】

通信分野における広帯域・マルチメディア化に対して、
ＣＣＩＴＴ（国際電信電話諮問委員会）で合意がなされ
たＡ　Ｔ　Ｍ　（ＡｓｙｎｃｈｒｏｎｏｕｓＴｒａｎｓ
ｆｅｒ　Ｍｏｄｅ；非同期転送モード）方式では、セル
と呼ば九る固定長パケットを用いて伝送／交換を行う。 このセルを交換する為のスイッチ方式が数多く提案され
ている。 また、交換機間を接続する伝送装置においても、バーチ
ャルパスと呼ばれる仮想的な回線を単位に、回線網のア
ーキテクチャを柔軟に変更したり、回線の管理を簡単化
することが行われる。この際に、バーチャルパスに従っ
てセルの交換を行う装置が用いられ、ＡＴＭクロスコネ
クト装置と呼ばれている。クロスコネクト装置は、一種
のＡＴＭスイッチと考えられる。 ＡＴＭスイッチの方式の−っに、共通バッファメモリス
イッチがあり、小端、他による文献（″共通バッファ型
ＡＴＭスイッチＬＳＩ構成法′″、信学技報。 ５ＳＥ８９−１４４．ρｐ、４９−５４（平２−０２）
、）に、その構成法の一例が示されている。これを第２
図に示す。 一般的に加入者線が接続している各種の端末装置は、連
続的にデータを出す期間と、データを出さない期間が存
在する、いわゆるバースト的なトラヒックを出力する。 ＡＴＭ交換機に必要となるバッファ量は、このようなバ
ースト性を持つトラヒックを収容する場合は、ランダム
にセルを出すようなトラヒックを収容する場合に比べて
、士数倍から数十倍必要であることが知られている。従
って、少ないバッファ量を持つクロスコネクト装置を用
いて、経済的にＡＴＭ網を構成する為には、加入者線を
収容する装置において、バースト性を取り除く必要があ
る。この為、同一バーチャルチャンネルやバーチャルパ
スに属するセルを、時間的になるべく均等に配置する処
理を要する。この処理を帯域制御と呼ぶ。 このような帯域制御を行う方法は、重宝、他による文献
（”ＡＴＭ交換網の回線設定法について″、信学技報、
５ＳＥ８９−１２０．ｐｐ、３ｌ−３６（平２−０１）
、）に−例が示されている。即ち、交換機もしくはクロ
スコネクト装置の出線において、フレーム内で、バーチ
ャルパスもしくはバーチャルチャンネルに属するセルの
時間位置をあらかじめ決めておくことにより、帯域制御
を行う方式が示されている。また。 各出線単位で時間位置を動的に定める為のアルゴリズム
が示されている。 ［発明が解決しようとする課題］ 上記従来技術を用いた、共通バッファメモリスイッチに
よる、スイッチ構成においては、帯域制御が考慮されて
いない。従って、バースト性をもつ回線は、バースト性
を保存したまま交換／出力されてしまう。その結果、こ
の出力が接続するクロスコネクト装置や交換機において
、大量のバッファメモリを必要としてしまうという問題
点があった・ また、上記従来技術による出線毎の帯域制御を行ったと
しても、帯域制御を行う為１時間順序の変更を行う必要
がある。この際、待合せバッファが必要となって、帯域
制御を行う装置のバッファが大量に必要となる問題があ
った、一方、上記従来技術に示されている、時間位置を
動的に定める為のアルゴリズムを用いることにより、こ
のメモリ量を減らせることも示されている。しかし、こ
のアルゴリズムを実行するための制御装置が複雑なると
共に、より均等に配置するには、配置決定の周期を長く
する必要があり、そのためにメモリ量が増加してしまう
問題があった。 更に、メモリ量が増加した場合は、メモリ内にセルが滞
留する時間が長くなり、伝送や交換における遅延が増加
するという問題がある。 本発明の目的は、帯域制御の為に必要なメモリ量を減少
させることにある。 本発明の他の目的は、帯域制御の為に必要なメモリをス
イッチが本来有している大量のバッファと兼用させて、
装置のバッファ量の増加なしに、帯域制御を実現するこ
とにある。 また、本発明の目的は、簡単な構成により、効率よく帯
域制御を実現できる方式、および、回路を提供すること
もまた。目的の一つとしている。 更に、本発明は、帯域制御を利用して、より低い伝送速
度の回線に分離する際に必要となるバッファ量を減少さ
せることもまた、目的としている。 本発明の他の目的に、容易に帯域を変更可能な帯域制御
方式、および、回路を提供することがある。

【課題を解決するための手段］ 共通バッファ型メモリスイッチでは、単一の大量のバッ
ファメモリを用意すると共に、バッファメモリにアドレ
スチェーンをつなぐためのメモリを付加する。更に、こ
のバッファ内に出線毎にチェーンを用いたリスト構造を
作成する。セルが入力されたならば、まず、バッファメ
モリにセルを格納する。それと同時に、そのセルの出線
を判断して、対応する出線のリスト構造の末尾にセルが
格納されたバッファのアドレスのチェーンを接続する。 また、セルを出力する際は、出力する出線に従ったリス
ト構造を選択し、そのリスト構造の先頭より出力すべき
セルが格納されているバッファのアドレスを取り出して
、そのアドレスよりセルの出力を行う。 これらの動作を、全ての入線と全ての出線に対して周期
的に行えば、入力されたセルは、その出線に従って分類
されてリスト構造に付加され、対応する出線の読み出し
により出力される。即ち、交換動作が実現できる。また
、セルはリスト構造につながれる為、時間順序が入れ替
わることはない。 本発明では、前記目的を達成する為に、セルを出線毎に
リスト構造に加えるのみでなく、出線毎に更にバーチャ
ルパスもしくはバーチャルチャンネルに分類して、それ
ぞれのバーチャルパスもしくはバーチャルチャンネルに
対応したリスト構造に接続する。また、セルを読み出す
際に、それぞれの出線に対して出力すべきバーチャルパ
スもしくはバーチャルチャンネルを時間的に指定して、
対応したリスト構造の先頭からセルを読み出す。 また、本発明では、前記の他の目的を達成する為に１次
のような回路構成を採用している。即ち、入力セルを、
バーチセルバスもしくはバーチャルチャンネル毎に分類
してリスト構造に接続する為に、バーチャルパスもしく
はバーチャルパスの識別子を与えれば、セルを接続する
リスト構造を指定する識別子、セルを格納するアドレス
、あるいは、接続するチェーンのアドレスを与えるテー
ブルを具備する。また、出力すべきバーチャルパスもし
くはバーチャルパスに属するセルをリスト構造から取り
出す為に、バーチャルパスもしくはバーチャルパスの識
別子を与えれば、セルを取り出すリスト構造を指定する
識別子、セルを読み出すアドレス、あるいは、取り出す
チェーンのアドレスを与えるテーブルを具備する。更に
、出線毎に。 読み出しタイミングに従って、出力するバーチャルパス
もしくはバーチャルパスを指定する為に、一定の周期を
もっカウンタと、カウンタの値により周期的に参照され
、それぞれのタイミングで出力するバーチセルバスもし
くはバーチャルパスを保持している、帯域指定用のテー
ブルを具備する。 【作用】 本発明による共通バッファ型メモリスイッチでは、出線
のみならず、セルが属するバーチャルパスもしくはバー
チャルパスに従って分類して、リスト構造をつくる。従
って、同一バーチャルパスもしくはバーチャルパスに属
するセルの順序を保存したまま、バーチセルバスもしく
はバーチャルパスを指定して、セルを出力することがで
きる。 従って、バーチャルパスもしくはバーチャルパスができ
るだけ均等に配置されるように指定することにより、バ
ースト的に到着したセルを均等に配置して出力すること
が可能となる。 また、本発明による共通バッファ型メモリスイッチを用
いた帯域制御回路においては、スイッチ内のバッファに
バーチャルパスもしくはバーチャルパス毎のリスト構造
を作成する。従って、出線毎の帯域制御で必要であった
、セルの順序を入れ替える為のバッファを共用化するこ
とができる。 即ち、バッファ量の増加をなくすことが可能である。 更に、一般的には、出線毎にバッファをもつスイッチよ
りも単一のバッファで交換動作を行うスイッチの方が、
メモリ量が大幅に小さくなる。これは、共通バッファ型
のスイッチでは、多くのバッファを必要とする出線が存
在したとしても、バッファが必要に応じて動的に割り当
てられるため、バッファの総量は小さくてもよくなる為
である。 このことは、共通化によるバッファの削減効果、もしく
は、共通化効果と呼ばれている。この共通化効果により
、出線毎に帯域制御を行う場合より、スイッチに一括し
てバッファを持つ本発明の場合の方が、総量としてのバ
ッファが少なくてすむ、更に、本発明では、スイッチと
帯域制御機能がバッファを共用化しているため、共通化
効果によって、装置全体のバッファ量を減らすことが可
能となる。 更に１本発明では、出力するバーチャルパスもしくはバ
ーチャルチャンネルを指定する為のカウンタとテーブル
を持ち、テーブルの内容によってセルの配置の指定、即
ち、帯域の指定と制御を行う。従って、このテーブルの
内容をあらがしめ最適になるように決定できれば、効率
よく帯域制御を行うことができる。また、バッファに溜
るセル数も減らせ、遅延を減らすことができる。これは
、一般的に、動的にセルの配置を決定するより、静的に
セルの配置を決定する方が、均一にセルを配置すること
が可能となる為である。 本発明では、帯域の指定はテーブルを用いて行うので、
極めて柔軟に帯域の変更が行える。 本発明における共通バッファスイッチにおいて、バーチ
ャルパスもしくはバーチャルチャンネルで分類してリス
ト構造へ接続することに加えて、低速の回線へ分離する
際の回線番号でも分類してリスト構造をつくることがで
きる。更に、出力するバーチャルパスもしくはバーチャ
ルチャンネルに加えて、低速の回線番号も指定すれば、
回線番号が周期的になるようにセルを出力することが可
能である。従って１分離部で、セルを低速回線へ周期的
に振り分けることで、分離部でのバッファを最小にする
ことができる。

【実施例】

以下、本発明の詳細な説明を、第１．３図に従って行う
。 第１図は、本発明による帯域制御を行う為の共通バッフ
ァスイッチの一実施例のブロック図である。ここでは、
説明のために、共通バッファスイッチは、３６Ｘ３６ス
イツチとして構成する。これは、入呂力数とセル長の比
を、２：３（〜３６：５４）と簡単な整数比とすること
で、バッファへのセルの書き込みの際の多重／分離の論
理構成を簡単にする為である。また、帯域制御は、バー
チャルパス単位で行うとする。バーチャルパスは、バー
チャルパス識別子（ｖｐｚ）により知ることができる。 本スイッチは、バッファ部１とバッファ制御部２により
構成する。 各人力５０１−１〜３６から到着したセルはＭＵＸＩＩ
で多重され、１セルづつバッファメモリ（ＢＦＭ）１２
へ格納される。このとき、セルを格納するアドレスは、
空きアドレスバッファ（ＩＡ　　ＢＵＦ）３内に格納さ
れている空きアドレスに格納する。同時に、各々のセル
の出線を示すルーティング情報（ＲＴＧ）が、バッファ
部１からバッファ制御部２に送られる。ＲＴＧは、ルー
ティングデコーダ（ＲＴ　　ＤＥＣ）２１でデコードさ
れ、到着したセルの出線に対応するチェーン書込みアド
レステーブル（ＷＲＣＨ Ｔａ　ｂ　１　ｅ）２２−１〜３６を指定する。コノＷ
ＲＣＨＴａｂｌｅ２２−１〜３６には。 ＶＰＩ毎に最後にセルを格納したアドレスが保持されて
いる。従って、ＷＲＣＨ Ｔａｂｌｅ２２−１〜３６を到着セルのＶＰＩにより参
照すれば、最後に同−ＶＰＩのセルを書込んだアドレス
がわかり、そのアドレスに今回セルを書込んだアドレス
へのチェーンを書込むことにより、リスト構造を形成す
ることができる、チェーン書き込みアドレスレジスタ（
ＣＨＷＡ）２３−１〜３６は、ＷＲＣＨＴａｂｌｅ２２
−１〜３６から読み出した値を一時的に保持するための
ものである。同時に、次の書込みの為に、今回到着した
セルを書込んだアドレス、即ち、ＩＡＢＵＦ３から取り
出したアドレスにより、ＷＲＣＨＴａｂｌｅ２２−１〜
３６を更新しておく。 セルの読み出しは、次のようにして行う、まず、出線カ
ウンタ（ＯＵＴ　　ＣＮＴ）２４が次に出力する出線を
指定する。ＯＵＴ　　ＣＮＴ２４の出力は、出線デコー
ダ（ＯＵＴ　　ＤＥＣ）２５に送られ、出線毎に存在す
る帯域カウンタ（ＢＷ　　ＣＮＴ）２６−１〜３６の一
つを選択する。ＢＷ　　ＣＮＴ２６−１〜３６は、タイ
ムスロット毎に設定されている出力■ＰＩを指定する為
のカウンタである。 ＢＷ　　ＣＮＴ２６−１〜３６の値により、帯域テーブ
ル（ＢＷ　　Ｔａｂｌｅ）２７−１〜３６を参照して、
今回出力するＶＰＩを得る。次に、このＶＰＩを用いて
、読み出しアドレステーブル（ＲＤ　　ＡＤＲＴａｂｌ
ｅ）２８−１〜３６を参照する。ＲＤ　　ＡＤＲＴａｂ
ｌｅ２８−１〜３６は、ＶＰＩに対応して、次に読み出
すバッファのアドレスを保持しており、このアドレスに
よってバッファメモリ（ＢＦＭ）１２から出力セルを取
り出して、ＤＥＭＵＸ１３で多重分離して出力する。同
時にＢＦＭ１２から、チェーンを読みだして、ＲＤ　　
ＡＤＲＴａｂｌｅ２８−１〜３６を更新する。これによ
り、次の読み出し時に、ＢＦＭ１２内のアドレスを得る
ことができる。また、ＢＦＭ１２のセルを読み出したア
ドレスは、もはや空きアドレスとなったので、空アドレ
スバッファ（ＩＡ　　ＢＵＦ）３に格納される。読み出
しアドレレジスタ（ＲＡ）２９−１〜３６は。 ＲＤ　　ＡＤＲＴａｂｌｅ２８−１〜３６から読み出し
た値を一時的に保持するためのものである。 以上のようにして、共通バッファスイッチを構成する、
このスイッチにより、次のようにして帯域制御を行う、
即ち、帯域テーブル（ＢＷＴａ　ｂ　１　ｅ）　２７−
１−３６に、各出線５０２−１〜３６毎に、タイムスロ
ットに対応したＶＰＩを格納しておく。例えば、出線５
０２−１〜３６の帯域の総量が１５０　Ｍ　ｂ　／　ｓ
で、そのうちの５０　Ｍ　ｂ　／　ｓの帯域を持つバー
チャルパスを設定したい場合は、ＢＷ　　Ｔａｂｌｅ２
７−１〜３６の３アドレスに１アドレスの割合で、この
バーチャルパスに対応したＶＰＩを設定する。この設定
により、設定を行った出線から設定したＶＰＩを持つセ
ルは３セルに最大１セルしか出力されず、帯域の上限が
守られる。また、ＢＷＴａｂｌｅ２７−１〜３６への設
定したアドレスを等間隔にすることで、設定した出線か
らは設定した間隔より短い間隔で出力されることはない
。 この結果、バースト性を持つセル入力を、等間隔で出力
可能となる。 第３図は、バッファ制御部における各テーブルの構成を
示した概念図である。 セルの書込みの際には、書き込むセルの出線により、チ
ェーン書込みアドレスレジスタ（ＣＨＷＲＴａｂｌｅ）
２２−１〜３６が選択される。 このＣＨＷＲＴａｂｌｅ２２−１〜３６にＶＰＩを与え
て、セルバッファ１２のアクセスするアドレスを得る。 また、セルの読み出しの際には、まず、出線カウンタ（
ＯＵＴ　　ＣＮＴ）２４により、帯域カウンタ（ＢＷ　
　ＣＮＴ）２６−１〜３６、帯域テーブル（ＢＷ　　Ｔ
ａ　ｂ　ｌ　ｅ）　２７−１〜３６、読み出しアドレス
テーブル（ＲＤＡＤＲＴａ　ｂ　ｌ　ｅ）２８−１−３
６が選択される。次に、選択されたＢＷ　　ＣＮＴ２６
−１〜３６が指定するタイムスロットに従ってＢＷＴａ
ｂｌｅ２７−１〜３６を参照して、出力するＶＰＩを得
る。更に、そのＶＰＩに従って、ＲＤ　　ＡＤＲＴａｂ
ｌｅ２８−１〜３６を参照して、セルが格納されている
アドレスを得て、セルバッファ１２にアクセスする。 本実施例では、帯域テーブル２７−１〜３６を出線毎に
１個づつ持つ例を示したが、２個づつ持たせることもで
きる。この場合において、２個の帯域テーブル２７−１
〜３６の内容が異なる場合、用いるテーブルを切り替え
ることにより、瞬時に帯域を変更することができる。ま
た、帯域テーブルの書込みを、使用していないテーブル
に行うことで、書替えによる帯域への影響を軽減するこ
とができる。いうまでもなく、この切り替えは、出線対
応でも可能であるし、−度に行うことも可能である。ま
た、２個以上持たせることで、複数の帯域指定を瞬時に
切り替えることが可能となる。 更に、テーブルに与えるＶＰＩに関しては、セルの持つ
ＶＰＩの全部でなく、一部とすることも可能である。こ
の場合は、用いないビットが異なるＶＰＩのセルが同じ
リスト構造に接続される。 即ち、ＶＰＩをグループ化することができる。これによ
り、指定したＶＰＩグループのセルがバッファに存在す
る確率が高くなり、セルが出力される機会が増え、バッ
ファの内容量を減らすことができる。 以上で述べた実施例においては、帯域カウンタ２６−１
〜３６を出線対応で持つ例を示したが。 これを単一のカウンタで行うことも可能である。 この場合は、出線毎のタイムスロットの指定が同期化さ
れる。 また、帯域カウンタ２６−１〜３６の周期を２５６周期
のように固定して用いることもできるし、設定により可
変として用いることもできる。 可変にすることにより、設定可能なバーチャルパスの最
小帯域を可変にすることが可能である。 以上の構成においては、帯域テーブル２７−１〜３６に
より指定されたＶＰＩに対応したリスト構造にセルが接
続されていない場合は、セルを出力することができない
。即ち、バーチャルパスの指定に関してゆらぎが許され
ていない。ゆらぎを可能とするために、前後のタイムス
ロットに対応するＶＰＩのリスト構造も調べて、対応し
たリスト構造にセル存在する場合は出力するようにする
ことで、ある程度のゆらぎを許容する構成となる。 また、同時に調べる方法のほかに、過去数スロットで参
照したＶＰＩを記憶しておき、セルの有無により出力す
ることも可能である。いうまでもなく、複数のＶＰＩに
対応するリスト構造を調べてセル出力を行う際は、その
間に優先度を持たせることができる。 第４図は、他の実施例における、バッファ制御部の各テ
ーブルの構成を示した概念図である。 セルの書込みの際、チェーン書込みアドレスレジスタ（
ＣＨＷＲＴａｂｌｅ）２２’　−１〜３６は、書き込む
セルの出線によりか選択される。 このＣＨＷＲＴａｂｌｅ２２’　−１〜３６に、ＶＰＩ
と共に出線指定ＲＴＧの下位２ビツトを与えて、セルバ
ッファ１２のアクセスするアドレスを得ている。また、
セルの読み出しの際には、まず、出線カウンタ（ＯＵＴ
　　ＣＮＴ）２４により、帯域カウンタ（ＢＷ　　ＣＮ
Ｔ）２６−１〜３６、帯域テーブル（ＢＷ　　Ｔａｂｌ
ｅ）２７’　−１〜３６、読み出しアドレステーブル（
ＲＤ　　ＡＤＲＴａ　ｂ　ｌ　ｅ）２８’−１−３６が
選択される。次に、選択されたＢＷ　　ＣＮＴ２６−１
〜３６が指定するタイムスロットに従ってＢＷＴａｂｌ
ｅ２７’−１〜３６を参照して、出力するＶＰＩを得る
。同時に、出力する出線の指定ＲＴＧの下位２ビツトも
得ている。このＶＰＩと出線指定に従って；　ＲＤ　　
ＡＤＲＴａｂｌｅ２８’　−１〜３６を参照して、セル
が格納されているアドレスを得て、セルバッファ１２に
アクセスしている。 このような構成により、セル出力はタイムスロット上で
のセルのＶＰＩの指定のみならず、低速の回線に分離す
る際の出線のような付加情報についても位置指定可能で
ある。この場合は、低速の回線番号の指定により、低速
の回線に多重分離化する際のバッファが不要になる。 以上は、出線指定の下位２ビツトを与えた例を示したが
、いうまでもなく、他の情報を与えてもよい。例えば、
セルの廃棄クラスの情報を与えることにより、廃棄可能
なセルの位置を周期的にすることもできる。即ち、付加
情報を与えてテーブルを参照することは、その付加情報
で更に分類したリスト構造を形成することである。従っ
て、付加情報の指定や、並べ替えが自由に行える。 いうまでもなく、以上に述べた実施例において、ＶＰＩ
を用いるのではなく、バーチャルチャンネルの識別子で
あるＶＣＩを用いたり、ＶＣＩの一部を用いたり、ＶＰ
Ｉの一部とＶＣＩの一部を同時に用いるなどの構成が可
能である。 以上の実施例では、出線対応でテーブルを持つ構成を示
したが、テーブルを一つにして、出線情報を付加情報と
して与えることも可能である。即ち、メモリスイッチに
おける交換動作は、セルの出力の位相を指定することと
等しく、この位相の指定に、出力ＶＰＩの指定と同様な
テーブルを用いた構成も可能である。このような構成に
より、ルーティングデコーダ（ＲＴ　　ＤＥＣ）２１、
出線カウンタ（ＯＵＴ　　ＣＮＴ）２４、出線デコーダ
（ＯＵＴ　　ＤＥＣ）２５などが不要となる。 ［発明の効果］ 本発明による、ＶＰＩ毎にリスト構造を有する共通バッ
ファ型メモリスイッチを用いることにより、同一バーチ
ャルパスもしくはバーチャルパスに属するセルの順序を
保存したまま、バーチセルバスもしくはバーチャルパス
を指定して、セルを出力することができる。従って、バ
ーチャルパスもしくはバーチャルパスが、できるだけ均
等に配置されるように指定することにより、バースト的
に到着したセルを均等に配置して出力し、帯域制御を行
うことが可能となる。 また、本発明による共通バッファ型メモリスイッチを用
いた帯域制御回路によれば、スイッチ内のバッファにバ
ーチャルパスもしくはバーチャルパス毎のリスト構造を
作成する。その為、出線毎の帯域制御では必要なバッフ
ァが不要になる。即ち、バッファ量の増加をなくすこと
が可能である。 更に、共通化効果により、出線毎に帯域制御を行う場合
より、スイッチに一括してバッファを持つ本発明の場合
の方が、総量としてのバッファが少なくすることができ
る。更に、本発明では、スイッチと帯域制御機能がバッ
ファを共用化しているため、共通化効果によって、装置
全体のバッファ量も減らすことが可能となる。 本発明では、出力するバーチャルパスもしくはバーチャ
ルチャンネルを指定する為のカウンタとテーブルにより
帯域の指定と制御を行う為、単純な構成の回路をバッフ
ァ制御に加えるのみで、帯域制御が可能なスイッチを構
成できる。また、このテーブルの内容をあらかじめ最適
になるように決定できれば、効率よく帯域制御を行うこ
とが可能となる。 更に、本発明では、帯域の指定はテーブルを用いて行う
ので、極めて柔軟に帯域の変更が行える。 また、帯域テーブルを複数持つことで、瞬時に帯域の変
更を行うことが可能となる。 本発明における共通バッファスイッチにおいて、バーチ
ャルパスもしくはバーチャルチャンネルに加えて、付加
情報も用いて分類してリスト構造へ接続することができ
る。その結果、付加情報を指定したセル出力が可能とな
る。例えば、低速の回線番号も指定すれば１回線番号が
周期的になるようにセルを出力することが可能となる。 これにより、低速回線への分離部で、セルを低速回線へ
周期的に振り分けることで、分離部でのバッファを最小
にすることができる。

【図面の簡単な説明】 第１図は、本発明の一実施例のブロック図である。第２
図は、従来技術による共通バッファスイッチの一構成例
のブロック図である。第３図は、本発明の実施例におけ
るテーブルの構成例を示した概念図である。第４図は１
本発明の、他の実施例におけるテーブルの構成例を示し
た概念図である。 符号の説明 １・・・・・・バッファ部 ２．２′・・・・・・バッファ制御部 ３・・・・・・空きアドレスバッファ（ＩＡ　　ＢＵＦ
）１１・・・・・・ＭＵＸ １２・・・・・・セルバッファ（ＢＦＭ）１３・＝・Ｄ
ＥＭＵＸ ２１・・・・・・ルーティングデコーダＣＲＴ　　ＤＥ
Ｃ）２２−１〜３６．２２’　　−１〜３６・・・・・
・チェーン書込みアドレステーブル（ＣＨＷＲＴａ　ｂ
　ｌ　ｅ） ２３−１〜３６，２３’　−１〜３６ ・・・・・・チェーン書き込みアドレスレジスタ（ＣＨ
ＷＡ） ２４・・・・・・出線カウンタ（ＯＵＴ　　ＣＮＴ）２
５・・・・・・出線デコーダ（ＯＵＴ　　ＤＥＣ）２６
−１〜３６・・・・・・帯域カウンタ（ＢＷ　　ＣＮＴ
）２７−１〜３６．２７’　−１〜３６ ・・・・・・帯域テーブル（ＢＷ　　Ｔａｂｌｅ）２８
−１〜３６．２８’　−１〜３６ ・・・・・・読み出しアドレステーブル（ＲＤ　　ＡＤ
ＨＴａｂｌｅ） ２３−１〜３６．２３−１〜３６ ・・・・・・読み出しアドレスレジスタ（ＲＡ） ５０１−１〜３６・・・・・・入線 ５０２−１〜３６・・・・・・出線。

Claims (1)

1. 【特許請求の範囲】 １、複数の入線の上に多重化されて入力する固定長パケ
   ットを複数の出線の任意の出線上に多重化して出力する
   パケット交換機であって、 前記入力パケットを、前記出線毎に形成されるアドレス
   チェーンを用いたリスト構造に接続し、前記リスト構造
   から前記出力パケットを取り出して、前記出線に出力す
   ることで交換動作を行う共通バッファ型メモリスイッチ
   ングシステムにおいて、 前記入力パケットを、前記出線毎のみならず、前記パケ
   ットがもつ回線識別子毎にも前記リスト構造を形成する
   と共に、前記出線のタイムスロット毎に前記識別子を指
   定して前記リスト構造からパケットを取り出し、同一の
   前記識別子を持つパケットが連続して前記出線に多重化
   されて出力されることを防いで、回線の帯域を制御する
   ことを特徴とする、帯域制御方法。 ２、請求項第１に記載の帯域制御方法において、前記回
   線識別子が、バーチャルパス識別子の全部または一部で
   ある、または、バーチャルチャンネル識別子の全部また
   一部である、または、前記バーチャルパス識別子と前記
   バーチャルチャンネル識別子を結合したものの一部であ
   ることを特徴とする、帯域制御方法。 ３、複数の入線の上に多重化されて入力する固定長パケ
   ットを複数の出線の任意の出線上に多重化して出力する
   パケット交換機において、 入線上に到着したパケットを多重化する多重化器と、 前記多重化器により多重化されたパケットを一時的に記
   憶するバッファメモリと、 入力された前記パケットの回線識別子により参照され、
   前記バッファメモリのアドレス情報を出力する、チェー
   ン書込みアドレステーブルと、 前記チェーン書込みアドレステーブルの出力を一時的に
   蓄える為のチェーン書き込みアドレスレジスタと、 出力する出線の番号を指定する為の出線カウンタと、 現在のタイムスロットの番号を指定する帯域カウンタと
   、 前記帯域カウンタの出力により参照され、次に出力する
   回線識別子を与える帯域テーブルと、前記帯域テーブル
   の出力により参照され、次に読みだすパケットが前記バ
   ッファメモリに格納されているアドレス情報を与える読
   み出しアドレステーブルと、 前記読み出しアドレステーブルの内容を一時的に蓄える
   為の読み出しアドレスレジスタと、前記バッファメモリ
   の空アドレス情報を管理するための空きアドレスバッフ
   ァ、 を具備し、前記帯域テーブルの内容により、出力される
   パケット回線識別子を制御することを特徴とする、帯域
   制御回路。 ４、請求項第３に記載の帯域制御回路において、前記チ
   ェーン書込みアドレステーブルと、前記チェーン書込み
   レジスタと、前記帯域カウンタと、前記帯域テーブルと
   、前記読み出しアドレステーブルと、前記読み出しアド
   レスレジスタを、複数備え、 パケットのルーティング情報により、前記チェーン書込
   みアドレステーブルと、前記チェーン書込みレジスタと
   、前記帯域カウンタの指定を行う、ルーティングデコー
   ダと、 前記出線カウンタの出力により、前記帯域カウンタと、
   前記帯域テーブルと、前記読み出しアドレステーブルと
   、前記読み出しアドレスレジスタの指定を行う、出線デ
   コーダを備えることを特徴とする、帯域制御回路。 ５、請求項第３または第４に記載の帯域制御回路におい
   て、 回線情報のみならず、付加情報を用いて、前記テーブル
   の参照を行い、 出力されるパケットの前記付加情報をもを制御すること
   を特徴とする、帯域制御回路。 ６、請求項第３、第４または第５に記載の帯域制御回路
   において、 前記回線識別子が、バーチャルパス識別子の全部または
   一部である、または、バーチャルチャンネル識別子の全
   部また一部である、または、前記バーチャルパス識別子
   と前記バーチャルチャンネル識別子を結合したものの一
   部であることを特徴とする、帯域制御回路。