JP2006310378A - サブマウントおよび電子素子の実装方法 - Google Patents

Abstract

【課題】 電子素子を搭載するサブマウントにおいて良好な実装特性、且つ実装による熱負荷を軽減することができるサブマウントを提供すること。
【解決手段】 絶縁基板１の一主面に電子素子を実装するための実装部３ａを有するサブマウントにおいて、実装部３ａの上面に抵抗体層４および半田層５を順次積層した。 また、抵抗体層４の抵抗体層の表面に酸化被膜を形成した。
【選択図】 図１

Description

本発明は電子素子を実装するためのサブマウントおよび電子素子の実装方法に関するものである。

従来、光通信分野では、伝送される電気信号を電気信号−光信号変換して光信号とし、これを光ファイバ等へ伝送させるために光半導体装置が用いられており、このような光半導体装置としては２．５Ｇ（ギガ）ビット／秒（２．５Ｇｂｐｓ）あるいはこれを超えるデータ通信のビットレートをもつものが広く用いられるようになってきている。

このような従来の光半導体装置の断面図を図３に、また、この光半導体装置に実装されるサブマウントの斜視図を図４に示す。

光半導体装置１０１を構成する光半導体素子収納用パッケージ（以下、パッケージともいう）１０２は、主として、基体１０５と、枠体１０９と、蓋体１１０とから構成されており、この光半導体パッケージ１０２の内部に光半導体素子１０３等を収納するとともに、枠体１０９の側面に光ファイバ１０８等を取着することにより光半導体装置１０１となる。

以下、従来の光半導体装置１０１を図３および図４に基づいて説明する。

基体１０５上面の中央部に位置する実装部１０５ａには、光半導体素子１０３やサーミスタ等の電子素子１１２を実装したサブマウント１０４等がＴＥＣ（サーモエレクトリッククーラー）１０６を介して載置されている。さらに、光半導体素子１０３の発光面側には、発光した光を光ファイバ１０８へ集光するレンズ１０７が載置されている。

また、基体１０５の上面外周部には、実装部１０５ａを取り囲むように枠体１０９がＡｇロウ等のロウ材や接着材を介して取着されている。さらに、枠体１０９は、光半導体素子１０３がレンズ１０７を介して対向する側部に、光ファイバ１０８を挿入するための貫通孔１０９ａを有しており、この貫通孔１０９ａには光ファイバ１０８を固定するための筒状の固定部材１１１が挿着されている。

そして、光半導体素子１０３の各電極（図示せず）をボンディングワイヤ（図示せず）を介して、枠体１０９の側部に設けられたセラミック端子の線路導体（図示せず）に接続して、光半導体素子１０３の各電極を外部リード端子（図示せず）に電気的に接続する。また特に光半導体素子１０３へＥ／Ｏ（電気信号−光信号）変換する高周波信号が伝送される高周波線路導体には枠体１０９の側部に設けられたコネクタ端子（図示せず）に接続基板（図示せず）等を介して電気的に接続する場合もある。

そして、枠体１０９の上面にＡｇロウ等のロウ材や接着材を介して蓋体１１０を取着し、基体１０５と枠体１０９と蓋体１１０とから成る容器内部に光半導体素子１０３を収容し、最後に、固定部材１１１に、光ファイバ１０８の端部に取着されたステンレススチールから成るフランジ（図示せず）をＹＡＧレーザ等の照射によるレーザ溶接によって接合し、光ファイバ１０８を枠体１０９に固定することによって光半導体装置１０１となる。

このような光半導体装置１０１は、外部電気回路から外部リード端子を介して供給される駆動信号によって光半導体素子１０３に光を励起させ、この励起された光を光ファイバ１０８を介して外部に伝達することによって高速光通信等に使用される。そして近年、このような光半導体装置１０１に対して、２．５Ｇｂｐｓ以上での良好な高周波特性・小型化・低背化および低コスト化等が益々要求されてきている。

なお、サブマウント１０４は、図４に斜視図で示すように、窒化アルミニウム質焼結体等からなるセラミック絶縁基板の上面に電子素子の実装部１０４ａ，１１２ａが設けられており、この実装部１１２ａにはサーミスタ等の電子素子１１２が実装され、実装部１０４ａには光半導体素子１０３が実装される。

そして、光半導体素子１０３の電極がサブマウント１０４上面に配設された配線導体１０４ｂにボンディングワイヤを介して電気的に接続され、配線導体１０４ｂを介して光半導体素子１０３へＥ／Ｏ（電気信号−光信号）変換する高周波信号が伝送される。そして、配線導体１０４ｂは、光半導体装置１０１の枠体１０９の側部に設けられたセラミック端子の線路導体もしくはコネクタ端子に接続基板等を介して電気的に接続されている。
特開２００３−８６８７８号公報

しかしながら、上述のサブマウント１０４の実装部１０３ａ，１１２ａに光半導体素子１０３や電子素子１１２を実装する場合、次のような問題点を有していた。

すなわち、通常、サブマウント１０４に光半導体素子１０３や電子素子１１２を実装する場合、先ず、第一の実装として、光半導体素子１０３と光ファイバとの光軸を合わせながら、実装部１０３ａに光半導体素子１０３を実装する。その後、第二、(第三・・・・・)の実装として光半導体素子１０３の温度モニタをするためのサーミスタ等の電子素子１１２や光半導体素子１０３の光モニタをするためのモニタＰＤ(図示せず)等を実装部１１２ａへ実装する。

第一の実装で実装された光半導体素子１０３は熱負荷を嫌う素子であり、第二以降の実装で熱負荷を加えられることにより第一の実装で実装された光半導体素子１０３が破壊されるという問題点を有していた。当然、光半導体素子１０３を最終実装することは考えられるが、その場合、先に実装した電子素子１０３との相関を取りつつ、最終実装する光半導体素子１０３の光軸を合わせるのが非常に困難となる。

また、上記従来のサブマウント１０４において、前述の実装手法の様に複数回に分けた素子実装を行う場合、先に実装した光半導体素子１０３を接合するための接合ロウ材が、第二以降の実装での熱負荷により再溶融し、光半導体素子１０３が移動し、光ファイバとの光軸にずれが生じるという問題を有していた。
本発明は、かかる従来技術の問題点に鑑みて完成されたものであり、その目的は、電子素子を搭載するサブマウントにおいて良好な実装特性、且つ実装による熱負荷を軽減することができるサブマウントを提供することにある。

本発明のサブマウントは、絶縁基板の一主面に電子素子を実装するための実装部を有するサブマウントにおいて、前記実装部の上面に抵抗体層および半田層を順次積層したことを特徴とするものである。

本発明のサブマウントは、前記抵抗体層の表面に酸化被膜を形成したことを特徴とするものである。

本発明のサブマウントへの電子素子の実装方法は、上記本発明のサブマウントの前記実装部に電子素子を実装する工程と、前記抵抗体を通電して前記抵抗体を発熱するとともに前記半田層を溶融して前記電子素子を実装する工程とを具備していることを特徴とするものである。

本発明のサブマウントによれば、絶縁基板の一主面に電子素子を実装するための実装部を有するサブマウントにおいて、実装部の上面に抵抗体層および半田層を順次積層することにより、実装部に電子素子を搭載する際、抵抗体層を通電させ、その抵抗体層およびその周囲のみを部分的に加熱することが可能となり、サブマウントの他の部位に熱負荷を与えるのを有効に抑制しながら、実装部上の半田層を溶融させて電子素子の実装を良好に行なうことができる。

特に、サブマウントに光半導体素子のような熱負荷を嫌う素子を先に実装した後に、他の実装部へ電子素子を実装する際、先に実装した素子への熱負荷を抑制しながら電子素子の実装を良好に行なうことができ、先に実装した素子の電気特性および位置精度を良好に維持できる。

また、本発明のサブマウントによれば、抵抗体層の表面に酸化被膜を形成することにより、抵抗体層への通電処理により半田層を溶融させた際、溶融した半田が抵抗体層上を濡れ広がって電子素子の実装に寄与する半田の体積が減少して実装不良が生じるのを有効に防止することができる。すなわち、接合に十分な体積の半田を抵抗体層上に良好に保持して電子素子の良好な実装を行なうことができる。

本発明のサブマウントへの電子素子の実装方法によれば、上記本発明のサブマウントの実装部に電子素子を実装する工程と、抵抗体を通電して抵抗体を発熱するとともに半田層を溶融して電子素子を実装する工程とを具備していることから、電子部品の実装工程においてプリフォームロウ材と呼ばれるフィルム状のロウ材をサブマウントと電子素子との間に挟み込む必要がなく、予め実装部に被着された半田層を溶融するだけで電子素子を良好に実装できるので工程を簡略化できる。

また、電子素子の実装時に加熱炉などを用いる必要はなく、抵抗体層への導電を行なうだけでよいので製造設備の簡略化が可能となる。さらに、加熱炉では熱伝達のばらつきを低減するため、半田の溶融温度よりも加熱炉の設定温度をかなり高くしておく必要があるが、本発明では抵抗体層で半田層を直接加熱するので熱伝達のばらつきが少なく、かつ効率的であるので、抵抗体層の発熱温度をより低くすることができ、実装工程における消費電力を低減することができる。

次に、本発明のサブマウントを添付の図面に基づいて詳細に説明する。本発明においては光半導体素子を実装するためのサブマウントの例について説明するが、これに限られるものではない。

図１は本発明のサブマウントの実施の形態の一例を示す斜視図であり、図２は図１のサブマウントにおける電子素子の実装部の断面図である。そして、本図において、１は絶縁基板、１ａは実装部、４は抵抗体層、５は半田層、であり、主にこれらで本発明のサブマウントが構成される。

絶縁基板１は、光半導体素子を実装する機能を有し、縦０．５〜５ｍｍ、横０．５〜５ｍｍ、高さ０．５〜５ｍｍ程度の直方体であり、酸化アルミニウム（Ａｌ_２Ｏ_３）質焼結体，窒化アルミニウム（ＡｌＮ）質焼結体，炭化珪素（ＳｉＣ）質焼結体，ガラスセラミックス，窒化珪素（Ｓｉ_３Ｎ_４）質焼結体等のセラミックスや、エポキシ樹脂，ポリイミド樹脂，ポリイミドシロキサン樹脂等の絶縁材料から成り、例えば絶縁基板１が熱伝導率が４０Ｗ／ｍ・Ｋ以上である材料、例えば窒化アルミニウム質焼結体，炭化珪素質焼結体，窒化珪素質焼結体等の材料を用いることが好ましい。絶縁基板１を構成する材料として熱伝導率が４０Ｗ／ｍ・Ｋ以上の材料を用いることによって、光半導体素子が駆動時に発する熱を効率良く放散させることができる。

絶縁基板１は、その上面に光半導体素子が実装される光半導体素子実装部２ａ、例えばサーミスタ等の電子素子が実装される実装部３ａ、実装部３ａを加熱するための抵抗体層４が形成されている。なお、実装部３ａや光半導体素子実装部２ａは絶縁基板１表面に被着された導体であってもよく、絶縁基板１表面の電子素子や光半導体素子が実装される部位であってもよい。例えば、実装部３ａ，光半導体素子実装部２ａが導体から成る場合、サブマウント表面に形成された配線導体３ｂ，２ｂの一部を実装部３ａ，光半導体素子実装部２ａとして用いてもよい。

絶縁基板１は、例えば金型成形にて形成してシート状にした窒化アルミニウム粉体を含むセラミックグリーンシートを積層したり、窒化アルミニウム粉体をプレス成形したりした後に、約１５００℃の温度で焼成することにより形成できる。

光半導体素子実装部２ａ、実装部３ａ、抵抗体層４、配線導体２ｂ，３ｂは、従来周知の蒸着法やスパッタリング法，ＣＶＤ法，めっき法等の薄膜形成法により形成され、また従来周知のフォトリソグラフィ法やエッチング法，リフトオフ法等によって所定パターンに加工される。

なお、このような光半導体素子実装部２ａ、実装部３ａ、配線導体２ｂ，３ｂは、例えば密着金属層、拡散防止層および主導体層が順次積層された３層構造の導体層から成る。

密着金属層は、セラミックス等から成る絶縁基板１との密着性を良好とするという観点からは、チタン（Ｔｉ），クロム（Ｃｒ），タンタル（Ｔａ），ニオブ（Ｎｂ），ニッケル−クロム（Ｎｉ−Ｃｒ）合金，窒化タンタル（Ｔａ_２Ｎ）等の熱膨張率がセラミックスと近い金属のうち少なくとも１種より成るのが好ましく、その厚みは０．０１〜０．２μｍ程度が好ましい。密着金属層の厚みが０．０１μｍ未満では、密着金属層を絶縁基板１に強固に密着することが困難となる傾向があり、０．２μｍを超えると、成膜時の内部応力によって密着金属層が絶縁基板１から剥離し易くなる傾向がある。

また、拡散防止層は、密着金属層と主導体層との相互拡散を防ぐという観点からは、白金（Ｐｔ），パラジウム（Ｐｄ），ロジウム（Ｒｈ），ニッケル（Ｎｉ），Ｎｉ−Ｃｒ合金，Ｔｉ−Ｗ合金等の熱伝導性の良好な金属のうち少なくとも１種より成ることが好ましく、その厚みは０．０５〜１μｍ程度が好ましい。拡散防止層の厚みが０．０５μｍ未満では、ピンホール等の欠陥が発生して拡散防止層としての機能を果たしにくくなる傾向があり、１μｍを超えると、成膜時の内部応力により拡散防止層が密着金属層から剥離し易く成る傾向がある。なお、拡散防止層にＮｉ−Ｃｒ合金を用いる場合は、Ｎｉ−Ｃｒ合金は絶縁基板１との密着性が良好なため、密着金属層を省くことも可能である。

さらに、主導体層は、光半導体素子実装部２ａ、実装部３ａ、配線導体２ｂ，３ｂの電気抵抗を小さくするという観点からは、電気抵抗の小さい金（Ａｕ），Ｃｕ，Ｎｉ，銀（Ａｇ）の少なくとも１種より成ることが好ましく、その厚みは０．１〜５μｍ程度が好ましい。主導体層の厚みが０．１μｍ未満では、電気抵抗が大きなものとなり高周波線路導体３に要求される電気抵抗を満足できなくなる傾向があり、５μｍを超えると、成膜時の内部応力により主導体層が拡散防止層から剥離し易く成る傾向がある。なお、Ａｕは貴金属で高価であることから、低コスト化の点でなるべく薄く形成することが好ましい。また、Ｃｕは酸化し易いので、その上にＮｉおよびＡｕからなる保護層を被覆してもよい。

また、抵抗体層４は、Ｎｉ−Ｃｒ合金やＴａ_２Ｎなどの電気抵抗の比較的高い材料から成り、前述のような導体から成る実装部３上、または絶縁基板１表面の電子素子が実装される部位から成る実装部３上に形成される。

抵抗体層４は配線導体２ｂ，３ｂを構成する密着金属層と同じ材料であってもよく、例えば、絶縁基板１上に密着金属層、拡散防止層、主導体層の３層から成る配線導体２ｂ，３ｂを形成した後、抵抗体層４を形成したい部分の上層にある、拡散防止層および主導体層を選択的にエッチングすることにより抵抗体層４としてもよい。

また、好ましくは抵抗体層４の表面に酸化被膜を形成するのがよい。これにより、抵抗体層４への通電処理により半田層５を溶融させた際、溶融した半田が抵抗体層４上を濡れ広がって電子素子の実装に寄与する半田の体積が減少して実装不良が生じるのを有効に防止することができる。すなわち、接合に十分な体積の半田を抵抗体層４上に良好に保持して電子素子の良好な実装を行なうことができる。

このような酸化被膜は、抵抗体層４を約４００℃の温度で加熱処理を行なうことにより、抵抗体層４の表面に形成することができ、抵抗体層４の抵抗値の安定化を行なうとともに、溶融した半田の流れ出しを防止することができる。

また、抵抗体層４上には半田層５が形成されている。半田層５は抵抗体層４の発熱により溶融され、冷却によって固化することにより電子素子を実装部３ａ上に実装するためのものであり、ＡｕＳｎ、ＰｂＳｎ等の半田から成る。

このような半田層５を設けることにより、実装部３ａにプレフォームロウ材を設置する手間を省くことができる。半田層５は熱負荷により溶融するため、前述の抵抗体層４表面に酸化被膜層を形成した後に形成するのがよい。半田層５は従来周知の蒸着法やスパッタリング法，ＣＶＤ法，めっき法等の薄膜形成法により形成され、また従来周知のフォトリソグラフィ法やエッチング法，リフトオフ法等によって所定パターンに加工される。半田層５の厚みは２μｍ〜１０μｍが好ましい。２μｍ未満の場合、実装する半導体素子等の電子素子と実装部３ａ間の半田層５中に巣（空洞）ができ、電子素子の接合強度（ダイシェア強度）が低下し易くなる。また、１０μｍを超える場合、実装する半導体素子等の電子素子上に半田が這い上がり、電子素子上に形成された回路を短絡させてしまったり、光半導体素子の発光部(端面)を塞いだりすることが懸念される。

なお、本発明は上述の実施の最良の形態例に限定されるものではなく、本発明の要旨を逸脱しない範囲内であれば種々の変更を施すことは何等差し支えない。例えば、電子素子として光半導体素子を用いてもよい。また、本発明のサブマウントに搭載される電子素子は、本例のように光半導体素子とサーミスタ等の電子素子との複数個でなくともよく、一つの電子素子を実装する場合であってもよい。この場合、サブマウントの実装部３ａ以外の部位に熱を伝達し難くして熱による不良発生を抑制するという同様の効果を有する。

本発明のサブマウントの実施の形態の一例を示す斜視図である。 図１のサブマウントにおける実装部の断面図である。 従来のサブマウントを用いた光半導体装置の断面図である。 従来のサブマウントの斜視図である。

符号の説明

１・・・・・・絶縁基板
３ａ・・・・・実装部
４・・・・・・抵抗体層
５・・・・・・半田層

Claims (3)

1. 絶縁基板の一主面に電子素子を実装するための実装部を有するサブマウントにおいて、前記実装部の上面に抵抗体層および半田層を順次積層したことを特徴とするサブマウント。
2. 前記抵抗体層の表面に酸化被膜を形成したことを特徴とする請求項１記載のサブマウント。
3. 請求項１または請求項２記載のサブマウントの前記実装部に電子素子を実装する工程と、前記抵抗体を通電して前記抵抗体を発熱するとともに前記半田層を溶融して前記電子素子を実装する工程とを具備していることを特徴とする電子素子の実装方法。

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