JP2006302044A - 半導体装置 - Google Patents
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Abstract
【課題】 神経回路コンピュータや多値論理集積回路等の高機能半導体集積回路装置を提供するものである。
【解決手段】 ゲート電極とソース電極とドレイン電極と基盤電極とを有するMOSトランジスタと、複数の抵抗回路とを有し、該ゲート電極に該複数の抵抗回路の出力電極を接続し、前記複数の抵抗回路の入力電極を前記MOSトランジスタの制御用の入力電極とすることである。
【選択図】図1
【解決手段】 ゲート電極とソース電極とドレイン電極と基盤電極とを有するMOSトランジスタと、複数の抵抗回路とを有し、該ゲート電極に該複数の抵抗回路の出力電極を接続し、前記複数の抵抗回路の入力電極を前記MOSトランジスタの制御用の入力電極とすることである。
【選択図】図1
Description
本発明は、半導体装置に係わり、特に神経回路コンピュータや多値論理集積回路等の高機能半導体集積回路装置を提供するものである。
特許文献1に従来の神経回路コンピュータや多値論理集積回路等の半導体集積回について述べてある。この回路は、従来のMOSトランジスタに第1のフローティングゲート電極と複数の第二のフローティングゲート電極を設け、複数の第二のフローティングゲート電極でMOSトランジスタの閾値電圧を制御可能にした。
しかし、この従来回路はフローティングゲート構成を用いたため、次に示す少なくとも2つの問題点を有する。第一に、SPICEのような電子回路シミュレータを用いてシミュレーションを行う場合には通常のMOSトランジスタモデルをそのまま利用できない。これは、SPICEには接地までのDCブランチを持たないフローティングノードを認めないからである。このため、SPICEでシミュレーションを行う場合にはこの回路専用のモデルを作成する必要がある。このモデルには各フローティングゲート電極にそれぞれ並列接続された抵抗が追加される。第二に、実際の回路を動作させた場合には、初期状態において各フローティングゲートに蓄積した不要の電荷が放電するなどの初期化回路を含む構成が必要となる。このため、余計な回路が増え、回路規模を大きくしてしまう。
特許公報第2662559号
本発明の目的は、上記の問題を解決し、神経回路コンピュータや多値論理集積回路等の高機能半導体集積回路装置を提供するものである。
本発明による半導体装置は、ゲート電極とソース電極とドレイン電極と基盤電極とを有するMOSトランジスタと、複数の抵抗回路とを有し、該ゲート電極に該複数の抵抗回路の出力電極を接続し、前記複数の抵抗回路の入力電極を前記MOSトランジスタの制御用の入力電極とすることを特徴とするものである。
フローティングゲート電極を使用せず、MOSトランジスタのゲート電極に接続した複数の抵抗回路を介して、複数の抵抗回路の入力電圧でMOSトランジスタの閾値電圧の制御が可能となる。また、シミュレーションする際に通常のMOSトランジスタのモデルのままで使用可能となる。さらに、MOSトランジスタのゲート電極に対する初期化を行う必要がなく、初期化のための回路が不要となる。
本発明のrMOS、rPMOS、rNMOS及びrCMOSの半導体装置は従来のフローティングゲート電極を使用する構成の弱点をすべて克服でき、ニューロン・コンピュータを低消費電力で、且つ、高集積度で実現することができるばかりでなく、D−A変換器や、線形加算器、閾値可変トランジスタなどアナログ回路、多値論理集積回路等、様々な応用分野に適用可能な優れた半導体装置である。
以下、図面を参照して、本発明の実施例について説明する。
図1は、本発明の原理を示している。ゲート電極(G)とソース電極(S)とドレイン電極(S)と基盤電極(SB)とを有するMOSトランジスタ(M)と、複数の抵抗回路(1、2、…、n)により構成される。これらの複数の抵抗回路は各々のR1、R2、…、Rnの抵抗値を有する。MOSトランジスタのゲート電極に複数の抵抗回路の出力電極を接続させ、複数の抵抗回路の入力電極(VG1、VG2、…、VGn)をこのMOSトランジスタの制御用の入力電極とする。複数の抵抗回路の入力電極に印加された電圧によりMOSトランジスタの閾値電圧を自由に制御することが可能となる。
図1は、本発明の原理を示している。ゲート電極(G)とソース電極(S)とドレイン電極(S)と基盤電極(SB)とを有するMOSトランジスタ(M)と、複数の抵抗回路(1、2、…、n)により構成される。これらの複数の抵抗回路は各々のR1、R2、…、Rnの抵抗値を有する。MOSトランジスタのゲート電極に複数の抵抗回路の出力電極を接続させ、複数の抵抗回路の入力電極(VG1、VG2、…、VGn)をこのMOSトランジスタの制御用の入力電極とする。複数の抵抗回路の入力電極に印加された電圧によりMOSトランジスタの閾値電圧を自由に制御することが可能となる。
尚、MOSトランジスタのゲート電極に複数の抵抗回路を接続させたものをrMOSと称する。
図2は、本発明の第1実施例を示す図である。
図2は、本発明の第1実施例を示す図である。
ゲート電極(G)とソース電極(S)とドレイン電極(S)と基盤電極(SB)とを有するPMOSトランジスタ(P)と、複数の抵抗回路(1、2、…、n)により構成される。これらの複数の抵抗回路は各々のR1、R2、…、Rnの抵抗値を有する。PMOSトランジスタのゲート電極に複数の抵抗回路の出力電極を接続させ、複数の抵抗回路の入力電極(VG1、VG2、…、VGn)をPMOSトランジスタの制御用の入力電極とする。複数の抵抗回路の入力電極に印加された電圧によりPMOSトランジスタの閾値電圧を自由に制御することが可能となる。
複数の抵抗回路の入力電極の各々に印加した電圧に所定の重みをかけて加算した値が所定の閾値より小となった場合にのみPMOSトランジスタのゲート電極下に反転層が形成され、PMOSトランジスタのソース及びドレイン電極間が電気的に接続されるように構成される。
尚、PMOSトランジスタのゲート電極に複数の抵抗回路を接続させたものをrPMOSと称する。
図3は、第一抵抗回路及び第二抵抗回路の2つ抵抗回路を有するrPMOSトランジスタのゲート電圧に対するドレイン電流特性を示す。ソース電極には0[V]の電圧を印加し、ドレイン電極には−3[V]の電圧を印加し、基盤電極をソース電極に接続し、第一抵抗回路の入力電極には3[V]〜−3[V]の電圧を印加する。第二抵抗回路の入力電極には1[V]〜−3[V]の電圧を−1[V]のステップで印加する。このとき、第一抵抗回路の抵抗値と第二抵抗回路の抵抗値を同値のものを使用する。
図3は、第一抵抗回路及び第二抵抗回路の2つ抵抗回路を有するrPMOSトランジスタのゲート電圧に対するドレイン電流特性を示す。ソース電極には0[V]の電圧を印加し、ドレイン電極には−3[V]の電圧を印加し、基盤電極をソース電極に接続し、第一抵抗回路の入力電極には3[V]〜−3[V]の電圧を印加する。第二抵抗回路の入力電極には1[V]〜−3[V]の電圧を−1[V]のステップで印加する。このとき、第一抵抗回路の抵抗値と第二抵抗回路の抵抗値を同値のものを使用する。
図中の最左の曲線は第二抵抗回路の入力電極に1[V]を印加したときの第一抵抗回路の入力電極に印加された3[V]〜−3[V]電圧に対するドレイン電流特性である。同様に、図中の最右の曲線は第二抵抗回路の入力電極に−3[V]を印加したときの第一抵抗回路の入力電極に印加された3[V]〜−3[V]電圧に対するドレイン電流特性である。残りの3つの曲線は左から右の順にそれぞれ第二抵抗回路の入力電極に0[V]、−1[V]、−2[V]を印加したときの第一抵抗回路の入力電極に印加された3[V]〜−3[V]電圧に対するそれぞれのドレイン電流特性である。
図3から、複数の抵抗回路の入力電極の各々に印加した電圧に所定の重みをかけて加算した値が所定の閾値より小となった場合にのみrPMOSトランジスタのゲート電極下に反転層が形成され、rPMOSトランジスタのソース及びドレイン電極間が電気的に接続されるようになることがわかる。また、このときの所定の重みとは複数の抵抗回路のそれぞれの抵抗値、そしてこれらの抵抗値間の比で決まることがわかる。つまり、この場合において、第一抵抗回路の抵抗値と第二抵抗回路の抵抗値を同値のものを使用することから、第一抵抗回路の入力電極に印加された電圧と第二抵抗回路の入力電極に印加された電圧の合計電圧の半分の電圧が実際にrPMOSのゲート電極に印加されることになる。尚、複数の抵抗回路の場合も同様に実際にrPMOSのゲート電極に印加される電圧を求めることができる。
上記のことにより、複数の抵抗回路の各々の抵抗値の大きさのみではなく、それらの抵抗値間の比が重みを決める。言い換えれば、各抵抗回路の抵抗値を大きい値に構成する必要はない。小さい抵抗値を持つ複数の抵抗回路で、それぞれの抵抗回路の抵抗値間の比を明確にして構成すればよい。このことにより、回路規模及び実装する際の半導体領域が小さくすることが可能であることがわかる。
図4は、本発明の第2実施例を示す図である。
ゲート電極(G)とソース電極(S)とドレイン電極(S)と基盤電極(SB)とを有するNMOSトランジスタ(N)と、複数の抵抗回路(1、2、…、n)により構成される。これらの複数の抵抗回路は各々のR1、R2、…、Rnの抵抗値を有する。NMOSトランジスタのゲート電極に複数の抵抗回路の出力電極を接続させ、複数の抵抗回路の入力電極(VG1、VG2、…、VGn)をNMOSトランジスタの制御用の入力電極とする。複数の抵抗回路の入力電極に印加された電圧によりNMOSトランジスタの閾値電圧を自由に制御することが可能となる。
ゲート電極(G)とソース電極(S)とドレイン電極(S)と基盤電極(SB)とを有するNMOSトランジスタ(N)と、複数の抵抗回路(1、2、…、n)により構成される。これらの複数の抵抗回路は各々のR1、R2、…、Rnの抵抗値を有する。NMOSトランジスタのゲート電極に複数の抵抗回路の出力電極を接続させ、複数の抵抗回路の入力電極(VG1、VG2、…、VGn)をNMOSトランジスタの制御用の入力電極とする。複数の抵抗回路の入力電極に印加された電圧によりNMOSトランジスタの閾値電圧を自由に制御することが可能となる。
複数の抵抗回路の入力電極の各々に印加した電圧に所定の重みをかけて加算した値が所定の閾値より大となった場合にのみNMOSトランジスタのゲート電極下に反転層が形成され、NMOSトランジスタのソース及びドレイン電極間が電気的に接続されるように構成される。
尚、NMOSトランジスタのゲート電極に複数の抵抗回路を接続させたものをrNMOSと称する。
図5は、第一抵抗回路及び第二抵抗回路の2つ抵抗回路を有するrNMOSトランジスタのゲート電圧に対するドレイン電流特性を示す。ソース電極には0[V]の電圧を印加し、ドレイン電極には3[V]の電圧を印加し、基盤電極をソース電極に接続し、第一抵抗回路の入力電極には−3[V]〜3[V]の電圧を印加する。第二抵抗回路の入力電極には3[V]〜−1[V]の電圧を1[V]のステップで印加する。このとき、第一抵抗回路の抵抗値と第二抵抗回路の抵抗値を同値のものを使用する。
図5は、第一抵抗回路及び第二抵抗回路の2つ抵抗回路を有するrNMOSトランジスタのゲート電圧に対するドレイン電流特性を示す。ソース電極には0[V]の電圧を印加し、ドレイン電極には3[V]の電圧を印加し、基盤電極をソース電極に接続し、第一抵抗回路の入力電極には−3[V]〜3[V]の電圧を印加する。第二抵抗回路の入力電極には3[V]〜−1[V]の電圧を1[V]のステップで印加する。このとき、第一抵抗回路の抵抗値と第二抵抗回路の抵抗値を同値のものを使用する。
図中の最右の曲線は第二抵抗回路の入力電極に−1[V]を印加したときの第一抵抗回路の入力電極に印加された−3[V]〜3[V]電圧に対するドレイン電流特性である。同様に、図中の最左の曲線は第二抵抗回路の入力電極に3[V]を印加したときの第一抵抗回路の入力電極に印加された−3[V]〜3[V]電圧に対するドレイン電流特性である。残りの3つの曲線は右から左の順にそれぞれ第二抵抗回路の入力電極に0[V]、1[V]、2[V]を印加したときの第一抵抗回路の入力電極に印加された−3[V]〜3[V]電圧に対するそれぞれのドレイン電流特性である。
図5から、複数の抵抗回路の入力電極の各々に印加した電圧に所定の重みをかけて加算した値が所定の閾値より大となった場合にのみrNMOSトランジスタのゲート電極下に反転層が形成され、rNMOSトランジスタのソース及びドレイン電極間が電気的に接続されるようになることがわかる。また、このときの所定の重みとは複数の抵抗回路のそれぞれの抵抗値、そしてこれらの抵抗値間の比で決まることがわかる。つまり、この場合において、第一抵抗回路の抵抗値と第二抵抗回路の抵抗値を同値のものを使用することから、第一抵抗回路の入力電極に印加された電圧と第二抵抗回路の入力電極に印加された電圧の合計電圧の半分の電圧が実際にrNMOSのゲート電極に印加されることになる。尚、複数の抵抗回路の場合も同様に実際にNPMOSのゲート電極に印加される電圧を求めることができる。
上記のことにより、複数の抵抗回路の各々の抵抗値の大きさのみではなく、それらの抵抗値間の比が重みを決める。言い換えれば、各抵抗回路の抵抗値を大きい値に構成する必要はない。小さい抵抗値を持つ複数の抵抗回路で、それぞれの抵抗回路の抵抗値間の比を明確にして構成すればよい。このことにより、回路規模及び実装する際の半導体領域が小さくすることが可能であることがわかる。
加えて、上記の本願の原理構成、第一実施例の半導体装置及び第二実施例の半導体装置に対して次に示す構成が可能である。
複数の抵抗回路は抵抗体で構成する。
複数の抵抗回路は抵抗体で構成する。
また、複数の抵抗回路は抵抗値を模擬する電子回路で構成する。
また、複数の抵抗回路の各々の抵抗値が可変できるように構成する。
また、入力電圧に対し、所定の係数を乗じた電圧を出力する回路を複数個有し、該回路の出力が複数の抵抗回路の入力電極に接続するように構成する。
また、複数の抵抗回路の各々の抵抗値が可変できるように構成する。
また、入力電圧に対し、所定の係数を乗じた電圧を出力する回路を複数個有し、該回路の出力が複数の抵抗回路の入力電極に接続するように構成する。
また、複数の抵抗回路の入力電極の少なくとも1つの電極に所定の電位を与えることにより、所定の閾値を所望の値に随時変更できるよう構成する。
さらに、基盤電極に印加する電圧が可変できるように構成する。
さらに、基盤電極に印加する電圧が可変できるように構成する。
図6は、本発明の第3実施例を示す図である。
これは、ゲート電極とソース電極とドレイン電極と基盤電極とを有するPMOSトランジスタと、R1の抵抗値を有する第一抵抗回路と、R2の抵抗値を有する第二抵抗回路とを有し、PMOSトランジスタのゲート電極に第一抵抗回路の出力電極と第二抵抗回路の出力電極が接続される第一回路(rPMOS)と、ゲート電極とソース電極とドレイン電極と基盤電極とを有するNMOSトランジスタと、R3の抵抗値を有する第三抵抗回路と、R4の抵抗値を有する第四抵抗回路とを有し、NMOSトランジスタのゲート電極に第三抵抗回路の出力電極と第四抵抗回路の出力電極が接続される第二回路(rNMOS)とを有し、第一回路のPMOSトランジスタのソース電極を電源に接続し、第二回路のNMOSトランジスタのソース電極を接地し、第一回路の第一抵抗回路の入力電極に第二回路の第三抵抗回路の入力電極を接続して入力端子(IN)とし、第一回路の第二抵抗回路の入力電極に第二回路の第四抵抗回路の入力電極を接続して制御端子(Vcnt)とし、第一回路のPMOSトランジスタのドレイン電極に第二回路のNMOSトランジスタのドレイン電極を接続して出力端子(OUT)とする入力端子(IN)と制御端子(Vcnt)と出力端子(OUT)を有するCMOS回路(rCMOS)である。尚、rPMOSとrNMOSを組み合わせたものをrCMOSと称する。
これは、ゲート電極とソース電極とドレイン電極と基盤電極とを有するPMOSトランジスタと、R1の抵抗値を有する第一抵抗回路と、R2の抵抗値を有する第二抵抗回路とを有し、PMOSトランジスタのゲート電極に第一抵抗回路の出力電極と第二抵抗回路の出力電極が接続される第一回路(rPMOS)と、ゲート電極とソース電極とドレイン電極と基盤電極とを有するNMOSトランジスタと、R3の抵抗値を有する第三抵抗回路と、R4の抵抗値を有する第四抵抗回路とを有し、NMOSトランジスタのゲート電極に第三抵抗回路の出力電極と第四抵抗回路の出力電極が接続される第二回路(rNMOS)とを有し、第一回路のPMOSトランジスタのソース電極を電源に接続し、第二回路のNMOSトランジスタのソース電極を接地し、第一回路の第一抵抗回路の入力電極に第二回路の第三抵抗回路の入力電極を接続して入力端子(IN)とし、第一回路の第二抵抗回路の入力電極に第二回路の第四抵抗回路の入力電極を接続して制御端子(Vcnt)とし、第一回路のPMOSトランジスタのドレイン電極に第二回路のNMOSトランジスタのドレイン電極を接続して出力端子(OUT)とする入力端子(IN)と制御端子(Vcnt)と出力端子(OUT)を有するCMOS回路(rCMOS)である。尚、rPMOSとrNMOSを組み合わせたものをrCMOSと称する。
制御端子に入力される制御電圧でこのrCMOS回路の論理閾値電圧が制御されることを特徴とする半導体装置である。
図7は、制御端子に入力される制御電圧によるこのrCMOS回路の伝達特性を示す。入力端子INには0[V]〜3[V]の電圧を印加し、制御端子Vcntには0[V]〜3[V]の電圧を0.1[V]のステップで印加する。このとき、第一抵抗回路の抵抗値、第二抵抗回路の抵抗値、第三抵抗回路の抵抗値及び第四抵抗回路の抵抗値を同値のものを使用する。
図7は、制御端子に入力される制御電圧によるこのrCMOS回路の伝達特性を示す。入力端子INには0[V]〜3[V]の電圧を印加し、制御端子Vcntには0[V]〜3[V]の電圧を0.1[V]のステップで印加する。このとき、第一抵抗回路の抵抗値、第二抵抗回路の抵抗値、第三抵抗回路の抵抗値及び第四抵抗回路の抵抗値を同値のものを使用する。
図中の最右の曲線は制御端子Vcntに0[V]を印加したときの入力端子INに印加された0[V]〜3[V]電圧に対する出力端子INの伝達特性である。同様に、図中の最左の曲線は制御端子Vcntに3[V]を印加したときの入力端子INに印加された0[V]〜3[V]電圧に対する出力端子INの伝達特性である。残りの28の曲線は右から左の順にそれぞれ制御端子Vcntに0.1[V]、0.2[V]、…、2.9[V]を印加したときの入力端子INに印加された0[V]〜3[V]電圧に対する出力端子INのそれぞれの伝達特性である。
図8は制御端子Vcntに入力された制御電圧と制御された論理閾値電圧Vtとの間の関係を示す。図7及び図8から、rPMOSとrNMOSの組み合わせによるrCMOS回路の論理閾値電圧が電源電圧の全範囲で線形に制御されることがわかる。
上記からわかるように、本発明の半導体装置は従来のフローティングゲート電極を使用する構成の弱点をすべて克服でき、かつ、従来の技術より良い性能を示している。よって、従来のフローティングゲート電極の構成を使用した様々な応用回路、応用構成に関しても本願発明の半導体装のrPMOS、rNMOS及びrCMOSを代用して、少なくともそれらの従来の応用回路、応用構成の性能と同等またはそれ以上の性能を提供し、実装可能であることは自明である。
さらに、上記のこれらの回路は多値論理集積回路構成上非常に重要な回路素子であり、本発明のrMOS、rPMOS、rNMOS及びrCMOSを用いれば簡単に実現できることがわかる。
G ゲート電極
S ソース電極
D ドレイン電極
SB 基盤電極
1、2、…、n 抵抗回路
R1、R2、…、Rn 抵抗値を有する
VG1、VG2、…、VGn 抵抗回路の入力電極
M MOSトランジスタ
P PMOSトランジスタ
N NMOSトランジスタ
rMOS rMOSトランジスタ
rPMOS rPMOSトランジスタ
rNMOS rNMOSトランジスタ
rCMOS rCMOSトランジスタ
IN 入力電圧
Vcnt 制御電圧
OUT 出力電圧
Vt 論理閾値電圧
VDD 電源電圧
GND 接地電圧
S ソース電極
D ドレイン電極
SB 基盤電極
1、2、…、n 抵抗回路
R1、R2、…、Rn 抵抗値を有する
VG1、VG2、…、VGn 抵抗回路の入力電極
M MOSトランジスタ
P PMOSトランジスタ
N NMOSトランジスタ
rMOS rMOSトランジスタ
rPMOS rPMOSトランジスタ
rNMOS rNMOSトランジスタ
rCMOS rCMOSトランジスタ
IN 入力電圧
Vcnt 制御電圧
OUT 出力電圧
Vt 論理閾値電圧
VDD 電源電圧
GND 接地電圧
Claims (12)
- ゲート電極とソース電極とドレイン電極と基盤電極とを有するMOSトランジスタと、複数の抵抗回路とを有し、該ゲート電極に該複数の抵抗回路の出力電極を接続し、前記複数の抵抗回路の入力電極を前記MOSトランジスタの制御用の入力電極とすることを特徴とする半導体装置。
- 前記MOSトランジスタがPMOSトランジスタの場合には、前記複数の抵抗回路の入力電極の各々に印加した電圧に所定の重みをかけて加算した値が所定の閾値より小となった場合にのみ前記ゲート電極下に反転層が形成され、前記ソース及びドレイン電極間が電気的に接続されるように構成されたことを特徴とする請求項1記載の半導体装置。
- 前記MOSトランジスタがNMOSトランジスタの場合には、前記複数の抵抗回路の入力電極の各々に印加した電圧に所定の重みをかけて加算した値が所定の閾値より大となった場合にのみ前記ゲート電極下に反転層が形成され、前記ソース及びドレイン電極間が電気的に接続されるように構成されたことを特徴とする請求項1記載の半導体装置。
- 前記重みは前記複数の抵抗回路の各々の抵抗値によって決定されるように構成されたことを特徴とする請求項2〜3のいずれか1項に記載の半導体装置。
- 前記重みは前記複数の抵抗回路の各々の抵抗値間の比によって決定されるように構成されたことを特徴とする請求項2〜3のいずれか1項に記載の半導体装置。
- 前記複数の抵抗回路は抵抗体で構成されたことを特徴とする請求項1〜5のいずれか1項に記載の半導体装置。
- 前記複数の抵抗回路は電子回路で構成されたことを特徴とする請求項1〜5のいずれか1項に記載の半導体装置。
- 前記複数の抵抗回路の各々の抵抗値が可変できるように構成されたことを特徴とする請求項1〜7のいずれか1項に記載の半導体装置。
- 入力電圧に対し、所定の係数を乗じた電圧を出力する回路を複数個有し、該回路の出力が前記複数の抵抗回路の入力電極に接続されたことを特徴とする請求項1〜8のいずれか1項に記載の半導体装置。
- 前記複数の抵抗回路の入力電極の少なくとも1つの電極に所定の電位を与えることにより、前記所定の閾値を所望の値に随時変更できるよう構成したことを特徴とする請求項2〜9のいずれか1項に記載の半導体装置。
- 前記基盤電極に印加する電圧が可変できるように構成されたことを特徴とする請求項1〜10のいずれか1項に記載の半導体装置。
- ゲート電極とソース電極とドレイン電極と基盤電極とを有するPMOSトランジスタと、第一抵抗回路と、第二抵抗回路とを有し、該PMOSトランジスタの該ゲート電極に該第一抵抗回路の出力電極と該第二抵抗回路の出力電極が接続される第一回路と、
ゲート電極とソース電極とドレイン電極と基盤電極とを有するNMOSトランジスタと、第三抵抗回路と、第四抵抗回路とを有し、該NMOSトランジスタの該ゲート電極に該第三抵抗回路の出力電極と該第四抵抗回路の出力電極が接続される第二回路とを有し、
該第一回路の前記PMOSトランジスタのソース電極を電源に接続し、
該第二回路の前記NMOSトランジスタのソース電極を接地し、
前記第一回路の該第一抵抗回路の入力電極に前記第二回路の該第三抵抗回路の入力電極を接続して入力端子とし、
前記第一回路の該第二抵抗回路の入力電極に前記第二回路の該第四抵抗回路の入力電極を接続して制御端子とし、
前記第一回路の前記PMOSトランジスタのドレイン電極に前記第二回路の前記NMOSトランジスタのドレイン電極を接続して出力端子とする入力端子と制御端子と出力端子を有するCMOS回路であって、
該CMOS回路の該制御端子に入力される制御電圧で前記CMOS回路の論理閾値電圧を制御することを特徴とする半導体装置。
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