JP2006287131A - Semiconductor package and its manufacturing method - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor package which has high electric connection reliability. <P>SOLUTION: The semiconductor package is equipped with a die pad 3 to which a semiconductor chip 2 is bonded, a plurality of leads 5 which are provided apart around the die pad 3 and electrically connected to the semiconductor chip 2 by wires 4, and a package 6 provided on the semiconductor chip 2 and leads 5. Each of the leads 5 has a bent part 12 outside on the opposite side from a connection part 11 to which a wire 4 is electrically connected, and the bent part 12 is formed almost in level with a flank 6b of the package part 6. <P>COPYRIGHT: (C)2007,JPO&amp;INPIT

Description

本発明は、高い接続信頼性を有する表面実装型の半導体パッケージ及びその製造方法に関する。   The present invention relates to a surface-mount type semiconductor package having high connection reliability and a method for manufacturing the same.

表面実装型の半導体パッケージは、ダイパッドに接着された半導体チップと、ダイパッドの周囲に設けられたリードとがワイヤで電気的に接続され、半導体チップが樹脂からなるパッケージ部で覆われている。半導体パッケージは、プリント配線基板と電気的に接続するため、パッケージ部から半導体チップと電気的に接続されたリードが突出している。半導体パッケージでは、パッケージ部から突出したリードがＬ字状に形成されたガルウィング型のリードや、Ｊ字状に形成されたＪ字型のリード、半導体パッケージの底面と同一面上に真っ直ぐに突出したストレート型のリードが用いられている。半導体パッケージは、パッケージ部から突出しているリードの端部をプリント配線基板に形成された回路のランドにはんだ付けすることによって、プリント配線基板と電気的に接続される。   In a surface-mount type semiconductor package, a semiconductor chip bonded to a die pad and leads provided around the die pad are electrically connected by a wire, and the semiconductor chip is covered with a package portion made of resin. Since the semiconductor package is electrically connected to the printed wiring board, a lead electrically connected to the semiconductor chip protrudes from the package portion. In a semiconductor package, the lead protruding from the package portion is a gull wing type lead formed in an L shape, a J shape lead formed in a J shape, or a straight projection on the same surface as the bottom surface of the semiconductor package. Straight type leads are used. The semiconductor package is electrically connected to the printed wiring board by soldering end portions of leads protruding from the package portion to circuit lands formed on the printed wiring board.

半導体パッケージは、プリント配線基板上に高密度実装されるため、小型化が要求されている。そこで、半導体パッケージとしては、例えばパッケージ部からリードを突出させないことで小型化を図ったＱＦＮ（Quad Flat Non−Lead Package）又はＳＯＮ（Small Outline Nonleaded Package）や、パッケージ部から０．２〜０．３ｍｍ程度ごくわずかにリードを突出させて小型化を図ったＱＦＮ又はＳＯＮが用いられるようになってきている。   Semiconductor packages are required to be miniaturized because they are mounted on a printed wiring board at a high density. Therefore, as a semiconductor package, for example, a QFN (Quad Flat Non-Lead Package) or SON (Small Outline Nonleaded Package) which is reduced in size by not projecting a lead from the package part, or 0.2-0. QFN or SON, which is miniaturized by slightly protruding the lead by about 3 mm, has come to be used.

図１４及び図１５に示すリードを突出させないＳＯＮ５０は、ダイパッド５１上に実装した半導体チップ５２と、ダイパッド５１の周囲に設けられたリード５３とがワイヤ５４で電気的に接続され、半導体チップ５２が樹脂からなるパッケージ部５５で覆われている。ＳＯＮ５０は、図１６に示すように、リード５３のパッケージ部５５の底面５５ａと略面一となるように露出している部分がプリント配線基板５６と電気的に接続するための端子部５３ａとなる。ＳＯＮ５０は、図１４及び図１５に示すように、小型化を図るため、リード５３をパッケージ部５５から突出させていないものである（例えば、特許文献１参照。）。ＳＯＮ５０は、プリント配線基板５６と電気的に接続する際にはパッケージ部５５の底面５５ａと略面一となるように露出させたリード５３の端子部５３ａをプリント配線基板５６のランド５７にはんだ５８ではんだ付けする。   14 and FIG. 15, the SON 50 that does not project the leads is configured such that the semiconductor chip 52 mounted on the die pad 51 and the leads 53 provided around the die pad 51 are electrically connected by wires 54, and the semiconductor chip 52 is connected. It is covered with a package part 55 made of resin. In the SON 50, as shown in FIG. 16, the exposed portion of the lead 53 so as to be substantially flush with the bottom surface 55a of the package portion 55 becomes a terminal portion 53a for electrically connecting to the printed wiring board 56. . As shown in FIGS. 14 and 15, the SON 50 does not project the lead 53 from the package portion 55 in order to reduce the size (see, for example, Patent Document 1). When the SON 50 is electrically connected to the printed wiring board 56, the terminal portion 53 a of the lead 53 exposed so as to be substantially flush with the bottom surface 55 a of the package portion 55 is soldered to the land 57 of the printed wiring board 56. Solder with.

また、図１７に示すごくわずかにリードを突出させているＳＯＮ６０は、ダイパッド６１に半導体チップ６２と、ダイパッド６１の周囲に設けられた複数のリード６３とがワイヤ６４で電気的に接続され、半導体チップ６２が樹脂からなるパッケージ部６５で覆われている。ＳＯＮ６０では、図１８に示すように、リード６４のパッケージ部６５の底面６５ａと略面一となるように露出している部分がプリント配線基板６６と電気的に接続するための端子部６３ａとなる。ＳＯＮ６０では、プリント配線基板６６と電気的に接続する際にはパッケージ部６５の底面６５ａと略面一となるように露出させたリード６３の端子部６３ａをプリント配線基板６６のランド６７にはんだ６８ではんだ付けする。ＳＯＮ６０は、リード６４がパッケージ部６５から突出していない上述したＳＯＮ５０と異なり、はんだ付けの面積を大きくするため、リード６４がパッケージ部６５の側面６５ｂから０．２ｍｍ〜０．３ｍｍ程度突出している。ＳＯＮ６０は、ＳＯＮ５０よりもリード６４がパッケージ部６５から外側に突出している分、プリント配線基板６６とのはんだ付けの面積が大きくなる。   Further, in the SON 60 in which the leads are slightly protruded as shown in FIG. 17, the semiconductor chip 62 and a plurality of leads 63 provided around the die pad 61 are electrically connected to the die pad 61 by wires 64. The chip 62 is covered with a package part 65 made of resin. In the SON 60, as shown in FIG. 18, a portion of the lead 64 exposed so as to be substantially flush with the bottom surface 65a of the package portion 65 becomes a terminal portion 63a for electrical connection with the printed wiring board 66. . In the SON 60, when electrically connecting to the printed wiring board 66, the terminal portion 63 a of the lead 63 exposed so as to be substantially flush with the bottom surface 65 a of the package portion 65 is soldered to the land 67 of the printed wiring board 66. Solder with. Unlike the above-described SON 50 in which the lead 64 does not protrude from the package portion 65, the SON 60 has a lead 64 protruding from the side surface 65b of the package portion 65 by about 0.2 mm to 0.3 mm in order to increase the soldering area. The SON 60 has a larger soldering area with the printed wiring board 66 because the lead 64 protrudes outward from the package portion 65 than the SON 50.

上述したリードを突出させないＳＯＮ５０やごくわずかにリードを突出させているＳＯＮ６０では、パッケージ部５５，６５の底面５５ａ，６５ａに露出しているリード５４，６４の端子部５４ａ，６４ａをプリント配線基板５６，６６のランド５７，６７にはんだ付けしているため、はんだ付けされた接続部分がパッケージ部５５，５６の底面５５ａ，６５ａとプリント配線基板５６，６６との間となり、接続部分が外部から見えず、目視及び光学系で接続状態を確認することが困難である。また、ＳＯＮ５０やＳＯＮ６０では、はんだを溶融させた際に、自重ではんだを押し潰してしまい、余分なはんだがプリント配線基板５６，６６に形成された隣接する他の回路に移動し、ブリッジを形成してパッケージ部５５，６５の底面５５ａ，６６ａ側で隣接する回路が短絡してしまう虞がある。   In the SON 50 in which the leads are not protruded and the SON 60 in which the leads are slightly protruded, the terminal portions 54a and 64a of the leads 54 and 64 exposed on the bottom surfaces 55a and 65a of the package portions 55 and 65 are printed circuit boards 56. , 66 are soldered to the lands 57, 67, so that the soldered connection portions are between the bottom surfaces 55a, 65a of the package portions 55, 56 and the printed wiring boards 56, 66, and the connection portions are visible from the outside. Therefore, it is difficult to confirm the connection state visually and with an optical system. In the SON 50 and SON 60, when the solder is melted, the solder is crushed by its own weight, and the excess solder moves to other adjacent circuits formed on the printed wiring boards 56 and 66 to form a bridge. As a result, adjacent circuits on the bottom surfaces 55a and 66a of the package portions 55 and 65 may be short-circuited.

また、ＳＯＮ５０やＳＯＮ６０では、リード５４，６４のパッケージ部５５，６５の底面５５ａ，６５ａに露出している面だけでプリント配線基板５６，６６にはんだ付けするため、接続部分の面積が小さくなってしまう。また、ＳＯＮ６０の場合でも、パッケージ部６５から突出している部分がごくわずかであるため、接続部分の面積を十分に大きくすることができない。このようにＳＯＮ５０やＳＯＮ６０では、接続面積が小さいため、熱応力がかかった際にこの熱応力を緩和できず、プリント配線基板５６，６６との電気的な接続信頼性が低下してしまう虞がある。   Further, in the SON 50 and the SON 60, only the surface exposed to the bottom surfaces 55a and 65a of the package portions 55 and 65 of the leads 54 and 64 is soldered to the printed wiring boards 56 and 66, so the area of the connection portion is reduced. End up. Further, even in the case of the SON 60, since the portion protruding from the package portion 65 is very small, the area of the connection portion cannot be sufficiently increased. As described above, since the connection area is small in the SON 50 and the SON 60, when the thermal stress is applied, the thermal stress cannot be relaxed, and the electrical connection reliability with the printed wiring boards 56 and 66 may be reduced. is there.

実開平６−２７１０号公報Japanese Utility Model Publication No. 6-2710

そこで、本発明は、電気的な接続信頼性が高い半導体パッケージ及びその製造方法を提供することを目的とする。   Therefore, an object of the present invention is to provide a semiconductor package having high electrical connection reliability and a method for manufacturing the same.

本発明は、リードに折曲部を設け、この折曲部をパッケージ部の側面から外部に臨むようにすることで、この折曲部にはんだが濡れ上がるようにして外部からはんだ付けの状態を確認することができ、はんだ付けの面積も大きくすることができるものである。   In the present invention, a bent portion is provided in the lead, and the bent portion is exposed to the outside from the side surface of the package portion, so that the solder is wetted up to the bent portion and the state of soldering from the outside is achieved. It can be confirmed and the area of soldering can be increased.

即ち、本発明に係る半導体パッケージは、半導体チップが接着されたダイパッドと、ダイパッドの周囲に離間して設けられ、半導体チップとワイヤで電気的に接続される複数のリードと、半導体チップ上及びリード上に設けられるパッケージ部とを備え、リードは、ワイヤが電気的に接続される接続部とは反対側である外側に折曲部が形成され、折曲部は、パッケージ部の側面と略面一をなすように形成されている。   That is, a semiconductor package according to the present invention includes a die pad to which a semiconductor chip is bonded, a plurality of leads that are provided around the die pad and are electrically connected to the semiconductor chip with wires, and the semiconductor chip and leads. A lead portion, and a bent portion is formed on an outer side opposite to a connection portion to which a wire is electrically connected, and the bent portion is substantially surface and side surface of the package portion. It is formed to make one.

この半導体パッケージの製造方法は、半導体チップをダイパッドに接着し、次いで、ダイパッドの周囲に離間して設けられた複数のリードとダイパッドに接着された半導体チップとをワイヤで電気的に接続し、次いで、リードのワイヤが接続された接続部の外側を半導体チップの実装側に折り曲げて折曲部を形成し、次いで、折曲部がパッケージ部の側面と略面一となるように、ダイパッドに接着された半導体チップ上及びリード上にパッケージ部を形成する。   In this method of manufacturing a semiconductor package, a semiconductor chip is bonded to a die pad, and then a plurality of leads provided around the die pad and the semiconductor chip bonded to the die pad are electrically connected with wires, Then, the outside of the connection part to which the lead wire is connected is bent to the mounting side of the semiconductor chip to form a bent part, and then bonded to the die pad so that the bent part is substantially flush with the side surface of the package part. A package portion is formed on the formed semiconductor chip and the leads.

また、本発明に係る半導体パッケージは、半導体チップが接着されたダイパッドと、ダイパッドの周囲に離間して設けられ、半導体チップとワイヤで電気的に接続される複数のリードと、半導体チップ及びリード上に形成されるパッケージ部とを備え、リードは、ワイヤが電気的に接続される接続部とは反対側である外側に折曲部が形成され、折曲部は、パッケージ部の側面に沿い、側面から突出して形成されている。   In addition, a semiconductor package according to the present invention includes a die pad to which a semiconductor chip is bonded, a plurality of leads that are provided around the die pad and are electrically connected to the semiconductor chip with wires, and the semiconductor chip and the leads. And the lead is formed with a bent portion on the outer side opposite to the connection portion to which the wire is electrically connected, and the bent portion is along the side surface of the package portion, It protrudes from the side.

この半導体パッケージの製造方法は、半導体チップをダイパッドに接着し、次いで、ダイパッドの周囲に離間して設けられた複数のリードとダイパッドに接着された半導体チップとをワイヤで電気的に接続し、次いで、ダイパッドに接着された半導体チップ上及びリード上に、リードのワイヤが電気的に接続された接続部とは反対側である外側が外部に突出するようにパッケージ部を形成し、次いで、パッケージ部から突出したリードを半導体チップの実装側にパッケージ部の側面に沿って折り曲げ、パッケージ部の側面から突出した折曲部を形成する。   In this method of manufacturing a semiconductor package, a semiconductor chip is bonded to a die pad, and then a plurality of leads provided around the die pad and the semiconductor chip bonded to the die pad are electrically connected with wires, The package part is formed on the semiconductor chip and the lead bonded to the die pad so that the outer side opposite to the connection part to which the lead wire is electrically connected protrudes to the outside, and then the package part The lead protruding from the side of the semiconductor chip is bent along the side surface of the package portion to form a bent portion protruding from the side surface of the package portion.

本発明では、リードの折曲部がパッケージ部の側面に臨むように形成されているので、プリント配線基板にはんだ付けする際、はんだがリードの折曲部まで濡れ上がるようになる。これにより、本発明では、プリント配線基板との接続部分の面積が増大するため、プリント配線基板との電気的な接続信頼性が向上する。   In the present invention, since the bent portion of the lead is formed so as to face the side surface of the package portion, when soldering to the printed wiring board, the solder gets wet to the bent portion of the lead. Thereby, in this invention, since the area of a connection part with a printed wiring board increases, the electrical connection reliability with a printed wiring board improves.

以下、本発明を適用した半導体パッケージについて図面を参照して詳細に説明する。半導体パッケージ１は、図１及び図２に示すように、半導体チップ２が実装されるダイパッド３と、このダイパッド３の周囲に設けられ、半導体チップ２とワイヤ４を介して電気的に接続される複数のリード５とを有し、半導体チップ２やリード５が樹脂からなるパッケージ部６で覆われている。半導体パッケージ１は、図３に示すように、プリント配線基板７上に表面実装される。半導体チップ２は、高周波回路等が形成されており、この回路と電気的に接続された複数の電極２ａが表面に設けられている。   Hereinafter, a semiconductor package to which the present invention is applied will be described in detail with reference to the drawings. As shown in FIGS. 1 and 2, the semiconductor package 1 is provided around the die pad 3 on which the semiconductor chip 2 is mounted, and is electrically connected to the semiconductor chip 2 via the wire 4. The semiconductor chip 2 and the leads 5 are covered with a package portion 6 made of resin. The semiconductor package 1 is surface-mounted on a printed wiring board 7 as shown in FIG. The semiconductor chip 2 is formed with a high frequency circuit or the like, and a plurality of electrodes 2a electrically connected to the circuit are provided on the surface.

ダイパッド３には、表面に図示しない例えば銀ペースト等の接着剤で半導体チップ２が接着されている。ダイパッド３は、半導体チップ２が実装されている側とは反対側の面がパッケージ部６の底面６ａと面一となって露出する。   The semiconductor chip 2 is bonded to the die pad 3 with an adhesive (not shown) such as silver paste on the surface. The die pad 3 is exposed such that the surface opposite to the side on which the semiconductor chip 2 is mounted is flush with the bottom surface 6 a of the package portion 6.

リード５は、図１及び図２に示すように、ダイパッド３と同一面上にダイパッド３の周囲に離間して、複数並設されている。リード５は、銅等で形成された薄板材で形成されている。このリード５は、ダイパッド３側となる内側の端部が半導体チップ２に設けられた電極２ａと電気的に接続するためのワイヤ４が接続される接続部１１となる。この接続部１１は、ワイヤ４が接続されている側とは反対側の面がパッケージ部６の底面６ａに略面一となって露出する。   As shown in FIGS. 1 and 2, a plurality of leads 5 are arranged in parallel on the same surface as the die pad 3 so as to be spaced apart from the periphery of the die pad 3. The lead 5 is formed of a thin plate material made of copper or the like. The lead 5 serves as a connection portion 11 to which a wire 4 for electrically connecting an inner end portion on the die pad 3 side to an electrode 2 a provided on the semiconductor chip 2 is connected. The connection portion 11 is exposed so that the surface opposite to the side to which the wire 4 is connected is substantially flush with the bottom surface 6 a of the package portion 6.

また、リード５の接続部１１とは反対側である外側の端部は、接続部１１の一端からパッケージ部６の端部で半導体チップ２が設けられている側に折り曲げられる折曲部１２となる。半導体チップ２が設けられた側に折り曲げられた折曲部１２は、外側の面がパッケージ部６の側面６ｂと略面一となって露出する。リード５は、パッケージ部６の底面６ａと略面一となって露出している接続部１１のワイヤ４が接続された面とは反対側の面、及びパッケージ部６の側面６ｂと略面一となって露出している折曲部２２の外側の面が外部と電気的に接続するための端子部５ａとなる。   Further, the outer end portion of the lead 5 opposite to the connection portion 11 is bent from the one end of the connection portion 11 to the side where the semiconductor chip 2 is provided at the end portion of the package portion 6. Become. The bent portion 12 bent to the side where the semiconductor chip 2 is provided is exposed with the outer surface being substantially flush with the side surface 6b of the package portion 6. The lead 5 is substantially flush with the bottom surface 6 a of the package portion 6 and is exposed to be substantially flush with the surface of the connection portion 11 opposite to the surface to which the wire 4 is connected and the side surface 6 b of the package portion 6. Thus, the exposed outer surface of the bent portion 22 becomes a terminal portion 5a for electrical connection with the outside.

パッケージ部６は、半導体チップ２が接着されているダイパッド３上及びリード５上に形成される。このパッケージ部６は、ダイパッド３やリード５が配設されている側を底面６ａとし、断面が略台形状に形成されている。パッケージ部６は、半導体チップ２、及び半導体チップ２とリード５とに接続されているワイヤ４の接続部分を保護している。   The package part 6 is formed on the die pad 3 and the lead 5 to which the semiconductor chip 2 is bonded. The package portion 6 has a bottom surface 6a on the side where the die pad 3 and the leads 5 are disposed, and has a substantially trapezoidal cross section. The package part 6 protects the connection part of the semiconductor chip 2 and the wire 4 connected to the semiconductor chip 2 and the lead 5.

以上のような構成からなる半導体パッケージ１は、図２に示すように、リード５の接続部１１がパッケージ部６の底面６ａに配設され、パッケージ部６の端部で接続部１１の一端から折曲部２２が半導体チップ２が設けられている側に折り曲げられている。半導体パッケージ１は、パッケージ部６の底面６ａ及び側面６ｂに略面一となってリード５の端子部５ａが露出している。この半導体パッケージ１の底面及び側面は、平坦となっている。半導体パッケージ１では、パッケージ部６の底面６ａから側面６ｂにかけてリード５が配設され、端子部５ａが底面６ａ及び側面６ｂに露出しているため、端子部５ａをはんだ付けする際には側面６ｂに配設された折曲部１２の端子部５ａまではんだが濡れ上がるようになる。これにより、半導体パッケージ１は、接続部分の面積を増大させることができ、電気的な接続信頼性が向上する。   In the semiconductor package 1 configured as described above, as shown in FIG. 2, the connection portion 11 of the lead 5 is disposed on the bottom surface 6 a of the package portion 6, and the end portion of the package portion 6 extends from one end of the connection portion 11. The bent portion 22 is bent toward the side where the semiconductor chip 2 is provided. The semiconductor package 1 is substantially flush with the bottom surface 6a and the side surface 6b of the package part 6, and the terminal part 5a of the lead 5 is exposed. The bottom and side surfaces of the semiconductor package 1 are flat. In the semiconductor package 1, since the lead 5 is disposed from the bottom surface 6a to the side surface 6b of the package portion 6 and the terminal portion 5a is exposed to the bottom surface 6a and the side surface 6b, the side surface 6b is used when soldering the terminal portion 5a. The solder comes to wet up to the terminal portion 5a of the bent portion 12 arranged in the above. Thereby, the semiconductor package 1 can increase the area of a connection part, and electrical connection reliability improves.

半導体パッケージ１は、次のようにして製造する。先ず、図４に示すように、ダイパッド３と、このダイパッド３の周囲にダイパッド３とは離間して複数のリード５が設けられたリードフレーム３１を用意する。ダイパッド３の表面に半導体チップ２を接着剤で接着する。   The semiconductor package 1 is manufactured as follows. First, as shown in FIG. 4, a die pad 3 and a lead frame 31 provided with a plurality of leads 5 spaced from the die pad 3 around the die pad 3 are prepared. The semiconductor chip 2 is bonded to the surface of the die pad 3 with an adhesive.

次に、図５に示すように、半導体チップ２に設けられた電極２ａと、リード５の接続部１１とにワイヤ４を接続して、半導体チップ２とリード５とを電気的に接続する。そして、詳細は図示しないが、リードフレーム３１から各リード５を切り離す。   Next, as shown in FIG. 5, the wire 4 is connected to the electrode 2 a provided on the semiconductor chip 2 and the connection portion 11 of the lead 5 to electrically connect the semiconductor chip 2 and the lead 5. Then, although not shown in detail, each lead 5 is separated from the lead frame 31.

次に、図６に示すように、凹状に形成された金型２２と、折曲ガイド片２３及び折曲部材２４とを用いて、リード５の折曲部１２を半導体チップ２が設けられている側に折り曲げる。金型２２の凹部２２ａには、半導体チップ２と、半導体チップ２が実装されたダイパッド３と、ワイヤ４と、ワイヤ4により半導体チップ２と電気的に接続されたリード５とが挿入される。金型２２の凹部２２ａは、半導体パッケージ１のダイパッド３やリード５が配設されている側の底面と同じ大きさに形成されている。   Next, as shown in FIG. 6, the semiconductor chip 2 is provided with the bent portion 12 of the lead 5 using the concavely formed die 22, the bending guide piece 23, and the bending member 24. Bend it to the side. The semiconductor chip 2, the die pad 3 on which the semiconductor chip 2 is mounted, the wire 4, and the lead 5 electrically connected to the semiconductor chip 2 by the wire 4 are inserted into the recess 22 a of the mold 22. The recess 22a of the mold 22 is formed in the same size as the bottom surface of the semiconductor package 1 on the side where the die pad 3 and the leads 5 are disposed.

折曲ガイド片２３は、金型２２にリード５を挿入した際、折曲部１２の半導体チップ２側に挿入される。折曲ガイド片２３には、金型２２に挿入した際に、折曲部１２側となる面にパッケージ部６の側面６ｂの傾斜と同じ角度に傾斜したテーパ２３ａが形成されている。   The bending guide piece 23 is inserted into the semiconductor chip 2 side of the bent portion 12 when the lead 5 is inserted into the mold 22. The bending guide piece 23 is formed with a taper 23 a that is inclined at the same angle as the inclination of the side surface 6 b of the package portion 6 on the surface on the bent portion 12 side when inserted into the mold 22.

折曲部材２４は、金型２２とリード５の折曲部１２との間に挿入される。折曲部材２４には、金型２２に挿入した際に、折曲部１２側となる面に折曲ガイド片２３と同様に、パッケージ６の側面６ｂの傾斜と同じ角度に傾斜したテーパ２４ａが形成されている。   The bending member 24 is inserted between the mold 22 and the bent portion 12 of the lead 5. The bending member 24 has a taper 24a that is inclined at the same angle as the inclination of the side surface 6b of the package 6 in the same manner as the bending guide piece 23 on the surface on the bent portion 12 side when inserted into the mold 22. Is formed.

金型２２、折曲ガイド片２３及び折曲部材２４を用いてリード５の折曲部１２を折り曲げる際には、金型２２の凹部２２ａに半導体チップ２が実装されたダイパッド３及び半導体チップ２とワイヤ４で接続されたリード５を挿入する。リード５を金型２２に挿入すると、金型２２の凹部２２ａの側面によりリード５が接続部１１の一端で略直角に折れ曲がる。次に、金型２２には、折曲部２２の半導体チップ２側に折曲ガイド片２３を挿入する。次に、金型２２には、金型２２と折曲部２２との間に折曲部材２４を挿入する。金型２２に折曲部材２４を挿入すると、リード５の折曲部２２は、図６に示すように、折曲部材２４のテーパ２４ａによって、半導体チップ２が設けられている側に折曲ガイド片２３のテーパ２３ａに沿って折れ曲がる。   When the bent portion 12 of the lead 5 is bent using the mold 22, the bending guide piece 23, and the bending member 24, the die pad 3 and the semiconductor chip 2 in which the semiconductor chip 2 is mounted in the recess 22 a of the mold 22. And the lead 5 connected by the wire 4 is inserted. When the lead 5 is inserted into the mold 22, the lead 5 is bent at a substantially right angle at one end of the connection portion 11 by the side surface of the recess 22 a of the mold 22. Next, the bending guide piece 23 is inserted into the mold 22 on the semiconductor chip 2 side of the bending portion 22. Next, the bending member 24 is inserted into the mold 22 between the mold 22 and the bent portion 22. When the bending member 24 is inserted into the mold 22, the bending portion 22 of the lead 5 is bent to the side where the semiconductor chip 2 is provided by the taper 24a of the bending member 24 as shown in FIG. It bends along the taper 23a of the piece 23.

次に、折曲ガイド片２３及び折曲部材２４を金型２２から取り出す。次に、半導体チップ２が接着されたダイパッド３と、半導体チップ２とワイヤ４で接続され、折曲部１２が折り曲げられたリード５とを金型２２から取り出して、詳細は図示しないが、成型用の金型に挿入する。成型用の金型には、ダイパッド３がパッケージ部６の底面６ａに略面一となって露出し、リード５の端子部５ａが底面６ａ及び側面６ｂに略面一となって露出するように、樹脂を注入する。そして、半導体チップ２上及びリード５上にパッケージ部６を射出成形する。   Next, the bending guide piece 23 and the bending member 24 are taken out from the mold 22. Next, the die pad 3 to which the semiconductor chip 2 is bonded and the lead 5 which is connected to the semiconductor chip 2 by the wire 4 and the bent portion 12 is bent are taken out from the mold 22 and the details are not shown. Insert into the mold. In the molding die, the die pad 3 is exposed to be substantially flush with the bottom surface 6a of the package portion 6, and the terminal portion 5a of the lead 5 is exposed to be substantially flush with the bottom surface 6a and the side surface 6b. Inject the resin. Then, the package part 6 is injection-molded on the semiconductor chip 2 and the leads 5.

以上のようにして得られた半導体パッケージ１は、図２に示すように、リード５の接続部１１がパッケージ部６の底面６ａに配設され、パッケージ部６の端部で接続部１１の一端から折曲部２２が半導体チップ２が設けられている側に折り曲げられ、折曲部２２がパッケージ部６の側面６ｂに配設されている。また、半導体パッケージ１では、リード５の端子部５ａが底面６ａ及び側面６ｂに略面一となって露出している。   In the semiconductor package 1 obtained as described above, as shown in FIG. 2, the connection portion 11 of the lead 5 is disposed on the bottom surface 6 a of the package portion 6, and one end of the connection portion 11 is formed at the end portion of the package portion 6. The bent portion 22 is bent to the side where the semiconductor chip 2 is provided, and the bent portion 22 is disposed on the side surface 6 b of the package portion 6. In the semiconductor package 1, the terminal portion 5a of the lead 5 is exposed to be substantially flush with the bottom surface 6a and the side surface 6b.

半導体パッケージ１は、図３に示すように、プリント配線基板７上に表面実装される。プリント配線基板７の表面には、回路に形成されたランド３１が設けられている。半導体パッケージ１をプリント配線基板７上に実装する際には、ランド３１上にはんだ３２を印刷し、はんだ３２上にリード５の接続部１１が配置されるように半導体パッケージ１をプリント配線基板７上に載置する。次に、半導体パッケージ１では、リフロー処理して、はんだ３２を溶融させることで、はんだ３２がリード５の折曲部１２まで濡れ上がり、リード５の端子部５ａ全体がランド３１にはんだ付けされる。これにより、半導体パッケージ１では、リード５の端子部５ａがランド３１と電気的に接続される。   The semiconductor package 1 is surface-mounted on a printed wiring board 7 as shown in FIG. A land 31 formed in a circuit is provided on the surface of the printed wiring board 7. When mounting the semiconductor package 1 on the printed wiring board 7, the solder 32 is printed on the lands 31, and the semiconductor package 1 is placed on the printed wiring board 7 so that the connection portions 11 of the leads 5 are arranged on the solder 32. Place on top. Next, in the semiconductor package 1, the reflow process is performed to melt the solder 32, so that the solder 32 is wetted up to the bent portion 12 of the lead 5, and the entire terminal portion 5 a of the lead 5 is soldered to the land 31. . Thereby, in the semiconductor package 1, the terminal portion 5 a of the lead 5 is electrically connected to the land 31.

半導体パッケージ１では、パッケージ部６の側面６ｂに配設されたリード５の折曲部１２まではんだ３２が濡れ上がり、端子部５ａ全体がランド３１にはんだ付けされるため、ランド３１とのはんだ付け部分、すなわち接続部分の面積が広くなる。半導体パッケージ１では、パッケージ部６の側面６ｂに配設されているリード５の折曲部１２まではんだ３２が濡れ上がることによって、パッケージ６の側面６ｂに接続部分が形成されるため、接続状態を外部から目視及び光学系で容易に確認することができる。   In the semiconductor package 1, the solder 32 wets up to the bent portion 12 of the lead 5 disposed on the side surface 6 b of the package portion 6, and the entire terminal portion 5 a is soldered to the land 31. The area of the portion, that is, the connection portion is increased. In the semiconductor package 1, since the solder 32 is wetted up to the bent portion 12 of the lead 5 disposed on the side surface 6 b of the package portion 6, a connection portion is formed on the side surface 6 b of the package 6. It can be easily confirmed from the outside and visually.

また、この半導体パッケージ１では、はんだ付けする際に溶融したはんだ３２がリード５の折曲部１２まで濡れ上がるため、自重ではんだ３２を押し潰しても余分なはんだ３２がプリント配線基板７上に広がらず、隣接する回路とブリッジを形成することなく、他の回路と短絡することを防止できる。このように、半導体パッケージ１では、接続状態を外部から容易に確認でき、隣接する回路とブリッジを形成することを防止できるため、はんだ付けの品質を向上させることができる。   Further, in the semiconductor package 1, the solder 32 melted during soldering wets up to the bent portion 12 of the lead 5, so that even if the solder 32 is crushed by its own weight, the excess solder 32 remains on the printed wiring board 7. A short circuit with other circuits can be prevented without spreading and without forming a bridge with an adjacent circuit. As described above, in the semiconductor package 1, the connection state can be easily confirmed from the outside, and formation of a bridge with an adjacent circuit can be prevented, so that the quality of soldering can be improved.

また、この半導体パッケージ１では、リード５の折曲部１２まではんだ３２が濡れ上がり、接続部分の面積が増大することによって、熱応力がかかった際に、熱応力を緩和することができ、熱応力に対するランド３１との電気的な接続信頼性を向上させることができる。これらのことから、半導体パッケージ１では、プリント配線基板７との電気的な接続信頼性が向上する。   Further, in this semiconductor package 1, the solder 32 wets up to the bent portion 12 of the lead 5 and the area of the connection portion increases, so that when thermal stress is applied, the thermal stress can be relaxed, The electrical connection reliability with the land 31 against stress can be improved. For these reasons, in the semiconductor package 1, the reliability of electrical connection with the printed wiring board 7 is improved.

なお、上述した半導体パッケージ１の製造方法では、１つのリードフレーム３１から１つの半導体パッケージ１を製造した例を示したが、このことに限定されず、ダイパッド３と複数のリード５とを一つのまとまりとしたものが複数並設されたリードフレームを用いて、一度に複数個の半導体パッケージ１を製造するようにしてもよい。   In the above-described manufacturing method of the semiconductor package 1, an example in which one semiconductor package 1 is manufactured from one lead frame 31 is shown. However, the present invention is not limited to this, and the die pad 3 and the plurality of leads 5 are combined into one. A plurality of semiconductor packages 1 may be manufactured at a time using a lead frame in which a plurality of groups are arranged side by side.

また、上述した半導体パッケージ１では、ダイパッド３がパッケージ部６の底面６ａに露出しているが、ダイパッド３をパッケージ部６の内部に収納し、ダイパッド３がパッケージ部６の底面６ａに露出していないアップセット構造にしてもよい。   Further, in the semiconductor package 1 described above, the die pad 3 is exposed on the bottom surface 6 a of the package unit 6, but the die pad 3 is housed inside the package unit 6, and the die pad 3 is exposed on the bottom surface 6 a of the package unit 6. There may be no upset structure.

また、上述した半導体パッケージ１では、リード５の折曲部１２がパッケージ部６から突出していないが、図７及び図８に示すように、リードをパッケージ部６から突出させてもよい。図７及び図８に示す半導体パッケージ４０については、上述した半導体パッケージ１と同様の構成については同一符号を付して詳細な説明は省略する。半導体パッケージ４０は、図９に示すように、プリント配線基板７上に表面実装される。   In the semiconductor package 1 described above, the bent portion 12 of the lead 5 does not protrude from the package portion 6, but the lead may protrude from the package portion 6 as shown in FIGS. 7 and 8. About the semiconductor package 40 shown in FIG.7 and FIG.8, about the structure similar to the semiconductor package 1 mentioned above, the same code | symbol is attached | subjected and detailed description is abbreviate | omitted. The semiconductor package 40 is mounted on the surface of the printed wiring board 7 as shown in FIG.

半導体パッケージ４０は、上述した半導体パッケージ１と同様に、半導体チップ２が実装されるダイパッド３と、このダイパッド３の周囲に設けられ、半導体チップ２とワイヤ４を介して電気的に接続される複数のリード４１とを有し、半導体チップ２及びリード４１が樹脂からなるパッケージ部６で覆われている。半導体パッケージ４０は、パッケージ部６の底面６ａにダイパッド３及びリード４１が配設されている。   Similar to the semiconductor package 1 described above, the semiconductor package 40 includes a die pad 3 on which the semiconductor chip 2 is mounted, and a plurality of semiconductor packages 40 that are provided around the die pad 3 and are electrically connected to the semiconductor chip 2 via the wires 4. The semiconductor chip 2 and the lead 41 are covered with a package portion 6 made of resin. In the semiconductor package 40, the die pad 3 and the lead 41 are disposed on the bottom surface 6 a of the package unit 6.

リード４１は、上述したリード５と同様に、ダイパッド３と同一面上にダイパッド３の周囲に離間して、複数併設されている。リード４１は、銅等で形成された薄板材で形成されている。このリード４１は、ダイパッド３側となる内側の端部が半導体チップ２に設けられた電極２ａと電気的に接続するためのワイヤ４が接続された接続部４２となる。この接続部４２は、ワイヤ４が接続されている側とは反対側の面が半導体パッケージ１の底面１ａに略面一となって露出する。   Similar to the lead 5 described above, a plurality of leads 41 are provided on the same surface as the die pad 3 so as to be separated from the periphery of the die pad 3. The lead 41 is made of a thin plate material made of copper or the like. The lead 41 serves as a connection portion 42 to which the wire 4 for electrically connecting the inner end portion on the die pad 3 side to the electrode 2 a provided on the semiconductor chip 2 is connected. The connection portion 42 is exposed so that the surface opposite to the side to which the wire 4 is connected is substantially flush with the bottom surface 1 a of the semiconductor package 1.

リード５の接続部１１とは反対側である外側の端部は、図８に示すように、接続部４２の一端から半導体チップ２が設けられている側に折り曲げられる折曲部４３となる。半導体チップ２が設けられた側に折り曲げられた折曲部４２は、パッケージ部６の側面６ｂに沿い、側面６ｂから突出して配設されている。リード４１は、パッケージ部６の底面６ａと略面一となって露出している接続部４２のワイヤ４が接続された面とは反対側の面、及びパッケージ部６の側面６ｂと略面一となって露出している折曲部４３の外側の面が外部と電気的に接続するための端子部４１ａとなる。   As shown in FIG. 8, the outer end portion of the lead 5 opposite to the connection portion 11 is a bent portion 43 that is bent from one end of the connection portion 42 to the side where the semiconductor chip 2 is provided. The bent portion 42 bent to the side where the semiconductor chip 2 is provided is disposed along the side surface 6b of the package portion 6 so as to protrude from the side surface 6b. The lead 41 is substantially flush with the bottom surface 6a of the package part 6 and is exposed to be substantially flush with the surface of the connection part 42 opposite to the surface where the wire 4 is connected and with the side face 6b of the package part 6. Thus, the exposed outer surface of the bent portion 43 becomes a terminal portion 41a for electrical connection with the outside.

以上のような構成からなる半導体パッケージ４０は、図８に示すように、リード４１の接続部４２がパッケージ部６の底面６ａに配設され、パッケージ部６の端部で接続部４２の一端から折曲部４３が半導体チップ２が設けられている側に折り曲げられている。半導体パッケージ４０は、パッケージ部６の底面６ａ及び側面６ｂにリード４１の端子部４１ａが露出している。この半導体パッケージ４０の底面は、平坦となっている。半導体パッケージ４０では、パッケージ部６の底面６ａから側面６ｂにかけてリード５が配設され、端子部４１ａが底面６ａ及び側面６ｂに露出しているため、端子部４１ａをはんだ付けする際には側面６ｂに配設された折曲部４３の端子部５ａまではんだが濡れ上がるようになる。これにより、半導体パッケージ４０は、接続部分の面積を増大させることができ、電気的な接続信頼性が向上する。   In the semiconductor package 40 configured as described above, as shown in FIG. 8, the connection portion 42 of the lead 41 is disposed on the bottom surface 6 a of the package portion 6, and the end portion of the package portion 6 extends from one end of the connection portion 42. The bent portion 43 is bent toward the side where the semiconductor chip 2 is provided. In the semiconductor package 40, the terminal portion 41 a of the lead 41 is exposed on the bottom surface 6 a and the side surface 6 b of the package portion 6. The bottom surface of the semiconductor package 40 is flat. In the semiconductor package 40, the lead 5 is disposed from the bottom surface 6a to the side surface 6b of the package portion 6 and the terminal portion 41a is exposed to the bottom surface 6a and the side surface 6b. Therefore, when soldering the terminal portion 41a, the side surface 6b. The solder comes to wet up to the terminal portion 5a of the bent portion 43 arranged in the above. Thereby, the semiconductor package 40 can increase the area of a connection part, and electrical connection reliability improves.

半導体パッケージ４０は、次のようにして製造する。先ず、上述した半導体パッケージ１と同様に、図１０に示すように、ダイパッド３と、このダイパッド３の周囲にこのダイパッド３とは離間している複数のリード４１が設けられたリードフレーム４４を用意する。ダイパッド３の表面に半導体チップ２を接着剤で接着する。   The semiconductor package 40 is manufactured as follows. First, as in the semiconductor package 1 described above, as shown in FIG. 10, a lead frame 44 in which a die pad 3 and a plurality of leads 41 spaced from the die pad 3 are provided around the die pad 3 is prepared. To do. The semiconductor chip 2 is bonded to the surface of the die pad 3 with an adhesive.

次に、図１１に示すように、半導体チップ２に設けられた電極２ａと、リード４１の接続部４２とをワイヤ４で電気的に接続する。   Next, as shown in FIG. 11, the electrode 2 a provided on the semiconductor chip 2 and the connecting portion 42 of the lead 41 are electrically connected by the wire 4.

次に、詳細は図示しないが、成型用の金型に半導体チップ２、ダイパッド３、ワイヤ４、リード４１を入れ、ダイパッド３及びリード４１の接続部４２がパッケージ部６の底面６ａに露出し、リード４１の折曲部４３を覆わないように、金型に樹脂を注入し、図１２に示すように、半導体チップ２及びリード４１の接続部４２上に射出成形でパッケージ部６を形成する。そして、詳細は図示しないが、リードフレーム４４の枠から各リード４１を切り離す。   Next, although not shown in detail, the semiconductor chip 2, the die pad 3, the wire 4, and the lead 41 are put in a molding die, and the connection part 42 of the die pad 3 and the lead 41 is exposed on the bottom surface 6 a of the package part 6. Resin is injected into the mold so as not to cover the bent portion 43 of the lead 41, and the package portion 6 is formed by injection molding on the connection portion 42 of the semiconductor chip 2 and the lead 41 as shown in FIG. Then, although not shown in detail, each lead 41 is separated from the frame of the lead frame 44.

次に、図１３に示すように、凹状に形成された金型２２と折曲部材４５を用いてリード５１の折曲部４３を折り曲げる。折曲部材４５は、金型２２と折曲部４３との間に挿入される。この折曲部材４５には、金型２２に挿入した際に、折曲部４３側となる面にパッケージ部６の側面６ｂの傾斜と同じ角度に傾斜したテーパ４５ａが形成されている。   Next, as shown in FIG. 13, the bent portion 43 of the lead 51 is bent using the mold 22 and the bending member 45 formed in a concave shape. The bending member 45 is inserted between the mold 22 and the bent portion 43. The bending member 45 is formed with a taper 45 a that is inclined at the same angle as the inclination of the side surface 6 b of the package portion 6 on the surface on the bending portion 43 side when inserted into the mold 22.

金型２２及び折曲部材４５を用いてリード４１の折曲部４３を折り曲げる際には、金型２２の凹部２２ａに半導体チップ２が実装されたダイパッド３及び折曲部４３がパッケージ部６から突出しているリード４１を挿入する。リード４１を金型２２に挿入すると、金型２２の凹部２２ａの側面によりリード４１が接続部４２の一端で略直角に折れ曲がる。次に、金型２２には、金型２２と折曲部４３との間に折曲部材４５を挿入する。金型２２に折曲部材４５を挿入すると、リード５の折曲部２５は、図１３に示すように、折曲部材４５のテーパ４５ａによって、パッケージ部６の側面６ｂに沿って折れ曲がり、側面６ｂから突出して配設される。   When the bent portion 43 of the lead 41 is bent using the mold 22 and the bending member 45, the die pad 3 and the bent portion 43 in which the semiconductor chip 2 is mounted in the concave portion 22 a of the mold 22 are removed from the package portion 6. The protruding lead 41 is inserted. When the lead 41 is inserted into the mold 22, the lead 41 is bent at a substantially right angle at one end of the connection portion 42 by the side surface of the recess 22 a of the mold 22. Next, a bending member 45 is inserted into the mold 22 between the mold 22 and the bent portion 43. When the bending member 45 is inserted into the mold 22, the bent portion 25 of the lead 5 is bent along the side surface 6b of the package portion 6 by the taper 45a of the bending member 45 as shown in FIG. It protrudes from and is arrange | positioned.

以上のようにして得られた半導体パッケージ４０は、図８に示すように、リード４１の接続部４２がパッケージ部６の底面６ａに配設され、パッケージ部６の端部で接続部４１の一端から折曲部４３が半導体チップ２が設けられている側に折り曲げられ、折曲部４３がパッケージ部６の側面６ｂに沿って、側面６ｂから突出して配設される。また、半導体パッケージ４０は、リード４１の端子部４１ａがパッケージ部６の底面６ａと略面一となって露出し、リード４１の折曲部４３が側面６ｂ上に露出している。   In the semiconductor package 40 obtained as described above, as shown in FIG. 8, the connection portion 42 of the lead 41 is disposed on the bottom surface 6 a of the package portion 6, and one end of the connection portion 41 is formed at the end portion of the package portion 6. The bent portion 43 is bent to the side where the semiconductor chip 2 is provided, and the bent portion 43 is disposed along the side surface 6b of the package portion 6 so as to protrude from the side surface 6b. Also, the semiconductor package 40 is exposed with the terminal portion 41a of the lead 41 being substantially flush with the bottom surface 6a of the package portion 6, and the bent portion 43 of the lead 41 is exposed on the side surface 6b.

この半導体パッケージ４０は、図９に示すように、プリント配線基板７上に実装される。半導体パッケージ４０をプリント配線基板７上に実装する方法は、上述した半導体パッケージ１と同様にして行うため、詳細な説明を省略する。   The semiconductor package 40 is mounted on the printed wiring board 7 as shown in FIG. Since the method of mounting the semiconductor package 40 on the printed wiring board 7 is performed in the same manner as the semiconductor package 1 described above, detailed description thereof is omitted.

半導体パッケージ４０では、プリント配線基板７上に実装した際に、パッケージ部６の側面６ｂに配設されたリード４１の折曲部４３まではんだ３２が濡れ上がり、端子部４１ａ全体がランド３１にはんだ付けされるため、ランド３１とのはんだ付け部分、すなわち接続部分の面積が広くなる。半導体パッケージ４０では、パッケージ部６の側面６ｂに配設されているリード４１の折曲部４３まではんだ３２が濡れ上がることによって、パッケージ６の側面６ｂに接続部分が形成されるため、接続状態を外部から目視及び光学系で容易に確認することができる。   In the semiconductor package 40, when mounted on the printed circuit board 7, the solder 32 wets up to the bent portion 43 of the lead 41 disposed on the side surface 6 b of the package portion 6, and the entire terminal portion 41 a is soldered to the land 31. Therefore, the area of the soldered portion with the land 31, that is, the area of the connecting portion is increased. In the semiconductor package 40, since the solder 32 is wetted up to the bent portion 43 of the lead 41 disposed on the side surface 6 b of the package portion 6, a connection portion is formed on the side surface 6 b of the package 6. It can be easily confirmed from the outside visually and by an optical system.

また、この半導体パッケージ４０では、はんだ付けする際に溶融したはんだ３２がリード４１の折曲部４３まで濡れ上がるため、自重ではんだ３２を押し潰しても余分なはんだ３２がプリント配線基板７上に広がらず、隣接する回路とブリッジを形成することなく、他の回路と短絡することを防止できる。半導体パッケージ４０では、接続状態を外部から容易に確認でき、隣接する回路とブリッジを形成することを防止できるため、はんだ付けの品質を向上させることができる。   Further, in this semiconductor package 40, the solder 32 melted during soldering wets up to the bent portion 43 of the lead 41, so that even if the solder 32 is crushed by its own weight, the excess solder 32 remains on the printed wiring board 7. It is possible to prevent a short circuit with another circuit without forming a bridge with an adjacent circuit without spreading. In the semiconductor package 40, the connection state can be easily confirmed from the outside, and formation of a bridge with an adjacent circuit can be prevented, so that the quality of soldering can be improved.

また、この半導体パッケージ４０では、リード４１の折曲部４３まではんだ３２が濡れ上がり、接続部分の面積が増大することによって、熱応力がかかった際に、熱応力を緩和することができ、熱応力に対するランド３１との電気的な接続信頼性を向上させることができる。これらのことから、半導体パッケージ４０では、プリント敗戦基板７との電気的な接続信頼性が向上する。   Further, in this semiconductor package 40, the solder 32 is wetted up to the bent portion 43 of the lead 41 and the area of the connection portion is increased, so that when thermal stress is applied, the thermal stress can be relaxed, The electrical connection reliability with the land 31 against stress can be improved. For these reasons, in the semiconductor package 40, the electrical connection reliability with the printed defeat board 7 is improved.

なお、上述した半導体パッケージ１と同様に、１つのリードフレーム４４から１つの半導体パッケージ４０を製造した例を示したが、このことに限定されず、ダイパッド３と複数のリード４１とを一つのまとまりとしたものが複数並設されたリードフレーム４４を用いて、一度に複数個の半導体パッケージ４０を製造するようにしてもよい。   Although the example in which one semiconductor package 40 is manufactured from one lead frame 44 is shown in the same manner as the semiconductor package 1 described above, the present invention is not limited to this, and the die pad 3 and the plurality of leads 41 are combined into one. A plurality of semiconductor packages 40 may be manufactured at a time using a lead frame 44 in which a plurality of the above are arranged side by side.

また、半導体パッケージ４０においても、ダイパッド３をパッケージ部６の内部に収納し、パッケージ部６の底面６ａにダイパッド３が露出していないアップセット構造にしてもよい。   Also in the semiconductor package 40, the die pad 3 may be housed inside the package unit 6, and an upset structure in which the die pad 3 is not exposed on the bottom surface 6 a of the package unit 6 may be employed.

本発明を適用した半導体パッケージの斜視図である。It is a perspective view of a semiconductor package to which the present invention is applied. 同半導体パッケージの断面図である。It is sectional drawing of the semiconductor package. 同半導体パッケージをプリント配線基板上に表面実装した状態の断面図である。It is sectional drawing of the state which mounted the surface of the semiconductor package on the printed wiring board. 同半導体パッケージを製造する過程において、ダイパッドに半導体チップを実装した状態を示す断面図である。It is sectional drawing which shows the state which mounted the semiconductor chip in the die pad in the process in which the same semiconductor package is manufactured. 同半導体パッケージを製造する過程において、半導体チップとリードとをワイヤで接続した状態を示す断面図である。It is sectional drawing which shows the state which connected the semiconductor chip and the lead with the wire in the process of manufacturing the same semiconductor package. 同半導体パッケージを製造する過程において、リードの折曲部を折り曲げた状態を示す断面図である。It is sectional drawing which shows the state which bent the bending part of the lead | read | reed in the process of manufacturing the same semiconductor package. 本発明を適用した他の例の半導体パッケージの斜視図である。It is a perspective view of the semiconductor package of the other example to which this invention is applied. 同半導体パッケージの断面図である。It is sectional drawing of the semiconductor package. 同半導体パッケージをプリント配線基板上に表面実装した状態の断面図である。It is sectional drawing of the state which mounted the surface of the semiconductor package on the printed wiring board. 同半導体パッケージを製造する過程において、ダイパッドに半導体チップを実装した状態を示す断面図である。It is sectional drawing which shows the state which mounted the semiconductor chip in the die pad in the process in which the same semiconductor package is manufactured. 同半導体パッケージを製造する過程において、半導体チップとリードとをワイヤで接続した状態を示す断面図である。It is sectional drawing which shows the state which connected the semiconductor chip and the lead with the wire in the process of manufacturing the same semiconductor package. 同半導体パッケージを製造する過程において、半導体チップ等を樹脂で覆った状態を示す断面図である。It is sectional drawing which shows the state which covered the semiconductor chip etc. with resin in the process in which the same semiconductor package is manufactured. 同半導体パッケージを製造する過程において、リードの折曲部を折り曲げた状態を示す断面図である。It is sectional drawing which shows the state which bent the bending part of the lead | read | reed in the process of manufacturing the same semiconductor package. 従来の半導体パッケージの斜視図である。It is a perspective view of the conventional semiconductor package. 同半導体パッケージの断面図である。It is sectional drawing of the semiconductor package. 同半導体パッケージをプリント配線基板上に表面実装した状態の断面図である。It is sectional drawing of the state which mounted the surface of the semiconductor package on the printed wiring board. 従来の半導体パッケージの断面図である。It is sectional drawing of the conventional semiconductor package. 同半導体パッケージをプリント配線基板上に表面実装した状態の断面図である。It is sectional drawing of the state which mounted the surface of the semiconductor package on the printed wiring board.

符号の説明Explanation of symbols

１ 半導体パッケージ、２ 半導体チップ、３ ダイパッド、４ ワイヤ、５ リード、５ａ 端子部、６ パッケージ部、６ａ 底面、６ｂ 側面、７ プリント配線基板、１１ 接続部、１２ 折曲部   DESCRIPTION OF SYMBOLS 1 Semiconductor package, 2 Semiconductor chip, 3 Die pad, 4 Wire, 5 Lead, 5a Terminal part, 6 Package part, 6a Bottom surface, 6b Side surface, 7 Printed wiring board, 11 Connection part, 12 Bending part

Claims (4)

半導体チップが接着されたダイパッドと、
上記ダイパッドの周囲に離間して設けられ、上記半導体チップとワイヤで電気的に接続される複数のリードと、
上記半導体チップ上及び上記リード上に設けられるパッケージ部とを備え、
上記リードは、上記ワイヤが電気的に接続される接続部とは反対側である外側に折曲部が形成され、
上記折曲部は、上記パッケージ部の側面と略面一をなすように形成されていることを特徴とする半導体パッケージ。 A die pad to which a semiconductor chip is bonded;
A plurality of leads provided around the die pad and electrically connected to the semiconductor chip with wires;
A package portion provided on the semiconductor chip and the lead;
The lead is formed with a bent portion on the outer side opposite to the connection portion to which the wire is electrically connected,
The semiconductor package, wherein the bent portion is formed so as to be substantially flush with a side surface of the package portion. 半導体チップをダイパッドに接着し、
次いで、上記ダイパッドの周囲に離間して設けられた複数のリードと上記ダイパッドに接着された上記半導体チップとをワイヤで電気的に接続し、
次いで、上記リードの上記ワイヤが接続された接続部の外側を上記半導体チップの実装側に折り曲げて折曲部を形成し、
次いで、上記折曲部がパッケージ部の側面と略面一となるように、上記ダイパッドに接着された上記半導体チップ上及び上記リード上にパッケージ部を形成することを特徴とする半導体パッケージの製造方法。 Bond the semiconductor chip to the die pad,
Next, a plurality of leads provided around the die pad and the semiconductor chip bonded to the die pad are electrically connected with wires,
Next, the outside of the connecting portion of the lead to which the wire is connected is bent to the mounting side of the semiconductor chip to form a bent portion,
Next, a package part is formed on the semiconductor chip and the lead bonded to the die pad so that the bent part is substantially flush with a side surface of the package part. . 半導体チップが接着されたダイパッドと、
上記ダイパッドの周囲に離間して設けられ、上記半導体チップとワイヤで電気的に接続される複数のリードと、
上記半導体チップ及び上記リード上に形成されるパッケージ部とを備え、
上記リードは、上記ワイヤが電気的に接続される接続部とは反対側である外側に折曲部が形成され、
上記折曲部は、上記パッケージ部の側面に沿い、上記側面から突出して形成されていることを特徴とする半導体パッケージ。 A die pad to which a semiconductor chip is bonded;
A plurality of leads provided around the die pad and electrically connected to the semiconductor chip with wires;
A package portion formed on the semiconductor chip and the leads,
The lead is formed with a bent portion on the outer side opposite to the connection portion to which the wire is electrically connected,
The semiconductor package according to claim 1, wherein the bent portion is formed to protrude from the side surface along the side surface of the package portion. 半導体チップをダイパッドに接着し、
次いで、上記ダイパッドの周囲に離間して設けられた複数のリードと上記ダイパッドに接着された上記半導体チップとをワイヤで電気的に接続し、
次いで、上記ダイパッドに接着された上記半導体チップ上及び上記リード上に、上記リードの上記ワイヤが電気的に接続された接続部とは反対側である外側が外部に突出するようにパッケージ部を形成し、
次いで、上記パッケージ部から突出した上記リードを上記半導体チップの実装側に上記パッケージ部の側面に沿って折り曲げ、上記パッケージ部の側面から突出した折曲部を形成することを特徴とする半導体パッケージの製造方法。 Bond the semiconductor chip to the die pad,
Next, a plurality of leads provided around the die pad and the semiconductor chip bonded to the die pad are electrically connected with wires,
Next, a package part is formed on the semiconductor chip and the lead bonded to the die pad so that the outer side of the lead opposite to the connection part to which the wire is electrically connected protrudes to the outside. And
Next, the lead protruding from the package part is bent along the side surface of the package part on the semiconductor chip mounting side to form a bent part protruding from the side surface of the package part. Production method.
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Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008294132A (en) * 2007-05-23 2008-12-04 Denso Corp Mold package and manufacturing method therefor
JP2010040791A (en) * 2008-08-05 2010-02-18 Nichia Corp Optical semiconductor device
JP2013102175A (en) * 2012-12-25 2013-05-23 Nichia Chem Ind Ltd Optical semiconductor device
JP2013239740A (en) * 2013-08-02 2013-11-28 Rohm Co Ltd Semiconductor device
JP2016146455A (en) * 2015-02-04 2016-08-12 株式会社東芝 Semiconductor device and manufacturing method thereof
JP2018170331A (en) * 2017-03-29 2018-11-01 旭化成エレクトロニクス株式会社 Semiconductor device
CN108878405A (en) * 2018-07-02 2018-11-23 深圳市槟城电子有限公司 A kind of protective device and preparation method thereof, electronic equipment
CN109003947A (en) * 2018-07-23 2018-12-14 苏州锝耀电子有限公司 High-power stacked core chip architecture

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02742U (en) * 1988-06-10 1990-01-05
JPH0730046A (en) * 1993-07-15 1995-01-31 Toshiba Corp Semiconductor device, lead frame, and manufacture of semiconductor device
JPH09260568A (en) * 1996-03-27 1997-10-03 Mitsubishi Electric Corp Semiconductor device and its manufacture
JPH1187601A (en) * 1997-07-08 1999-03-30 Fujitsu Ltd Semiconductor device, semiconductor device unit and manufacture of the semiconductor device unit
JP2002057244A (en) * 2000-08-10 2002-02-22 Hitachi Ltd Semiconductor device and manufacturing method therefor

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02742U (en) * 1988-06-10 1990-01-05
JPH0730046A (en) * 1993-07-15 1995-01-31 Toshiba Corp Semiconductor device, lead frame, and manufacture of semiconductor device
JPH09260568A (en) * 1996-03-27 1997-10-03 Mitsubishi Electric Corp Semiconductor device and its manufacture
JPH1187601A (en) * 1997-07-08 1999-03-30 Fujitsu Ltd Semiconductor device, semiconductor device unit and manufacture of the semiconductor device unit
JP2002057244A (en) * 2000-08-10 2002-02-22 Hitachi Ltd Semiconductor device and manufacturing method therefor

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008294132A (en) * 2007-05-23 2008-12-04 Denso Corp Mold package and manufacturing method therefor
JP2010040791A (en) * 2008-08-05 2010-02-18 Nichia Corp Optical semiconductor device
JP2013102175A (en) * 2012-12-25 2013-05-23 Nichia Chem Ind Ltd Optical semiconductor device
JP2013239740A (en) * 2013-08-02 2013-11-28 Rohm Co Ltd Semiconductor device
JP2016146455A (en) * 2015-02-04 2016-08-12 株式会社東芝 Semiconductor device and manufacturing method thereof
JP2018170331A (en) * 2017-03-29 2018-11-01 旭化成エレクトロニクス株式会社 Semiconductor device
CN108878405A (en) * 2018-07-02 2018-11-23 深圳市槟城电子有限公司 A kind of protective device and preparation method thereof, electronic equipment
CN109003947A (en) * 2018-07-23 2018-12-14 苏州锝耀电子有限公司 High-power stacked core chip architecture

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