JP2013239740A - Semiconductor device - Google Patents
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Abstract
Description
本発明は、半導体装置に関する。 The present invention relates to a semiconductor device.
電子機器の小型化に伴い、ＱＦＮ（Quad Flat Non-leaded Package）が適用された半導体装置の需要が高まっている。
ＱＦＮが適用された半導体装置は、たとえば、ＭＡＰ（Molded Array Packaging）方式により作製される。ＭＡＰ方式では、リードフレーム上で複数の半導体チップが封止樹脂により一括して封止された後、１つの半導体チップを備える半導体装置の個体に切り分けられる。
With the downsizing of electronic equipment, the demand for semiconductor devices to which QFN (Quad Flat Non-leaded Package) is applied is increasing.
A semiconductor device to which QFN is applied is manufactured by, for example, a MAP (Molded Array Packaging) method. In the MAP method, a plurality of semiconductor chips are collectively sealed with a sealing resin on a lead frame, and then divided into individual semiconductor devices each including one semiconductor chip.
リードフレームは、たとえば、銅を含む金属からなる。このリードフレームは、格子状の支持部を備えている。支持部に取り囲まれる各矩形状領域内には、矩形状のダイパッドと、複数のリードとが形成されている。リードは、ダイパッドの周囲に配置されている。各リードはダイパッドとの対向方向に延びている。より具体的には、各リードは、基端部が支持部に接続され、遊端部がダイパッドに向けて延びる長尺形状に形成されている。 The lead frame is made of, for example, a metal containing copper. This lead frame includes a lattice-like support portion. A rectangular die pad and a plurality of leads are formed in each rectangular region surrounded by the support portion. The leads are arranged around the die pad. Each lead extends in a direction facing the die pad. More specifically, each lead is formed in an elongated shape having a base end portion connected to the support portion and a free end portion extending toward the die pad.
各ダイパッド上に半導体チップがダイボンディングされた後、各半導体チップに形成されている端子とその周囲のリードの上面とがボンディングワイヤを介して接続（ワイヤボンディング）される。すべての半導体チップのワイヤボンディングが完了すると、リードフレームが成形金型にセットされ、そのリードフレーム上のすべての半導体チップが一括して樹脂により封止される。その後、支持部上に設定されたダイシングラインに沿って、ダイシングソーがリードフレームの下面側から入れられ、支持部および支持部上の封止樹脂が除去される。これにより、各リードが支持部から切り離されて、半導体装置の個体が得られる。 After the semiconductor chip is die-bonded on each die pad, the terminals formed on each semiconductor chip and the upper surfaces of the surrounding leads are connected (wire bonding) via bonding wires. When the wire bonding of all the semiconductor chips is completed, the lead frame is set in a molding die, and all the semiconductor chips on the lead frame are collectively sealed with resin. Thereafter, along the dicing line set on the support portion, a dicing saw is inserted from the lower surface side of the lead frame, and the support portion and the sealing resin on the support portion are removed. Thereby, each lead is separated from the support portion, and an individual semiconductor device is obtained.
この半導体装置では、各リードの下面が封止樹脂の下面に露出しており、各リードの下面を実装基板（配線基板）上のランドに接合させることにより、実装基板への半導体装置の実装が達成される。ＱＦＮが適用された半導体装置では、支持部および支持部上の封止樹脂の切除によって、リードの端面は、封止樹脂の側面と面一をなして露出する。そのため、ＱＦＮが適用された半導体装置は、リードの延伸がなく、ＱＦＰ（Quad Flat Package）が適用された半導体装置と比較して、実装面積を大幅に低減することができる。 In this semiconductor device, the lower surface of each lead is exposed on the lower surface of the sealing resin, and by bonding the lower surface of each lead to a land on the mounting substrate (wiring substrate), the semiconductor device can be mounted on the mounting substrate. Achieved. In the semiconductor device to which QFN is applied, the end surface of the lead is exposed to be flush with the side surface of the sealing resin by cutting the supporting portion and the sealing resin on the supporting portion. Therefore, the semiconductor device to which QFN is applied has no lead extension, and the mounting area can be significantly reduced as compared with a semiconductor device to which QFP (Quad Flat Package) is applied.
ところが、ダイシングソーにより各リードが支持部から切り離される際に、リードの材料である金属がつられて延び、リードの端部に下方に延びるばりを生じることがある。このようなばりが生じていると、ばりが実装基板上のランドに当接して、そのばりの部分で半導体装置が実装基板から浮き上がる。この状態でリフローが行なわれると、実装基板の熱反りにより、リードとランドとの接続不良などの実装不良を生じるおそれがある。 However, when each lead is separated from the support portion by the dicing saw, a metal that is a material of the lead is pulled and extended, and a flash extending downward may be generated at the end portion of the lead. When such a flash is generated, the flash comes into contact with a land on the mounting substrate, and the semiconductor device is lifted from the mounting substrate at the flash portion. If reflow is performed in this state, mounting defects such as poor connection between leads and lands may occur due to thermal warping of the mounting board.
また、封止樹脂の側面においては、リードの材料である金属が隣接するリードにまで延びる、大きなだれを生じることがある。隣接するリードにまで達する大きなだれが生じると、そのだれによって、互いに隣接するリードが短絡してしまう。このような短絡状態は、半導体装置を動作させた場合において、動作不良を生じるおそれがある。
そこで、本発明の目的は、ばりに起因する実装不良の発生およびだれに起因する動作不良の発生を防止することができる、半導体装置を提供することである。
In addition, on the side surface of the sealing resin, there is a case where a large amount of metal that is a lead material extends to an adjacent lead. When a large person reaches an adjacent lead, the adjacent one causes a short circuit between adjacent leads. Such a short-circuit state may cause malfunction when the semiconductor device is operated.
SUMMARY OF THE INVENTION An object of the present invention is to provide a semiconductor device capable of preventing the occurrence of mounting failure due to flash and the occurrence of operation failure due to anyone.
上記目的を達成するための請求項１記載の発明は、半導体チップと、前記半導体チップがダイボンディングされたダイパッドと、前記ダイパッドの周囲に配置され、前記ダイパッドとの対向方向に延び、前記半導体チップと電気的に接続されたリードと、前記半導体チップ、前記ダイパッドおよび前記リードを、封止する封止樹脂と、を含み、前記リードは、銅を含む金属からなり、少なくとも前記ダイパッドから遠い側の端部において、前記対向方向の端面と、この端面に直交し、外部との電気接続のための接続面とが、前記端面と前記接続面とが交差して形成された角部を含めて前記封止樹脂から露出しており、前記接続面および前記端面を形成し、その厚さ方向中央部が他の部分よりも幅広に形成された本体部と、前記ダイパッドに近い側の端部において前記接続面に対して凹んでいて、前記本体部よりも薄く形成された抜け止め部とを含み、前記ダイパッドは、前記半導体チップを支持する面とは反対側の下面が前記封止樹脂から露出しており、前記半導体チップを支持する本体部と、前記本体部の周囲を取り囲み、前記下面に対して凹んでいて、前記本体部よりも薄く形成された抜け止め部とを含み、前記封止樹脂から露出する前記リードの前記接続面に形成された半田めっき層と、前記封止樹脂から露出する前記ダイパッドの前記下面に形成された半田めっき層とをさらに含み、前記本体部は、前記端面の端面上部が前記中央部よりもわずかに幅狭であり、前記端面上部と前記中央部との間に前記本体部の端面において最も幅狭となるように形成されており、かつ、前記端面の端面下部が前記中央部よりもわずかに幅狭であり、前記端面下部と前記中央部との間に前記本体部の端面において最も幅狭となるように形成されている、半導体装置である。 In order to achieve the above object, the invention according to claim 1 is directed to a semiconductor chip, a die pad to which the semiconductor chip is die-bonded, a periphery of the die pad, and extending in a direction facing the die pad. A lead electrically connected to the semiconductor chip, and a sealing resin that seals the semiconductor chip, the die pad, and the lead, and the lead is made of a metal containing copper, at least on the side far from the die pad. In the end portion, the end surface in the opposite direction and the connection surface orthogonal to the end surface, and for electrical connection with the outside, including the corner portion formed by intersecting the end surface and the connection surface A main body portion that is exposed from the sealing resin, forms the connection surface and the end surface, and has a central portion in the thickness direction wider than the other portions, and close to the die pad. The die pad includes a retaining portion that is recessed with respect to the connection surface and is thinner than the body portion, and the die pad has a lower surface opposite to the surface that supports the semiconductor chip. A main body that is exposed from the sealing resin and supports the semiconductor chip; and a retaining portion that surrounds the periphery of the main body, is recessed with respect to the lower surface, and is thinner than the main body. A solder plating layer formed on the connection surface of the lead exposed from the sealing resin, and a solder plating layer formed on the lower surface of the die pad exposed from the sealing resin, The part is formed such that the end face upper part of the end face is slightly narrower than the center part, and is the narrowest in the end face of the main body part between the end face upper part and the center part, And before The lower end surface of the end surface is slightly narrower than the central portion, and is a semiconductor device formed so as to be narrowest at the end surface of the main body portion between the lower end surface and the central portion. .
この請求項１記載の半導体装置は、たとえば、銅を含む金属からなるリードフレームであって、ＪＩＳ Ｚ ２２４１に基づいて測定した引張強さが６０７Ｎ／ｍｍ２〜７２６Ｎ／ｍｍ２であり、ＪＩＳ Ｚ ２２４４に基づいて測定したビッカース硬さがＨＶ１８０〜ＨＶ２２０であるリードフレームを用いて、ＭＡＰ方式により作製することができる。 The semiconductor device according to claim 1 is, for example, a lead frame made of a metal containing copper, and has a tensile strength measured based on JIS Z 2241 of 607 N / mm 2 to 726 N / mm 2. Using a lead frame having a Vickers hardness of HV180 to HV220 measured based on 2244, the MAP method can be used.
半導体装置の作製は、たとえば、半導体チップを搭載したリードフレームが封止樹脂により一括して封止された後、切断刃（たとえば、ダイシングソー）を用いて、１つの半導体チップを備える半導体装置の個体に切り分けられることにより行われる。半導体装置が個体に切り分けられる際、封止樹脂とともにリードフレームが切断され、リードフレームに形成されているリードが個片化される。これにより、リードは、少なくともダイパッドから遠い側の端部において、ダイパッドとの対向方向の端面と、この端面に直交し、外部との電気接続のための接続面とが封止樹脂から露出する。 For example, a semiconductor device is manufactured by using a cutting blade (for example, a dicing saw) after a lead frame on which a semiconductor chip is mounted is collectively sealed with a sealing resin. It is done by being cut into individuals. When the semiconductor device is cut into individual pieces, the lead frame is cut together with the sealing resin, and the leads formed on the lead frame are separated into pieces. As a result, at least at the end portion on the side far from the die pad, the lead is exposed from the sealing resin at the end face in the direction facing the die pad and the connection face orthogonal to the end face for electrical connection with the outside.
リードフレームが切断されるときに、リードフレーム（リードの端面）には、切断刃が接触することにより応力が加わり、リードフレームの材料である金属が延びて、リードの端面にばりやだれを生じるおそれがある。
上記リードフレームは、たとえば、銅を含む金属からなり、ＪＩＳ Ｚ ２２４１に基づいて測定した引張強さが６０７Ｎ／ｍｍ２〜７２６Ｎ／ｍｍ２であり、ＪＩＳ Ｚ ２２４４に基づいて測定したビッカース硬さがＨＶ１８０〜ＨＶ２２０である。そのため、リードフレームに切断刃の接触による応力が加わっても、リードフレームの材料である金属が延びることを抑制することができる。
When the lead frame is cut, stress is applied to the lead frame (the end surface of the lead) by contact with the cutting blade, and the metal that is the material of the lead frame extends, causing flashing and dripping on the end surface of the lead. There is a fear.
The lead frame is made of, for example, a metal containing copper, has a tensile strength measured based on JIS Z 2241 of 607 N / mm 2 to 726 N / mm 2 , and has a Vickers hardness measured based on JIS Z 2244. HV180 to HV220. Therefore, even if stress due to contact of the cutting blade is applied to the lead frame, it is possible to suppress the metal that is the material of the lead frame from extending.
そのため、半導体装置において、封止樹脂から露出する側のリード端部におけるばりの発生を防止することができる。その結果、半導体装置の実装状態において、半導体装置が実装基板から浮き上がることがないので、ばりに起因する実装不良の発生を防止することができる。また、封止樹脂から露出する側のリード端面においては、大きなだれ（たとえば、隣接するリードの端面にまで達する大きさのだれ）が生じない。その結果、互いに隣接するリードがだれを介して短絡するおそれがないので、だれに起因する動作不良の発生を防止することができる。 Therefore, in the semiconductor device, it is possible to prevent the flash from being generated at the lead end portion exposed from the sealing resin. As a result, in the mounted state of the semiconductor device, the semiconductor device does not lift from the mounting substrate, so that it is possible to prevent a mounting failure due to flash. Further, no large dripping (for example, a dripping that reaches the end face of the adjacent lead) occurs on the lead end face exposed from the sealing resin. As a result, there is no possibility that the leads adjacent to each other are short-circuited via any one of them, so that it is possible to prevent a malfunction caused by any one.
また、請求項２に記載の発明は、前記リードは、ＪＩＳ Ｚ ２２４１に基づいて測定した引張強さが６０７Ｎ／ｍｍ２〜７２６Ｎ／ｍｍ２である、請求項１に記載の半導体装置である。
また、請求項３に記載の発明は、前記リードは、ＪＩＳ Ｚ ２２４４に基づいて測定したビッカース硬さがＨＶ１８０〜ＨＶ２２０である、請求項１または２に記載の半導体装置である。
The invention according to claim 2 is the semiconductor device according to claim 1, wherein the lead has a tensile strength measured based on JIS Z 2241 of 607 N / mm 2 to 726 N / mm 2 .
Further, the invention according to claim 3 is the semiconductor device according to claim 1 or 2, wherein the lead has a Vickers hardness measured based on JIS Z 2244 of HV180 to HV220.
また、請求項４に記載の発明は、前記ダイパッドは、銅を含む金属からなる、請求項１〜３のいずれか一項に記載の半導体装置である。
また、請求項５に記載の発明は、前記半導体装置は、ＱＦＮ（Quad Flat Non-leaded Package）が適用された半導体装置である、請求項１〜４のいずれか一項に記載の半導体装置である。
According to a fourth aspect of the present invention, in the semiconductor device according to any one of the first to third aspects, the die pad is made of a metal containing copper.
Further, the invention according to claim 5 is the semiconductor device according to any one of claims 1 to 4, wherein the semiconductor device is a semiconductor device to which a QFN (Quad Flat Non-leaded Package) is applied. is there.
また、請求項６に記載の発明は、前記半導体装置は、ＳＯＮ（Small Outlined Non-leaded Package）が適用された半導体装置である、請求項１〜４のいずれか一項に記載の半導体装置である。
また、請求項７に記載の発明は、互いに隣り合う前記リードの距離は、１６５μｍ〜１８５μｍである、請求項１〜６のいずれか一項に記載の半導体装置である。
The invention according to claim 6 is the semiconductor device according to any one of claims 1 to 4, wherein the semiconductor device is a semiconductor device to which SON (Small Outlined Non-leaded Package) is applied. is there.
The invention according to claim 7 is the semiconductor device according to claim 1, wherein a distance between the leads adjacent to each other is 165 μm to 185 μm.
また、請求項８に記載の発明は、前記半導体チップと前記リードとを電気的に接続するボンディングワイヤをさらに含む、請求項１〜７のいずれか一項に記載の半導体装置である。
また、請求項９に記載の発明は、前記リードの上面がインナーリードとしての役割を担っており、この上面に前記ボンディングワイヤが接続されている、請求項８に記載の半導体装置である。
The invention according to claim 8 is the semiconductor device according to claim 1, further comprising a bonding wire that electrically connects the semiconductor chip and the lead.
The invention according to claim 9 is the semiconductor device according to claim 8, wherein an upper surface of the lead serves as an inner lead, and the bonding wire is connected to the upper surface.
また、請求項１０に記載の発明は、前記半導体チップの表面に形成された表面保護膜をさらに含む、請求項８または９に記載の半導体装置である。
また、請求項１１に記載の発明は、前記半導体チップの表面には、前記表面保護膜から複数個のパッドが露出しており、このパッドに前記ボンディングワイヤが接続されている、請求項１０に記載の半導体装置である。
The invention according to claim 10 is the semiconductor device according to claim 8 or 9, further comprising a surface protective film formed on a surface of the semiconductor chip.
According to an eleventh aspect of the present invention, in the surface of the semiconductor chip, a plurality of pads are exposed from the surface protective film, and the bonding wires are connected to the pads. It is a semiconductor device of description.
また、請求項１２に記載の発明は、前記リードの端面に、ばりが生じていない、請求項１〜１１のいずれか一項に記載の半導体装置である。
また、請求項１３に記載の発明は、前記リードの前記本体部の上面と前記リードの前記抜け止め部の上面とは面一に形成されている、請求項１〜１２のいずれか一項に記載の半導体装置である。
The invention according to claim 12 is the semiconductor device according to any one of claims 1 to 11, wherein no flash is generated on an end face of the lead.
The invention according to claim 13 is the invention according to any one of claims 1 to 12, wherein an upper surface of the main body portion of the lead and an upper surface of the retaining portion of the lead are formed flush with each other. It is a semiconductor device of description.
また、請求項１４に記載の発明は、前記ダイパッドの前記本体部の上面と前記ダイパッドの前記抜け止め部の上面とは面一に形成されている、請求項１〜１３のいずれか一項に記載の半導体装置である。
また、請求項１５に記載の発明は、前記リードの前記抜け止め部の下方に前記封止樹脂が回り込んでいる、請求項１〜１４のいずれか一項に記載の半導体装置である。
The invention according to claim 14 is the invention according to any one of claims 1 to 13, wherein an upper surface of the main body portion of the die pad and an upper surface of the retaining portion of the die pad are formed flush with each other. It is a semiconductor device of description.
The invention according to claim 15 is the semiconductor device according to any one of claims 1 to 14, wherein the sealing resin wraps under the retaining portion of the lead.
また、請求項１６に記載の発明は、前記ダイパッドの前記抜け止め部の下方に前記封止樹脂が回り込んでいる、請求項１〜１５のいずれか一項に記載の半導体装置である。 The invention according to claim 16 is the semiconductor device according to any one of claims 1 to 15, wherein the sealing resin wraps under the retaining portion of the die pad.
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、本発明の一実施形態に係る半導体装置を斜め上方から見た図解的な斜視図である。また、図２は、図１に示す半導体装置を切断線Ａ−Ａで切断したときの図解的な断面図である。
半導体装置１は、ＱＦＮが適用された半導体装置である。この半導体装置１は、半導体チップ２と、この半導体チップ２を支持するダイパッド３と、半導体チップ２と電気的に接続される複数のリード４と、これらを封止する封止樹脂５とを備えている。
Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
FIG. 1 is a schematic perspective view of a semiconductor device according to an embodiment of the present invention as viewed obliquely from above. FIG. 2 is a schematic cross-sectional view of the semiconductor device shown in FIG. 1 taken along the cutting line AA.
The semiconductor device 1 is a semiconductor device to which QFN is applied. The semiconductor device 1 includes a semiconductor chip 2, a die pad 3 that supports the semiconductor chip 2, a plurality of leads 4 that are electrically connected to the semiconductor chip 2, and a sealing resin 5 that seals these. ing.
半導体チップ２は、機能素子が形成されている側の表面（デバイス形成面）を上方に向けた状態で、ダイパッド３上にダイボンディングされている。また、半導体チップ２の表面には、複数個のパッド（図示せず）が、配線層の一部を表面保護膜から露出させることにより形成されている。各パッドは、金細線からなるボンディングワイヤ６を介して、リード４と電気的に接続されている。 The semiconductor chip 2 is die-bonded on the die pad 3 with the surface on which the functional elements are formed (device forming surface) facing upward. A plurality of pads (not shown) are formed on the surface of the semiconductor chip 2 by exposing a part of the wiring layer from the surface protective film. Each pad is electrically connected to the lead 4 via a bonding wire 6 made of a fine gold wire.
ダイパッド３およびリード４は、後述するように、金属薄板から形成される。
ダイパッド３は、平面視矩形状の本体部７と、本体部７の周囲を取り囲む平面視矩形枠状の抜け止め部８とを一体的に備えている。
本体部７は、その下面７Ａが封止樹脂５の下面５Ａから露出している。この封止樹脂５の下面５Ａから露出する本体部７の下面７Ａには、たとえば、半田めっき層（図示せず）が形成されている。
As will be described later, the die pad 3 and the lead 4 are formed from a thin metal plate.
The die pad 3 is integrally provided with a main body portion 7 having a rectangular shape in plan view and a retaining portion 8 having a rectangular frame shape in plan view surrounding the main body portion 7.
The lower surface 7 </ b> A of the main body 7 is exposed from the lower surface 5 </ b> A of the sealing resin 5. For example, a solder plating layer (not shown) is formed on the lower surface 7A of the main body 7 exposed from the lower surface 5A of the sealing resin 5.
抜け止め部８は、本体部７よりも薄く形成されている。抜け止め部８の上面は、本体部７の上面と面一をなしている。半導体チップ２とともにリード４を樹脂封止した状態では、抜け止め部８の下方に封止樹脂５が回り込むので、ダイパッド３の封止樹脂５からの抜け防止が図られる。
リード４は、ダイパッド３の各側面と直交する各方向における両側に、それぞれ同数ずつ設けられている。ダイパッド３の各側面に対向するリード４は、その対向する側面と平行な方向に等間隔に配置されている。
The retaining portion 8 is formed thinner than the main body portion 7. The upper surface of the retaining portion 8 is flush with the upper surface of the main body portion 7. In a state where the leads 4 are resin-sealed together with the semiconductor chip 2, the sealing resin 5 wraps under the retaining portion 8, so that the die pad 3 can be prevented from coming off from the sealing resin 5.
The same number of leads 4 is provided on both sides in each direction orthogonal to each side surface of the die pad 3. The leads 4 facing each side surface of the die pad 3 are arranged at equal intervals in a direction parallel to the facing side surface.
各リード４は、ダイパッド３の側面と直交する方向（ダイパッド３との対向方向）に長尺な平面視矩形状に形成されている。そして、各リード４は、本体部９と、ダイパッド３側の端部に下面側から潰し加工を施すことによって形成された抜け止め部１０とを一体的に備えている。
本体部９は、その下面９Ａ（接続面）が封止樹脂５の下面５Ａから露出し、長手方向の端面９Ｂが封止樹脂５の側面５Ｂから露出している。また、本体部９の下面９Ａと端面９Ｂとが交差して形成された角部も封止樹脂５から露出している。封止樹脂５の下面５Ａから露出する本体部９の下面９Ａには、半田めっき層（図示せず）が形成されており、この下面９Ａは、実装基板（配線基板）上のランドに半田接合される外部端子として機能する。一方、本体部９の上面は、封止樹脂５内に封止されている。この本体部９の上面は、インナーリードとしての役割を担い、ボンディングワイヤ６が接続されている。
Each lead 4 is formed in a rectangular shape in plan view that is long in a direction orthogonal to the side surface of the die pad 3 (a direction facing the die pad 3). Each lead 4 is integrally provided with a main body portion 9 and a retaining portion 10 formed by crushing the end portion on the die pad 3 side from the lower surface side.
The main body 9 has a lower surface 9A (connection surface) exposed from the lower surface 5A of the sealing resin 5 and a longitudinal end surface 9B exposed from the side surface 5B of the sealing resin 5. Further, the corner portion formed by intersecting the lower surface 9 </ b> A and the end surface 9 </ b> B of the main body portion 9 is also exposed from the sealing resin 5. A solder plating layer (not shown) is formed on the lower surface 9A of the main body 9 exposed from the lower surface 5A of the sealing resin 5. The lower surface 9A is soldered to a land on the mounting substrate (wiring substrate). Functions as an external terminal. On the other hand, the upper surface of the main body 9 is sealed in the sealing resin 5. The upper surface of the main body 9 serves as an inner lead, and a bonding wire 6 is connected thereto.
抜け止め部１０は、本体部９よりも薄く形成されている。抜け止め部１０の上面は、本体部９の上面と面一をなしている。半導体チップ２とともにリード４を樹脂封止した状態では、抜け止め部１０の下方に封止樹脂５が回り込むから、リード４の封止樹脂５からの抜け防止が図られる。
図３は、半導体装置１の製造に用いられるリードフレームの一部を示す底面図である。
The retaining portion 10 is formed thinner than the main body portion 9. The top surface of the retaining portion 10 is flush with the top surface of the main body portion 9. In a state where the leads 4 are resin-sealed together with the semiconductor chip 2, the sealing resin 5 wraps under the retaining portion 10, so that the lead 4 can be prevented from coming off from the sealing resin 5.
FIG. 3 is a bottom view showing a part of a lead frame used for manufacturing the semiconductor device 1.
半導体装置１は、後述するように、リードフレーム２１を用いたＭＡＰ方式により製造される。
リードフレーム２１は、銅を含む金属（たとえば、銅を主成分として、この銅に対して、Ｃｏ、Ｆｅ、Ｎｉ、Ｃｒ、Ｓｎ、Ｚｎなどの元素を、１０分の数％〜数％添加して得られる銅合金）の薄板を加工することにより形成される。
The semiconductor device 1 is manufactured by a MAP method using a lead frame 21 as described later.
The lead frame 21 is made of a metal containing copper (for example, copper as a main component, and elements such as Co, Fe, Ni, Cr, Sn, and Zn are added to this copper by several tenths to several percents. The copper alloy is obtained by processing a thin plate.
また、リードフレーム２１は、ＪＩＳ Ｚ ２２４１に基づいて測定した引張強さが６０７Ｎ／ｍｍ2〜７２６Ｎ／ｍｍ2であり、ＪＩＳ Ｚ ２２４４に基づいて測定したビッカース硬さがＨＶ１８０〜ＨＶ２２０である。
このリードフレーム２１は、格子状の支持部２２と、支持部２２に取り囲まれる各矩形領域内に配置されるダイパッド３と、ダイパッド３の周囲に配置される複数のリード４とを一体的に備えている。
Further, the lead frame 21 has a tensile strength measured based on JIS Z 2241 of 607 N / mm 2 to 726 N / mm 2 and a Vickers hardness measured based on JIS Z 2244 of HV 180 to HV 220.
The lead frame 21 integrally includes a lattice-shaped support portion 22, a die pad 3 disposed in each rectangular region surrounded by the support portion 22, and a plurality of leads 4 disposed around the die pad 3. ing.
ダイパッド３は、各角部と支持部２２との間に架設される吊りリード２３によって支持されている。
各リード４は、ダイパッド３側と反対側の端部が支持部２２に接続されている。互いに隣り合うダイパッド３の間において、一方のダイパッド３の周囲に配置される各リード４と他方のダイパッド３の周囲に配置される各リード４とは、リード４の長手方向に支持部２２を挟んで対向し、一直線状に延びている。
The die pad 3 is supported by suspension leads 23 that are laid between each corner and the support portion 22.
Each lead 4 is connected to the support portion 22 at the end opposite to the die pad 3 side. Between the die pads 3 adjacent to each other, each lead 4 arranged around one die pad 3 and each lead 4 arranged around the other die pad 3 sandwich the support portion 22 in the longitudinal direction of the lead 4. And extend in a straight line.
図４Ａ〜４Ｄは、半導体装置１の製造工程を順に示す図解的な断面図である。
半導体装置１の製造工程では、図４Ａに示すように、リードフレーム２１が用意される。なお、図４Ａ〜４Ｄにおいて、リードフレーム２１は、その切断面のみが示されている。
まず、図４Ｂに示すように、リードフレーム２１のダイパッド３上に、たとえば、高融点はんだ（融点が２６０℃以上のはんだ）からなる接合剤（図示せず）を介して、半導体チップ２がダイボンディングされる。つづいて、ボンディングワイヤ６の一端が半導体チップ２のパッドに接続され、ボンディングワイヤ６の他端がリード４の上面に接続（ワイヤボンディング）される。
4A to 4D are schematic cross-sectional views sequentially showing the manufacturing process of the semiconductor device 1.
In the manufacturing process of the semiconductor device 1, a lead frame 21 is prepared as shown in FIG. 4A. 4A to 4D, only the cut surface of the lead frame 21 is shown.
First, as shown in FIG. 4B, the semiconductor chip 2 is formed on the die pad 3 of the lead frame 21 via a bonding agent (not shown) made of, for example, high melting point solder (solder having a melting point of 260 ° C. or higher). Bonded. Subsequently, one end of the bonding wire 6 is connected to the pad of the semiconductor chip 2 and the other end of the bonding wire 6 is connected to the upper surface of the lead 4 (wire bonding).
すべての半導体チップ２のワイヤボンディングが完了すると、図４Ｃに示すように、リードフレーム２１が成形金型にセットされ、リードフレーム２１上のすべての半導体チップ２がリードフレーム２１とともに封止樹脂３２により一括して封止される。そして、封止樹脂３２から露出するリードフレーム２１の下面（ダイパッド３の本体部７の下面７Ａ、リード４の本体部９の下面９Ａ）に半田めっき層（図示せず）が形成される。 When wire bonding of all the semiconductor chips 2 is completed, as shown in FIG. 4C, the lead frame 21 is set in a molding die, and all the semiconductor chips 2 on the lead frame 21 are sealed together with the lead frame 21 by the sealing resin 32. Sealed together. Then, a solder plating layer (not shown) is formed on the lower surface of the lead frame 21 exposed from the sealing resin 32 (the lower surface 7A of the main body portion 7 of the die pad 3 and the lower surface 9A of the main body portion 9 of the lead 4).
その後、図４Ｄに示すように、リードフレーム２１の支持部２２上に設定されたダイシングラインに沿って、ダイシングソー３３が支持部２２の下面側から入れられ、支持部２２、支持部２２上の封止樹脂３２、ならびに支持部２２の両側の所定幅の領域に存在するリード４の一部および封止樹脂３２が除去される。これにより、各リード４が支持部２２から切り離されて、切り分けられた封止樹脂３２が封止樹脂５となって、リード４の下面９Ａ、端面９Ｂ、および下面９Ａと端面９Ｂとが交差して形成される角部が封止樹脂５から露出し、図１に示す構造の半導体装置１の個体が得られる。 Thereafter, as shown in FIG. 4D, along the dicing line set on the support portion 22 of the lead frame 21, a dicing saw 33 is inserted from the lower surface side of the support portion 22, and the support portion 22 and the support portion 22 are The sealing resin 32 and a part of the lead 4 and the sealing resin 32 existing in the predetermined width regions on both sides of the support portion 22 are removed. As a result, each lead 4 is separated from the support portion 22, and the cut sealing resin 32 becomes the sealing resin 5, and the lower surface 9 A, the end surface 9 B, and the lower surface 9 A and the end surface 9 B of the lead 4 intersect. The corners formed in this manner are exposed from the sealing resin 5, and an individual semiconductor device 1 having the structure shown in FIG. 1 is obtained.
このダイシングソー３３による切断時（ダイシング時）に、ダイシングソー３３の側面は、リード４および封止樹脂３２（封止樹脂５）に接触する。そのため、リード４の端面９Ｂには、ダイシングソー３３の接触による応力が加わる。リード４の端面９Ｂに応力が加わると、リード４の材料である金属がダイシングソー３３の側面につられて延びることがある。 When the dicing saw 33 is cut (dicing), the side surface of the dicing saw 33 contacts the lead 4 and the sealing resin 32 (sealing resin 5). Therefore, stress due to contact of the dicing saw 33 is applied to the end surface 9B of the lead 4. When stress is applied to the end face 9 </ b> B of the lead 4, the metal that is the material of the lead 4 may extend along the side surface of the dicing saw 33.
しかし、リード４は、ＪＩＳ Ｚ ２２４１に基づいて測定した引張強さが６０７Ｎ／ｍｍ2〜７２６Ｎ／ｍｍ2であり、ＪＩＳ Ｚ ２２４４に基づいて測定したビッカース硬さがＨＶ１８０〜ＨＶ２２０であるので、リード４に応力が加わっても、リード４の材料である金属が延びることを抑制することができる。
そのため、半導体装置１における、リード４（本体部９）の下面９Ａの端面９Ｂ側の端部に、下面９Ａの下方へ延びるばりが生じない。その結果、半導体装置１の実装状態において、半導体装置１が実装基板から浮き上がることがない。よって、この半導体装置１は、ばりに起因する実装不良の発生を生じない。また、封止樹脂５から露出するリード４（本体部９）の端面９Ｂにおいては、大きなだれ（たとえば、隣接するリード４の端面９Ｂにまで達する大きさのだれ）が生じない。その結果、互いに隣接するリード４がだれを介して短絡するおそれはない。よって、この半導体装置１は、だれに起因する動作不良の発生を生じない。
However, the lead 4 has a tensile strength measured based on JIS Z 2241 of 607 N / mm 2 to 726 N / mm 2 and a Vickers hardness measured based on JIS Z 2244 of HV 180 to HV 220. Even if stress is applied to 4, the metal that is the material of the lead 4 can be prevented from extending.
For this reason, in the semiconductor device 1, the end of the lower surface 9 </ b> A of the lead 4 (main body portion 9) on the end surface 9 </ b> B side does not have a flash extending downward from the lower surface 9 </ b> A. As a result, when the semiconductor device 1 is mounted, the semiconductor device 1 does not rise from the mounting substrate. Therefore, the semiconductor device 1 does not cause mounting defects due to flash. In addition, no large dripping (for example, a large amount reaching the end surface 9B of the adjacent lead 4) occurs on the end surface 9B of the lead 4 (main body portion 9) exposed from the sealing resin 5. As a result, there is no possibility that the adjacent leads 4 are short-circuited via anyone. Therefore, the semiconductor device 1 does not cause malfunction due to anyone.
以上、本発明の一実施形態を説明したが、本発明は、他の形態で実施することが可能である。たとえば、ＱＦＮが適用された半導体装置を取り上げたが、本発明は、ＳＯＮ（Small Outlined Non-leaded Package）など、他の種類のノンリードパッケージが適用された半導体装置に適用することもできる。
また、リードの端面と封止樹脂の側面とが面一に形成された、いわゆるシンギュレーションタイプに限らず、リードが封止樹脂の側面から突出するリードカットタイプのノンリードパッケージが適用された半導体装置に本発明を適用することもできる。
Although one embodiment of the present invention has been described above, the present invention can be implemented in other forms. For example, although a semiconductor device to which QFN is applied is taken up, the present invention can also be applied to a semiconductor device to which another type of non-leaded package such as SON (Small Outlined Non-leaded Package) is applied.
In addition to the so-called singulation type in which the end face of the lead and the side surface of the sealing resin are formed flush, a lead cut type non-lead package in which the lead protrudes from the side surface of the sealing resin was applied. The present invention can also be applied to a semiconductor device.
さらに、ノンリードパッケージに限らず、封止樹脂からリードが突出することによるアウターリードを有するパッケージが適用された半導体装置に本発明を適用することもできる。
さらにまた、半導体装置は、ＭＡＰ方式に限らず、個々の半導体チップを別個に封止する個別封止法により製造されてもよい。
Furthermore, the present invention can be applied not only to a non-lead package but also to a semiconductor device to which a package having outer leads formed by protruding leads from a sealing resin is applied.
Furthermore, the semiconductor device is not limited to the MAP method, and may be manufactured by an individual sealing method in which individual semiconductor chips are separately sealed.
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。 In addition, various design changes can be made within the scope of matters described in the claims.
次に、本発明を実施例および比較例に基づいて説明するが、本発明は下記の実施例によって限定されるものではない。
実施例１および比較例１〜２
下記の表１に示す物性を有する、銅を含む金属からなるリードフレームを用いて、上述した製造方法に基づき、図１および図２に示した構造の半導体装置を作製した。
Next, although this invention is demonstrated based on an Example and a comparative example, this invention is not limited by the following Example.
Example 1 and Comparative Examples 1-2
A semiconductor device having the structure shown in FIGS. 1 and 2 was manufactured based on the manufacturing method described above using a lead frame made of a metal containing copper having the physical properties shown in Table 1 below.
１）走査型電子顕微鏡（Scanning Electron Microscope SEM）による撮影
実施例１および比較例１〜２によって得られた各半導体装置に対し、図１におけるブロック矢印Ｂおよびブロック矢印Ｃで示す方向と同方向に、走査型電子顕微鏡を用いて電子線を走査した。電子線走査によって検出された情報を画像処理してＳＥＭ画像を得た。得られたＳＥＭ画像を図５および図６に示す。なお、図５は、ブロック矢印Ｂの方向に電子線を走査して得られたＳＥＭ画像であって、図１における１つの封止樹脂５の側面５Ｂから露出したリード４（本体部９）の端面９Ｂを表した画像である。また、図６は、ブロック矢印Ｃの方向に電子線を走査して得られたＳＥＭ画像であって、図１におけるリード４（本体部９）の、封止樹脂５の側面５Ｂ側の端部を表した画像である。
２）隣接リード間距離の測定
実施例１および比較例１〜２の各半導体装置における隣接リード間距離を測定した。隣接リード間距離の測定は、図５に示す各ＳＥＭ画像を用いて、各リード間の距離（ａ、ｂおよびｃ）を測定した。得られた測定値の最大値、最小値および平均値を図７に示す。なお、各リードにだれが全く生じていない場合の隣接リード間距離は、２００μｍである。
1) Photographing with Scanning Electron Microscope SEM For each semiconductor device obtained in Example 1 and Comparative Examples 1 and 2, the same direction as the direction indicated by block arrow B and block arrow C in FIG. The electron beam was scanned using a scanning electron microscope. Information detected by electron beam scanning was subjected to image processing to obtain an SEM image. The obtained SEM images are shown in FIGS. 5 is an SEM image obtained by scanning the electron beam in the direction of the block arrow B, and shows the lead 4 (main body portion 9) exposed from the side surface 5B of one sealing resin 5 in FIG. It is an image showing end face 9B. 6 is an SEM image obtained by scanning an electron beam in the direction of the block arrow C, and is an end of the lead 4 (main body portion 9) in FIG. 1 on the side surface 5B side of the sealing resin 5. It is the image showing.
2) Measurement of distance between adjacent leads The distance between adjacent leads in each semiconductor device of Example 1 and Comparative Examples 1 and 2 was measured. The distance between adjacent leads was measured by using the SEM images shown in FIG. 5 to measure the distances (a, b and c) between the leads. The maximum value, the minimum value, and the average value of the obtained measurement values are shown in FIG. Note that the distance between adjacent leads when no lead is generated in each lead is 200 μm.
図７に示すように、実施例１の半導体装置における隣接リード間距離の平均値は、１７２．５μｍである。一方、比較例１および比較例２の半導体装置における隣接リード間距離平均値は、それぞれ１６１．１μｍおよび１４８．２μｍである。これにより、実施例１の半導体装置では、比較例１および比較例２の半導体装置に比べて、発生しただれの大きさが小さいことが確認された。
３）ばりの確認
実施例１および比較例１〜２の各半導体装置におけるリードの端部にばりが発生しているかどうかを、図６に示したＳＥＭ画像を目視することにより確認した。
As shown in FIG. 7, the average value of the distance between adjacent leads in the semiconductor device of Example 1 is 172.5 μm. On the other hand, the average distance between adjacent leads in the semiconductor devices of Comparative Example 1 and Comparative Example 2 is 161.1 μm and 148.2 μm, respectively. Thus, it was confirmed that in the semiconductor device of Example 1, the magnitude of drool generated was smaller than that of the semiconductor devices of Comparative Example 1 and Comparative Example 2.
3) Confirmation of burrs It was confirmed by visually observing the SEM image shown in FIG. 6 whether or not burrs had occurred at the ends of the leads in the semiconductor devices of Example 1 and Comparative Examples 1-2.
図６に示すように、実施例１の半導体装置におけるリードの端部には、ばりが全く発生していない。一方、比較例１および比較例２の半導体装置におけるリードの端部には、ひげ状のばりが発生している。これにより、実施例１の半導体装置では、ばりが発生していないことが確認された。 As shown in FIG. 6, no flash is generated at the end of the lead in the semiconductor device of the first embodiment. On the other hand, whisker-like flashes are generated at the ends of the leads in the semiconductor devices of Comparative Example 1 and Comparative Example 2. Thus, it was confirmed that no flash was generated in the semiconductor device of Example 1.
１ 半導体装置
２ 半導体チップ
３ ダイパッド
４ リード
５ 封止樹脂
９Ａ 下面（接合面）
９Ｂ 端面
２１ リードフレーム
３２ 封止樹脂
DESCRIPTION OF SYMBOLS 1 Semiconductor device 2 Semiconductor chip 3 Die pad 4 Lead 5 Sealing resin 9A Bottom surface (bonding surface)
9B End face 21 Lead frame 32 Sealing resin
Claims (16)
前記半導体チップがダイボンディングされたダイパッドと、
前記ダイパッドの周囲に配置され、前記ダイパッドとの対向方向に延び、前記半導体チップと電気的に接続されたリードと、
前記半導体チップ、前記ダイパッドおよび前記リードを、封止する封止樹脂と、を含み、
前記リードは、銅を含む金属からなり、少なくとも前記ダイパッドから遠い側の端部において、前記対向方向の端面と、この端面に直交し、外部との電気接続のための接続面とが、前記端面と前記接続面とが交差して形成された角部を含めて前記封止樹脂から露出しており、
前記接続面および前記端面を形成し、その厚さ方向中央部が他の部分よりも幅広に形成された本体部と、前記ダイパッドに近い側の端部において前記接続面に対して凹んでいて、前記本体部よりも薄く形成された抜け止め部とを含み、
前記ダイパッドは、前記半導体チップを支持する面とは反対側の下面が前記封止樹脂から露出しており、前記半導体チップを支持する本体部と、前記本体部の周囲を取り囲み、前記下面に対して凹んでいて、前記本体部よりも薄く形成された抜け止め部とを含み、
前記封止樹脂から露出する前記リードの前記接続面に形成された半田めっき層と、
前記封止樹脂から露出する前記ダイパッドの前記下面に形成された半田めっき層とをさらに含み、
前記本体部は、前記端面の端面上部が前記中央部よりもわずかに幅狭であり、前記端面上部と前記中央部との間に前記本体部の端面において最も幅狭となるように形成されており、かつ、前記端面の端面下部が前記中央部よりもわずかに幅狭であり、前記端面下部と前記中央部との間に前記本体部の端面において最も幅狭となるように形成されている、半導体装置。 A semiconductor chip;
A die pad on which the semiconductor chip is die-bonded;
A lead disposed around the die pad, extending in a direction facing the die pad, and electrically connected to the semiconductor chip;
A sealing resin for sealing the semiconductor chip, the die pad, and the lead;
The lead is made of a metal containing copper, and at least at an end portion far from the die pad, an end surface in the facing direction and a connection surface orthogonal to the end surface for electrical connection with the outside are the end surface. And exposed from the sealing resin including corners formed by intersecting the connection surface,
The connection surface and the end surface are formed, and the central portion in the thickness direction is formed wider than the other portion, and the end portion close to the die pad is recessed with respect to the connection surface, Including a retaining portion formed thinner than the main body,
The die pad has a lower surface opposite to a surface supporting the semiconductor chip exposed from the sealing resin, surrounds the body portion supporting the semiconductor chip and the body portion, and And a retaining portion formed thinner than the main body portion,
A solder plating layer formed on the connection surface of the lead exposed from the sealing resin;
A solder plating layer formed on the lower surface of the die pad exposed from the sealing resin,
The main body portion is formed such that the upper end surface of the end surface is slightly narrower than the central portion, and is narrowest at the end surface of the main body portion between the upper end surface and the central portion. In addition, the lower end surface of the end surface is slightly narrower than the central portion, and is formed to be narrowest at the end surface of the main body portion between the lower end surface portion and the central portion. , Semiconductor devices.
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