JP2006272641A - 画像形成装置 - Google Patents

Abstract

【課題】 異常電流が発生した場合に、当該異常電流が再度発生しないような画像形成装置を提供する。
【解決手段】
画像を形成するエンジン部と、エンジン部に供給する駆動電圧を生成する駆動電源と、エンジン部と駆動電源との間に設けられ、エンジン部に駆動電圧を供給するか否かを切り換えるＦＥＴと、駆動電圧の変動に応じて、ＦＥＴをオンするかオフするかを制御するＦＥＴ制御部と、ＦＥＴ制御部がＦＥＴをオンするときに、フラグを生成するフラグ制御部と、を備え、フラグ制御部がフラグを生成し、ＦＥＴ制御部がＦＥＴをオンしたときに、駆動電圧が変動した場合、ＦＥＴ制御部は、フラグが生成された状態で、ＦＥＴをオフする画像形成装置。
【選択図】 図３

Description

本発明は、プリンタ、複写機、ファクシミリ装置などの画像形成装置に関する。

プリンタ、複写機、ファクシミリ装置などの電子写真方式による画像形成装置の従来例は、例えば、特開２００３−５４０９７号公報（特許文献１）に開示されている。このような画像形成装置においては、内部回路を駆動する電源として２種類あるいはそれ以上の電源電圧を使用するのが一般的である。例えば、マイクロプロセッサ等を含んで構成され、画像形成装置の全体の動作制御を行う制御部や画像信号処理その他の機能を実現するロジック回路などは低電圧（例えば５Ｖ）の電源を必要とする一方で、感光体ドラムや紙送り機構などを駆動するためのモータや露光用光源となるレーザ部など比較的に大電力を必要とする機構については、より高電圧（例えば２４Ｖ）の電源を必要とする。

一般的な画像形成装置では、不具合（紙詰まり等）の発生時に本体内部を覆うカバーが開けられた際にモータ等への電源供給を遮断するために、カバーの開閉に連動して開閉するスイッチや電解効果トランジスタ（ＦＥＴ）が回路上に設けられている。ところが、オプション装置の取り付け等のためにカバーを開閉した後、すなわち、電源遮断のためにスイッチやＦＥＴを開けた後、再度閉じた際に、例えば、当該オプション装置が適切に取り付けられておらず短絡が生じていると、オプション装置に異常電流が流れてしまう場合がある。
特開２００３−５４０９７号公報

しかしながら、上記特許文献１に開示された従来の画像形成装置では、ＦＥＴに接続された構成において、例えば短絡等により電源供給路に異常電流が発生した場合、異常電流が再度発生しないように、画像形成装置を適切に制御することができないという問題が生じていた。

よって、本発明は、上記の課題を解決することのできる画像形成装置を提供することを目的とする。この目的は特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。

上記目的を達成するため、本発明の第１の形態によれば、画像を形成するエンジン部と、エンジン部に供給する駆動電圧を生成する駆動電源と、エンジン部と駆動電源との間に設けられ、エンジン部に駆動電圧を供給するか否かを切り換えるＦＥＴと、駆動電圧の変動に応じて、ＦＥＴをオンするかオフするかを制御するＦＥＴ制御部と、ＦＥＴ制御部がＦＥＴをオンするときに、フラグを生成するフラグ制御部と、を備え、フラグ制御部がフラグを生成し、ＦＥＴ制御部がＦＥＴをオンしたときに、駆動電圧が変動した場合、ＦＥＴ制御部は、フラグが生成された状態で、ＦＥＴをオフすることを特徴とする画像形成装置を提供する。

上記構成では、ＦＥＴがオンされて、エンジン部に駆動電圧が供給されたときに、例えば、オプション装置の接続不良等によって異常電流が発生して駆動電圧が変動した場合、ＦＥＴ制御部は、フラグが立った状態で、ＦＥＴがオフすることとなる。従って、上記構成によれば、異常電流が発生してＦＥＴがオフされ、例えば、画像形成装置をリセットする場合等において、フラグの状態を確認することにより、ＦＥＴを再度オンすると異常が発生する可能性があることを確認することができる。また、ＦＥＴをオンするときとは、ＦＥＴをオンしようとする状態並びにＦＥＴをオンした瞬間及びＦＥＴをオンする直前を含み、ＦＥＴをオンしたときとは、ＦＥＴをオンした瞬間及びＦＥＴをオンした直後を含む。

上記画像形成装置において、フラグ制御部は、ＦＥＴ制御部がＦＥＴをオンしたときに、駆動電圧が変動しない場合、フラグを解除することが好ましい。

上記構成では、ＦＥＴをオンしたときに、異常がなければフラグをオフすることとなるので、異常がある場合にはフラグが立った状態でＦＥＴをオフし、異常が無い場合にはフラグが解除される。従って、上記構成によれば、例えば、オプション装置の接続不良等によってＦＥＴをオンする度に異常電流が発生する場合等においても、例えば、ＦＥＴをオンしないようにして、異常電流の発生を防ぐことができる。

上記画像形成装置において、フラグ制御部は、ＦＥＴ制御部がＦＥＴをオンしてから所定の時間、駆動電圧が所定の値より高い場合に、フラグを解除することが好ましい。また、上記画像形成装置において、ＦＥＴ制御部は、例えば、ＦＥＴをオンしたときに駆動電圧が所定の値より低くなった場合、フラグが生成された状態で、当該ＦＥＴをオフする。

上記画像形成装置は、ＦＥＴ制御部がＦＥＴをオンするときに、フラグが生成されている場合、ユーザに所定の通知を行う通知部をさらに備えたことが好ましい。

上記構成によれば、例えば、オプション装置の接続不良により異常電流が発生する場合、異常があることをユーザに通知することができる。

以下、図面を参照しつつ、発明の実施形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲に係る発明を限定するものではなく、また、実施形態の中で説明されている特徴の組み合わせのすべてが発明の解決手段に必須であるとは限らない。

図１は、一実施形態の画像形成装置の全体構成を説明するための図である。図１に示す画像形成装置は、電子写真方式により、イエロー（Ｙ）、マゼンタ（Ｍ）、シアン（Ｃ）、ブラック（Ｋ）の４色のトナーを重ね合わせてフルカラー画像を形成したり、ブラックのトナーのみを用いてモノクロ画像を形成する装置である。この画像形成装置では、ホストコンピュータなどの外部装置（図示せず）から画像信号が与えられると、メインコントローラ及びエンジンコントローラの制御に応じて各部が動作し、複写紙、転写紙、用紙およびＯＨＰ透明シートなどのシートＳに、画像信号に対応した画像を形成（すなわち印刷）する。

図１に示す画像形成装置は、感光体ユニット２、現像ユニット３、中間転写ユニット４、定着ユニット５のそれぞれが装置本体（筐体６）に対して着脱自在に構成されている。これらの各ユニットが装置本体６に装着された状態で、図１に示すように、感光体ユニット２の感光体２１が図示の矢印方向に回転するとともに、当該感光体２１の周りにその回転方向に沿って、帯電部２２、ロータリー現像部３、クリーニング部２３がそれぞれ配置されている。ロータリー現像部３は、ＹＭＣＫ各色に対応する４つの現像ユニットを含んで構成されている。帯電部２２は、帯電バイアスが印加されており、感光体２１の外周面を均一に帯電させる。クリーニング部２３は、一次転写後に感光体２１の外周面に残留付着しているトナーを掻き落とし、感光体２１をクリーニングする。

露光ユニット８は、エンジンコントローラからの画像信号に応じてレーザ光Ｌを出力して感光体２１の外周面上を露光し、感光体２１に画像信号に対応する静電潜像を形成する。こうして形成された静電潜像は現像部３によってトナー現像させる。これによって、感光体２１上の静電潜像がＹＭＣＫ各色のトナーによって顕像化される。こうして現像されたトナー像は、一次転写領域ＴＲ１で中間転写ユニット４の中間転写ベルト４１上に一次転写される。中間転写ベルト４１上に形成された画像については、所定の二次転写領域ＴＲ２において、カセット９から取り出されたシートＳ上に二次転写される。こうして画像が形成されたシートＳは定着ユニット５を経由して装置本体６の上面部に設けられた排出トレイ部に搬送される。

図２は、画像形成装置の電源系統を中心とした回路構成を説明するブロック図である。本実施形態の画像形成装置は、商用電源（交流電源）からの交流電圧（１００Ｖ）の供給を受けて作動する。

低圧電源５０は、電源スイッチを介して商用電源からの交流電圧を受け、駆動電圧の一例である３種類の直流電圧（３．３Ｖ、５Ｖ、２４Ｖ）を発生させる。３．３Ｖ、５Ｖ、２４Ｖの各電源は、第２メイン基板５２を介して画像形成装置の各部へ供給される。例えば、３．３Ｖ電源は、メインコントローラ等を含む第１メイン基板５２へ供給される。５Ｖ電源は、サーミスタユニット５３、バッチセンサ５４、Ｒ／Ｗモジュール５５、フォトセンサ５６、感光体駆動モータユニット５７、全体駆動モータユニット５８、ドライブ回路基板（ＤＲＶ基板）５９の各部へ供給される。また５Ｖ電源は、インターロックスイッチユニット７１内の５Ｖ系インターロックスイッチ７５を介して、露光ユニット８へ供給される。

同様に、２４Ｖ電源は、感光体２１、高圧電源６０、感光体駆動モータユニット５７、全体駆動モータユニット５８、２次転写ローラ離接クラッチ６１、中間転写ベルトクリーナ離接クラッチ６２、現像駆動モータユニット６３、ロータリー駆動モータユニット６４、イレーサランプユニット６５、オゾンファンユニット６６、トナーファンユニット６７、冷却ファン６８、給紙関連クラッチ６９、スキャナモータ７０の各部へ供給される。これらの高圧電源６０等は、それぞれ容量性負荷を含んで構成されている。各部と２４Ｖ電源とをつなぐ電力供給路（配線）上には適宜、バイポーラトランジスタ又は電界効果トランジスタを用いたスイッチが設けられている。また、感光体２１、高圧電源６０、感光体駆動モータユニット５７、全体駆動モータユニット５８、２次転写ローラ離接クラッチ６１、中間転写ベルトクリーナ離接クラッチ６２、現像駆動モータユニット６３、ロータリー駆動モータユニット６４の各部については、インターロックスイッチユニット７１内の各２４Ｖ系インターロックスイッチ７２、７３、７４を介して２４Ｖ電源が供給されており、画像形成装置の全面カバーや側面カバー等が開けられた際にはこれに伴って各インターロックスイッチが開き、２４Ｖ電源の供給が停止するように構成されている。

また、本実施形態では、高圧電源６０と２４Ｖ電源とをつなぐ供給路上には、電界効果トランジスタ（ＦＥＴ）を含んで構成される電力供給制御回路８０が設けられている。また、エンジン部の一例である感光体駆動モータユニット５７、全体駆動モータユニット５８、２次転写ローラ離接クラッチ６１、中間転写ベルトクリーナ離接クラッチ６２、現像駆動モータユニット６３及びロータリー駆動モータユニット６４の各部と２４Ｖ電源とをつなぐ供給路上には、電力供給制御回路８０が設けられている。また、「駆動手段」としてのスキャナモータ７０と２４Ｖ電源とをつなぐ供給路上には、電界効果トランジスタを含んで構成される電力供給制御回路８０が設けられている。これらの電力供給制御回路８０は、インターロックスイッチユニット７１と各駆動手段との間の電力供給路上に設けられ、制御手段としての第１メイン基板５２による制御に応じて駆動手段へ電力を供給するか否かを切り替えるとともに、インターロックスイッチユニット７１の導通時に駆動手段へ流れる突入電流を抑制するものである。これにより、画像形成装置の全面カバーや側面カバー等の開閉時において、駆動手段に過大な突入電流が流れるのを防ぐことができる。

図３は、電源制御部２００の構成を示すブロック図である。電源制御部２００は、検出部１１０と、ＦＥＴ制御部１２０と、フラグ制御部１３０と、不揮発性メモリ１４０とを有して構成される。

検出部１１０は、２４Ｖ電源の電圧変動を検出する。本実施形態において、検出部１１０は、予め定められた閾値電圧（例えば２１．６Ｖ）より低くなった場合に、２４Ｖ電源が変動したと判断し、ＦＥＴ制御部１２０に通知する。ＦＥＴ制御部１２０は、メイン基板５２からの指示及び／又は検出部１１０からの通知に基づいて、電力供給制御回路８０に含まれるＦＥＴを、オン状態とするか、オフ状態とするかを制御する。フラグ制御部１３０は、メイン基板５２及び／又はＦＥＴ制御部１２０からの指示に基づいて、不揮発性メモリ１４０にフラグを生成し、また、生成したフラグを解除する。

図４は、電力供給制御回路８０−１〜３の詳細構成を説明する回路図である。図４に例示する電力供給制御回路８０は、ＦＥＴ８１、抵抗素子８２、８３、８４、容量素子８５、及びバイポーラトランジスタ８６を含んで構成されている。ＦＥＴ８１は、電力供給路上の電源（ＤＣ２４Ｖ）側にソースが接続され、駆動手段側にドレインが接続される。本例では、ＦＥＴ８１としてｐチャネル・エンハンスメント型ＭＯＳＦＥＴが用いられている。抵抗素子８３（第１の抵抗素子）は、ＦＥＴ８１のゲートとソースの間に接続されており、抵抗素子８２とともに電源からの電圧を分圧し、適切なゲート電圧（本例では１２Ｖ）を生成する。抵抗素子８４（第２の抵抗素子）及び容量素子８５は、直列接続されており、ＦＥＴ８１のゲートとソースの間において抵抗素子８３と並列に接続されている。各素子の抵抗値、容量値は、例えば、抵抗素子８２、８３が１００ｋΩ、抵抗素子８４が２７Ω、容量素子８５が０．１μＦとされる。

バイポーラトランジスタ８６は、コレクタが抵抗素子８２を介してＦＥＴ８１のゲートに接続され、エミッタが接地され、ベースがＦＥＴ制御部１２０に接続されている。そして、バイポーラトランジスタ８６は、ＦＥＴ制御部１２０の制御に基づいて、ＦＥＴ８１のゲート電圧を制御する。具体的には、ＦＥＴ制御部１２０は、ＦＥＴ８１をオンする場合、ベース電圧を５Ｖとしてバイポーラトランジスタ８６をオン状態とし、ＦＥＴ８１のゲート電圧を低下させる。一方、ＦＥＴ制御部１２０は、ＦＥＴ８１をオフする場合、ベース電圧を０Ｖとしてバイポーラトランジスタ８６をオフ状態とし、ＦＥＴ８１のゲート電圧を上昇させる。

図５は、本実施形態の画像形成装置の動作の一例を示すフローチャートである。図２から図５を参照して、２４Ｖ電源に変動が生じた場合における、本実施形態の画像形成装置の動作の一例について説明する。本例では、ユーザがエンジン部の一例であるオプション装置１００を誤った状態で画像形成装置に接続して当該オプション装置１００において短絡が生じている状態において、電力供給制御回路８０−２が２４Ｖ電源をオプション装置に供給したときの画像形成装置の動作について説明する。

まず、画像形成装置の起動時等において、画像形成装置がリセットされると（Ｓ１１０）、フラグ制御部１３０は、不揮発性メモリ１４０においてフラグが生成されているか否かを確認する（Ｓ１１２）。

そして、不揮発性メモリ１４０においてフラグが生成されている場合（Ｓ１１２ Ｙｅｓ）、フラグ制御部１３０は、メイン基板５２にその旨を通知し、メイン基板５２は、例えば、電力供給制御回路８０−２の下流に接続された構成において異常があることを、液晶ディスプレイ等の表示部に表示するなどして、ユーザに通知する（Ｓ１２０）。

一方、不揮発性メモリにおいてフラグが生成されていない場合（Ｓ１１２ Ｎｏ）、フラグ制御部１３０は、不揮発性メモリ１４０にフラグを生成し（Ｓ１３０）、ＦＥＴ制御部１２０は、電力供給制御回路８０−２のＦＥＴ８１をオンする（Ｓ１４０）。なお、ＦＥＴ制御部１２０は、フラグ制御部１３０がフラグを生成するタイミングと略同時に、ＦＥＴ８１をオンしてもよい。

電力供給制御回路８０−２においてＦＥＴ８１がオンすると、オプション装置１００に２４Ｖ電源が供給される。そして、オプション装置１００では短絡が生じているため、オプション装置１００において異常電流が流れ、２４Ｖ電源の電圧は低下する。そして、検出部１１０は、２４Ｖ電源が２１．６Ｖ以下に低下した場合に、２４Ｖ電源の電圧が低下したと判断し、ＦＥＴ制御部１２０に通知する。

ＦＥＴ制御部１２０は、２４Ｖ電源が低下すると、電力供給制御回路８０−２のＦＥＴ８１をオフする（Ｓ１６０）。具体的には、ＦＥＴ制御部１２０は、バイポーラトランジスタ８６の、そのベース電圧を０Ｖとしてオフし、ＦＥＴ８１のゲート電圧を上昇させる。これにより、ＦＥＴ８１は、そのゲート電圧が閾値電圧を超えてオフする。

ＦＥＴ８１がオフすると、画像形成装置がリセットされた後（Ｓ１１０）、フラグ制御部１３０は、不揮発性メモリ１４０にフラグが生成されているか否かを再度確認する（Ｓ１１２）。そして、Ｓ１３０において生成されたフラグが不揮発性メモリ１４０に格納されたまま、Ｓ１１０において画像形成装置はリセットされているので、フラグ制御部１３０は、メイン基板５２に、不揮発性メモリ１４０にフラグが生成されていることを通知し、メイン基板５２は、その旨をユーザに通知する（Ｓ１２０）。

一方、電力供給制御回路８０−２においてＦＥＴ８１がオンされた後（Ｓ１４０）、２４Ｖ電源が低下しない場合（Ｓ１５０ Ｎｏ）、フラグ制御部１３０は、Ｓ１３０において不揮発性メモリ１４０に生成されたフラグを解除し（Ｓ１７０）、画像形成装置は外部からの印刷指示を待つ。フラグ制御部１３０は、例えば、ＦＥＴ８１がオンされた後、一定期間（例えば、２００ｍｓ）、２４Ｖ電源の電圧が低下しない場合、ＦＥＴ８１の下流において異常がないと判断し、フラグを解除する。

本実施形態の画像形成装置では、ＦＥＴ８１をオンするときに不揮発性メモリ１４０にフラグを生成し、ＦＥＴ８１のオン後に異常がなければ当該フラグを解除する。そして、ＦＥＴ８１のオン時に異常が発生した場合には、フラグが生成された状態でＦＥＴ８１がオフされるので、画像形成装置のリセット時等に、フラグの状態を確認することにより、ユーザがリセット前の異常の有無を判断することができる。従って、本実施形態の画像形成装置によれば、ＦＥＴ８１を再度オンすると異常が発生する可能性があることを確認することができるので、異常が発生して画像形成装置が繰り返しリセットされてしまうことを防ぐことができる。

図６は、本実施形態の画像形成装置の動作の他の例を示すフローチャートである。図２から図４及び図６を参照して、２４Ｖ電源に変動が生じた場合における、本実施形態の画像形成装置の動作の他の例について説明する。本例では、ＦＥＴ制御部１２０が電力供給制御回路８０−１〜３に設けられたＦＥＴ８１を順次オンして、２４Ｖ電源がエンジン部の各構成に順次供給される。

まず、画像形成装置の起動時等において、画像形成装置がリセットされると（Ｓ３１０）、フラグ制御部１３０は、不揮発性メモリ１４０においてフラグが生成されているか否かを確認する（Ｓ３１２）。

そして、不揮発性メモリ１４０においてフラグが生成されている場合（Ｓ３１２ Ｙｅｓ）、フラグ制御部１３０は、メイン基板５２にその旨を通知し、メイン基板５２は、例えば、電力供給制御回路８０−２の下流に接続された構成において異常があることを、液晶ディスプレイ等の表示部に表示するなどして、ユーザに通知する（Ｓ３２０）。

一方、不揮発性メモリにおいてフラグが生成されていない場合（Ｓ３１２ Ｎｏ）、フラグ制御部１３０は、不揮発性メモリ１４０に、電力供給制御回路８０−１〜３にそれぞれ対応する第１〜第３フラグを生成する（Ｓ３３０）。そして、ＦＥＴ制御部１２０は、まず、電力供給制御回路８０−１のＦＥＴ８１をオンする（Ｓ３４０）。

電力供給制御回路８０−１においてＦＥＴ８１がオンした後、２４Ｖ電源が低下すると（Ｓ３４２ Ｙｅｓ）、ＦＥＴ制御部１２０は、電力供給制御回路８０−１〜３のＦＥＴ８１をオフする（Ｓ３７０）。

ＦＥＴ８１がオフし、画像形成装置がリセットされた後（Ｓ３１０）、フラグ制御部１３０は、不揮発性メモリ１４０にフラグが生成されているか否かを再度確認する（Ｓ３１２）。そして、Ｓ３３０において生成された第１から第３フラグが不揮発性メモリ１４０に格納されたまま、Ｓ３１０において画像形成装置はリセットされているので、フラグ制御部１３０は、メイン基板５２に、不揮発性メモリ１４０に第１から第３フラグが生成されていることを通知する。そして、メイン基板５２は、第１から第３フラグが生成されているので、電力供給制御回路８０−１の下流において異常が発生したと判断し、その旨をユーザに通知する（Ｓ３２０）。

一方、電力供給制御回路８０−１においてＦＥＴ８１がオンされた後（Ｓ３４０）、２４Ｖ電源が低下しない場合（Ｓ３４２ Ｎｏ）、フラグ制御部１３０は、電力供給制御回路８０−１の下流には異常が無いと判断し、Ｓ３３０において不揮発性メモリ１４０に生成された第１フラグを解除する（Ｓ３４４）。

次に、ＦＥＴ制御部１２０は、電力供給制御回路８０−２のＦＥＴ８１をオンする（Ｓ３５０）。電力供給制御回路８０−２においてＦＥＴ８１がオンした後、２４Ｖ電源が低下すると（Ｓ３５２ Ｙｅｓ）、ＦＥＴ制御部１２０は、電力供給制御回路８０−１〜３のＦＥＴ８１をオフする（Ｓ３７０）。

ＦＥＴ８１がオフし、画像形成装置がリセットされた後（Ｓ３１０）、フラグ制御部１３０は、不揮発性メモリ１４０にフラグが生成されているか否かを再度確認する（Ｓ３１２）。そして、Ｓ３３０において生成された第２及び第３フラグが不揮発性メモリ１４０に格納されたまま、Ｓ３１０において画像形成装置はリセットされているので、フラグ制御部１３０は、メイン基板５２に、不揮発性メモリ１４０に第２及び第３フラグが生成されていることを通知する。そして、メイン基板５２は、第２及び第３フラグが生成されているので、電力供給制御回路８０−２の下流において異常が発生したと判断し、その旨をユーザに通知する（Ｓ３２０）。

一方、電力供給制御回路８０−２においてＦＥＴ８１がオンされた後（Ｓ３５０）、２４Ｖ電源が低下しない場合（Ｓ３５２ Ｎｏ）、フラグ制御部１３０は、電力供給制御回路８０−２の下流には異常が無いと判断し、Ｓ３３０において不揮発性メモリ１４０に生成された第２フラグを解除する（Ｓ３５４）。

次に、ＦＥＴ制御部１２０は、電力供給制御回路８０−３のＦＥＴ８１をオンする（Ｓ３６０）。電力供給制御回路８０−３においてＦＥＴ８１がオンした後、２４Ｖ電源が低下すると（Ｓ３６２ Ｙｅｓ）、ＦＥＴ制御部１２０は、電力供給制御回路８０−１〜３のＦＥＴ８１をオフする（Ｓ３７０）。

ＦＥＴ８１がオフし、画像形成装置がリセットされた後（Ｓ３１０）、フラグ制御部１３０は、不揮発性メモリ１４０にフラグが生成されているか否かを再度確認する（Ｓ３１２）。そして、Ｓ３３０において生成された第３フラグが不揮発性メモリ１４０に格納されたまま、Ｓ３１０において画像形成装置はリセットされているので、フラグ制御部１３０は、メイン基板５２に、不揮発性メモリ１４０に第３フラグが生成されていることを通知する。そして、メイン基板５２は、第３フラグが生成されているので、電力供給制御回路８０−３の下流において異常が発生したと判断し、その旨をユーザに通知する（Ｓ３２０）。

一方、電力供給制御回路８０−３においてＦＥＴ８１がオンされた後（Ｓ３６０）、２４Ｖ電源が低下しない場合（Ｓ３６２ Ｎｏ）、フラグ制御部１３０は、電力供給制御回路８０−３の下流には異常が無いと判断し、Ｓ３３０において不揮発性メモリ１４０に生成された第３フラグを解除する（Ｓ３６４）。これにより、第１から第３フラグの全てが解除され、画像形成装置は外部からの印刷指示を待つ。

以上の動作により、本実施形態の画像形成装置は、複数のＦＥＴ８１うち、異常が発生している構成が接続されたものを特定してユーザに通知することができる。

上記発明の実施形態を通じて説明された実施例や応用例は、用途に応じて適宜に組み合わせて、又は変更若しくは改良を加えて用いることができ、本発明は上述した実施形態の記載に限定されるものではない。そのような組み合わせ又は変更若しくは改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

一実施形態の画像形成装置の全体構成を説明するための図である。 画像形成装置の電源系統を中心とした回路構成を説明するブロック図である。 電源制御部２００の構成を示すブロック図である。 電力供給制御回路８０−１〜３の詳細構成を説明する回路図である。 本実施形態の画像形成装置の動作の一例を示すフローチャートである。 本実施形態の画像形成装置の動作の他の例を示すフローチャートである。

符号の説明

５０・・・低圧電源、５２・・・メイン基板、８０−１〜３・・・電力供給制御回路、１００・・・オプション装置、１１０・・・検出部、１２０・・・ＦＥＴ制御部、１３０・・・フラグ制御部、１４０・・・不揮発性メモリ、２００・・・電源制御部

Claims (5)

1. 画像を形成するエンジン部と、
   前記エンジン部に供給する駆動電圧を生成する駆動電源と、
   前記エンジン部と前記駆動電源との間に設けられ、前記エンジン部に前記駆動電圧を供給するか否かを切り換えるＦＥＴと、
   前記駆動電圧の変動に応じて、前記ＦＥＴをオンするかオフするかを制御するＦＥＴ制御部と、
   前記ＦＥＴ制御部が前記ＦＥＴをオンするときに、フラグを生成するフラグ制御部と、
   を備え、
   前記フラグ制御部が前記フラグを生成し、前記ＦＥＴ制御部が前記ＦＥＴをオンしたときに、前記駆動電圧が変動した場合、前記ＦＥＴ制御部は、前記フラグが生成された状態で、前記ＦＥＴをオフすることを特徴とする画像形成装置。
2. 前記フラグ制御部は、前記ＦＥＴ制御部が前記ＦＥＴをオンしたときに、前記駆動電圧が変動しない場合、前記フラグを解除することを特徴とする請求項１記載の画像形成装置。
3. 前記フラグ制御部は、前記ＦＥＴ制御部がＦＥＴをオンしてから所定の時間、駆動電圧が所定の値より高い場合に、前記フラグを解除することを特徴とする請求項１記載の画像形成装置。
4. 前記ＦＥＴ制御部は、前記ＦＥＴをオンしたときに前記駆動電圧が所定の値より低くなった場合、前記フラグが生成された状態で、当該ＦＥＴをオフすることを特徴とする請求項１から３のいずれか１項記載の画像形成装置。
5. 前記ＦＥＴ制御部が前記ＦＥＴをオンするときに、前記フラグが生成されている場合、ユーザに所定の通知を行う通知部をさらに備えたことを特徴とする請求項４項記載の画像形成装置。

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