JP2006270406A

JP2006270406A - 多チャンネルデジタルアナログ変換器

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Publication number: JP2006270406A
Application number: JP2005084436A
Authority: JP
Inventors: Koichi Irie; 浩一入江
Original assignee: Yokogawa Electric Corp
Current assignee: Yokogawa Electric Corp
Priority date: 2005-03-23
Filing date: 2005-03-23
Publication date: 2006-10-05
Anticipated expiration: 2025-03-23
Also published as: JP4513970B2

Abstract

【課題】全てのチャンネルのフルスケールが固定されているので、必要な調整範囲に対して回路の利用効率が悪く、結果として回路規模が増大するという課題を解決する。
【解決手段】同じ出力電圧を有するリファレンス源を複数個内蔵し、スイッチマトリックスを用いてこの入力デジタル値の絶対値の数だけこのリファレンス源を選択して直列接続し、入力デジタル値が正または０のときはバッファの非反転入力端子に入力し、負のときは反転入力端子に入力するようにした。必要な数だけリファレンス源を使用するので、リファレンス源の数を少なくすることが出来る。
【選択図】図１

Description

本発明は、回路パラメータを調整する際等に用いられる多チャンネルデジタルアナログ変換器の改良に関するものである。

図６に８チャンネルデジタルアナログ変換器を示す。図６において、１００は８チャンネルデジタルアナログ変換器であり、８個のデジタルアナログ変換部１１０〜１８０を内蔵している。デジタルアナログ変換部１１０はラッチ１１１，ＤＡＣ１１２およびバッファ１１３で構成されている。ラッチ１１１に格納されたデジタル値はＤＡＣ１１２でアナログ信号に変換され、バッファ１１３を介してＶｏｕｔ１として外部に出力される。

デジタルアナログ変換部１２０〜１８０も同じ構成なので、説明を省略する。１９０は制御部であり、アドレスＡ０〜Ａ２および書き込み信号ＷＲが入力される。制御部１９０はアドレスＡ０〜Ａ２の値により、デジタルアナログ変換部１１０〜１８０内部のラッチにデータバス上のデジタル値を書き込む。このような８チャンネルデジタルアナログ変換器１００は、マイクロコンピュータと容易に接続できるようになっており、電子回路のパラメータ調整などに多用されている。

図６からわかるように、デジタルアナログ変換部１１０〜１８０内部のＤＡＣには、同じ基準信号Ｖｒｅｆが入力される。従って、これらのデジタルアナログ変換部１１０〜１８０のフルスケールは同一である。すなわち、同じデジタル値に対しては同じアナログ値を出力する。そのため、パラメータ調整に必要な電圧が小さい場合は利用されない領域が多くなり、利用効率が低下する。

図７に、この多チャンネルデジタルアナログ変換器を用いたオフセット電圧調整回路の一例を示す。なお、図６と同じ要素には同一符号を付し、説明を省略する。図７において、２１１〜２８１は加算器であり、それぞれデジタルアナログ変換部１１０〜１８０の出力およびオフセット電圧Ｖｏｆｆ１〜Ｖｏｆｆ８が入力される。加算器２１１〜２８１は入力されたデジタルアナログ変換部の出力とオフセット電圧の加算値を出力する。この加算器２１１〜２８１の出力は、それぞれバッファ２１２〜２８２を介して出力される。

このような構成において、オフセット電圧Ｖｏｆｆ１〜Ｖｏｆｆ８の値をキャンセルする電圧信号を出力するようにデジタルアナログ変換部１１０〜１８０の入力デジタル信号をセットすることにより、オフセット電圧を除去することができる。

マキシム社（Maxim Integrated Products, Inc.）CMOS, Octal, 8-Bit DAC「MX7228」データシート．1989、〔平成１７年３月２２日検索〕、インターネット＜URL: http://pdfserv.maxim-ic.com/en/ds/MX7228.pdf＞

しかし、このような多チャンネルデジタルアナログ変換器はフルスケールが固定されているので、利用効率が悪いという課題があった。今、被調整回路のパラメータが８つあり、図７構成の回路でオフセットをうち消す場合を考える。オフセット電圧Ｖｏｆｆ１〜Ｖｏｆｆ８は全て独立に正規分布するとし、平均値が０、標準偏差がσであるとする。

デジタルアナログ変換部１１０〜１８０の調整範囲が狭く、オフセット電圧を補正しきれなくなるという不良率を０．１％以下にするには、全てのオフセット調整が成功する確率を９９．９％以上にしなければならない。デジタルアナログ変換部１１０〜１８０の成功率は等しいと仮定すると、各デジタルアナログ変換部の成功率を０．９９９^１／８＝０．９９９８７５、すなわち９９．９８７５％以上にしなければならない。

そのためには、デジタルアナログ変換部１１０〜１８０の出力レンジを全て±３．８３６σ以上確保しなければならない。８個全てのデジタルアナログ変換部の出力レンジの総和は、この８倍の±３０．６８８σになる。このように、オフセット電圧の標準偏差に比して３０倍以上の出力レンジを確保しなければならず、回路規模が増大してしまうという課題があった。

従って本発明が解決しようとする課題は、回路の利用効率が高く、結果的に回路規模を抑えることができる多チャンネルデジタルアナログ変換器を提供することにある。

このような課題を達成するために、本発明のうち請求項１記載の発明は、
同一の出力電圧を有する複数のリファレンス源と、
極性の異なる２つの入力端子を有するバッファと、
複数の入力デジタル値が入力され、この入力デジタル値の各々について、その入力デジタル値に相当する数の前記リファレンス源を選択し、この選択したリファレンス源を組み合わせて前記入力デジタル値に相当するアナログ電圧を作成して、このアナログ電圧を前記入力デジタル値の極性に基づいて前記バッファの２つの入力端子に選択して出力するスイッチマトリックスと、
を具備したものである。回路規模を小さくすることができる。

請求項２記載の発明は、請求項１記載の発明において、
平均値調整デジタル入力値が入力され、この平均値調整デジタル入力値をアナログ信号に変換する平均値調整部と、
この平均値調整部の出力と前記バッファの出力とを加算する加算器と、
を具備したものである。補正する回路の誤差電圧の平均値が０でない回路の調整に用いても回路規模が増大しない。

請求項３記載の発明は、請求項１若しくは請求項２記載の発明において、
異なる出力電圧を有する複数の第２のリファレンス源と、入力されるデジタル信号の値によって前記第２のリファレンス源を選択して、この選択した前記第２のリファレンス源を組み合わせて前記入力されるデジタル信号に相当するアナログ信号を得るスイッチマトリックスから構成されるデジタルアナログ変換部を複数個有する第２の多チャンネルデジタルアナログ変換器と、
この第２の多チャンネルデジタルアナログ変換器の出力と前記バッファの出力を加算する加算器とを有し、
前記複数の入力デジタル値の各々を所定のビット位置で２つに分割し、その分割したデジタル値の一方を前記スイッチマトリックスに入力し、他方を前記第２の多チャンネルデジタルアナログ変換器に入力するようにしたものである。回路規模を最適化することができる。

請求項４記載の発明は、請求項３記載の発明において、
前記２分割した値のうち、上位側を前記スイッチマトリックスに入力し、下位側を前記第２の多チャンネルデジタルアナログ変換器に入力するようにしたものである。より回路規模を小さくできる。

以上説明したことから明らかなように、本発明によれば次のような効果がある。
請求項１，２，３および請求項４の発明によれば、同じ出力電圧を有するリファレンス源を複数個備え、入力デジタル値の絶対値だけこのリファレンス源を選択するようにした。必要な数だけリファレンス源を用いるので、用意するリファレンス源の数を少なくすることができ、結果的に回路規模を小さくすることができるという効果がある。リファレンス源はアナログ回路なので素子サイズを大きくしなければならないので、特に効果が大きい。

また、平均値調整部を具備し、多チャンネルデジタルアナログ変換器の各チャンネルの出力にこの平均値調整部の出力を加算することにより、誤差電圧の平均値が０でない回路の調整に用いても、回路規模の増大を抑えることができるという効果もある。さらに、重み付けデジタルアナログ変換器と併用することにより、回路規模を最適化することができるという効果もある。

以下本発明について図面を用いて詳細に説明する。図１は本発明に係る多チャンネルデジタルアナログ変換器の一実施例を示す構成図である。この実施例は８チャンネルのデジタルアナログ変換器の例である。

図１において、３００は多チャンネルデジタルアナログ変換器であり、デコーダ３１０、スイッチマトリックス３２０，セグメントリファレンスアレイ３３０およびバッファアレイ３４０で構成されている。

デコーダ３１０にはＣＨ１からＣＨ８までの８チャンネルのデジタル入力値が入力され、これらのデジタル入力値をデコードする。各々のデジタル入力値は８ビットであり、―１２８〜１２７の値をとる。

セグメントリファレンスアレイ３３０は複数のリファレンス源３３１〜３３ｎを内蔵している。個々のリファレンス源３３１〜３３ｎは、この多チャンネルデジタルアナログ変換器の１ステップ（１ＬＳＢ）に相当する正のアナログ電圧を出力する。

スイッチマトリックス３２０にはデコーダ３１０の出力が入力され、リファレンス源３３１〜３３ｎの中から各チャンネルのデジタル入力値に相当する個数を選択し、この選択したリファレンス源を直列に接続する。

バッファアレイ３４０は３４１〜３４８のバッファで構成されている。このバッファ３４１〜３４８は正負の２つの入力端子を有し、この入力端子にはスイッチマトリックス３２０が選択したリファレンス源の出力が入力される。このバッファ３４１〜３４８の出力がそれぞれチャンネル１〜チャンネル８のアナログ出力になる。

次に、この実施例の動作を説明する。今チャンネル１のデジタル入力値が正または０の値ｍ（ｍ＝０〜１２７）であるとする。このデジタル入力値はデコーダ３１０でデコードされ、スイッチマトリックス３２０に入力される。スイッチマトリックス３２０はセグメントリファレンスアレイ３３０内のリファレンス源の中から使用されていないｍ個を選択し、これら選択したリファレンス源を直列に接続し、バッファ３４１の非反転入力端子に出力する。リファレンス源３３１〜３３ｎの出力電圧をΔＶとするとバッファ３４１の出力はｍ×ΔＶになり、アナログ信号に変換することができる。

入力デジタル値が負（ｍ＝―１〜―１２８）のときは、スイッチマトリックス３２０はリファレンスアレイ３４０から使用していない｜ｍ｜（｜｜は絶対値を表す）個のリファレンス源を選択し、これらのリファレンス源を直列接続してバッファ３４１の反転入力端子に出力する。この信号はバッファ３４１で極性が反転されるので、ｍに相当するアナログ信号が得られる。なお、チャンネル２〜チャンネル８の動作も同じなので、説明を省略する。また、この実施例ではデコーダ３１０とスイッチマトリックス３２０を分離して構成したが、デコーダ３１０をスイッチマトリックス３２０内に含めることも出来る。

図２に、多チャンネルデジタルアナログ変換器３００を用いたオフセット調整回路を示す。なお、図１および図７と同じ要素には同一符号を付し、説明を省略する。図２において、２００はオフセット電圧を調整する対象回路であり、加算器２１１〜２８１およびこれら加算器２１１〜２８１の出力のそれぞれが入力されるバッファ２１２〜２８２で構成される。各加算器には、それぞれオフセット電圧Ｖｏｆｆ１〜Ｖｏｆｆ８および多チャンネルデジタルアナログ変換器３００の各チャンネルのアナログ出力が入力される。加算器２１１〜２８１は入力された信号を加算してそれぞれバッファ２１２〜２８２に出力する。

セグメントリファレンスアレイ３３０に内蔵されるリファレンス源の数は、デジタル入力値のビット数をＮとすると最大２^Ｎ−１個（Ｎ＝８では１２８個）であるが、実際にはこの値よりかなり少なくできる。このことについて説明する。

前述したように、この実施例ではリファレンス源３３１〜３３ｎの中から各チャンネルのデジタル入力値に応じた数を選択して使用する。個々のデジタルアナログ変換部のステップ数が８ビット変換器の場合最大２^８であること、全デジタルアナログ変換部のステップの総数がリファレンス源３３１〜３３ｎの数で制限されることを除くと、個々のデジタルアナログ変換部のフルスケールは自由に設定できる。従って、必要なリファレンス源の数は、調整するオフセットの総和で考えなければならない。この総和が小さいと必要とするリファレンス源の数が小さくなり、総和が大きいと数が大きくなる。

オフセット電圧Ｖｏｆｆ１〜Ｖｏｆｆ８は状況に応じて種々の値を取るが、正規分布をしており、その平均値を０，標準偏差をσとする。統計の法則から、オフセットの総和の平均値ｍ_ｓｕｍ＝０，標準偏差σ_ｓｕｍ＝√８×σになる。

多チャンネルデジタルアナログ変換器３００の調整範囲が狭いためにオフセット調整をすることができない不良率を０．１％以下にするには、全チャンネルの出力レンジの総和は±２．５７６σ_ｓｕｍ（＝±７．２８６σ）以上あればよい。

前述したように、図６従来例では不良率を０．１％以下に抑えるためには出力レンジの総和は±３０．６８８σ必要であったので、リファレンス源の数を７．２８６／３０．５７６×１００＝２４％に削減することができる。

リファレンス源はアナログ回路であるので、デジタルアナログ変換器の直流精度を確保するために素子サイズが大きくなる。この部分が従来の１／４以下になるので、回路規模を大幅に小さくすることができる。なお、デコーダ３１０とスイッチマトリックス３２０は従来に比して複雑になるが、この部分はアナログスイッチとデジタル回路で構成できるので、回路規模はさほど大きくはならない。

図１実施例はオフセット電圧の平均値が０であると仮定したが、実際には０以外の値を取り、かつ予測することができない場合がある。例えば、完全差動構成以外の回路はオフセットの平均値が０にならないことがある。たとえ回路定数の合わせこみでオフセットの設計中心を０にしたとしても、ロット変動があれば平均値は０にはならない。オフセット電圧の平均値が０にならないと、必要とするリファレンス源の数が増大して回路規模が大きくなる。

図３はオフセット電圧の平均値がロット変動する場合を想定した実施例の構成図である。なお、図１および図２と同じ要素には同一符号を付し、説明を省略する。図３において、４００は平均値調整部であり、デコーダ４１０、スイッチマトリックス４２０，セグメントリファレンスアレイ４３０およびバッファ４４０で構成されている。セグメントリファレンスアレイ４３０には、２^４＝１６個のリファレンス源が内蔵されている。

デコーダ４１０には５ビットの平均値調整デジタル入力値が入力される。デコーダ４１０はこの入力値をデコードしてスイッチマトリックス４２０に出力する。スイッチマトリックス４２０はセグメントリファレンスアレイ４３０に内蔵されているリファレンス源のうち、平均値デジタル入力値の絶対値に相当する個数のリファレンス源を選択し、この選択したリファレンス源を直列接続してバッファ４４０に出力する。この際、平均値調整デジタル入力値が正または０のときはバッファ４４０の非反転入力端子に、負のときは反転入力端子に出力する。すなわち、平均値調整部４００は単一チャンネルのデジタルアナログ変換器であり、基本的な構成は多チャンネルデジタルアナログ変換器３００と同じである。

５００は加算器アレイであり、加算器５１０〜５８０で構成される。これらの加算器のそれぞれには多チャンネルデジタルアナログ変換器３００の各チャンネルの出力と平均値調整部４００の出力が入力され、これらの入力値を加算して出力する。このようにすることにより、各チャンネルのアナログ出力には平均値調整デジタル入力値で設定した値が加算されるので、ロット変動による平均値の変動を補正することができる。

調整は以下の手順で行う。
全チャンネルのデジタル入力値と平均値調整デジタル入力値を０にする。
チャンネル１のオフセット調整を行い、調整後のデジタル入力値をレジスタに保存して、このデジタル入力値を０に戻す。
チャンネル２〜８について、（２）と同じ操作を行う。
レジスタに保存したチャンネル１〜８のデジタル入力値の平均値を計算し、平均値調整デジタル入力値にセットする。
レジスタに保存したデジタル入力値から平均値調整デジタル入力値を減算した値を各チャンネルのデジタル入力値にセットする。

図４に他の実施例を示す。この実施例は複数の回路が縦接続されている回路のオフセットを調整する場合の例である。なお、図３と同じ要素には同一符号を付し、説明を省略する。図４において、６００は調整する回路であり、回路６２１〜６２８が縦接続されている。これらの回路６２１〜６２８の間に加算器６１１〜６１８を挿入し、加算器５１０〜５８０の出力を加算してオフセット調整を行う。

この場合の調整手順は以下のようになる。
全てのデジタル入力値および平均値調整デジタル入力値を０にする。
ＣＨ１デジタル入力値をセットして、回路６２１のオフセット調整を行う。調整後のデジタル入力値はレジスタに保存し、セットした値はそのままにしておく。
ＣＨ２デジタル入力値をセットして、回路６２２のオフセット調整を行う。調整後のデジタル入力値をレジスタに保存し、ＣＨ１デジタル入力値を０にして再度オフセット調整を行う。調整後のＣＨ２デジタル入力値は保存しないが、セットした値はそのままにしておく。
チャンネル３〜８についても同じ手順で調整を行う。
レジスタに保存したデジタル入力値の平均値を求め、平均値調整デジタル入力値にセットする。
セットしたＣＨ１〜ＣＨ８デジタル入力値から上記平均値を減算した値を各チャンネルのデジタル入力値としてセットする。

このようにすることにより、回路６２１〜６２８のいずれの回路を調整する場合でも、それより前段の回路を調整済みにすることができる。また、調整するチャンネルとその前段のチャンネルのみ値を設定すればよいので、リファレンス源を使いすぎることはない。

図５に他の実施例を示す。この実施例はセグメント型デジタルアナログ変換器と重み付け型デジタルアナログ変換器を併用したものである。なお、セグメント型デジタルアナログ変換器は出力電圧が同じリファレンス源を用いるものであり、重み付け型デジタルアナログ変換器は、１ステップの電圧の２^ｎ倍（ｎ＝０，１，２・・・・）のリファレンス源を用い、これらのリファレンス源を組み合わせて用いるものである。重み付け型デジタルアナログ変換器の方がリファレンス源の利用効率は悪くなるが、数を少なくすることができる。

図５において、７００は８チャンネルのセグメント型の多チャンネルデジタルアナログ変換器であり、デコーダ７１０，スイッチマトリックス７２０，セグメントリファレンスアレイ７３０，バッファアレイ７４０で構成され、チャンネル１〜８のデジタル入力値のうち上位４ビットが入力される。このデジタルアナログ変換器７００は、ビット数を除いて多チャンネルデジタルアナログ変換器３００と同じ構成なので、説明を省略する。

８００は８チャンネルの重み付けデジタルアナログ変換器であり、デコーダ８１０，重み付けデジタルアナログ変換部８２０〜８９０で構成されている。重み付けデジタルアナログ変換部８２０は、バッファ８２１，スイッチマトリックス８２２および重み付けリファレンスアレイ８２３で構成されている。図示されていないが、重み付けデジタルアナログ変換部８３０〜８９０も同じ構成になっている。

９００は加算器アレイであり、８つの加算器９１０〜９８０で構成されている。加算器９１０にはデジタルアナログ変換器７００とデジタルアナログ変換器８００のチャンネル１の出力が入力され、これらの出力を加算して出力する。この出力がチャンネル１のアナログ出力になる。

同様にして、加算器９２０〜９８０にはセグメント型デジタルアナログ変換器７００と重み付けデジタルアナログ変換器のチャンネル２〜８の出力が入力され、これらの出力を加算して出力する。この加算器の９２０〜９８０の出力がそれぞれチャンネル２〜８のアナログ出力になる。デジタルアナログ変換器７００は４ビット構成なので、セグメントリファレンスアレイ７３０内のリファレンス源の数を少なくすることができる。この実施例では、重み付けデジタルアナログ変換器８００を新たに追加しなければならないが、重み付けデジタルアナログ変換器は回路規模が小さく、かつ下位４ビットに使用しているため精度の要求が小さくてすむので、回路規模を小さくすることができる。

本発明の一実施例を示す構成図である。本発明の一実施例を用いたオフセット調整回路の構成図である。本発明の他の実施例を示す構成図である。本発明の一実施例を用いたオフセット調整回路の構成図である。本発明の他の実施例を示す構成図である。従来の多チャンネルデジタルアナログ変換器の構成図である。従来の多チャンネルデジタルアナログ変換器を用いたオフセット調整の例である。

符号の説明

３００、７００８チャンネルデジタルアナログ変換器
３１０、４１０、７１０，８１０デコーダ
３２０、４２０、７２０、８２２スイッチマトリックス
３３０、４３０、７３０セグメントリファレンスアレイ
３３１〜３３ｎリファレンス源
３４０バッファアレイ
３４１〜３４８、４４０バッファ
４００平均値制御部
５００、９００加算器アレイ
５１０〜５８０、９１０〜９８０加算器
８２３重み付けリファレンスアレイ
８２０〜８９０重み付けデジタルアナログ変換部

Claims

同一の出力電圧を有する複数のリファレンス源と、
極性の異なる２つの入力端子を有するバッファと、
複数の入力デジタル値が入力され、この入力デジタル値の各々について、その入力デジタル値に相当する数の前記リファレンス源を選択し、この選択したリファレンス源を組み合わせて前記入力デジタル値に相当するアナログ電圧を作成して、このアナログ電圧を前記入力デジタル値の極性に基づいて前記バッファの２つの入力端子に選択して出力するスイッチマトリックスと、
を具備することを特徴とする多チャンネルデジタルアナログ変換器。
平均値調整デジタル入力値が入力され、この平均値調整デジタル入力値をアナログ信号に変換する平均値調整部と、
この平均値調整部の出力と前記バッファの出力とを加算する加算器と、
を有することを特徴とする請求項１に記載の多チャンネルデジタルアナログ変換器。
異なる出力電圧を有する複数の第２のリファレンス源と、入力されるデジタル信号の値によって前記第２のリファレンス源を選択して、この選択した前記第２のリファレンス源を組み合わせて前記入力されるデジタル信号に相当するアナログ信号を得るスイッチマトリックスから構成されるデジタルアナログ変換部を複数個有する第２の多チャンネルデジタルアナログ変換器と、この第２の多チャンネルデジタルアナログ変換器の出力と前記バッファの出力を加算する加算器とを有し、
前記複数の入力デジタル値の各々を所定のビット位置で２つに分割し、その分割したデジタル値の一方を前記スイッチマトリックスに入力し、他方を前記第２の多チャンネルデジタルアナログ変換器に入力するようにした
ことを特徴とする請求項１若しくは請求項２に記載の多チャンネルデジタルアナログ変換器。
前記２分割した値のうち、上位側を前記スイッチマトリックスに入力し、下位側を前記第２の多チャンネルデジタルアナログ変換器に入力するようにした
ことを特徴とする請求項３記載の多チャンネルデジタルアナログ変換器。