JP2006226946A - 半導体装置および半導体試験装置の検証方法 - Google Patents

Abstract

【課題】 半導体装置を試験する半導体試験装置を検証するための半導体装置において、素子を物理的に破壊せずに電気的に不良素子を設け半導体試験装置の検証後スペア領域の素子をスペア素子として使用することができるようにする。
【解決手段】 素子領域２には複数の素子が形成され、スペア領域３には素子領域２の素子と切替えられる素子が形成されている。切替え回路４は素子領域２の一部の素子をスペア領域３の素子に切替える。状態設定回路５はスペア領域３の素子の状態を元の状態に戻すことができるように電気的に所定の状態に設定し、不良素子を発生させる。半導体試験装置の検証を行うときは素子領域２の素子をスペア領域３の素子に切替え、スペア領域３の素子を電気的に所定の状態にし、故意に不良素子を発生させる。そして意図する位置で不良素子が検出されたかによって半導体試験装置の検証を行う。検証が終了するとスペア領域３の素子を元の状態に戻す。
【選択図】 図１

Description

本発明は半導体装置および半導体試験装置の検証方法に関し、特に半導体装置を試験する半導体試験装置を検証するための半導体装置および半導体装置を試験する半導体試験装置を検証する半導体試験装置の検証方法に関する。

メモリなどの半導体装置の素子は、常に設計通りに製造されるとは限らず、製造上のプロセスの種々の要因に影響されて、一部に不良が生じることがある。そこで、半導体装置の動作や不良を解析するテストプログラム（例えば、フェイルビットマッププログラム）がある。

従来、このテストプログラムの検証は、物理位置と論理位置がわかっており、かつ、正常動作が確認されている素子を、レーザやＦＩＢ（Focused Ion Beam）等で物理的に破壊する。そして、テストプログラムによる破壊後の半導体装置の解析結果が、実際に破壊した素子と一致するか否かを確認することにより動作検証していた。

図１０は、テストプログラムの検証を説明する図である。図には、複数のメモリセルが形成された実チップ１０１、メモリセルの不良データを取得するデータ取得装置１０２、取得された不良データを処理するデータ処理装置１０３、およびデータ処理装置１０３の表示画面１０３ａが示してある。

テストプログラムを検証するのに、まず、実チップ１０１の特定位置のメモリセルをレーザによって故意に破壊する（故意に不良を発生させる）。なお、実チップ１０１のセルの物理位置と論理位置は既知であるとする。

データ取得装置１０２は、実チップ１０１の不良メモリセルのデータを取得する。データ処理装置１０３は、データ取得装置１０２で取得されたデータを処理し、不良メモリセルの箇所を表示画面１０３ａに示すように表示する。

実チップ１０１は、特定位置のメモリセルをレーザによって故意に破壊しているので、不良メモリセルの位置はわかっている。その不良メモリセルが、表示画面１０３ａで正しい位置に表示されれば、テストプログラムは適正であると検証することができる。

ところで、現在、半導体装置の配線の多層化、素子の微細化が進み、ウェハプロセス終了後に特定の素子のみを破壊することは困難となってきている。
図１１は、チップ上の配線レイアウトを示した図である。図にはチップ（メモリセル）１１１および配線レイアウト１１２が示してある。図に示すように配線レイアウト１１２は高密度化し、特定のメモリセルを配線や他のメモリセルに影響を与えずにレーザで破壊することは困難である。

なお、スペア領域の所定の素子に不良を故意に設け、外部からの指示に応じて、複数の素子とスペア領域の素子とを切替える半導体試験装置の検証方法がある（例えば、特許文献１参照。）。この半導体試験装置の検証方法では、スペア領域の素子をレーザで破壊し、複数の素子と切替えることによって、他の素子に影響を与えずに特定の素子を破壊することができる。
特開２００３−１３２６９５号公報

しかし、上記の特許文献１では、不良素子を設けるためにスペア領域の素子を物理的に破壊するため、半導体試験装置の検証後、半導体装置のスペア領域の素子を使用することができないという問題点があった。

また、レーザ等で半導体装置に不良素子を形成することなく、容易に半導体試験装置の検証を行えることが望まれていた。
本発明はこのような点に鑑みてなされたものであり、半導体試験装置の検証後、スペア領域の素子を使用することができる半導体装置および半導体試験装置の検証方法を提供することを目的とする。

また本発明では、設計時に不良素子を故意に設計し、レーザ等で半導体装置に不良素子を形成することなく、容易に半導体試験装置の検証をすることができる半導体装置および半導体試験装置の検証方法を提供することを目的とする。

本発明では上記問題を解決するために、図１に示すような半導体装置を試験する半導体試験装置を検証するための半導体装置１において、複数の素子が形成された素子領域２と、素子領域２の素子と切替えられる素子が形成されたスペア領域３と、素子領域２の一部の素子をスペア領域３の素子に切替える切替え回路４と、スペア領域３の素子を、電気的に所定の状態に設定する状態設定回路５と、を有することを特徴とする半導体装置１が提供される。

このような半導体装置１によれば、状態設定回路５によって、スペア領域３の素子の状態を、電気的に所定の状態に設定し、不良素子を発生させる。状態設定回路による所定の状態設定を解除させることにより、素子領域２の素子とスペア領域３の素子を切替えて半導体試験装置の検証を行った後、スペア領域３の素子の状態を元の状態に戻すことができる。

また、本発明では上記問題を解決するために、半導体装置を試験する半導体試験装置を検証する半導体試験装置の検証方法において、複数の素子が形成された素子領域と、素子領域の素子と切替えられる素子が形成されたスペア領域と、素子領域の一部の素子をスペア領域の素子に切替える切替え回路と、スペア領域の素子を、電気的に所定の状態に設定する状態設定回路と、を有する半導体装置の素子領域の一部の素子をスペア領域の素子に切替え、状態設定回路によって、スペア領域の素子を所定の状態にして不良素子を発生させ、半導体装置の不良素子の情報を取得する、ことを特徴とする半導体試験装置の検証方法が提供される。

このような半導体試験装置の検証方法によれば、半導体装置を、状態設定回路によって、スペア領域の素子の状態を電気的に所定の状態に設定して半導体試験装置の検証を行う。これにより、半導体試験装置の検証を行った後、スペア領域の素子の状態を元の状態に戻すことができる。

また本発明では上記課題を解決するために、半導体装置を試験する半導体試験装置を検証するための半導体装置において、複数の素子が形成された素子領域と、設計時において一部が不良となるように設計された素子を含む、素子領域の素子と切替えられる素子が形成されたスペア領域と、素子領域の一部の素子をスペア領域の素子に切替える切替え回路と、を有することを特徴とする半導体装置が提供される。

このような半導体装置によれば、スペア領域の素子の一部が、設計時において不良となるように設計される。これにより、レーザ等で不良素子を形成することなく、素子領域の素子とスペア領域の素子を切替えることによって、半導体試験装置の検証を行うことができる。

さらに本発明では上記課題を解決するために、半導体装置を試験する半導体試験装置を検証する半導体試験装置の検証方法において、複数の素子が形成された素子領域と、設計時において一部が不良となるように設計された素子を含む、素子領域の素子と切替えられる素子が形成されたスペア領域と、素子領域の一部の素子をスペア領域の素子に切替える切替え回路と、を有する半導体装置の素子領域の一部の素子をスペア領域の素子に切替え、半導体装置の不良素子の情報を取得する、ことを特徴とする半導体試験装置の検証方法が提供される。

このような半導体試験装置の検証方法によれば、スペア領域の素子の一部が、設計時において不良となるように設計された半導体装置の、素子領域の素子とスペア領域の素子を切替えて半導体装置の検証を行う。これにより、レーザ等で不良素子を形成することなく、素子領域の素子とスペア領域の素子を切替えることによって、半導体試験装置の検証を行うことができる。

本発明の半導体装置では、スペア領域の素子の状態を、電気的に所定の状態に設定し、不良素子を発生させるようにした。これによって、素子領域の素子とスペア領域の素子を切替えて半導体試験装置の検証を行った後、スペア領域の素子の状態を元の状態に戻すことができ、スペア領域の素子を使用することができる。

また、本発明の半導体試験装置の検証方法によれば、半導体装置を、スペア領域の素子の状態を、電気的に所定の状態に設定し、半導体試験装置の検証を行うようにした。これにより、半導体試験装置の検証を行った後、スペア領域の素子の状態を元の状態に戻すことができ、スペア領域の素子を使用することができる。

また、本発明の半導体装置によれば、スペア領域の素子の一部が、設計時において不良となるように設計される。これにより、レーザ等で不良素子を形成することなく、素子領域の素子とスペア領域の素子を切替えることによって、半導体試験装置の検証を容易に行うことができる。

さらに、本発明の半導体試験装置の検証方法によれば、スペア領域の素子の一部が、設計時において不良となるように設計された半導体装置の、素子領域の素子とスペア領域の素子を切替えて半導体試験装置の検証を行うようにした。これにより、レーザ等で不良素子を形成することなく、素子領域の素子とスペア領域の素子を切替えることによって、半導体試験装置の検証を容易に行うことができる。

以下、本発明の原理を、図面を参照して詳細に説明する。
図１は、半導体装置の概要を示した図である。図に示す半導体装置１は、半導体試験装置を検証するための半導体装置である。半導体装置１は、素子領域２、スペア領域３、切替え回路４、および状態設定回路５を有している。

素子領域２には、複数の素子が形成されている。スペア領域３には、素子領域２の素子と切替えられるスペアの素子が形成されている。素子領域２およびスペア領域３に形成されている素子は、例えば、メモリセルである。切替え回路４は、素子切替え信号Ｓ１に応じて、素子領域２の一部の素子を、スペア領域３の素子に切替える。状態設定回路５は、スペア領域３の特定の素子を、元の状態に戻すことができるように電気的に所定の状態に設定し、不良素子を発生させる。例えば、スペア領域３の特定の素子を電源またはグランドに接続してＨ状態またはＬ状態にし、不良素子を発生させる。状態設定回路５は、外部からの設定制御信号Ｓ２に応じて、スペア領域３の、特定の素子の状態を所定の状態にする。

半導体試験装置の検証を行うには、まず、切替え回路４に素子切替え信号Ｓ１を入力し、素子領域２とスペア領域３のメモリセルを切替える。そして、状態設定回路５に外部から設定制御信号Ｓ２を入力して、スペア領域３のメモリセルを所定の状態にし、故意にＨ状態またはＬ状態に固定された不良素子を発生させる。この状態で、半導体装置１を半導体試験装置にかける。

半導体試験装置は、半導体装置１の素子領域２の不良素子を検出する。検出された不良素子の位置が、意図する位置で検出された場合、半導体試験装置は、適正に動作していると検証できる。また、意図する位置で検出されない場合、半導体試験装置は、適正に動作していないと検証できる。そして、半導体試験装置の検証が終了すると、設定制御信号Ｓ２の半導体装置１への入力を止め、電気的に所定の状態にしていたスペア領域３のメモリセルを元の状態に戻す。

このように、スペア領域３の素子の状態を、元の状態に戻すことができるように電気的に所定の状態に設定し、不良素子を発生させるようにした。これによって、素子領域２の素子とスペア領域３の素子を切替えて半導体試験装置の検証を行った後、スペア領域３の素子の状態を元の状態に戻すことができ、スペア領域３の素子を使用することができる。

次に、本発明の第１の実施の形態を、図面を参照して詳細に説明する。
図２は、第１の実施の形態に係る半導体装置のブロック構成図である。図に示す半導体装置１０は、例えば、ＲＡＭ（Random Access Memory）などの記憶装置であり、メモリセルアレイ１１、スペア領域１２、制御回路１３、および状態設定回路１４を有している。

メモリセルアレイ１１には、複数のメモリセルが形成されている。スペア領域１２には、メモリセルアレイ１１の不良メモリセルを救済するための冗長メモリセルが形成されている。

制御回路１３は、メモリセルアレイ１１の一部のメモリセルを、スペア領域１２のメモリセルと切替える。メモリセルアレイ１１に不良メモリセルが発生した場合、スペア領域１２のメモリセルと切替えることによって、メモリセルアレイ１１を救済することができる。

制御回路１３には、切替え信号Ｓ１１が入力され、この切替え信号Ｓ１１に応じて、メモリセルアレイ１１の特定のメモリセルを、スペア領域１２のメモリセルに切替える。制御回路１３は、例えば、図示していないが、ヒューズ群を有した回路と接続され、この回路のヒューズを溶断することで、所望の切替え信号Ｓ１１を生成し、メモリセルアレイ１１の特定のメモリセルを、スペア領域１２のメモリセルに切替える。

図３は、メモリセルアレイとスペア領域の例を示したブロック構成図である。図に示すようにメモリセルアレイ１１には、メモリセル１１ａが複数形成されている。スペア領域１２には、メモリセルアレイ１１を救済するためのメモリセル１２ａが形成されている。

例えば、図３に示すメモリセルアレイ１１のあるメモリセルに不良が生じた場合、そのメモリセルを含むメモリセルの列と、スペア領域１２のメモリセルの列を切替える。これによって、メモリセルアレイ１１は救済される。なお、スペア領域１２の列は１つしか示してないが、複数あってもよい。

図２の説明に戻る。状態設定回路１４には、半導体装置１０の外部から状態設定制御信号Ｓ１２が入力される。状態設定回路１４は、この状態設定制御信号Ｓ１２に応じて、スペア領域１２の特定のメモリセルを、元の状態に戻すことができるように、電気的に所定の状態に設定し、不良メモリセルを発生させる。例えば、スペア領域１２の特定のメモリセルを、電源またはグランドに接続してＨ状態またはＬ状態にし、所定の状態の不良メモリセルを発生させる。

図４は、状態設定回路の回路例を示した図である。図に示すように状態設定回路１４は、トランジスタＭ１および抵抗Ｒ１を有している。トランジスタＭ１のソースには、スペア領域１２のメモリセル１２ａａが接続されている。トランジスタＭ１のドレインには、抵抗Ｒ１を介して電圧Ｖｄｄの電源が接続されている。トランジスタＭ１のゲートには、状態設定制御信号Ｓ１２が入力される。なお、スペア領域１２のメモリセル１２ａａは、２つのインバータ回路からなるラッチ回路を構成し、Ｈ状態およびＬ状態のデータを保持する。

トランジスタＭ１は、Ｈ状態の状態設定制御信号Ｓ１２がゲートに入力されると、メモリセル１２ａａに電圧Ｖｄｄの電圧（Ｈ状態）を供給する。これにより、メモリセル１２ａａは、強制的にＨ状態が保持されることになる。一方、ゲートに状態設定制御信号Ｓ１２が入力されない場合は、メモリセル１２ａａに電圧Ｖｄｄが供給されない。これにより、メモリセル１２ａａは、外部から入力されるデータに応じた状態を保持することが可能になる。このように、状態設定回路１４は、状態設定制御信号Ｓ１２に応じて、スペア領域１２の特定のメモリセルを、元の状態に戻すことができるように電気的に所定の状態に設定する。なお、状態設定回路１４は、図４に示す回路を複数有し、複数の特定のメモリセルをＨ状態にするようにしてもよい。

図５は、状態設定回路の他の回路例を示した図である。図に示すように状態設定回路１４は、トランジスタＭ１１および抵抗Ｒ１１を有している。トランジスタＭ１１のソースには、抵抗Ｒ１１を介してグランドが接続されている。トランジスタＭ１１のドレインには、スペア領域１２のメモリセル１２ａｂが接続されている。トランジスタＭ１１のゲートには、状態設定制御信号Ｓ１２が入力される。なお、スペア領域１２のメモリセル１２ａｂは、２つのインバータ回路からなるラッチ回路を構成し、Ｈ状態およびＬ状態のデータを保持する。

トランジスタＭ１１は、Ｈ状態の状態設定制御信号Ｓ１２がゲートに入力されると、メモリセル１２ａｂにグランドの電圧（Ｌ状態）を供給する。これにより、メモリセル１２ａｂは、強制的にＬ状態が保持されることになる。一方、ゲートに状態設定制御信号Ｓ１２が入力されない場合は、メモリセル１２ａｂにグランドの電圧が供給されない。これにより、メモリセル１２ａｂは、外部から入力されるデータに応じた状態を保持することが可能になる。このように、状態設定回路１４は、この状態設定制御信号Ｓ１２に応じて、スペア領域１２の特定のメモリセルを、元の状態に戻すことができるように電気的に所定の状態に設定する。なお、状態設定回路１４は、図５で示した回路を複数有し、複数の特定のメモリセルをＬ状態にするようにしてもよい。また、状態設定回路１４は、図４，５で示した回路を同時に有していてもよい。状態設定回路１４は、状態設定制御信号Ｓ１２に応じて、あるメモリセルをＨ状態にし、同時にあるメモリセルをＬ状態にすることができる。

以下、図２の半導体装置１０を用いた、図１０で示したデータ取得装置１０２とデータ処理装置１０３（半導体試験装置）の動作検証について説明する。まず、スペア領域１２のメモリセルが、メモリセルアレイ１１の特定のメモリセルと切替わるように、特定の切替え信号Ｓ１１を制御回路１３に出力するようにする。制御回路１３は、切替え信号Ｓ１１に応じて、メモリセルアレイ１１の特定のメモリセルを、スペア領域１２のメモリセルと切替える。

次に、メモリセルアレイ１１の特定のメモリセルが特定の故障モードになるように、状態設定制御信号Ｓ１２を半導体装置１０に入力する。半導体装置１０に入力された状態設定制御信号Ｓ１２は、状態設定回路１４に入力される。なお、故障モードには、メモリセルアレイ１１の特定のメモリセルがＨ状態に固定されるモードと、Ｌ状態に固定されるモードがある。

状態設定回路１４は、入力される状態設定制御信号Ｓ１２に応じて、スペア領域１２のあるメモリセルをＨ状態にし、あるメモリセルをＬ状態にする。これにより、メモリセルアレイ１１のメモリセルには、Ｈ状態に固定された故障状態とＬ状態に固定された故障状態が再現される。

この半導体装置１０の状態を、図１０で示したデータ取得装置１０２によって取得する。取得したデータは、データ処理装置１０３によって処理され、メモリセルアレイ１１のどのメモリセルにどの故障モードによる不良が生じているか表示される。もし、データ取得装置１０２とデータ処理装置１０３が適正であれば（または、データ取得装置１０２とデータ処理装置１０３で実行されるテストプログラムが適正であれば）、意図した箇所に意図した故障モードが表示されることになる。これによって、データ取得装置１０２とデータ処理装置１０３が適正に動作しているか検証することができる。

図６は、メモリセルアレイとデータ処理装置の表示画面を示した図である。図の（ａ）にはメモリセルアレイ１１およびスペア領域１２が示してある。図の（ａ）のスペア領域１２には、状態設定回路１４によってＨ状態にされたメモリセル１２ｂａと、Ｌ状態にされたメモリセル１２ｂｂが示してある。図の（ｂ）には、図の（ａ）のメモリセルアレイ１１を、テストプログラムにかけたときのデータ処理装置１０３の表示画面２１が示してある。表示画面２１には、不良のメモリセル２１ａａ，２１ａｂと、その故障モードが示されている。図の（ｂ）では、メモリセル２１ａａ，２１ａｂの、斜線の向きの違いによって故障モードの違いを表している。

メモリセルアレイ１１とスペア領域１２の切替え処理により、予め状態設定回路１４によって故意に故障させておいたスペア領域のメモリセル１２ｂａ，１２ｂｂは、冗長規則に従い、特定箇所に表示される。表示箇所、故障モードが意図した通りに表示されたかを確認することにより、テストプログラムの検証を行うことができる。

なお、検証時以外は、状態設定制御信号Ｓ１２を入力しないようにすることによって、スペア領域１２のメモリセルを通常のメモリセルとして使用することができ、メモリマクロ動作に支障をきたすことはない。

このように、スペア領域１２のメモリセルの状態を、元の状態に戻すことができるように電気的に所定の状態に設定するようにした。これによって、スペア領域１２のメモリセルとメモリセルアレイ１１のメモリセルを切替えてテストプログラムの検証を行った後、スペア領域１２のメモリセルの状態を元の状態に戻すことができ、スペア領域１２のメモリセルを使用することができる。

また、レーザ等で半導体装置に不良素子を形成することなく、容易に半導体試験装置の検証をすることができる。
次に、本発明の第２の実施の形態を、図面を参照して詳細に説明する。第１の実施の形態では、状態設定制御信号Ｓ１２を半導体装置１０の外部から入力するため、その分端子が増える。そこで、第２の実施の形態では、切替え信号Ｓ１１に応じて制御回路１３が状態設定制御信号Ｓ１２を生成し、状態設定回路１４に出力するようにする。

図７は、第２の実施の形態に係る半導体装置のブロック構成図である。図７において、図２と同じものには同じ符号を付し、その説明を省略する。図に示す制御回路３１は、特定の切替え信号Ｓ１１によって、メモリセルアレイ１１の特定のメモリセルとスペア領域１２のメモリセルとを切替えるとともに、状態設定回路１４がスペア領域１２のメモリセルを所定の故障モードにするための状態設定制御信号Ｓ１３を出力する。

例えば、制御回路３１には、６ビットの切替え信号Ｓ１１が入力されるとする。また、図２で示したスペア領域１２が、メモリセルアレイ１１の横方向３６ビットごとに設けられているとする。すると、６ビットの切替え信号Ｓ１１により、スペア領域１２のメモリセルと、メモリセルアレイ１１の切替えは、６４通り行えるが、スペア領域１２は、横方向３６ビットのメモリセルアレイ１１に設けられるので、切替え信号Ｓ１１の６４−３６＝２８通りの状態は、不要である。そこで、制御回路３１は、不要となっている切替え信号Ｓ１１の状態を利用し、特定の状態の切替え信号Ｓ１１が入力されると、メモリセルアレイ１１の特定のメモリセルと、スペア領域１２とを切替え、状態設定制御信号Ｓ１３を状態設定回路１４に出力する。なお、切替え信号Ｓ１１は、第１の実施の形態と同様に、ヒューズ群を有した回路のヒューズを溶断することで、所望の信号が生成される。

以下、図７の半導体装置１０を用いた、図１０で示したデータ取得装置１０２とデータ処理装置１０３（半導体試験装置）の動作検証について説明する。まず、制御回路３１から状態設定回路１４に、状態設定制御信号Ｓ１３が出力されるための切替え信号Ｓ１１を制御回路３１に入力する。制御回路３１は、切替え信号Ｓ１１に応じて、メモリセルアレイ１１の特定のメモリセルと、スペア領域１２のメモリセルとを切替え、状態設定制御信号Ｓ１３を状態設定回路１４に出力する。

状態設定回路１４は、入力される状態設定制御信号Ｓ１３に応じて、スペア領域１２のあるメモリセルをＨ状態にし、あるメモリセルをＬ状態にする。これにより、メモリセルアレイ１１のメモリセルには、Ｈ状態に固定された故障状態とＬ状態に固定された故障状態が再現される。

この半導体装置１０の状態を、図１０で示したデータ取得装置１０２によって取得する。取得したデータは、データ処理装置１０３によって処理され、メモリセルアレイ１１のどのメモリセルに不良が生じているか表示される。もし、データ取得装置１０２とデータ処理装置１０３が適正であれば（または、データ取得装置１０２とデータ処理装置１０３で実行されるテストプログラムが適正であれば）、意図した箇所に意図した故障モードが表示されることになる。これによって、データ取得装置１０２とデータ処理装置１０３が適正に動作しているか検証することができる。

このように、制御回路３１に入力する切替え信号Ｓ１１に応じて、状態設定回路１４に入力される状態設定制御信号Ｓ１３を出力するようにした。これにより、外部から状態設定制御信号Ｓ１３を入力するための端子が不要となる。

次に、本発明の第３の実施の形態を、図面を参照して詳細に説明する。第３の実施の形態では、設計時に、予めスペア領域の一部のメモリセルが不良となるように設計する。これにより、メモリセルアレイとスペア領域のメモリセルを切替えることにより、半導体装置をレーザ等で破壊することなく、容易に半導体試験装置の検証を行うことができるようになる。

図８は、第３の実施の形態に係る半導体装置のブロック構成図である。図８において、図２と同じものには同じ符号を付し、その説明を省略する。図に示すスペア領域４１には、メモリセルアレイ１１のメモリセルと切替えられるスペアのメモリセルが形成されている。ただし、スペア領域４１には、設計時に予め故意に不良となるように設計されたメモリセルが含まれている。

スペア領域４１の不良のメモリセルは、例えば、常時Ｈ状態またはＬ状態となるように設計される。例えば、メモリセルと電源を接続し、常時Ｈ状態となるようにする。または、メモリセルとグランドを接続し、常時Ｌ状態となるようにする。もちろん、設計により故意に不良素子を発生させているので、どのメモリセルにどのような不良が発生しているかわかっている。

以下、図８の半導体装置１０を用いた、図１０で示したデータ取得装置１０２とデータ処理装置１０３（半導体試験装置）の動作検証について説明する。まず、スペア領域４１のメモリセルが、メモリセルアレイ１１の特定のメモリセルと切替わるように、特定の切替え信号Ｓ１１を制御回路１３に出力するようにする。制御回路１３は、切替え信号Ｓ１１に応じて、メモリセルアレイ１１の特定のメモリセルを、スペア領域４１のメモリセルと切替える。

この半導体装置１０の状態を、図１０で示したデータ取得装置１０２によって取得する。取得したデータは、データ処理装置１０３によって処理され、メモリセルアレイ１１のどのメモリセルにどのような故障モード（Ｈ状態であるかＬ状態であるか）による不良が生じているか表示される。もし、データ取得装置１０２とデータ処理装置１０３が適正であれば（または、データ取得装置１０２とデータ処理装置１０３で実行されるテストプログラムが適正であれば）、故意に設計した不良メモリセルが、意図した箇所に意図した故障モードで表示されることになる。これによって、データ取得装置１０２とデータ処理装置１０３が適正に動作しているか検証することができる。

図９は、メモリセルアレイとデータ処理装置の表示画面を示した図である。図の（ａ）にはメモリセルアレイ１１およびスペア領域４１が示してある。図の（ａ）のスペア領域４１には、設計時に故意にＨ状態となるように設計されたメモリセル４１ａと、故意にＬ状態になるように設計されたメモリセル４１ｂが示してある。図の（ｂ）には、図の（ａ）のメモリセルアレイ１１を、テストプログラムにかけたときのデータ処理装置１０３の表示画面５１が示してある。表示画面５１には、不良のメモリセル５２，５３と、その故障モードが示されている。図の（ｂ）では、メモリセル５２，５３の、斜線の向きの違いによって故障モードの違いを表している。

メモリセルアレイ１１とスペア領域４１の切替え処理により、設計時に故意に故障させておいたスペア領域４１のメモリセル４１ａ，４１ｂは、冗長規則に従い、特定箇所に表示される。表示箇所、故障モードが、意図した通りに表示されたかを確認することにより、テストプログラムの検証を行うことができる。

このように、スペア領域４１のメモリセルの一部を、設計時において不良となるように設計する。これにより、レーザ等で不良を形成することなく、メモリセルアレイのメモリセルとスペア領域４１のメモリセルを切替えることによって、半導体試験装置の検証を容易に行うことができる。

また、スペア領域４１のメモリセルをメモリセルアレイ１１のあるビットと切替え、検証することにより、スペアのメモリセルの切替えが正しく行われたかのメモリマクロの動作確認も同時に行うことができる。

さらに、メモリセルアレイ１１のメモリセルと、スペア領域４１の故意に不良となるように設計されたメモリセルを除いたメモリセルとが全て良品でなくても、メモリセルの切替え前における半導体試験装置の結果と、メモリセルの切替え後における半導体試験装置の結果とを比較することにより、半導体試験装置の動作検証を行うことができる。

（付記１） 半導体装置を試験する半導体試験装置を検証するための半導体装置において、
複数の素子が形成された素子領域と、
前記素子領域の素子と切替えられる素子が形成されたスペア領域と、
前記素子領域の一部の素子を前記スペア領域の素子に切替える切替え回路と、
前記スペア領域の素子を、電気的に所定の状態に設定する状態設定回路と、
を有することを特徴とする半導体装置。

（付記２） 前記状態設定回路は、前記スペア領域の素子をＨ状態またはＬ状態に設定することを特徴とする付記１記載の半導体装置。
（付記３） 前記状態設定回路は、前記スペア領域の素子を電源電圧またはグランド電圧に設定することを特徴とする付記１記載の半導体装置。

（付記４） 前記状態設定回路は、外部からの設定制御信号に応じて、前記スペア領域の素子を所定の状態に設定することを特徴とする付記１記載の半導体装置。
（付記５） 前記切替え回路は、特定の素子切替え信号によって前記素子領域の素子と前記スペア領域の素子とを切替えるとともに、前記状態設定回路が前記スペア領域の素子を所定の状態に設定するための設定制御信号を出力することを特徴とする付記１記載の半導体装置。

（付記６） 前記素子領域の素子および前記スペア領域の素子は、メモリセルであることを特徴とする付記１記載の半導体装置。
（付記７） 半導体装置を試験する半導体試験装置を検証する半導体試験装置の検証方法において、
複数の素子が形成された素子領域と、前記素子領域の素子と切替えられる素子が形成されたスペア領域と、前記素子領域の一部の素子を前記スペア領域の素子に切替える切替え回路と、前記スペア領域の素子を、電気的に所定の状態に設定する状態設定回路と、を有する半導体装置の前記素子領域の一部の素子を前記スペア領域の素子に切替え、
前記状態設定回路によって、前記スペア領域の素子を所定の状態にして不良素子を発生させ、
前記半導体装置の不良素子の情報を取得する、
ことを特徴とする半導体試験装置の検証方法。

（付記８） 半導体装置を試験する半導体試験装置を検証するための半導体装置において、
複数の素子が形成された素子領域と、
設計時において一部が不良となるように設計された素子を含む、前記素子領域の素子と切替えられる素子が形成されたスペア領域と、
前記素子領域の一部の素子を前記スペア領域の素子に切替える切替え回路と、
を有することを特徴とする半導体装置。

（付記９） 不良となるように設計された前記素子は、Ｈ状態またはＬ状態となるように設計されていることを特徴とする付記８記載の半導体装置。
（付記１０） 半導体装置を試験する半導体試験装置を検証する半導体試験装置の検証方法において、
複数の素子が形成された素子領域と、設計時において一部が不良となるように設計された素子を含む、前記素子領域の素子と切替えられる素子が形成されたスペア領域と、前記素子領域の一部の素子を前記スペア領域の素子に切替える切替え回路と、を有する半導体装置の前記素子領域の一部の素子を前記スペア領域の素子に切替え、
前記半導体装置の不良素子の情報を取得する、
ことを特徴とする半導体試験装置の検証方法。

半導体装置の概要を示した図である。 第１の実施の形態に係る半導体装置のブロック構成図である。 メモリセルアレイとスペア領域の例を示したブロック構成図である。 状態設定回路の回路例を示した図である。 状態設定回路の他の回路例を示した図である。 メモリセルアレイとデータ処理装置の表示画面を示した図である。 第２の実施の形態に係る半導体装置のブロック構成図である。 第３の実施の形態に係る半導体装置のブロック構成図である。 メモリセルアレイとデータ処理装置の表示画面を示した図である。 テストプログラムの検証を説明する図である。 チップ上の配線レイアウトを示した図である。

符号の説明

１ 半導体装置
２ 素子領域
３ スペア領域
４ 切替え回路
５ 状態設定回路
Ｓ１ 素子切替え信号
Ｓ２ 設定制御信号

Claims (5)

1. 半導体装置を試験する半導体試験装置を検証するための半導体装置において、
   複数の素子が形成された素子領域と、
   前記素子領域の素子と切替えられる素子が形成されたスペア領域と、
   前記素子領域の一部の素子を前記スペア領域の素子に切替える切替え回路と、
   前記スペア領域の素子を、電気的に所定の状態に設定する状態設定回路と、
   を有することを特徴とする半導体装置。
2. 前記切替え回路は、特定の素子切替え信号によって前記素子領域の素子と前記スペア領域の素子とを切替えるとともに、前記状態設定回路が前記スペア領域の素子を所定の状態に設定するための設定制御信号を出力することを特徴とする請求項１記載の半導体装置。
3. 半導体装置を試験する半導体試験装置を検証する半導体試験装置の検証方法において、
   複数の素子が形成された素子領域と、前記素子領域の素子と切替えられる素子が形成されたスペア領域と、前記素子領域の一部の素子を前記スペア領域の素子に切替える切替え回路と、前記スペア領域の素子を、電気的に所定の状態に設定する状態設定回路と、を有する半導体装置の前記素子領域の一部の素子を前記スペア領域の素子に切替え、
   前記状態設定回路によって、前記スペア領域の素子を所定の状態にして不良素子を発生させ、
   前記半導体装置の不良素子の情報を取得する、
   ことを特徴とする半導体試験装置の検証方法。
4. 半導体装置を試験する半導体試験装置を検証するための半導体装置において、
   複数の素子が形成された素子領域と、
   設計時において一部が不良となるように設計された素子を含む、前記素子領域の素子と切替えられる素子が形成されたスペア領域と、
   前記素子領域の一部の素子を前記スペア領域の素子に切替える切替え回路と、
   を有することを特徴とする半導体装置。
5. 半導体装置を試験する半導体試験装置を検証する半導体試験装置の検証方法において、
   複数の素子が形成された素子領域と、設計時において一部が不良となるように設計された素子を含む、前記素子領域の素子と切替えられる素子が形成されたスペア領域と、前記素子領域の一部の素子を前記スペア領域の素子に切替える切替え回路と、を有する半導体装置の前記素子領域の一部の素子を前記スペア領域の素子に切替え、
   前記半導体装置の不良素子の情報を取得する、
   ことを特徴とする半導体試験装置の検証方法。

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