JP2006210638A

JP2006210638A - パッケージ構造の製造方法

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Publication number: JP2006210638A
Application number: JP2005020617A
Authority: JP
Inventors: Norio Mizuno; 訓男水野
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2005-01-28
Filing date: 2005-01-28
Publication date: 2006-08-10

Abstract

【課題】回路パターン上と封止パターン上のメッキ層の膜厚のバラツキが抑制されるとともに、メッキ層の膜厚の制御が容易なパッケージ構造の製造方法を提供する。
【解決手段】第１基板２１および第２基板１１の一主面上に、回路パターン１２ａ、２２ａと封止パターン１２ｂ、２２ｂとを形成する工程と、第１基板２１上に回路パターン２２ａを介して半導体チップ２３を搭載する工程と、第２基板１１上の回路パターン１２ａ上および封止パターン１２ｂ上にメッキ層１３を形成する工程と、メッキ層１３を介して、回路パターン１２ａ、２２ａ間を接合させるとともに、封止パターン１２ｂ、２２ｂ間を接合させる工程とを有し、メッキ層１３を形成する工程において、メッキ層１３の膜厚が回路パターン１２ａ上と封止パターン１２ｂ上とで略同一となるように、回路パターン１２ａ上のメッキ層幅と封止パターン２１ｂ上のメッキ層幅を予め設定するパッケージ構造の製造方法である。
【選択図】図２

Description

本発明はパッケージ構造に関し、特に半導体チップまたは薄膜バルク音響共振子（ＦＢＡＲ：Thin Film Bulk Acoustic Wave Resonator)を封止するためのパッケージ構造に関する。

従来、半導体素子等の素子チップをパッケージ化するには、一般的に樹脂により封止する方法がとられてきたが、樹脂封止によりパッケージ化すると、コストが高くなるだけでなく、小型化およびパッケージの多層化が困難である。そこで、電子回路素子の搭載されたシリコン基板と蓋体となるシリコン基板とを金属により接合させるパッケージ構造が検討されている（例えば、特許文献１参照）。このようなパッケージ構造を採用することで、小型化およびコストダウンが図れるとともに、多積層構造のパッケージ開発が容易になり、プロセスキャパが増えるという利点がある。

特開２００４−２１４４６９号公報

ここで、半導体チップの搭載された第１基板と蓋体となる第２基板とを金属により接合するパッケージ構造の製造方法の一例について図６を用いて説明する。まず、図６（ａ）に示すように、蓋体となるシリコン基板（第２基板）１１上にレジストを塗布し、通常のリソグラフィ技術により、後工程で導電性の回路パターンおよび封止パターンを形成するためのマスクとなるレジストパターンＲを形成する。

次に、図６（ｂ）に示すように、蒸着法により、第２基板１１上およびレジストパターンＲ上に導電層（ベースメタル層）１２を成膜する。この導電層１２は、チタン（Ｔｉ）／金（Ａｕ）をこの順に積層してなる。

次いで、図６（ｃ）に示すように、リフトオフにより、レジストパターンＲ（前記図６（ｂ）参照）を除去することでレジストパターンＲ上の導電層１２を除去し、第２基板１１上に回路パターン１２ａと、回路パターン１２ａを囲う状態の封止パターン１２ｂを形成する。回路パターン１２ａの形成幅Ｗ₁は１００μｍ、封止パターン１２ｂの形成幅Ｗ₂は５０μｍであることとする。この回路パターン１２ａと封止パターン１２ｂとは、後工程で無電解メッキを行う際に、メッキ層を成長させるための下地パターンとなる。

次に、図６（ｄ）に示すように、回路パターン１２ａと封止パターン１２ｂを覆う状態で、第２基板１１上に膜厚１２μｍの厚膜レジストを塗布した後、回路パターン１２ａ、封止パターン１２ｂの表面全域を露出するように開口したレジストパターンＲ’を形成する。これにより、レジストパターンＲ’の開口から露出される回路パターン１２ａの露出幅Ｗ₁’は、回路パターン１２ａの形成幅Ｗ₁と同一の１００μｍとなり、封止パターン１２ｂの露出幅Ｗ₂’は、封止パターン１２ｂの形成幅Ｗ₂と同一の５０μｍとなる。

次いで、図７（ｅ）に示すように、無電解メッキ法により、レジストパターンＲ’が設けられた第２基板１１をメッキ液中に浸漬させて、レジストパターンＲ’の開口から露出した回路パターン１２ａ上および封止パターン１２ｂ上にＡｕからなるメッキ層１３を成長させる。

その後、図７（ｆ）に示すように、レジストパターンＲ’（前記図７（ｅ）参照）を除去することで、第２基板１１上に回路パターン１２ａおよび封止パターン１２ｂを介してメッキ層１３がそれぞれ突出した状態となる。

一方、図７（ｇ）に示すように、半導体チップが搭載されるベース側のシリコン基板（第１基板）２１上にも、第２基板１１と同様の方法により、回路パターン２２ａと回路パターン２２ａを囲う状態で封止パターン２２ｂとを形成する。第１基板２１上の回路パターン２２ａは、その中央部に半導体チップ２３がフリップチップ接続するための領域が設けられ、その周縁に第２基板１１と接合するための接合シロが第２基板１１の回路パターン２２ａと対向する位置に設けられる。第１基板２１上の封止パターン２２ｂは、第２基板１１と重ねた場合に対向する位置に設けられ、第２基板１１上の封止パターン１２ｂと略同一の形状に形成される。次いで、回路パターン２２ａ上に半導体チップ２３をフリップチップ接続させて搭載する。次に、第２基板１１のメッキ層１３の形成面側と、第１基板２１の回路パターン２２ａおよび封止パターン２２ｂの形成面側とを対向させて、アライメントを行う。

次いで、熱圧着により、メッキ層１３を介して、半導体チップ２３の搭載された第１基板２１上の回路パターン２２ａと第２基板１１上の回路パターン１２ａとを接合させるとともに、第１基板２１上の封止パターン２２ｂと第２基板１１上の封止パターン１２ｂとを接合させる。これにより、半導体チップ２３から第２基板１１側へ引き出される電極が形成されるとともに、半導体チップ２３が接続された回路パターン２２ａの周縁が封止された状態となる。

しかし、上述したようなパッケージ構造の製造方法によれば、図７（ｅ）を用いて説明したように、回路パターン１２ａの露出幅Ｗ₁’と、封止パターン１２ｂの露出幅Ｗ₂’の差が大きいと、成膜条件によっては、露出幅Ｗ₂’が小さい封止パターン１２ｂ上にはメッキ層１３が成長し難くなる。このため、図８に示すように、回路パターン１２ａ上と封止パターン１２ｂ上とでメッキ層１３の膜厚に差ｄが生じてしまう。これにより、メッキ層１３を介して、第１基板２１上の回路パターン２２ａと第２基板１１上の回路パターン１２ａとを接合させるとともに、第１基板２１上の封止パターン２２ｂと第２基板１１上の封止パターン１２ｂとを接合させる工程において、封止パターン１２ｂ、２２ｂ間が接合できず、半導体チップ２３が配置された回路パターン２２ａの周縁が封止されないことから、封止不良が生じる。また、メッキ層１３と封止パターン２２ｂとが接合された場合であっても接合強度が低く、回路パターン１２ａ、２２ａ間の接合と、封止パターン１２ｂ、２２ｂ間の接合とで、接合強度にバラツキが生じ易く、安定した品質のパッケージ構造が製造し難いという問題がある。

また、ここでの図示は省略するが、封止パターン１２ｂの露出幅Ｗ₂’よりも回路パターン１２ａの露出幅Ｗ₁’が小さい場合には、成膜条件によっては、回路パターン１２ａ上のメッキ層１３の膜厚が封止パターン１２ｂ上のメッキ層１３の膜厚よりも小さくなる。このため、メッキ層１３を介して、第１基板２１上の回路パターン２２ａと第２基板１１上の回路パターン１２ａとを接合させるとともに、第１基板２１上の封止パターン２２ｂと第２基板１１上の封止パターン１２ｂとを接合させる工程において、回路パターン１２ａ、２２ａ間が接合されず、半導体チップ２３から第２基板１１側に電極を引き出せずに導通不良が生じてしまう。これによっても、安定した品質のパッケージ構造が製造し難いという問題がある。

また、無電解メッキ法によるメッキ層１３の膜厚は、メッキ液の温度とメッキ液への浸漬時間等のメッキ処理条件と下地パターンの露出幅により制御されるが、メッキ層１３の成膜レートが遅すぎる場合には、図９に示すように、メッキ層１３の成膜に長時間要することで、露出幅Ｗ₁’の広い回路パターン１２ａ上に成長するメッキ層１３が横方向にも成長し、レジストパターンＲ’上で連結してブリッジ状となり、歩留まりを低下させるという問題がある。一方、メッキ層１３の成膜レートが早すぎてもメッキ層１３の膜厚の制御が困難であるため、作業性が悪くなる。

以上のことから、回路パターン上と封止パターン上とでメッキ層の膜厚のバラツキが抑制されるとともに、メッキ層の膜厚の制御が容易なパッケージ構造の製造方法が要望されていた。

上述したような課題を解決するために、本発明のパッケージ構造の製造方法は、次のような工程を順次行うものである。まず、第１基板および第２基板の一主面上に、回路パターンとこの回路パターンを囲む形状の封止パターンとを形成する工程を行う。次に、第１基板上に、この第１基板上の回路パターンと接続する状態で、素子チップを搭載する工程を行う。次いで、第１基板および第２基板の少なくとも一方における回路パターン上および封止パターン上にメッキ層を形成する工程を行う。続いて、圧着により、メッキ層を介して、素子チップが搭載された第１基板上の回路パターンと第２基板上の回路パターンとを接合させるとともに、第１基板上の封止パターンと第２基板上の封止パターンとを接合させる工程を行う。そして、メッキ層を形成する工程において、メッキ層の膜厚が回路パターン上と封止パターン上とで略同一となるように、回路パターン上のメッキ層幅と封止パターン上のメッキ層幅を、メッキ層を形成する工程に先立って予め設定することを特徴としている。

このようなパッケージ構造の製造方法によれば、メッキ層の膜厚が、回路パターン上と封止パターン上とで略同一となるように、回路パターン上のメッキ層幅と封止パターン上のメッキ層幅を、メッキ層を形成する工程に先立って予め設定することから、回路パターン上と封止パターン上とでメッキ層の膜厚のバラツキが抑制される。これにより、メッキ層を介して第１基板上の回路パターンと第２基板上の回路パターンを接合するとともに、第１基板上の封止パターンと第２基板上の封止パターンを接合する工程において、メッキ層の膜厚のバラツキによる回路パターン間または封止パターン間の接合不良が防止される。このため、回路パターン間の導通不良や封止パターン間の封止不良が防止される。また、メッキ層の膜厚のバラツキによる回路パターン間と封止パターン間の接合強度のバラツキが抑制される。

また、メッキ層を形成する工程において、７時間以下のメッキ処理条件で、上記第１基板および上記第２基板の少なくとも一方をメッキ液中に浸漬させて無電解メッキを行う場合には、浸漬時間が長すぎることによるメッキ層のパターン間での連結が防止される。さらに、６０℃以上７０℃以下のメッキ処理条件で、上記第１基板および上記第２基板の少なくとも一方をメッキ液中に浸漬させて無電解メッキを行う場合には、メッキ層の成長レートの管理が容易であり、メッキ層の膜厚を制御し易い。

以上説明したように、本発明におけるパッケージ構造の製造方法によれば、回路パターン間の導通不良や封止パターン間の封止不良が防止されるとともに、回路パターン間と封止パターン間の接合強度のバラツキが抑制されることから、回路パターン間と封止パターン間の接合強度の安定したパッケージ構造を製造することができるため、歩留まりを向上させることができる。また、浸漬時間が長すぎることによるメッキ層のパターン間での連結が防止されることによっても、パッケージ構造の歩留まりを向上させることができる。さらに、メッキ層の成長レートの管理が容易であり、メッキ層の膜厚を制御し易いため、作業性が向上し、生産性にも優れている。

本発明の半導体装置の製造方法に係わる実施の形態を、図１、２、４、５の製造工程断面図を用いて説明する。ここでは、半導体チップが搭載された第１基板と蓋体となる第２基板とを金属により接合するパッケージ構造の製造方法の一例について説明する。なお、背景技術で説明したものと同様の構成には、同一の番号を付して説明する。

まず、図１（ａ）に示すように、蓋体となるシリコン基板（第２基板）１１上に２μｍ〜３μｍの膜厚のレジスト（ＴＨＢ−Ｓ２（ＪＳＲ製））を塗布し、通常のリソグラフィ技術により、後工程で導電性の回路パターンおよび封止パターンを形成するためのマスクとなるレジストパターンＲを形成する。なお、ここでの図示は省略するが、第２基板１１の内部には、後工程で形成する回路パターンから回路パターンの形成面側とは反対側に配線を引き出すためのヴィアが設けられていることとする。

次に、図１（ｂ）に示すように、例えば蒸着法により、第２基板１１上およびレジストパターンＲ上に導電層（ベースメタル層）１２を成膜する。この導電層１２は、例えばＴｉ／Ａｕをこの順に積層してなり、０．７５μｍの膜厚で形成されることとする。

次いで、図１（ｃ）の断面図に示すように、リフトオフにより、レジストパターンＲ（前記図１（ｂ）参照）を除去して、レジストパターンＲ上の導電層１２（前記図１（ｂ）参照）を除去する。これにより、図１（ｃ）の平面図に示すように、第２基板１１の中央部に設けられる回路パターン１２ａと、回路パターン１２ａを囲う状態の封止パターン１２ｂが形成される。なお、上記断面図は平面図のＡ−Ａ’断面を示す。この回路パターン１２ａおよび封止パターン１２ｂは、後工程で無電解メッキを行う際に、メッキ層を成長させるための下地パターンとなる。ここで、回路パターン１２ａは、例えば部分的に寸断された略額縁状に設けられ、封止パターン１２ｂは、例えば回路パターン１２ａよりも一回り大きい額縁状に設けられることとする。

また、回路パターン１２ａの形成幅Ｗ₁と封止パターン１２ｂの形成幅Ｗ₂は、それぞれ１００μｍと同一幅に設定することとする。ここで、形成幅Ｗ₁、Ｗ₂とは形成されたパターンの狭い方のパターン幅を指すこととする。

なお、本実施形態では、リフトオフにより回路パターン１２ａと封止パターン１２ｂとを形成することとするが、本発明はこれに限定されず、第２基板１１上に導電層１２を形成した後、導電層１２上にレジストを塗布し、通常のリソグラフィ技術により導電層１２をパターンニングして回路パターン１２ａと封止パターン１２ｂとを形成してもよい。

また、本実施形態では、回路パターン１２ａが部分的に寸断された略額縁状に設けられることとするが、特に形状は限定されるものではない。また、封止パターン１２ｂは額縁状であることとするが、額縁状に限定されるものではなく、矩形状の第２基板１１の４辺にそって、帯状に設けられていてもよく、４隅のみに設けられていてもよい。

上述したように、回路パターン１２ａおよび封止パターン１２ｂを形成した後、図２（ｄ）に示すように、回路パターン１２ａおよび封止パターン１２ｂを覆う状態で、第２基板１１上に例えば１２μｍの膜厚の厚膜レジスト（ＴＨＢ−１２４Ｎ（ＪＳＲ製））を塗布する。その後、通常のリソグラフィ処理により、上記回路パターン１２ａの表面全域および封止パターン１２ｂの表面全域を露出するように開口させたレジストパターンＲ’を形成する。ここで、レジストパターンＲ’の開口から露出される回路パターン１２ａの露出幅Ｗ₁’と、封止パターン１２ｂの露出幅Ｗ₂’はそれぞれ１００μｍであり、回路パターン１２ａの形成幅Ｗ₁および封止パターン１２ｂの形成幅Ｗ₂と同一であることとする。なお、ここで、露出幅Ｗ₁’、Ｗ₂’とは露出されたパターンの狭い方のパターン幅を指すこととする。

ここで、本発明では、後工程で形成する回路パターン１２ａ上のメッキ層および封止パターン１２ｂ上のメッキ層の高さが略同一となるように、メッキ層幅を調整する。ここでは、上記レジストパターンＲ’が設けられた状態で露出された回路パターン１２ａ上および封止パターン１２ｂ上にメッキ層を形成するため、上記メッキ層幅は、レジストパターンＲ’の開口から露出される回路パターン１２ａの露出幅Ｗ₁’と封止パターン１２ｂの露出幅Ｗ₂’により規定される。ここでは、後工程で形成するメッキ層の高さを同一にするため、回路パターン１２ａの露出幅Ｗ₁’と封止パターン１２ｂの露出幅Ｗ₂’を略同一に設定する。これにより、回路パターン１２ａ上に形成されるメッキ層幅と封止パターン１２ｂ上に形成されるメッキ層幅とが略同一となることから、メッキ処理条件によらず、メッキ層の高さが略同一となるように形成される。

なお、ここでは、回路パターン１２ａの露出幅Ｗ₁’と封止パターン１２ｂの露出幅Ｗ₂’を回路パターン１２ａの形成幅Ｗ₁と封止パターンの形成幅Ｗ₂と同一に形成することとするが、上記形成幅Ｗ₁、Ｗ₂は調整せずに、レジストパターンＲ’の開口幅により、回路パターン１２ａの露出幅Ｗ₁’と封止パターン１２ｂの露出幅Ｗ₂’のみを調整することで、メッキ層幅を規定してもよい。

次いで、図２（ｅ）に示すように、無電解メッキ法により例えばＡｕメッキ液が充填されたメッキ液槽に、レジストパターンＲ’が設けられた状態の第２基板１１を浸漬することで、回路パターン１２ａ、封止パターン１２ｂ上にＡｕからなるメッキ層１３を成長させる。ここでは、３μｍ〜４μｍのメッキ層１３を形成することを目標として行い、Ａｕメッキ液（例えばＮＥケミキャット製スーパーメックス＃８５０）が充填されたメッキ液槽をメッキ液の液温が６０℃となるように温度調整し、第２基板１１を例えば６．５時間浸漬させることとする。これにより、回路パターン１２ａ上および封止パターン１２ｂ上にメッキ層１３が略同一の膜厚（約３．３μｍ）でそれぞれ形成される。

ここで、無電解メッキ法によりメッキ層１３を形成する際のメッキ液の温度と浸漬時間を変化させた場合における、回路パターン１２ａまたは封止パターン１２ｂ（ここでは、下地パターンとする）の露出幅によるメッキ層１３の成膜膜厚の変化を図３のグラフに示す。このグラフに示すメッキ層１３の膜厚は、接触型測定器（ＫＬＡＴｅｎｃｏｒ製α−ｓｔｅｐ２００）を用い、測定針により第２基板１１の表面をゼロ点として、メッキ層１３（前記図２（ｅ）参照）の頂点までの高さを測定し、下地パターンの膜厚（０．７５μｍ）を差し引いた値を示すものとする。

このグラフに示すように、メッキ液への浸漬時間は、９時間（Ｂ）、１０時間（Ｃ）と長くなると、下地パターンの露出幅の大きさの違いによる影響が顕著に出易い傾向にあり、下地パターンの露出幅が１００μｍと４００μｍとでメッキ層１３（前記図２（ｅ）参照）の膜厚に０．３μｍ以上の差が生じる。また、長時間浸漬させることで、メッキ層１３がレジストパターンＲ’（前記図２（ｅ）参照）上で連結し易い。

一方、浸漬時間が７時間以下（Ａ、Ｄ）の場合には、下地パターンの露出幅が７５μｍ以上であれば、下地パターンの露出幅が１００μｍと４００μｍとでメッキ層１３の膜厚の差は０．０５μｍ以下である。この場合には、下地パターンの露出幅が異なっていても、略同一の高さのメッキ層１３が得られる。

以上のことから、メッキ液への浸漬時間は、下地パターンの露出幅によるメッキ層１３の高さのバラツキの少ない７時間以下であることが好ましい。なお、浸漬時間の下限はメッキ層１３の成膜膜厚により規定され、形成するメッキ層１３の膜厚が３μｍ〜４μｍである場合には、浸漬時間を６時間以上７時間以下とすることが好ましい。

また、メッキ液の温度は、レジストパターンＲ’の劣化を防ぐため、８０℃以上の温度をかけることはできず、５５℃より低いとメッキ層１３の成長レートが著しく遅くなり、メッキ液中に長時間浸漬させることにより、メッキ層１３がレジストパターンＲ上で連結してブリッジ状となる。このため、メッキ液の温度を、管理可能な成膜レートの範囲である６０℃以上７０℃以下とすることが好ましい。また、メッキ液の温度を６０℃以上６５℃以下とすれば、メッキ層１３の成膜レートが穏やかであり、さらに管理が容易になるため、好ましい。

なお、本実施形態では、回路パターン１２ａ（前記図２（ｅ）参照）上のメッキ層幅と封止パターン１２ｂ（前記図２（ｅ）参照）上のメッキ層幅を略同一に設定する例について説明するが、回路パターン１２ａ上と封止パターン１２ｂ上とでメッキ層１３の膜厚が略同一となるような範囲に各メッキ層幅を設定すれば、各メッキ層幅を略同一に設定しなくてもよい。

具体的には、上述したように、メッキ液への浸漬時間が７時間以下のメッキ処理条件で無電解メッキを行い、下地パターンの露出幅を７５μｍ以上に設定する場合には、下地パターンの露出幅が異なっていてもメッキ層１３の膜厚は略同一に形成される。この場合には、回路パターン１２ａの露出幅Ｗ₁’（前記図２（ｄ）参照）と封止パターン１２ｂの露出幅Ｗ₂’（前記図２（ｄ）参照）とが異なっていてもよく、それぞれに異なる理由により必要とされるメッキ層幅を個別に設定できる。ただし、パッケージ構造の小型化を測るために、回路パターン１２ｂの露出幅Ｗ₁’および封止パターン１２ｂの露出幅Ｗ₁’は、接合強度が十分に得られる範囲で狭い方が好ましいことから、回路パターン１２ｂの露出幅Ｗ₁’および封止パターン１２ｂの露出幅Ｗ₂’の範囲は７５μｍ以上１２５μｍ以下であることが好ましい。

上述したように、回路パターン１２ａ上および封止パターン１２ｂ上にメッキ層１３を形成した後、図４（ｆ）に示すように、レジストパターンＲ’（前記図２（ｅ）参照）をアッシング除去する。これにより、第２基板１１上に回路パターン１２ａおよび封止パターン１２ｂを介して、略同一の膜厚のメッキ層１３がそれぞれ突出した状態となる。

一方、図４（ｇ）に示すように、第１基板２１上にも、第２基板１１と同様の方法により、回路パターン２２ａと回路パターン２２ａを囲う状態で封止パターン２２ｂとを形成する。第１基板２１上の回路パターン２２ａは、その中央部に半導体チップ２３がフリップチップ接続するための領域が設けられ、その周縁には、第２基板１１と接合するための接合シロが第２基板１１の回路パターン２２ａと対向する位置に設けられることとする。また、第１基板２１上の封止パターン２２ｂは、第２基板１１と重ねた場合に対向する位置に設けられ、第２基板１１上の封止パターン１２ｂと略同一の形状に形成される。次いで、回路パターン２２ａ上に半導体チップ２３をフリップチップ接続して搭載する。次に、第２基板１１のメッキ層１３の形成面側と、第１基板２１の回路パターン２２ａおよび封止パターン２２ｂの形成面側とを対向させて、画像によるパターン認識法によりアライメントを行う。

次いで、図４（ｈ）に示すように、熱圧着により、メッキ層１３を介して、第１基板２１上の回路パターン２２ａと第２基板１１上の回路パターン１２ａとを接合させるとともに、第１基板２１上の封止パターン２２ｂと第２基板１１上の封止パターン１２ｂとを接合させる。これにより、半導体チップ２３から第２基板１１側へ引き出される電極が形成されるとともに、電子回路素子２３が接続された回路パターン２２ａの周縁が封止された状態となる。

この後の工程は、通常の金属接合のパッケージ構造と同様に行う。すなわち、パケージ構造の薄型化を図るために、図５（ｉ）に示すように、バックグラインド法により、第１基板２１と第２基板１１の接合面の裏面側を、所定の膜厚まで研削する。次いで、図５（ｊ）に示すように、ダイシングブレードＤにより、ウエハレベルで接合された第１基板２１と第２基板１１とを個片化する。これにより、個片化された第１基板２１と第２基板１１の周縁部がメッキ層１３と封止パターン１２ｂ、２２ｂにより封止された状態のパッケージ構造が得られる。

このようなパッケージ構造の製造方法によれば、設定されたメッキ処理条件で得られるメッキ層１３の膜厚が、回路パターン１２ａ上と封止パターン１２ｂ上とで略同一となるように、回路パターン１２ａ上のメッキ層幅と封止パターン１２ｂ上のメッキ層幅を設定する。これにより、回路パターン１２ａ上と封止パターン１２ｂ上とでメッキ層１３の膜厚のバラツキが抑制される。このため、メッキ層１３を介して第１基板２１上の回路パターン２２ａと第２基板１１上の回路パターン１２ａを接合するとともに、第１基板２１上の封止パターン２２ｂと第２基板１１上の封止パターン１２ｂを接合する工程において、メッキ層１３の膜厚のバラツキによる回路パターン１２ａ、２２ａ間または封止パターン１２ｂ、２２ｂ間の接合不良が防止される。よって、回路パターン１２ａ、２２ａ間の導通不良や封止パターン１２ｂ、２２ｂ間の封止不良が防止されるとともに、メッキ層１３の膜厚のバラツキによる回路パターン１２ａ、２２ａ間と封止パターン１２ｂ、２２ｂ間の接合強度のバラツキが抑制される。したがって、回路パターン１２ａ、２２ａ間と封止パターン１２ｂ、２２ｂ間の接合強度の安定したパッケージ構造を製造することができるため、歩留まりを向上させることができる。

また、６０℃に温度調整されたメッキ液中に第２基板１１を６．５時間で浸漬させる条件で無電解メッキを行うことから、浸漬時間が長すぎることによるメッキ層１３のパターン間での連結が防止されることによっても、パッケージ構造の歩留まりを向上させることができる。さらに、メッキ層１３の成長レートの管理が容易であるため、作業性が向上し、生産性にも優れている。

なお、上述した実施形態では、蓋体となる第２基板１１上の回路パターン１２ａ上および封止パターン１２ｂ上にメッキ層１３を形成する例について説明したが、本発明は、これに限定されず、半導体チップ２３が搭載される第１基板２１上の回路パターン２２ａ上および封止パターン２２ｂ上にメッキ層１３を形成してもよい。この場合には、回路パターン２２ａ上および封止パターン２２ｂ上を覆う状態で、第１基板２１上に厚膜レジストを塗布し、回路パターン２２ａの表面および封止パターン２２ｂの表面を露出させた状態のレジストパターンＲ’を形成する。そして、レジストパターンＲ’の開口から露出される回路パターン２２ａの露出幅および封止パターン２２ｂの露出幅により、メッキ層１３の幅を調整することとする。この場合、回路パターン２２ａ上にフリップチップ接続される半導体チップ２３は、メッキ層１３の形成前に接続してよく、メッキ層１３の形成後に接続してもよい。さらに、第１基板２１と第２基板１１の両方の回路パターン１２ａ、２２ａ上および封止パターン１２ｂ、２２ｂ上にメッキ層１３を形成する場合であっても、本発明は適用可能である。

また、上述した実施形態では、半導体チップ２３をパッケージ化する例について説明したが、本発明はこれに限定されず、第１基板２１上に搭載されたＦＢＡＲ等のマイクロマシンの素子チップを封止する際にも好適に用いることができる。

なお、上述した実施形態では、メッキ層１３がＡｕであり、メッキ層１３と接合する回路パターン２２ａおよび封止パターン２２ｂの表面もＡｕであるＡｕ−Ａｕ接合の例について説明したが、メッキ層１３はＡｕに限定されるものではなく、錫（Ｓｎ）、銀（Ａｇ）、アルミニウム（Ａｌ）であってもよい。また導電層２２の表面層を構成する金属材料もメッキ層１３の材質に合わせて適宜変更されるものとする。ただし、メッキ層１３がＡｕである場合には、メッキ層１３の硬度が高く、パッケージ構造の機械的強度が高くなることから、特にＦＢＡＲ等を封止する場合等、中空構造を必要とする場合に好適に用いることができる。

本発明のパッケージ構造の製造方法に係る実施の形態を説明するための製造工程断面図（その１）である。本発明のパッケージ構造の製造方法に係る実施の形態を説明するための製造工程断面図（その２）である。無電解メッキ法の成膜条件を変えた場合の下地パターンの露出幅によるメッキ層の成膜膜厚の変化を示すグラフである。本発明のパッケージ構造の製造方法に係る実施の形態を説明するための製造工程断面図（その３）である。本発明のパッケージ構造の製造方法に係る実施の形態を説明するための製造工程断面図（その４）である。従来のパッケージ構造の製造方法を説明するための製造工程断面図（その１）である。従来のパッケージ構造の製造方法および課題を説明するための製造工程断面図（その２）である。従来のパッケージ構造の製造方法の課題を説明するための断面図である（その１）。従来のパッケージ構造の製造方法の課題を説明するための断面図である（その２）。

符号の説明

１１…第２基板、１２ａ，２２ａ…回路パターン、１２ｂ、２２ｂ…封止パターン、１３…メッキ層、２１…第１基板、２３…半導体チップ、Ｗ₁’，Ｗ₂’…露出幅

Claims

第１基板および第２基板の一主面上に、回路パターンと当該回路パターンを囲む形状の封止パターンとを形成する工程と、
前記第１基板上に、当該第１基板上の前記回路パターンと接続する状態で、素子チップを搭載する工程と、
前記第１基板および前記第２基板の少なくとも一方における前記回路パターン上および前記封止パターン上に、メッキ層を形成する工程と、
圧着により、前記メッキ層を介して、前記素子チップが搭載された前記第１基板上の前記回路パターンと前記第２基板上の前記回路パターンとを接合させるとともに、前記第１基板上の前記封止パターンと前記第２基板上の前記封止パターンとを接合させる工程とを備えたパッケージ構造の製造方法であって、
前記メッキ層を形成する工程において、形成される当該メッキ層の膜厚が、前記回路パターン上と前記封止パターン上とで略同一となるように、当該回路パターン上のメッキ層幅と当該封止パターン上のメッキ層幅を、当該メッキ層を形成する工程に先立って予め設定する
ことを特徴とするパッケージ構造の製造方法。
前記各メッキ層幅を、前記封止パターンの露出幅および前記回路パターンの露出幅により設定する
ことを特徴とする請求項１に記載のパッケージ構造の製造方法。
前記メッキ層を形成する工程の前に、当該メッキ層を形成する工程でのメッキ処理条件による前記メッキ層幅と前記メッキ層の膜厚との関係をデータ採取しておき、このデータに基づいて、前記メッキ層の膜厚が前記回路パターン上と前記封止パターン上とで略同一となる範囲で前記各メッキ層幅をそれぞれ設定する
ことを特徴とする請求項１に記載のパッケージ構造の製造方法。
前記各メッキ層幅を略同一に設定する
ことを特徴とする請求項１に記載のパッケージ構造の製造方法。
前記メッキ層を形成する工程では、
７時間以下のメッキ処理条件で、前記第１基板および前記第２基板の少なくとも一方をメッキ液中に浸漬させて無電解メッキを行う
ことを特徴とする請求項１に記載のパッケージ構造の製造方法。
前記メッキ層を形成する工程では、
６０℃以上７０℃以下のメッキ処理条件で、前記第１基板および前記第２基板の少なくとも一方をメッキ液中に浸漬させて無電解メッキを行う
ことを特徴とする請求項１に記載のパッケージ構造の製造方法。
前記メッキ層が金で形成されている
ことを特徴とする請求項１に記載のパッケージ構造の製造方法。